KR100399265B1 - 저항성 강유전체 메모리 셀로 구성된 메모리 장치 - Google Patents

저항성 강유전체 메모리 셀로 구성된 메모리 장치 Download PDF

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Abstract

본 발명은 각각 하나의 선택 트랜지스터(T) 및 하나의 저장 캐패시터(Cferro)로 이루어진 다수의 저항성 강유전체 메모리 셀로 구성되고, 상기 저장 캐패시터의 한쪽 전극(PL)은 고정 셀 플레이트 전압(VPLATTE)에 접속되며, 그것의 다른 전극(SN)은 제 1 도전 타입을 가진 선택 트랜지스터의 제 1 영역(1)에 접속되고, 상기 선택 트랜지스터(T) 및 저장 캐패시터(Cferro)가 제 1 도전 타입과는 반대인 제 2 도전형을 가진 반도체 기판 내에 또는 반도체 기판 상에 제공되는 메모리 장치에 관한 것이다. 상기 저장 캐패시터(Cferro)의 다른쪽 전극은 저항(R)을 통해, 셀 플레이트 전압(VPLATTE)이 공급되는 라인(5)에 접속된다.

Description

저항성 강유전체 메모리 셀로 구성된 메모리 장치 {STORAGE ASSEMBLY CONSISTING OF RESISTIVE FERROELECTRIC STORAGE CELLS}
셀 플레이트 전압이 메모리 장치의 1/2 공급 전압(Vcc/2)으로 고정되어 있는 강유전체 메모리 장치는 신속한 메모리 동작을 특징으로 한다. 그러나, 이러한 메모리 장치에서는 저장 캐패시터에 저장된 데이터가 손실될 수 있다는 문제점이 있다: 선택 트랜지스터가 차단되면, 저장 캐패시터의 셀 노드가 플로우팅되고 상기 셀 노드가 반도체 기판에 기생 pn-접합을 형성하기 때문에, 상기 pn-접합에 의해 필연적으로 발생하는 누설 전류가 셀 노드 전압을 접지 전압(Vss)으로 강하시킨다. 강유전체 저장 캐패시터의 또다른 노드는 고정 셀 플레이트 전압(Vcc/2)으로 유지된다. 이로 인해, 강유전체 저장 캐패시터의 내용이 재프로그래밍에 의해 파괴될 수 있다.
이러한 데이터 손실을 피하기 위해, DRAM에서와 유사하게 메모리 셀 내용이 파괴되기 전에 메모리 셀의 리프레시가 이루어진다. 메모리 장치의 비트 라인이 1/2 공급 전압(Vcc/2)으로 예비 충전되고, 셀 노드 또한 워드 라인의 활성화에 의해 마찬가지로 1/2 공급 전압(Vcc/2)으로 충전됨으로써 저장 캐패시터가 O V 로 강하되는 방식으로, 리프레시가 이루어진다.
이러한 리프레시는 복잡하고, 가급적 피해져야 하는 부가 동작을 필요로 한다.
본 발명은 각각 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 이루어진 다수의 저항성 강유전체 메모리 셀로 구성되고, 상기 저장 캐패시터의 한쪽 전극은 고정 셀 플레이트 전압에 접속되며, 또다른 전극은 제 1 도전형을 가진 선택 트랜지스터의 제 1 영역에 접속되고, 상기 선택 트랜지스터 및 저장 캐패시터는 제 1 도전형과 반대인 제 2 도전형 가진 반도체 기판 내에 또는 반도체 기판 상에 제공되는 메모리 장치에 관한 것이다.
도 1은 본 발명에 따른 메모리 장치의 메모리 셀 필드의 회로도,
도 2는 본 발명에 따른 메모리 장치의 제 1 실시예의 단면도,
도 3은 도 2에 따른 메모리 장치의 평면도,
도 4는 본 발명에 따른 메모리 장치의 제 2 실시예의 단면도,
도 5는 도 4에 따른 메모리 장치의 평면도,
도 6은 도 4에 따른 메모리 장치의 변형예의 단면도,
도 7은 도 6에 따른 메모리 장치의 평면도.
본 발명의 목적은 셀 노드에서의 누설 전류가 더 이상 메모리 셀의 재프로그래밍을 야기시키지 않음으로써 메모리 셀의 리프레시가 생략될 수 있도록, 다수의 저항성 강유전체 메모리 셀로 구성된 메모리 장치를 설계하는 것이다.
상기 목적은 전술한 방식의 다수의 저항성 강유전체 메모리 셀로 구성된 메모리 장치에 있어서, 본 발명에 따라 저장 캐패시터의 한쪽 전극이 저항을 통해, 셀 플레이트 전압이 공급되는 라인에 접속됨으로써 달성된다.
저항은 그 저항값이 선택 트랜지스터의 제 1 영역과 반도체 기판 사이의 pn 접합의 차단 저항의 저항값 보다 훨씬 작으며, 판독 및 기록 과정이 저항에 의해 거의 영향받지 않게 설계된다.
이로 인해, 본 발명에 따른 메모리 장치에서 판독 및 기록 과정은 저항에 의해 거의 방해받지 않으며, 반도체 기판에 대한 기생 pn-접합의 누설 전류가 저항에 의해 보상되고, 강유전체 저장 캐패시터의 양측면에 대략 셀 플레이트 전압이 인가된다. 따라서, 저장 캐패시터의 의도치 않은 재프로그래밍이 더 이상 이루어지지 않는다.
본 발명에서는 선택 트랜지스터의 제 1 영역 반대편에 놓인 저항의 단부가 셀 플레이트 전압이 공급되는 라인에 접속된다는 것이 중요하다. 상기 라인은 바람직하게는 반도체 바디의 상부면 영역에 있는 제 1 도전형을 가진 고농도 도핑 영역일 수 있다.
상기 저항을 구현하기 위한 여러 가지 방법이 있다:
예컨대, 선택 트랜지스터의 제 1 영역과 바람직하게는 제 1 도전형을 가진 고농도 도핑된 영역으로 형성되고 셀 플레이트 전압이 공급되는 라인 사이의 영역에 있는 반도체 바디 내의 절연층, 소위 산화물 후막 하부에 적합한 도핑의 사용을 통해 상기 저항을 제공하는 것이 바람직하다. 그러나, 저항으로 MOS 트랜지스터를 사용하는 것도 가능하며, 이 경우 MOS 트랜지스터의 채널을 통해 예컨대 쓰레숄드 이하 전류 범위에서 소정 특성을 가진 저항이 설정되도록, 기준 전압이 MOS 트랜지스터의 게이트에 인가된다. MOS 트랜지스터의 게이트에서 일정한 게이트 전압에 부가해서, 각각의 판독 및 기록 과정 후 그리고 메모리 장치에 대한 공급 전압의 인가 및 차단시, 게이트 전압은 저장 캐패시터의 개별 전극, 즉 소위 캐패시터 노드가 메모리 셀에서 신속히 셀 플레이트 전압이 되도록 설정될 수 있다. 이러한 방법에서는 캐패시터 노드가 각각의 동작 직후에 셀 플레이트 전압으로 되는 것이 바람직하다. 예컨대 메모리 장치의 접속 및 차단시 모든 선택 트랜지스터, 또는 각각의 워드 라인 및 비트 라인에 속하는, 워드 라인 디코더 또는 비트 라인 디코더를 가진 선택 트랜지스터만이 MOS 트랜지스터의 게이트에 인가되는 전압에 의해 선택될 수 있다.
본 발명에 따른 메모리 장치에서는 반도체 기판에 대한 기생 pn 접합의 누설 전류에 의해 메모리 장치의 접속 및 차단시, 의도치 않은 재프로그래밍이 불가능하다. 동일한 방식으로 공급 전압의 차단시에도 의도치 않은 재프로그래밍이 이루어질 수 없다. 또한, 본 발명에 따른 메모리 장치는 매우 간단히 구성된다. 특히 본 발명에 따른 메모리 장치에는 통상의 워드 라인 디코더가 사용될 수 있다. 또한, 워드 라인의 커패시턴스가 커지지 않는다. 바람직하게는 반도체 바디 내의 절연층 하부의 도핑층으로 구현된 저항과, 고정 셀 플레이트 전압이 공급되는 저장 캐패시터의 전극 사이에 플러그가 필요 없다. 따라서, 플러그를 위한 별도의 콘택홀이 필요 없기 때문에, 제조 단계가 감소되며, 보다 작은 공간이 요구된다. 즉, 본 발명에 따른 메모리 장치의 메모리 셀은 표준 메모리 셀의 표면 보다 큰 공간을 필요로 하지 않는다.
이하, 첨부한 도면을 참고로 본 발명을 구체적으로 설명한다.
도 1은 워드라인(WL0, WL1, WL2 및 WL3) 및, 캐패시터(CB)를 가진, 선택 트랜지스터(T) 및 강유전체 저장 캐패시터(Cferro)로 이루어진 단일 트랜지스터-단일 캐패시터-(1T1C-) 메모리 셀용 비트라인(BL0, bBL0, BL1 및 bBL1)을 포함하는 폴디드 비트라인 아키텍쳐의 메모리 셀 필드를 도시한다.
본 발명에 따라 반도체 바디에서 예컨대 제 1 도전형을 가진 고농도 도핑 영역으로 이루어진 라인(L) 및 저항(R)을 통해 공급되는 고정 셀 플레이트 전압이 저장 캐패시터(Cferro)의 한쪽 전극에 인가된다. 상기 고농도로 도핑된 영역은 특히 n+형 도전성 스트립-형상 영역일 수 있다.
셀 플레이트 전압(VPLATTE)이 공급되는 라인(L)과 저장 캐패시터(Cferro) 사이에 배치된 저항(R)은,
a) 저항(R)의 저항값이 선택 트랜지스터의 제 1 영역과 반도체 기판 사이의 pn-접합의 차단 저항의 저항값 보다 훨씬 작고,
b) 판독 및 기록 과정이 저항(R)에 의해 극히 작은 정도로만 영향을 받지도록 설계되어야 한다.
저항(R)에 대한 상기 조건이 충족되면, 개별 메모리 셀에서의 판독 및 기록 동작이 저항(R)에 의해 거의 방해받지 않고 반도체 기판에 대한 기생 pn-접합의 누설 전류가 저항(R)을 통해 흐르는 전류에 의해 보상되는 것이 보장된다. 이로 인해, 강유전체 저장 캐패시터의 양 측면, 즉 2개의 캐패시터 노드에 존재하는 전압은 대략 셀 플레이트 전압이 된다. 따라서, 저장 캐패시터의 의도치 않은 재프로그래밍은 더 이상 이루어질 수 없다.
본 발명에서는 강유전체 저장 캐패시터(Cferro)의 반대편에 놓인 저항(R)의 단자가 라인(L)에 접속되어 셀 플레이트 전압(VPLATTE)으로 유지됨으로써, 선택 트랜지스터(T)의 차단시 거의 동일한 전압이 강유전체 저장 캐패시터(Cferro)에 인가되어 강유전체 저장 캐패시터(Cferro)의 재프로그래밍이 배제된다는 것이 중요하다.
상기 저항(R)을 구현하기 위한 여러 가지 방법이 있다. 상기 방법들은 도 2 내지 7을 참고로 하기에 상세히 설명된다. 기본적으로 저항(R)은 적합한 도핑에 의해 선택 트랜지스터 옆의 절연층 하부에 형성되거나(도 2 및 3 참조), 또는 상기 저항을 위해 MOS 트랜지스터를 사용하는 것도 가능하다. 상기 MOS 트랜지스터는 그 게이트 전압(VR)을 통해, 소정 특성을 가진 저항이 상기 MOS 트랜지스터의 채널을 통해 설정되도록 조정된다(도 4 내지 7 참조).
도 2는 상세히 도시되지 않은 p-형 도전성 반도체 바디의 표면 영역에 있는 n+-형 도전성 드레인 영역(1) 및 n-형 도전성 소오스 영역(2)을 도시한다. 드레인 영역(1)과 소오스 영역(2) 사이의 채널 영역 상부에는 워드 라인(WL)이 제공된다. 워드 라인(WL)은 예컨대 이산화실리콘 및/또는 질화실리콘으로 이루어진 절연층 내에 매립된다. 드레인 영역(1)은 예컨대 다결정성 실리콘으로 이루어진 플러그(3)를 통해 강유전체 저장 캐패시터의 한쪽 전극(SN)에 접속된다. 저장 캐패시터의 유전체는 전극(SN)과 셀 플레이트 전압(VPLATTE)이 인가되는 공통 전극(PL)을 분리시킨다. 개별 전극(PL)은 도 2에 파선으로 표시된 바와 같이 서로 접속된다.
소오스 영역(2)은 플러그(4)를 통해 바람직하게는 알루미늄으로 이루어진 비트 라인(AL-BL)에 접속된다. 플러그(4)는 전극(PL)으로부터 전기적으로 분리된다.
저항(R)은 적합한 도핑에 의해 드레인 영역(1)과 고농도로 도핑된, n+형 도전성 영역(5) 사이의 절연층 또는 산화물 후막 하부에 형성된다. 셀 플레이트 전압(VPLATTE)이 고농도로 도핑된 n+형 도전성 영역(5)을 통해 드레인 영역(1)의 반대편에 놓인 저항(R)의 단자에 공급된다.
저항(R)에 대한 적합한 도핑 농도는 기판 도핑의 농도 범위이다. 상기 저항을 기판 저항 보다 높이기 위해서는 상기 도핑 농도는 기판 도핑 농도 미만이어야 하고, 상기 저항을 기판 저항 보다 낮추기 위해서는 상기 도핑 농도가 기판 도핑 농도 보다 높아야 한다.
도 4 및 5는 본 발명의 제 2 실시예를 나타내는 한편, 도 6 및 7은 상기 실시예의 변형예를 나타낸다. 도 4 내지 7에서 도 2 및 3에 상응하는 부품은 동일한도면 부호를 갖는다.
도 4 및 5의 실시예에서 저항(R)은 MOS 트랜지스터(6)로 구현되고, 상기 MOS 트랜지스터의 게이트(7)에는 게이트 전압(VR)이 인가된다. 상기 게이트 전압(VR)은 MOS 트랜지스터(6)의 채널을 통해 소정 특성을 가진 저항(R)이 설정되게 한다.
도 6 및 7은 도 4 및 5의 실시예의 변형예를 도시한다. 여기서도, 저항(R)은 MOS 트랜지스터(6)로 구현된다. MOS 트랜지스터(6)에는 적합한 게이트 전압(VR)이 공급되는 한편, 셀 플레이트 전압(VPLATTE)은 n+형 도전성, 고농도로 도핑된 영역(5)을 통해 인가된다. 도 4 및 5의 실시예와는 달리, 여기서는 소위 "공격적 레이아웃"(aggressive layout)이 적용된다. 공격적 레이아웃은 메모리 장치의 매우 컴팩트한 디자인을 가능하게 하며 이것을 위해 부가의 프로세스 단계를 필요로 하지 않는다.

Claims (7)

  1. 각각 하나의 선택 트랜지스터(T) 및 하나의 저장 캐패시터(Cferro)로 이루어진 다수의 저항성 강유전체 메모리 셀로 구성되고, 상기 저장 캐패시터의 한쪽 전극(PL)은 고정 셀 플레이트 전압에 접속되며, 그것의 다른쪽 전극(SN)은 제 1 도전형을 갖는 선택 트랜지스터의 제 1 영역(1)에 접속되고, 상기 선택 트랜지스터(T) 및 저장 캐패시터(Cferro)는 제 1 도전형과 반대인 제 2 도전형을 갖는 반도체 바디 내에 또는 반도체 바디 상에 제공되는 메모리 장치에 있어서,
    상기 저장 캐패시터(Cferro)의 다른쪽 전극(SN)은 저항(R)을 통해 셀 플레이트 전압(VPLATTE)이 공급되는 라인(5)에 접속되고, 상기 라인(5)은 제 1 도전형을 가진 고농도로 도핑된 영역으로 형성되는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 저항(R)은 반도체 바디 내의 절연층(FOX) 하부의 도핑층으로 구현되는 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 저항은 MOS 트랜지스터(6)로 구현되고, 상기 MOS 트랜지스터의 게이트(7)에 설정가능한 기준 전압(VR)이 공급되는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 저항(R)의 저항값은 상기 선택 트랜지스터(T)의 제 1 영역(1)과 반도체 기판 사이의 pn-접합의 차단 저항의 저항값 보다 반드시 작은 것을 특징으로 하는 메모리 장치.
  5. 제 1항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 저항(R)의 저항값은 메모리 장치로부터의 판독 과정 및 메모리 장치 내로 기록 과정이 상기 저항(R)에 의해 실질적으로 영향을 받지 않도록 설정되는 것을 특징으로 하는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 MOS 트랜지스터(6)로 형성된 저항의 저항값은 상기 기준 전압(VR)의 변동에 의해 설정될 수 있는 것을 특징으로 하는 메모리 장치.
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