JP2002521780A - 多数の抵抗性強誘電体メモリセルから成るメモリ装置 - Google Patents
多数の抵抗性強誘電体メモリセルから成るメモリ装置Info
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Abstract
(57)【要約】
本発明は、それぞれ選択トランジスタ（Ｔ）及びメモリコンデンサ（Ｃｆｅｒｒｏ）からなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であって、このメモリコンデンサ（Ｃｆｅｒｒｏ）の１つの電極（ＰＬ）は一定のセルプレート電圧におかれ、メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ）は第１の伝導タイプを有する選択トランジスタ（Ｔ）の第１のゾーン（１）に接続されており、選択トランジスタ（Ｔ）及びメモリコンデンサ（Ｃｆｅｒｒｏ）は、第１の伝導タイプとは正反対の第２の伝導タイプの半導体基板の中に乃至はこの半導体基板の上に設けられている、多数の抵抗性強誘電体メモリセルから成るメモリ装置に関する。このメモリ装置においては、メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ）は抵抗（Ｒ）を介してセルプレート電圧（ＶＰＬＡＴＴＥ）が印加される線路（５）に接続されている。
Description
【０００１】 本発明は、それぞれ選択トランジスタ及びメモリコンデンサからなる多数の抵
抗性強誘電体メモリセルから成るメモリ装置であって、このメモリコンデンサの
１つの電極は一定のセルプレート電圧におかれ、メモリコンデンサの別の電極は
第１の伝導タイプを有する選択トランジスタの第１のゾーンに接続されており、
選択トランジスタ及びメモリコンデンサは、第１の伝導タイプとは正反対の第２
の伝導タイプの半導体基板の中に乃至はこの半導体基板の上に設けられている、
多数の抵抗性強誘電体メモリセルから成るメモリ装置に関する。
抗性強誘電体メモリセルから成るメモリ装置であって、このメモリコンデンサの
１つの電極は一定のセルプレート電圧におかれ、メモリコンデンサの別の電極は
第１の伝導タイプを有する選択トランジスタの第１のゾーンに接続されており、
選択トランジスタ及びメモリコンデンサは、第１の伝導タイプとは正反対の第２
の伝導タイプの半導体基板の中に乃至はこの半導体基板の上に設けられている、
多数の抵抗性強誘電体メモリセルから成るメモリ装置に関する。
【０００２】 セルプレート電圧が一定にメモリ装置の給電電圧の半分（Ｖｃｃ/２）に置か
れている強誘電体メモリ装置は迅速なメモリ動作によって優れている。もちろん
、これらのメモリ装置ではメモリコンデンサに蓄積されたデータが損失するかも
しれないという問題が発生する：メモリコンデンサにおけるセルノードはフロー
トしているので、選択トランジスタがオフされ、このセルノードが半導体基板に
対する寄生ｐｎ接合部を形成する限りは、不可避的に生じるこのｐｎ接合部を介
する漏れ電流がセルノード電圧のアース電圧Ｖｓｓへの低下を引き起こす。この
場合、強誘電体メモリコンデンサの別のノードは一定のセルプレート電圧Ｖｃｃ
/２に置かれたままである。これによって強誘電体メモリコンデンサの内容は再
プログラミングによって破壊されうる。
れている強誘電体メモリ装置は迅速なメモリ動作によって優れている。もちろん
、これらのメモリ装置ではメモリコンデンサに蓄積されたデータが損失するかも
しれないという問題が発生する：メモリコンデンサにおけるセルノードはフロー
トしているので、選択トランジスタがオフされ、このセルノードが半導体基板に
対する寄生ｐｎ接合部を形成する限りは、不可避的に生じるこのｐｎ接合部を介
する漏れ電流がセルノード電圧のアース電圧Ｖｓｓへの低下を引き起こす。この
場合、強誘電体メモリコンデンサの別のノードは一定のセルプレート電圧Ｖｃｃ
/２に置かれたままである。これによって強誘電体メモリコンデンサの内容は再
プログラミングによって破壊されうる。
【０００３】 このデータ損失を回避するために、メモリセルの内容が破壊される前に、ＤＲ
ＡＭの場合と同様にメモリセルのリフレッシュが行われる。このリフレッシュは
、メモリ装置のビットラインが給電電圧の半分Ｖｃｃ/２にまで予め充電され、
さらにセルノードがワードラインの活性化によって同様に給電電圧の半分Ｖｃｃ
/２にまで充電され、この結果、メモリコンデンサを介して０Ｖに降下すること
によって行われる。
ＡＭの場合と同様にメモリセルのリフレッシュが行われる。このリフレッシュは
、メモリ装置のビットラインが給電電圧の半分Ｖｃｃ/２にまで予め充電され、
さらにセルノードがワードラインの活性化によって同様に給電電圧の半分Ｖｃｃ
/２にまで充電され、この結果、メモリコンデンサを介して０Ｖに降下すること
によって行われる。
【０００４】 このようなリフレッシュは面倒であり、できるかぎり回避すべき付加的な動作
を必要とする。
を必要とする。
【０００５】 従って、本発明の課題は、セルノードにおける漏れ電流がもはやメモリセルの
再プログラミングを引き起こさず、この結果、メモリセルのリフレッシュが必要
ないように構成される多数の抵抗性強誘電体メモリセルから成るメモリ装置を提
供することである。
再プログラミングを引き起こさず、この結果、メモリセルのリフレッシュが必要
ないように構成される多数の抵抗性強誘電体メモリセルから成るメモリ装置を提
供することである。
【０００６】 上記課題は、冒頭に挙げたタイプの多数の抵抗性強誘電体メモリセルから成る
メモリ装置において、本発明によって、メモリコンデンサの別の電極は抵抗を介
してセルプレート電圧が印加される線路に接続されていることによって解決され
る。
メモリ装置において、本発明によって、メモリコンデンサの別の電極は抵抗を介
してセルプレート電圧が印加される線路に接続されていることによって解決され
る。
【０００７】 この場合、抵抗は次のように構成される。すなわち、この抵抗の抵抗値は、選
択トランジスタの第１のゾーンと半導体基板との間のｐｎ接合部の阻止抵抗の抵
抗値よりもはるかに小さく、さらに読み出し過程及び書き込み過程がこの抵抗に
よってほんのわずかしか影響を受けないように構成される。
択トランジスタの第１のゾーンと半導体基板との間のｐｎ接合部の阻止抵抗の抵
抗値よりもはるかに小さく、さらに読み出し過程及び書き込み過程がこの抵抗に
よってほんのわずかしか影響を受けないように構成される。
【０００８】 これによって次のことが保証される。すなわち、本発明のメモリ装置では、読
み出し過程及び書き込み過程が抵抗によってほぼ妨害をうけず、それにもかかわ
らず半導体基板に対する寄生ｐｎ接合部の漏れ電流はこの抵抗によって補償され
、強誘電体メモリコンデンサの両面にはほぼセルプレート電圧が印加される。従
って、望ましくないメモリコンデンサの再プログラミングはもはや行われない。
み出し過程及び書き込み過程が抵抗によってほぼ妨害をうけず、それにもかかわ
らず半導体基板に対する寄生ｐｎ接合部の漏れ電流はこの抵抗によって補償され
、強誘電体メモリコンデンサの両面にはほぼセルプレート電圧が印加される。従
って、望ましくないメモリコンデンサの再プログラミングはもはや行われない。
【０００９】 よって、本発明において重要なことは、選択トランジスタの第１のゾーンに向
かい合った抵抗の端部が、セルプレート電圧を印加される線路に接続されている
ことである。この線路は有利には半導体ボディの表面領域における第１の伝導タ
イプの高濃度ドープされたゾーンであればよい。
かい合った抵抗の端部が、セルプレート電圧を印加される線路に接続されている
ことである。この線路は有利には半導体ボディの表面領域における第１の伝導タ
イプの高濃度ドープされたゾーンであればよい。
【００１０】 この抵抗の実現のためには様々な方法がある： 例えば有利には、適当なドーピングによって半導体ボディにおいて絶縁層、い
わゆる厚い酸化物（Dickoxid）の下に選択トランジスタの第１のゾーンと有利に
は第１の伝導タイプの高濃度ドープされたゾーンから形成されセルプレート電圧
が印加される線路との間の領域に抵抗を設ける。しかし、抵抗に対してＭＯＳト
ランジスタを使用し、このＭＯＳトランジスタのチャネルを介して抵抗が所望の
特性で、例えば閾値の下の電流領域（Unterschwellstrombereich）において調整
されるようにこのＭＯＳトランジスタのゲートに基準電圧を印加することも可能
である。このＭＯＳトランジスタのゲートにおける一定のゲート電圧に加えて、
各々読み出し過程及び書き込み過程の後でならびにメモリ装置への給電電圧の印
加及び遮断の際にこのゲート電圧を１つの値にもたらし、この結果、メモリコン
デンサの個々の電極、いわゆるキャパシタノードがメモリセルにおいて迅速にセ
ルプレート電圧にもたらされる。このような方法において、有利には、キャパシ
タノードをその都度の動作の後ですぐにセルプレート電圧にまでもたらす。この
場合、例えばメモリ装置のスイッチオン及びオフの際に全ての選択トランジスタ
が又は各ワードライン及びビットラインに所属の選択トランジスタだけがワード
又はビットラインデコーダによってＭＯＳトランジスタのゲートに印加される電
圧を介して選択される。
わゆる厚い酸化物（Dickoxid）の下に選択トランジスタの第１のゾーンと有利に
は第１の伝導タイプの高濃度ドープされたゾーンから形成されセルプレート電圧
が印加される線路との間の領域に抵抗を設ける。しかし、抵抗に対してＭＯＳト
ランジスタを使用し、このＭＯＳトランジスタのチャネルを介して抵抗が所望の
特性で、例えば閾値の下の電流領域（Unterschwellstrombereich）において調整
されるようにこのＭＯＳトランジスタのゲートに基準電圧を印加することも可能
である。このＭＯＳトランジスタのゲートにおける一定のゲート電圧に加えて、
各々読み出し過程及び書き込み過程の後でならびにメモリ装置への給電電圧の印
加及び遮断の際にこのゲート電圧を１つの値にもたらし、この結果、メモリコン
デンサの個々の電極、いわゆるキャパシタノードがメモリセルにおいて迅速にセ
ルプレート電圧にもたらされる。このような方法において、有利には、キャパシ
タノードをその都度の動作の後ですぐにセルプレート電圧にまでもたらす。この
場合、例えばメモリ装置のスイッチオン及びオフの際に全ての選択トランジスタ
が又は各ワードライン及びビットラインに所属の選択トランジスタだけがワード
又はビットラインデコーダによってＭＯＳトランジスタのゲートに印加される電
圧を介して選択される。
【００１１】 本発明のメモリ装置においては、半導体基板に対する寄生ｐｎ接合部の漏れ電
流による意図しない再プログラミングならびにこのメモリ装置のスイッチオン及
びスイッチオフの際の意図しない再プログラミングは起こり得ない。同様に給電
電圧の遮断においても意図しない再プログラミングは起こり得ない。さらに、本
発明のメモリ装置は非常に簡単に構成されている。とりわけ本発明のメモリ装置
では通常のワードラインデコーダが使用できる。またワードラインのキャパシタ
ンスも増大されない。有利には半導体ボディにおける絶縁層の下にドーピング層
によって実現される抵抗と一定のセルプレート電圧が印可されるメモリコンデン
サの電極との間にはプラグ乃至は栓は必要ではない。これは製造ステップに対す
る僅少な要求を意味し、必要な所要面積を比較的小さくする。なぜなら、プラグ
に対して別個のコンタクトホールが必要ではないからである。すなわち、本発明
のメモリ装置のメモリセルは標準メモリセルのセル面積より大きな所要面積を必
要としない。
流による意図しない再プログラミングならびにこのメモリ装置のスイッチオン及
びスイッチオフの際の意図しない再プログラミングは起こり得ない。同様に給電
電圧の遮断においても意図しない再プログラミングは起こり得ない。さらに、本
発明のメモリ装置は非常に簡単に構成されている。とりわけ本発明のメモリ装置
では通常のワードラインデコーダが使用できる。またワードラインのキャパシタ
ンスも増大されない。有利には半導体ボディにおける絶縁層の下にドーピング層
によって実現される抵抗と一定のセルプレート電圧が印可されるメモリコンデン
サの電極との間にはプラグ乃至は栓は必要ではない。これは製造ステップに対す
る僅少な要求を意味し、必要な所要面積を比較的小さくする。なぜなら、プラグ
に対して別個のコンタクトホールが必要ではないからである。すなわち、本発明
のメモリ装置のメモリセルは標準メモリセルのセル面積より大きな所要面積を必
要としない。
【００１２】 本発明を次に図面に基づいて詳しく説明する。
【００１３】 図１は本発明のメモリ装置のメモリセルフィールドの回路図であり、 図２は第１の実施例の本発明のメモリ装置の概略的な断面図であり、 図３は図２のメモリ装置の概略的な俯瞰図であり、 図４は第２の実施例の本発明のメモリ装置の概略的な断面図であり、 図５は図４のメモリ装置の概略的な俯瞰図であり、 図６は図４のメモリ装置の変形実施例の概略的な断面図であり、 図７は図６のメモリ装置の概略的な俯瞰図である。
【００１４】 図１は選択トランジスタＴ及び強誘電体メモリコンデンサＣｆｅｒｒｏから成
る１トランジスタ１コンデンサ（１Ｔ１Ｃ）メモリセルに対するワードラインＷ
Ｌ０、ＷＬ１、ＷＬ２及びＷＬ３及びキャパシタンスＣＢを有するビットライン
ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１を有する畳み込まれたビットラインアーキ
テクチャにおけるメモリセルフィールドを示す。
る１トランジスタ１コンデンサ（１Ｔ１Ｃ）メモリセルに対するワードラインＷ
Ｌ０、ＷＬ１、ＷＬ２及びＷＬ３及びキャパシタンスＣＢを有するビットライン
ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１を有する畳み込まれたビットラインアーキ
テクチャにおけるメモリセルフィールドを示す。
【００１５】 メモリコンデンサＣｆｅｒｒｏの１つの電極には一定のセルプレート電圧が印
可される。この１つの電極は本発明ではそれぞれ抵抗Ｒ及び線路Ｌの上に例えば
半導体ボディにおいて第１の伝導タイプの高濃度ドープされたゾーンから形成さ
れる。この高濃度ドープされたゾーンはとりわけｎ−型伝導性のストリップ状の
ゾーンであればよい。
可される。この１つの電極は本発明ではそれぞれ抵抗Ｒ及び線路Ｌの上に例えば
半導体ボディにおいて第１の伝導タイプの高濃度ドープされたゾーンから形成さ
れる。この高濃度ドープされたゾーンはとりわけｎ−型伝導性のストリップ状の
ゾーンであればよい。
【００１６】 メモリコンデンサＣｆｅｒｒｏとセルプレート電圧ＶＰＬＡＴＴＥが印可され
る線路Ｌとの間にある抵抗Ｒは次のように構成されなければならない。すなわち
、 （ａ）この抵抗Ｒの抵抗値は選択トランジスタの第１のゾーンと半導体基板との
間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに小さく、さらに、 （ｂ）読み出し過程及び書き込み過程がこの抵抗Ｒによってほんの極めてわずか
しか影響を受けないように、構成されなければならない。
る線路Ｌとの間にある抵抗Ｒは次のように構成されなければならない。すなわち
、 （ａ）この抵抗Ｒの抵抗値は選択トランジスタの第１のゾーンと半導体基板との
間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに小さく、さらに、 （ｂ）読み出し過程及び書き込み過程がこの抵抗Ｒによってほんの極めてわずか
しか影響を受けないように、構成されなければならない。
【００１７】 抵抗Ｒに対するこれらの条件が保たれるならば、次のことが保証される。すな
わち、個々のメモリセルにおける読み出し過程及び書き込み過程が抵抗Ｒによっ
てほぼ妨害されないままになり、半導体基板に対する寄生ｐｎ接合部の漏れ電流
がこの抵抗Ｒを流れる電流によって補償されることが保証される。これによって
、強誘電体メモリコンデンサの両面に、すなわち２つのキャパシタノードにほぼ
セルプレート電圧が印可される。この場合、メモリコンデンサの望ましくない再
プログラミングはもはや行われない。
わち、個々のメモリセルにおける読み出し過程及び書き込み過程が抵抗Ｒによっ
てほぼ妨害されないままになり、半導体基板に対する寄生ｐｎ接合部の漏れ電流
がこの抵抗Ｒを流れる電流によって補償されることが保証される。これによって
、強誘電体メモリコンデンサの両面に、すなわち２つのキャパシタノードにほぼ
セルプレート電圧が印可される。この場合、メモリコンデンサの望ましくない再
プログラミングはもはや行われない。
【００１８】 本発明において重要なことは、強誘電体メモリコンデンサＣｆｅｒｒｏとは反
対側の線路Ｌと抵抗Ｒとの接続部がセルプレート電圧ＶＰＬＡＴＴＥに保持され
、この結果、この強誘電体メモリコンデンサＣｆｅｒｒｏに選択トランジスタＴ
のスイッチオフの際にほぼ同一の電圧が印可され、これによって強誘電体メモリ
コンデンサＣｆｅｒｒｏの再プログラミングが行われないことである。
対側の線路Ｌと抵抗Ｒとの接続部がセルプレート電圧ＶＰＬＡＴＴＥに保持され
、この結果、この強誘電体メモリコンデンサＣｆｅｒｒｏに選択トランジスタＴ
のスイッチオフの際にほぼ同一の電圧が印可され、これによって強誘電体メモリ
コンデンサＣｆｅｒｒｏの再プログラミングが行われないことである。
【００１９】 抵抗Ｒの実現のためには様々な方法があり、これらの方法は次に図２から図７
に基づいて詳しく説明される。原理的には、抵抗Ｒを適当なドーピングによって
選択トランジスタの横の絶縁層の下に形成するか（図２及び図３参照）又はこの
抵抗のためにＭＯＳトランジスタを設け、このＭＯＳトランジスタのチャネルを
介して所望の特性を有する抵抗が生じるようにこのＭＯＳトランジスタをそのゲ
ート電圧ＶＲを介して調整する（図４から図７参照）方法が存在する。
に基づいて詳しく説明される。原理的には、抵抗Ｒを適当なドーピングによって
選択トランジスタの横の絶縁層の下に形成するか（図２及び図３参照）又はこの
抵抗のためにＭＯＳトランジスタを設け、このＭＯＳトランジスタのチャネルを
介して所望の特性を有する抵抗が生じるようにこのＭＯＳトランジスタをそのゲ
ート電圧ＶＲを介して調整する（図４から図７参照）方法が存在する。
【００２０】 図２はここには詳しくは示されていないｐ型伝導性半導体ボディの表面領域に
おけるｎ＋型伝導性ドレインゾーン１及びｎ−型伝導性ソースゾーン２を示して
おり、ドレインゾーン１とソースゾーン２との間のチャネル領域の上にはワード
ラインＷＬが設けられている。このワードラインＷＬは例えば二酸化シリコン及
び/又は窒化シリコンから成る絶縁層に埋め込まれている。ドレインゾーン１は
例えば多結晶シリコンから成るプラグ３を介して強誘電体メモリコンデンサの電
極ＳＮに接続され、この強誘電体メモリコンデンサの誘電体は絶縁的にこの電極
ＳＮを共通の電極ＰＬから分離する。この共通の電極ＰＬにはセルプレート電圧
ＶＰＬＡＴＴＥが印可される。個々の電極ＰＬは互いに接続されており、これは
図２において破線によって示されている。
おけるｎ＋型伝導性ドレインゾーン１及びｎ−型伝導性ソースゾーン２を示して
おり、ドレインゾーン１とソースゾーン２との間のチャネル領域の上にはワード
ラインＷＬが設けられている。このワードラインＷＬは例えば二酸化シリコン及
び/又は窒化シリコンから成る絶縁層に埋め込まれている。ドレインゾーン１は
例えば多結晶シリコンから成るプラグ３を介して強誘電体メモリコンデンサの電
極ＳＮに接続され、この強誘電体メモリコンデンサの誘電体は絶縁的にこの電極
ＳＮを共通の電極ＰＬから分離する。この共通の電極ＰＬにはセルプレート電圧
ＶＰＬＡＴＴＥが印可される。個々の電極ＰＬは互いに接続されており、これは
図２において破線によって示されている。
【００２１】 ソースゾーン２はプラグ乃至は栓４を介して有利にはアルミニウムから成るビ
ットラインＡＬ−ＢＬに接続されている。このプラグ４は勿論電極ＰＬからは電
気的に分離されている。
ットラインＡＬ−ＢＬに接続されている。このプラグ４は勿論電極ＰＬからは電
気的に分離されている。
【００２２】 抵抗Ｒは、ドレインゾーン１と高濃度ドープされたｎ＋型伝導性ゾーン５との
間の絶縁層乃至は厚い酸化物ＦＯＸの下に適当なドーピングによって形成され、
このｎ＋型伝導性ゾーン５を介してセルプレート電圧ＶＰＬＡＴＴＥがドレイン
ゾーン１に向かい合った抵抗Ｒの接続部に供給される。
間の絶縁層乃至は厚い酸化物ＦＯＸの下に適当なドーピングによって形成され、
このｎ＋型伝導性ゾーン５を介してセルプレート電圧ＶＰＬＡＴＴＥがドレイン
ゾーン１に向かい合った抵抗Ｒの接続部に供給される。
【００２３】 抵抗Ｒに対する適切なドーピング濃度は基板ドーピングのオーダである。基板
抵抗に比べてこの抵抗を高めるためには、このドーピング濃度はこれよりも小さ
い。この抵抗を低減するためには、このドーピング濃度は基板ドーピングのドー
ピング濃度より大きい。
抵抗に比べてこの抵抗を高めるためには、このドーピング濃度はこれよりも小さ
い。この抵抗を低減するためには、このドーピング濃度は基板ドーピングのドー
ピング濃度より大きい。
【００２４】 図４及び５は本発明の第２の実施例を示し、他方で図６及び７はこの実施例の
変形を示す。図４から図７にはこの場合図２及び３の場合と同一の参照符号が互
いに相応する構成部材に対して使用される。
変形を示す。図４から図７にはこの場合図２及び３の場合と同一の参照符号が互
いに相応する構成部材に対して使用される。
【００２５】 図４及び５の実施例においては、抵抗ＲはＭＯＳトランジスタ６によって実現
される。このＭＯＳトランジスタ６のゲート７にはゲート電圧ＶＲが印可される
。このゲート電圧は、このＭＯＳトランジスタ６のチャネルを介して所望の特性
を有する抵抗Ｒが生じるように調整される。
される。このＭＯＳトランジスタ６のゲート７にはゲート電圧ＶＲが印可される
。このゲート電圧は、このＭＯＳトランジスタ６のチャネルを介して所望の特性
を有する抵抗Ｒが生じるように調整される。
【００２６】 図６及び７は図４及び５の実施例の変形を示す。ここでも抵抗ＲはＭＯＳトラ
ンジスタ６によって実現され、このＭＯＳトランジスタ６には適当なゲート電圧
ＶＲが供給され、他方で、セルプレート電圧ＶＰＬＡＴＴＥがｎ−型伝導性の高
濃度ドープされたゾーン５に印可される。図４及び５の実施例とは異なり、この
場合にはいわゆる「アグレッシブ・レイアウト（agressives Layout）」が適用
されており、このアグレッシブ・レイアウトはとりわけメモリ装置のコンパクト
な構成を可能にし、これに対して付加的なプロセスステップが必要ない。
ンジスタ６によって実現され、このＭＯＳトランジスタ６には適当なゲート電圧
ＶＲが供給され、他方で、セルプレート電圧ＶＰＬＡＴＴＥがｎ−型伝導性の高
濃度ドープされたゾーン５に印可される。図４及び５の実施例とは異なり、この
場合にはいわゆる「アグレッシブ・レイアウト（agressives Layout）」が適用
されており、このアグレッシブ・レイアウトはとりわけメモリ装置のコンパクト
な構成を可能にし、これに対して付加的なプロセスステップが必要ない。
【図１】 本発明のメモリ装置のメモリセルフィールドの回路図である。
【図２】 第１の実施例の本発明のメモリ装置の概略的な断面図である。
【図３】 図２のメモリ装置の概略的な俯瞰図である。
【図４】 第２の実施例の本発明のメモリ装置の概略的な断面図である。
【図５】 図４のメモリ装置の概略的な俯瞰図である。
【図６】 図４のメモリ装置の変形実施例の概略的な断面図である。
【図７】 図６のメモリ装置の概略的な俯瞰図である。
１ ドレインゾーン ２ ソースゾーン ３ プラグ ４ プラグ乃至は栓 ５ 高濃度ドープされたｎ＋型伝導性ゾーン ６ ＭＯＳトランジスタ ７ ゲート Ｒ 抵抗 Ｔ 選択トランジスタ Ｃｆｅｒｒｏ 強誘電体メモリコンデンサ Ｌ 線路 ＶＰＬＡＴＴＥ セルプレート電圧 ＶＲ ゲート電圧
【手続補正書】
【提出日】平成１３年１月２２日（２００１．１．２２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項１】 それぞれ選択トランジスタ（Ｔ）及びメモリコンデンサ（Ｃ
ｆｅｒｒｏ）からなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であ
って、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の１つの電極（ＰＬ）は一定のセルプ
レート電圧におかれ、前記メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ
）は第１の伝導タイプを有する前記選択トランジスタの第１のゾーン（１）に接
続されており、前記選択トランジスタ（Ｔ）及び前記メモリコンデンサ（Ｃｆｅ
ｒｒｏ）は、前記第１の伝導タイプとは正反対の第２の伝導タイプの半導体基板
の中に乃至は該半導体基板の上に設けられている、多数の抵抗性強誘電体メモリ
セルから成るメモリ装置において、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の前記別の電極（ＳＮ）は抵抗（Ｒ）
を介してセルプレート電圧（ＶＰＬＡＴＴＥ）が印加される線路（５）に接続さ
れており、該線路は前記第１の伝導タイプの高濃度ドープされたゾーンによって
形成されていることを特徴とする、多数の抵抗性強誘電体メモリセルから成るメ
モリ装置。
ｆｅｒｒｏ）からなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であ
って、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の１つの電極（ＰＬ）は一定のセルプ
レート電圧におかれ、前記メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ
）は第１の伝導タイプを有する前記選択トランジスタの第１のゾーン（１）に接
続されており、前記選択トランジスタ（Ｔ）及び前記メモリコンデンサ（Ｃｆｅ
ｒｒｏ）は、前記第１の伝導タイプとは正反対の第２の伝導タイプの半導体基板
の中に乃至は該半導体基板の上に設けられている、多数の抵抗性強誘電体メモリ
セルから成るメモリ装置において、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の前記別の電極（ＳＮ）は抵抗（Ｒ）
を介してセルプレート電圧（ＶＰＬＡＴＴＥ）が印加される線路（５）に接続さ
れており、該線路は前記第１の伝導タイプの高濃度ドープされたゾーンによって
形成されていることを特徴とする、多数の抵抗性強誘電体メモリセルから成るメ
モリ装置。
【請求項２】 抵抗（Ｒ）は半導体ボディにおいて絶縁層（ＦＯＸ）の下の
ドーピング層によって実現されることを特徴とする、請求項１記載のメモリ装置
。
ドーピング層によって実現されることを特徴とする、請求項１記載のメモリ装置
。
【請求項３】 抵抗はＭＯＳトランジスタ（６）によって実現され、該ＭＯ
Ｓトランジスタ（６）のゲート（７）には調整可能な基準電圧（ＶＲ）が印加さ
れることを特徴とする、請求項１記載のメモリ装置。
Ｓトランジスタ（６）のゲート（７）には調整可能な基準電圧（ＶＲ）が印加さ
れることを特徴とする、請求項１記載のメモリ装置。
【請求項４】 抵抗（Ｒ）の抵抗値は、選択トランジスタ（Ｔ）の第１のゾ
ーン（１）と半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに
小さいことを特徴とする、請求項１〜３のうちの１項記載のメモリ装置。
ーン（１）と半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに
小さいことを特徴とする、請求項１〜３のうちの１項記載のメモリ装置。
【請求項５】 抵抗（Ｒ）の抵抗値は、メモリ装置からの読み出し過程及び
前記メモリ装置への書き込み過程が前記抵抗（Ｒ）によって実際的に影響を受け
ないように調整されていることを特徴とする、請求項１〜４のうちの１項記載の
メモリ装置。
前記メモリ装置への書き込み過程が前記抵抗（Ｒ）によって実際的に影響を受け
ないように調整されていることを特徴とする、請求項１〜４のうちの１項記載の
メモリ装置。
【請求項６】 ＭＯＳトランジスタ（６）によって形成された抵抗の抵抗値
は基準電圧（ＶＲ）の変化によって調整可能であることを特徴とする、請求項３
記載のメモリ装置。
は基準電圧（ＶＲ）の変化によって調整可能であることを特徴とする、請求項３
記載のメモリ装置。
Claims (7)
- 【請求項１】 それぞれ選択トランジスタ（Ｔ）及びメモリコンデンサ（Ｃ
ｆｅｒｒｏ）からなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であ
って、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の１つの電極（ＰＬ）は一定のセルプ
レート電圧におかれ、前記メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ
）は第１の伝導タイプを有する前記選択トランジスタ（Ｔ）の第１のゾーン（１
）に接続されており、前記選択トランジスタ（Ｔ）及び前記メモリコンデンサ（
Ｃｆｅｒｒｏ）は、前記第１の伝導タイプとは正反対の第２の伝導タイプの半導
体基板の中に乃至は該半導体基板の上に設けられている、多数の抵抗性強誘電体
メモリセルから成るメモリ装置において、 前記メモリコンデンサ（Ｃｆｅｒｒｏ）の前記別の電極（ＳＮ）は抵抗（Ｒ）
を介してセルプレート電圧（ＶＰＬＡＴＴＥ）が印加される線路（５）に接続さ
れていることを特徴とする、多数の抵抗性強誘電体メモリセルから成るメモリ装
置。 - 【請求項２】 線路（５）は第１の伝導タイプの高濃度ドープされたゾーン
によって形成されていることを特徴とする、請求項１記載のメモリ装置。 - 【請求項３】 抵抗（Ｒ）は半導体ボディにおいて絶縁層（ＦＯＸ）の下の
ドーピング層によって実現されることを特徴とする、請求項１又は２記載のメモ
リ装置。 - 【請求項４】 抵抗はＭＯＳトランジスタ（６）によって実現され、該ＭＯ
Ｓトランジスタ（６）のゲート（７）には調整可能な基準電圧（ＶＲ）が印加さ
れることを特徴とする、請求項１又は２記載のメモリ装置。 - 【請求項５】 抵抗（Ｒ）の抵抗値は、選択トランジスタ（Ｔ）の第１のゾ
ーン（１）と半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに
小さいことを特徴とする、請求項１〜４のうちの１項記載のメモリ装置。 - 【請求項６】 抵抗（Ｒ）の抵抗値は、メモリ装置からの読み出し過程及び
前記メモリ装置への書き込み過程が前記抵抗（Ｒ）によって実際的に影響を受け
ないように調整されていることを特徴とする、請求項１〜５のうちの１項記載の
メモリ装置。 - 【請求項７】 ＭＯＳトランジスタ（６）によって形成された抵抗の抵抗値
は基準電圧（ＶＲ）の変化によって調整可能であることを特徴とする、請求項４
記載のメモリ装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19832995.4 | 1998-07-22 | ||
| DE19832995A DE19832995C1 (de) | 1998-07-22 | 1998-07-22 | Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen |
| PCT/DE1999/000920 WO2000005721A1 (de) | 1998-07-22 | 1999-03-25 | Speicheranordnung aus einer vielzahl von resistiven ferroelektrischen speicherzellen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002521780A true JP2002521780A (ja) | 2002-07-16 |
| JP3634751B2 JP3634751B2 (ja) | 2005-03-30 |
Family
ID=7874933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000561620A Expired - Fee Related JP3634751B2 (ja) | 1998-07-22 | 1999-03-25 | 多数の抵抗性強誘電体メモリセルから成るメモリ装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6404668B2 (ja) |
| EP (1) | EP1097458B1 (ja) |
| JP (1) | JP3634751B2 (ja) |
| KR (1) | KR100399265B1 (ja) |
| CN (1) | CN1160734C (ja) |
| DE (2) | DE19832995C1 (ja) |
| TW (1) | TW436860B (ja) |
| WO (1) | WO2000005721A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040119105A1 (en) * | 2002-12-18 | 2004-06-24 | Wilson Dennis Robert | Ferroelectric memory |
| US6819583B2 (en) * | 2003-01-15 | 2004-11-16 | Sharp Laboratories Of America, Inc. | Ferroelectric resistor non-volatile memory array |
| JP4433918B2 (ja) * | 2004-07-15 | 2010-03-17 | コニカミノルタエムジー株式会社 | 画像形成方法 |
| JP2006099866A (ja) * | 2004-09-29 | 2006-04-13 | Sony Corp | 記憶装置及び半導体装置 |
| KR100651728B1 (ko) * | 2004-11-10 | 2006-12-06 | 한국전자통신연구원 | 정착기를 갖는 전자 소자용 화합물 및 이를 포함하는 전자소자와 이들의 제조 방법 |
| US7180141B2 (en) * | 2004-12-03 | 2007-02-20 | Texas Instruments Incorporated | Ferroelectric capacitor with parallel resistance for ferroelectric memory |
| JP4475174B2 (ja) * | 2005-06-09 | 2010-06-09 | ソニー株式会社 | 記憶装置 |
| CN101409104B (zh) * | 2008-07-24 | 2011-05-04 | 复旦大学 | 一种不挥发动态存储器 |
| US8130559B1 (en) * | 2008-08-06 | 2012-03-06 | Altera Corporation | MEMS switching device and conductive bridge device based circuits |
| US9425995B2 (en) | 2012-04-06 | 2016-08-23 | Ajoho Enterprise Co., Ltd. | Impedance matching device-integrated network signal processing circuit |
| US9161435B2 (en) * | 2012-07-09 | 2015-10-13 | Ajoho Enterprise Co., Ltd. | Network signal processing circuit assembly |
| EP2713372B1 (en) * | 2012-09-28 | 2017-08-23 | Imec | Non-volatile resistive memory devices with boosting capacitor and methods for baising resistive memory structures thereof |
| WO2015116142A2 (en) * | 2014-01-31 | 2015-08-06 | Hewlett-Packard Development Company, L.P. | Memory cell having resistive and capacitive storage elements |
| US10581423B1 (en) * | 2018-08-17 | 2020-03-03 | Analog Devices Global Unlimited Company | Fault tolerant low leakage switch |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117127A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 光スイツチ素子の駆動方法 |
| JPH0693166B2 (ja) * | 1984-09-05 | 1994-11-16 | 株式会社日立製作所 | 液晶素子 |
| US5038323A (en) * | 1990-03-06 | 1991-08-06 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile memory cell with ferroelectric capacitor having logically inactive electrode |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| JP3020422B2 (ja) * | 1994-12-22 | 2000-03-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| US5598366A (en) * | 1995-08-16 | 1997-01-28 | Ramtron International Corporation | Ferroelectric nonvolatile random access memory utilizing self-bootstrapping plate line segment drivers |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
| US5898609A (en) * | 1998-05-29 | 1999-04-27 | Samsung Electronics Co., Ltd. | Ferroelectric memory having circuit for discharging pyroelectric charges |
| KR100298439B1 (ko) * | 1998-06-30 | 2001-08-07 | 김영환 | 비휘발성 강유전체 메모리 |
-
1998
- 1998-07-22 DE DE19832995A patent/DE19832995C1/de not_active Expired - Fee Related
-
1999
- 1999-03-25 WO PCT/DE1999/000920 patent/WO2000005721A1/de active IP Right Grant
- 1999-03-25 JP JP2000561620A patent/JP3634751B2/ja not_active Expired - Fee Related
- 1999-03-25 EP EP99924695A patent/EP1097458B1/de not_active Expired - Lifetime
- 1999-03-25 DE DE59906886T patent/DE59906886D1/de not_active Expired - Fee Related
- 1999-03-25 CN CNB998090980A patent/CN1160734C/zh not_active Expired - Fee Related
- 1999-03-25 KR KR10-2001-7000959A patent/KR100399265B1/ko not_active IP Right Cessation
- 1999-06-15 TW TW088109986A patent/TW436860B/zh not_active IP Right Cessation
-
2001
- 2001-01-22 US US09/767,807 patent/US6404668B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1160734C (zh) | 2004-08-04 |
| TW436860B (en) | 2001-05-28 |
| US20020018356A1 (en) | 2002-02-14 |
| DE19832995C1 (de) | 1999-11-04 |
| EP1097458B1 (de) | 2003-09-03 |
| JP3634751B2 (ja) | 2005-03-30 |
| CN1311892A (zh) | 2001-09-05 |
| KR100399265B1 (ko) | 2003-09-26 |
| DE59906886D1 (de) | 2003-10-09 |
| KR20010100773A (ko) | 2001-11-14 |
| WO2000005721A1 (de) | 2000-02-03 |
| US6404668B2 (en) | 2002-06-11 |
| EP1097458A1 (de) | 2001-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040804 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041126 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |