JP2002270789A

JP2002270789A - 強誘電体メモリ

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Publication number: JP2002270789A
Application number: JP2001072104A
Authority: JP
Inventors: Takahiro Nakauchi; 孝浩中内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-03-14
Filing date: 2001-03-14
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】MISFETのゲート絶縁膜に強誘電体膜を使用した
FeRAM セルにより、比較的簡単に多値、多ビットのデー
タを保持する。【解決手段】強誘電体膜15を含んだゲート絶縁膜を有す
るMISFETからなり、強誘電体膜のゲート電極G ・ソース
電極S 間に挟まれる領域とゲート電極G ・ドレイン電極
D 間に挟まれる領域の各分極状態を独立に保持して多ビ
ットの情報を蓄えることが可能なFeRAM セル10と、FeRA
M セルのゲート電極・ソース電極間、ゲート電極・ドレ
イン電極間に、それぞれゲート電極側が他の電極側より
も電位が高いまたは低い分極電圧を印加して多ビットの
データを書き込んだ後、各電極間の分極電圧の印加をほ
ぼ同時に終了する電圧印加回路21,22 と、強誘電体膜の
各分極状態の違いをMISFETの閾値電圧または電流の違い
として検出するデータ検出回路23とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係り、特に強誘電体膜をゲート絶縁膜に使用し
たトランジスタをFeRAM セルのアレイを有する強誘電体
メモリ（FeRAM ）に関するものであり、多値、多ビット
の集積回路メモリに使用される。

【０００２】

【従来の技術】FeRAM は、低消費電力の半導体メモリと
して近年盛んに研究開発がなされており、例えば米国特
許4,873,664(Eaton,Jr.)や、S.S.Eaton,Jr. et al. "A
Ferroelectric DRAM Cell for High Density NVRAMs",
ISSCC Digest of Technical Papers, pp.130-131,Feb.1
988 等に詳細に記載されている。

【０００３】FeRAM セルは、データ記憶用のメモリセル
キャパシタの電極間絶縁膜に強誘電体膜を用いた強誘電
体キャパシタにスイッチ用のＭＯＳトランジスタが接続
されたものが実用化されている。強誘電体膜の材料とし
ては、PZT（PbZr_xTi_1-xO₃）系とSBT（SrBi₂Ta₂O₉）系が
知られている。

【０００４】図１１は、強誘電体薄膜の印加電界（印加
電圧Ｖ）と分極量Ｐとの関係を示す特性（ヒステリシス
特性）図である。

【０００５】このヒステリシス特性から分かるように、
強誘電体薄膜に電界を印加しない状態（印加電圧が０Ｖ
の状態）での強誘電体薄膜の残留分極Prが「正」である
か「負」であるかによって、FeRAM セルは二値データを
記憶することができる。

【０００６】一方、セル面積を小さくするために、図１
２に示す等価回路のように、MISFETのゲート絶縁膜に強
誘電体膜を使用したMISFET型のデータ非破壊読み出し型
のFeRAM セルが提案されている。このMISFET型のFeRAM
セルは、ゲート電極と基板との間に電圧を印加すること
により、強誘電体膜が分極反転し、その分極方向により
ドレイン・ソース間のチャネル領域に電子または正孔が
誘起され、MISFETの閾値電圧が変化する。この時、ある
電圧でのドレイン電流値（チャネル抵抗値）の大小とし
て情報が読み出せる。

【０００７】従来のFeRAM セルは、基本的には、強誘電
体膜を飽和分極させて１つのFeRAMセルに"0" または"1"
の２値（２ビット）の情報量を記憶するが、FeRAM セ
ルの強誘電体膜の分極量を制御し、多値、多ビットの情
報量を記憶する方法も提案されている。

【０００８】FeRAM セルの多値、多ビット化の一つの方
法として、強誘電体膜に一定時間だけパルス電圧を印加
し、印加時間によって分極状態を変化させる方法があ
る。この方法は、例えばセルトランジスタの閾値電圧Vt
h の値によって各ビットをＮ分割できるとすれば、理論
的にはＮ値を作ることができる。しかし、この方法は、
パルス電圧の印加時間の制御性が現実的に難しい。即
ち、パルス電圧印加時間のばらつきにより分極量のばら
つきが大きい場合、結果としてセルトランジスタの閾値
電圧Vth のばらつきの分布が大きくなる。特に、２つの
異なるビットが隣り合って存在する場合、両者の閾値電
圧Vth の分布のテールが重なり、ビットを分離できなく
なるという問題が発生する。

【０００９】FeRAM セルの多値、多ビット化の他の方法
として、従来の２値（２ビット）と分極していない状態
とで３値を作る方法が特開平8-124378により提案されて
いる。しかし、分極していない状態を作る方法として
は、分極している状態に適当な逆方向分極電圧を印加し
て分極を消滅させるが、この方法は、分極状態を消滅さ
せるための制御が技術的に難しい。即ち、分極がほぼ消
滅したことを判断するための回路等が必要となるので、
制御回路が大規模になり、制御動作が冗長となり、高速
動作が難しいことが考えられる。

【００１０】その他に、FET 自体を複数に分割して一つ
のFeRAM セルとして多値を実現する方法や、強誘電体膜
の膜厚をゲート長方向に変化させて多値を形成する方法
（特開平5-291583号）がある。しかし、これらの方法
は、メモリセルの面積が増大する欠点や、膜厚の制御が
困難である等の問題がある。

【００１１】

【発明が解決しようとする課題】上記したように従来の
MISFETのゲート絶縁膜に強誘電体膜を使用したFeRAM セ
ルの多値、多ビット化は、困難であるという問題があっ
た。

【００１２】本発明は上記の問題点を解決すべくなされ
たもので、MISFETのゲート絶縁膜に強誘電体膜を使用し
たFeRAM セルで、比較的簡単に多値、多ビットのデータ
を保持し得る強誘電体メモリを提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明の強誘電体メモリ
は、強誘電体膜からなるゲート絶縁膜あるいは強誘電体
膜を含んだゲート絶縁膜を有する電界効果トランジスタ
からなり、ゲート電極・ソース電極間に挟まれる領域の
強誘電体膜の分極状態とゲート電極・ドレイン電極間に
挟まれる領域の強誘電体膜の分極状態をそれぞれ独立に
保持して多ビットの情報を蓄えることが可能なメモリセ
ルと、前記メモリセルの前記ゲート電極・ソース電極
間、前記ゲート電極・ドレイン電極間に、それぞれゲー
ト電極側が他の電極側よりも電位が高い分極電圧、また
はゲート電極側が他の電極側よりも電位が低い分極電圧
を印加して前記多ビットのデータを書き込む電圧印加回
路と、前記強誘電体膜の各分極状態の違いを前記電界効
果トランジスタの閾値電圧または電流の違いとして検出
し、データを検出するデータ検出回路とを具備すること
を特徴とする。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１５】＜第１の実施形態＞図１は、本発明のFeRA
M に使用されている第１の実施形態に係るFeRAM セルの
断面構造を示す図である。

【００１６】図１において、11は半導体基板、12および
13は基板表層部に選択的に形成されたドレイン(D) 領域
およびソース(S) 領域である。14はドレイン・ソース間
のチャネル領域上にゲート絶縁膜を介して形成されたゲ
ート電極(G) であり、これらはMISFETを形成している。

【００１７】この場合、MISFETのゲート絶縁膜は、強誘
電体膜15を含むように形成されている。本例では、汚染
物質による強誘電体膜15の汚染を防ぎ、かつ、ドレイン
D ・ソースS ・基板11から電子またはホールが強誘電体
膜15に簡単に注入されない障壁の高さを備えている常誘
電体膜16で強誘電体膜11が覆われており、強誘電体膜15
はゲート絶縁膜中に一つ存在する。なお、17はドレイン
電極、18はソース電極である。

【００１８】図２は、図１に示したFeRAM セルと電圧印
加回路およびデータ検出回路との接続関係を示す図であ
る。

【００１９】FeRAM セル10は複数個が行列状に配置され
ており、MISFETのドレインはビット線BLに接続され、ソ
ースはソース線SLに接続され、ゲートはワード線WLに接
続されている。

【００２０】電圧印加回路21,22 は、MISFETのゲート電
極・ソース電極間およびゲート電極・ドレイン電極間
に、それぞれゲート電極側が他の電極側よりも電位が高
い電圧、またはゲート電極側が他の電極側よりも電位が
低い電圧を印加して多ビットのデータを書き込んだ後、
各電極間の分極電圧の印加をほぼ同時に終了する機能を
有する。

【００２１】データ検出回路23は、FeRAM セル10の強誘
電体膜の各分極状態の違いをMISFETの閾値電圧または電
流の違いとして検出し、データを検出する機能を有する
ものであり、本例ではビット線電流の違いを検出するた
めにビット線BLに接続されている。

【００２２】まず、図２中の電圧印加回路21,22 による
FeRAM セル10への書き込み方法の一例について説明す
る。

【００２３】書き込みは、FeRAM セル10のゲート電極14
・ソース電極18間、ゲート電極14・ドレイン電極17間
に、それぞれゲート電極14側が他の電極側よりも電位が
高い電圧、または、ゲート電極14側が他の電極側よりも
電位が低い電圧を印加して多ビットの情報を書き込んだ
後、各電極間の電圧の印加をほぼ同時に終了することに
より行う。

【００２４】この書き込みに際して、各電極間には、電
極間に挟まれた強誘電体膜15の分極状態が十分に飽和す
る値を有する電圧（分極電圧）を印加する。この時、印
加電圧の方向はソース／基板、ドレイン／基板に形成さ
れているPN接合のダイオードが順方向電流とならないよ
うにする。さらに、ゲート電極14下のPN接合部でサブ・
ブレークダウンが起こらないように、チャネル、S ／D
濃度を適切に制御しておく必要がある。

【００２５】上記したような印加電圧によって発生する
電界に応じて、強誘電体膜15のゲート電極14・ソース領
域間、ゲート電極14・ドレイン領域間の分極の方向や大
きさが決まる。

【００２６】図３は、図１中のFeRAM セルにデータを書
き込む時の各電極の印加電圧の条件とFeRAM セルに書き
込まれるデータの関係を示す。

【００２７】図４は、図１中のFeRAM セルへの書き込み
電圧印加終了時の強誘電体膜中の分極状態の一例を示
す。

【００２８】図５は、図１中のFeRAM セルの強誘電体膜
の印加電圧と強誘電体の分極の大きさの関係（ヒステリ
シス特性）を示す。

【００２９】図３において、印加電圧V1，Vs，V2の条件
は、V1＞Vs＞V2、｜V1-Vs｜=｜V2-Vs｜であり、例え
ば、V1=5，V2=-5V，Vs=0V であり、基板をフローティン
グ状態（電圧を印加しない状態）にすることによりゲー
ト電極・基板間には電圧がかからないようにする。ただ
し、基板をフローティングにすることで起こりえるソー
ス・ドレイン間のパンチスルーは起こらないよう、印加
電圧やゲート長Ｌを調整する必要がある。

【００３０】例えば、図３中に示すように、データ"10"
を書き込む場合には、ゲート電極にVsを印加した状態
で、ソース電極にV1を印加（即ち、ゲート電極側がソー
ス電極側よりも低い電位をゲート電極・ソース電極間に
印加）し、ドレイン電極にV2を印加（即ち、ゲート電極
側がドレイン電極側よりも高い電位をゲート電極・ドレ
イン電極間に印加）した後、電圧の印加をほぼ同時に終
了する。

【００３１】これにより、図４に示すように、強誘電体
膜のソース領域側ではゲート側が＋に分極した状態にな
り、ドレイン領域側ではゲート側が−に分極した状態に
なり、ソース領域側からドレイン領域側にかけてゲート
側が＋に分極した状態からゲート側が−に分極した状態
へ連続的に分極の大きさが変化した状態に保たれる。こ
の状態を（ソース側、ドレイン側）の順に（＋，−）と
表記することにする。ここで、＋，−の表記は、ゲート
電極側の分極の正負の状態とする。

【００３２】この時の強誘電体膜の分極状態について、
図５に示すヒステリシス特性を参照して説明する。

【００３３】ソース・ゲート間領域の強誘電体膜はソー
ス側に正の電圧を印加するので、分極が正に飽和したＤ
の状態となり、印加電圧を零に戻すと、正に大きく分極
したＡ点の状態となる。

【００３４】一方、ドレイン・ゲート間領域の強誘電体
膜は、ドレイン側に負の電圧を印加するので、分極が負
に飽和したＥの状態となり、印加電圧を零に戻すと、負
に大きく分極したＢ点の状態となる。

【００３５】図６にソースからドレイン方向へのゲート
絶縁膜中の分極状態予想図を示す。

【００３６】なお、図３中に示すように、データ"00"を
書き込む場合には、ソース電極側およびドレイン電極側
にそれぞれゲート電極側よりも低い電圧を印加した後、
電圧の印加をほぼ同時に終了すると、強誘電体膜のソー
ス領域側およびドレイン電極側はそれぞれゲート側が−
に分極した状態（−，−）になる。

【００３７】また、図３中に示すように、データ"01"を
書き込む場合には、ソース電極側にゲート電極側よりも
低い電圧、ドレイン電極側にゲート電極側よりも高い電
圧を印加した後、電圧の印加をほぼ同時に終了すると、
強誘電体膜のソース領域側はゲート側が−に分極した状
態、ドレイン電極側はゲート側が＋に分極した状態
（−，＋）になる。

【００３８】また、図３中に示すように、データ"11"を
書き込む場合には、ソース電極側およびドレイン電極側
にそれぞれゲート電極側よりも高い電圧を印加した後、
電圧の印加をほぼ同時に終了すると、強誘電体膜のソー
ス領域側およびドレイン電極側はそれぞれゲート側が＋
に分極した状態（＋，＋）になる。

【００３９】次に、図２中のFeRAM セルのデータ読み出
し方法について説明する。

【００４０】読み出しは、（１）FeRAM セル10のゲート
電極14をフローティング状態にし、または、ゲート電極
14に０Ｖもしくは指定電圧を加えた状態で、ある指定の
ドレイン電圧を印加してドレイン電流をモニタしてデー
タを検出する方法、または、（２）FeRAM セルのゲート
電圧をある範囲内で掃引（スイープ）し、閾値電圧、電
流をモニタしてデータを検出する方法がある。

【００４１】上記読み出しを行うためには、FeRAM セル
10の強誘電体膜15の分極状態を壊さない程度の電圧を各
電極に印加して判別できる電流値、または、閾値電圧に
する必要があり、そのためには、強誘電体膜15を含めた
ゲート絶縁膜、チャネル濃度、S ／D 濃度を制御する必
要がある。

【００４２】図７６は、図２中のFeRAM セルに所定のゲ
ート電圧Vgを印加してデータを読み出す（非破壊読み出
し）方法による読み出し特性（ドレイン電流Idとゲート
電圧Vgとの関係）の一例を示す。

【００４３】例えば強誘電体膜の分極状態が（＋，−）
の時の読み出しは、強誘電体膜のソース領域側（ソース
エッジ）とドレイン電極側（ドレインエッジ）のポテン
シャルの変化により、図７中のデータ"10"に相当するId
-Vg 特性となる。

【００４４】また、強誘電体膜の分極状態が（−，−）
の時の読み出しは、図７中のデータ"11"に相当するId-V
g 特性となり、強誘電体膜の分極状態が（−，＋）の時
の読み出しは、図７中のデータ"01"に相当するId-Vg 特
性となり、強誘電体膜の分極状態が（＋，＋）の時の読
み出しは、図７中のデータ"11"に相当するId-Vg 特性と
なる。

【００４５】即ち、上記実施形態のFeRAM によれば、上
述した４通りのデータの書き込み、読み出し特性を使い
分けることにより、４ビット（４値）のデータを制御で
きることになる。一般的に言えば、FeRAM セルのデータ
記憶量は従来のＮビットから２Ｎビットに高めることが
できる。

【００４６】しかも、強誘電体膜の分極特性の非飽和領
域を使用する４ビット（４値）のデータを制御するFeRA
M セルとに比べて、強誘電体膜の分極特性の飽和領域の
みを使用するので、データ保持の安定性があり、ばらつ
きに強い。しかも、１つのMISFETにより１つのFeRAM セ
ルを構成するので、メモリセルアレイ部の面積を縮小で
き、将来の微細化に対応することが容易になる。

【００４７】なお、上記実施形態では、一つの強誘電体
膜15中のゲート・ソース間領域、ゲート・ドレイン間領
域にそれぞれ逆極性の分極状態を作る場合に、分極の境
界が不定となり、時間の経過とともに分極状態が崩れる
ことが考えられる。

【００４８】このようなFeRAM セルの分極状態の経時変
化が生じる場合には、FeRAM セルに対するリフレッシュ
（読み出し／再書き込み）動作を行うことが可能なリフ
レッシュ回路を使用して分極状態の経時変化を防止する
ことができる。

【００４９】なお、分極状態の経時変化は、DRAMセルの
キャパシタの絶縁膜（常誘電体）のリークによる電荷の
消失に比べてゆっくりとした状態変化であるので、FeRA
M セルのリフレッシュ動作の頻度は、DRAMセルのリフレ
ッシュ動作に比べて低くても十分な効果が得られる。

【００５０】また、そもそもFeRAM は消費電力が小さ
く、さらに、リフレッシュ動作による消費電力の増大
は、FeRAM の通常動作時の消費電力と比較して僅かな増
大にすぎず、FeRAM の通常動作のみの消費電力と比べて
無視し得る程度の増大に過ぎないので、DRAMのリフレッ
シュ動作のように消費電力を左右する動作ではない。

【００５１】また、リフレッシュ動作は、電源電圧がオ
ンの時だけに適用しても十分な効果が得られるが、リフ
レッシュ動作を電源電圧の立ち上がり時や立ち下がり時
に適用すれば、バックアップ電源を持たない機器で、電
源電圧がオフの時に行わなくともよい。従って、FeRAM
の不揮発性という利点が失われることがない。

【００５２】また、バックアップ電源を持つ機器で、電
源電圧がオフの時間にも、一定時間後にリフレッシュ動
作を適用すればより信頼性が高まり、FeRAM の保証温
度、保証年数をさらに向上させることができる。

【００５３】さらに、リフレッシュ動作を電源電圧の立
ち上がり時や立ち下がり時に適用する場合に、通常、パ
ーソナルコンピュータ等の機器のセットアップに必要な
時間内に行うことができるので、機器の立ちあげ・立ち
下げ時間を左右することがない。

【００５４】また、第１の実施形態では、MISFETのゲー
ト絶縁膜に強誘電体膜を含む構造のFeRAM セルを示した
が、MISFETのゲート絶縁膜が強誘電体膜からなるFeRAM
セルを使用する場合にも、第１の実施形態に準じて実施
可能である。

【００５５】＜第２の実施形態＞第１の実施形態の電圧
印加回路21,22 は、半導体基板11をフローティング状態
にしてデータの書き込みを行ったが、半導体基板11側が
ゲート電極14側よりも低い電圧をゲート・基板間に印加
した状態でデータの書き込みを行った後、電圧の印加を
ほぼ同時に終了するように変更することにより、強誘電
体膜のゲート長方向中央部の分極状態を制御することが
可能で、かつ基板がフローティングの時に起こりやすい
ソース・ドレイン間のパチススルーを起こりにくくする
ことができる。その一例について第２の実施形態で説明
する。

【００５６】図８は、第２の実施形態においてFeRAM セ
ルにデータを書き込む時の各電極の印加電圧の条件とFe
RAM セルに書き込まれるデータの関係を示す。

【００５７】なお、第２の実施形態に係るFeRAM セルお
よびそのデータを検出するためのデータ検出回路は、第
１の実施形態におけるFeRAM セルおよびデータ検出回路
と同じであり、FeRAM セルの書き込みを行う電圧印加回
路は、第１の実施形態における電圧印加回路と基本的に
同じであるが、データの書き込み時に半導体基板側がゲ
ート電極側よりも低い電圧をゲート・基板電極間に印加
するように変更されている。この場合、ゲート・基板間
電圧は、ソース・基板間、ドレイン・基板間が順方向に
バイアスされないように設定する必要がある。

【００５８】図８において、印加電圧V1，Vs，V2，V3の
条件は、ゲート・基板間電圧は、ソース・基板間、ドレ
イン・基板間が順方向にバイアスされないように設定す
る必要があるので、V1＞Vs＞V2≧V3（つまり、V1＞Vs＞
V2＞V3、または、V1＞Vs＞V2＝V3）にする必要がある。
また、｜V1-Vs｜=｜V2-Vs｜であり、例えば、V1=5，Vs=
0V ，V2=V3=-5V である。

【００５９】＜第３の実施形態＞図９は、第３の実施形
態に係るFeRAM セルの断面構造と、FeRAM セルへの書き
込み電圧印加終了時の強誘電体膜中の分極状態の一例を
示す図である。

【００６０】第３の実施形態におけるFeRAM セルおよび
データ検出回路は、第１の実施形態におけるFeRAM セル
およびデータ検出回路と同じであり、電圧印加回路は、
第１の実施形態における電圧印加回路と基本的に同じで
あるが、データの書き込み時の印加電圧V1，Vs，V2の条
件として、｜V1-Vs｜＞｜V2-Vs｜または｜V1-Vs｜＜｜V
2-Vs｜に設定するように変更されている。

【００６１】このような電圧条件でのデータの書き込み
により、例えば図９中に示すように強誘電体膜15中の分
極分布が変化すれば、図６を参照して前述した読み出し
特性（Id−Vg特性）が変化する。したがって、ビット
（データ）間の電流差を十分とるようにId-Vg 特性を調
整することで誤書き込みを減らすことができる。

【００６２】＜第４の実施形態＞前記各実施形態では、
強誘電体膜がゲート絶縁膜中に一つ存在するFeRAM セル
を示したが、強誘電体膜がゲート絶縁膜中に二つ存在す
るFeRAM セルについて、第４の実施形態で説明する。

【００６３】図１０は、第４の実施形態に係るFeRAM セ
ルの断面構造を示す図である。

【００６４】第４の実施形態において、電圧印加回路お
よびデータ検出回路は、第１の実施形態における電圧印
加回路およびデータ検出回路と同じであり、FeRAM セル
は、第１の実施形態におけるFeRAM セルと基本的に同じ
であるが、FeRAM セルのゲート絶縁膜中の強誘電体膜15
がゲート長の中央部でソース電極側とドレイン電極側と
に分割されており、強誘電体膜15はゲート電極14・ソー
ス領域間とゲート電極14・ドレイン領域間とが完全に分
離されている点が異なる。

【００６５】このような構造の強誘電体膜15は、分極の
安定性は良くなると考えられ、不揮発性メモリセルとし
てのFeRAM セルの信頼性も良くなる。

【００６６】前記各実施形態では、強誘電体膜のゲート
電極・ソース間、ゲート電極・ドレイン領域間にそれぞ
れ２値のデータを蓄えさせたが、上記各領域の分極量を
変化させるように電圧印加回路により制御することによ
り、４ビット以上の多値のデータを蓄えさせることが可
能になる。

【００６７】

【発明の効果】上述したように本発明の強誘電体メモリ
によれば、MISFETのゲート絶縁膜に強誘電体膜を使用し
たFeRAM セルにより、比較的簡単に多値、多ビットのデ
ータを保持することができる。

【図面の簡単な説明】

【図１】本発明のFeRAM に使用されている第１の実施形
態に係るMISFET型のFeRAM セルの断面構造を示す図。

【図２】図１のFeRAM セルと、電圧印加回路およびデー
タ検出回路との接続関係を示す回路図。

【図３】図１中のFeRAM セルにデータを書き込む時の各
電極の印加電圧の条件とFeRAMセルに書き込まれるデー
タの関係を示す図。

【図４】図１中のFeRAM セルへの書き込み電圧印加終了
時の強誘電体膜中の分極状態の一例を示す断面図。

【図５】図１中のFeRAM セルの強誘電体膜の印加電圧
（印加電界）と強誘電体の分極量の大きさの関係（ヒス
テリシス特性）を示す特性図。

【図６】図１中のFeRAM セルのソースからドレイン方向
へのゲート絶縁膜中の分極状態予想図。

【図７】図２中のFeRAM セルのデータ読み出し方法を説
明するために示す図。

【図８】本発明の第２の実施形態に係るFeRAM セルにデ
ータを書き込む時の各電極の印加電圧の条件とFeRAM セ
ルに書き込まれるデータの関係を示す図。

【図９】本発明の第３の実施形態に係るFeRAM セルの断
面構造と、FeRAM セルへの書き込み電圧印加終了時の強
誘電体膜中の分極状態の一例を示す図。

【図１０】本発明の第４の実施形態に係るFeRAM セルの
構造を示す断面図。

【図１１】PZT 膜等の強誘電体薄膜の印加電界（印加電
圧Ｖ）と分極量Ｐとの関係を示す特性図。

【図１２】MISFETのゲート絶縁膜に強誘電体膜を使用し
たMISFET型のデータ非破壊読み出し型のFeRAM セルの等
価回路を示す図。

【符号の説明】

10…FeRAM セル、 BL…ビット線、 SL…ソース線、 WL…ワード線、 21,22 …電圧印加回路、 23…データ検出回路。

Claims

【特許請求の範囲】

【請求項１】強誘電体膜からなるゲート絶縁膜あるい
は強誘電体膜を含んだゲート絶縁膜を有する電界効果ト
ランジスタからなり、ゲート電極・ソース電極間に挟ま
れる領域の強誘電体膜の分極状態とゲート電極・ドレイ
ン電極間に挟まれる領域の強誘電体膜の分極状態をそれ
ぞれ独立に保持して多ビットの情報を蓄えることが可能
なメモリセルと、前記メモリセルの前記ゲート電極・ソース電極間、前記
ゲート電極・ドレイン電極間に、それぞれゲート電極側
が他の電極側よりも電位が高い分極電圧、またはゲート
電極側が他の電極側よりも電位が低い分極電圧を印加し
て前記多ビットの情報を書き込む電圧印加回路と、前記強誘電体膜の各分極状態の違いを前記電界効果トラ
ンジスタの閾値電圧または電流の違いとして検出し、デ
ータを検出するデータ検出回路とを具備することを特徴
とする強誘電体メモリ。
【請求項２】前記電圧印加回路は、前記メモリセルの
各電極間に分極電圧を印加する際、前記メモリセルの基
板電極には電圧を印加せずにフローティング状態にする
ことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】前記電圧印加回路は、前記メモリセルの
各電極間に分極電圧を印加する際、前記メモリセルのゲ
ート電極と基板電極間にも電圧を印加することを特徴と
する請求項１記載の強誘電体メモリ。
【請求項４】前記ゲート絶縁膜中の強誘電体膜は、ゲ
ート長の中央部でソース電極側とドレイン電極側とに分
割され、ゲート電極・ソース電極間に挟まれる領域とゲ
ート電極・ドレイン電極間に挟まれる領域とが完全に分
離されていることを特徴とする強誘電体メモリ。
【請求項５】前記強誘電体膜における前記ゲート電極
・ソース電極間に挟まれる領域と前記ゲート電極・ドレ
イン電極間に挟まれる領域のそれぞれの分極量は、二値
以上の書き込みデータに対応して変化することを特徴と
する請求項１乃至４のいずれか１項に記載の強誘電体メ
モリ。
【請求項６】前記電圧印加回路は、前記各電極間の印
加電圧の値を変化させることによって、前記強誘電体膜
における前記ゲート電極・ソース電極間に挟まれる領域
と前記ゲート電極・ドレイン電極間に挟まれる領域のそ
れぞれの分極量を変化させることを特徴とする請求項１
乃至４のいずれか１項に記載の強誘電体メモリ。