WO2011138941A1 - 電界効果トランジスター及びメモリー装置 - Google Patents

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毅明 宮迫
永輔 ▲徳▼光
下田　達也
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Definitions

  • the present invention relates to a field effect transistor and a memory device.
  • FIG. 59 is a view for explaining a conventional field effect transistor 900.
  • FIG. 60 is a view for explaining the switching operation in the conventional field effect transistor 900.
  • FIG. FIG. 60A is a diagram illustrating an on state
  • FIG. 60B is a diagram illustrating an off state.
  • the conventional field effect transistor 900 controls the source electrode 950 and the drain electrode 960, the channel layer 940 located between the source electrode 950 and the drain electrode 960, and the conduction state of the channel layer 940.
  • a gate insulating layer 930 formed between the gate electrode 920 and the channel layer 940 and made of a ferroelectric material.
  • reference numeral 910 denotes an insulating substrate.
  • the conventional field effect transistor 900 when a positive potential is applied to the gate electrode 920, a channel 940a is formed in the channel layer 940 as shown in FIG. 60 (a), and current flows from the drain electrode 960 to the source electrode 950. Will be in a state of flowing.
  • a zero or negative potential is applied to the gate electrode 920, as shown in FIG. 60B, the channel layer 940 is depleted to form a depletion layer 940b, and the drain electrode 960 and the source electrode are formed. Between 950, no current flows.
  • a ferroelectric material for example, BLT ((Bi 4-x , La x ) Ti 3 O 12 ) or PZT (Pb (Zr (Zr)
  • PZT Pb (Zr (Zr)
  • an oxide conductor material for example, indium tin oxide (ITO)
  • ITO indium tin oxide
  • the ferroelectric material is used as the material constituting the gate insulating layer 930, the switching can be performed at a high speed with a low driving voltage. As a result, a large current is reduced. It becomes possible to control at high speed with the driving voltage.
  • the gate insulating layer 930 can have hysteresis characteristics. Therefore, information can be written to and read from the gate insulating layer 930 using the hysteresis characteristic of the gate insulating layer 930, and the conventional field effect transistor 900 can be used as a memory element. Can be used as
  • FIG. 61 is a diagram for explaining the hysteresis characteristic of the gate insulating layer 930.
  • FIG. 62 is a diagram showing a state when information is written to the gate insulating layer 930.
  • 62A shows a state in which “1” information is written in the gate insulating layer 930
  • FIG. 62B shows a state in which “0” information is written in the gate insulating layer 930.
  • FIG. 63 is a diagram illustrating a state where information is read from the gate insulating layer 930.
  • FIG. 63A shows a case where the gate insulating layer 930 holds information “1”
  • FIG. 63B shows a case where the gate insulating layer 930 holds information “0”.
  • reference symbol Vc represents the coercive voltage of the gate insulating layer 930.
  • the source electrode 950 and the drain electrode 960 are dropped to the ground potential as shown in FIG.
  • Information of “1” or “0” can be written in the gate insulating layer 930 by applying a writing voltage ⁇ Vw to the gate electrode 920. That is, as shown in FIG. 62A, by applying a write voltage (+ Vw) higher than the positive coercive voltage (+ Vc) in the gate insulating layer 930 to the gate electrode 920, “1” is applied to the gate insulating layer 930. Can be written. Also. As shown in FIG. 62B, by applying a write voltage ( ⁇ Vw) lower than the negative coercive voltage ( ⁇ Vc) in the gate insulating layer 930 to the gate electrode 920, “0 Can be written.
  • the gate electrode 920 is lower than the positive coercive voltage (+ Vc) as shown in FIG. 61.
  • Information is received from the gate insulating layer 930 by applying a predetermined voltage between the source electrode 950 and the drain electrode 960 in a state where only a voltage higher than a negative high voltage ( ⁇ Vc) is applied. Can be read. That is, when the gate insulating layer 930 holds information “1”, as shown in FIG. 63A, a current flows from the drain electrode 960 to the source electrode 950, and the gate insulating layer 930 is “0”. ”Is held, as shown in FIG. 63B, no current flows from the drain electrode 960 to the source electrode 950. Therefore, the gate insulating layer is used as a mark whether or not the current flows. Information can be read from 930.
  • the conventional field effect transistor 900 As can be seen from FIG. 61, a voltage lower than the positive coercive voltage (+ Vc) and higher than the negative high voltage ( ⁇ Vc) is applied to the gate electrode 920.
  • the conventional field effect transistor 900 can be used as a memory element. Therefore, it can be considered that the conventional field effect transistor 900 is used in a memory cell of a NAND memory device suitable for increasing the capacity.
  • FIGS. 64 and 65 are diagrams showing problems in the case where the conventional field effect transistor 900 is used in a memory cell of a NAND type memory device.
  • FIG. 64 is a diagram for explaining a problem when information written in the field effect transistor 900 is to be read
  • FIG. 65 is an attempt to write new information into the field effect transistor 900. It is a figure shown in order to demonstrate the problem in the case.
  • the symbol SW indicates a block selection transistor.
  • the conventional field effect transistor 900 is used as a memory cell of a NAND memory device, for example, when information held in a selected memory cell (hereinafter referred to as a selected cell) M6 is read out, FIG. 64, a predetermined voltage is applied between the bit line BL and the plate line PL in a state where all the non-selected memory cells (hereinafter referred to as non-selected cells) M0 to M5 and M7 are turned on. Whether the information written in the selected cell M6 is “1” or “0” is determined depending on whether or not current flows at that time.
  • the conventional field effect transistor 900 when used for a memory cell of a NAND type memory device, for example, when new information is written in the selected cell M6, as shown in FIG.
  • the potential at the source end and drain end of the selected cell M6 is lowered to the ground potential by dropping the potential to the ground potential, and then the “+ Vw” or “ ⁇ Vw” write potential is applied to the gate electrode of the selected cell M6 to select the selected cell.
  • Write information to M6 if at least one of the non-selected cells M0 to M5 and M7 is off, the potential at the source end and the drain end of the selected cell M6 cannot be lowered to the ground potential.
  • a problem that new information cannot be written to the selected cell M6 without destroying the information held in the non-selected cells M0 to M5 and M7. In this specification, such a problem is referred to as a “write disturb problem”.
  • the present invention has been made to solve the above-described problems, and is a field effect transistor that does not cause a “read disturb problem” and a “write disturb problem” when used in a memory cell of a NAND memory device.
  • the purpose is to provide. It is another object of the present invention to provide a memory device using such a field effect transistor.
  • a field effect transistor of the present invention is formed between a channel layer having a source end and a drain end, a gate electrode layer for controlling a conduction state of the channel layer, and the gate electrode layer and the channel layer.
  • a field effect transistor comprising a gate insulating layer, wherein the gate insulating layer comprises a ferroelectric layer and has a first first coercive voltage Vc1 and a first area for storing information, The two regions are arranged in parallel between the source end and the drain end in two regions of the second region for reading / writing information composed of layers having different layer thicknesses or compositions.
  • the field effect transistor of the present invention includes a first transistor portion TR1 for information storage formed in the first region R1 in one field effect transistor, as shown in FIG.
  • the field effect transistor of the present invention has an information storage function and an information read / write function in one field effect transistor. That is, as described above, the field effect transistor includes the first transistor portion TR1 for information storage and the second transistor portion TR2 for information reading / writing in one field effect transistor.
  • the field effect transistor includes the first transistor portion TR1 for information storage and the second transistor portion TR2 for information reading / writing in one field effect transistor.
  • the field effect transistor of the present invention when used for a memory cell of a NAND type memory device, for example, when information held in the selected cell M6 is to be read, it will be shown in FIGS.
  • the on voltage Von is applied to the word lines WL0 to WL5 and WL7 connected to the non-selected cells M0 to M5 and M7
  • the off voltage Voff is applied to the word line WL6 connected to the selected cell M6.
  • all the second transistor portions TR2 in the non-selected cells M0 to M5 and M7 are turned on, and the second transistor portion TR2 in the selected cell M6 is turned off, so that the information held in the selected cell M6 is read out. Can do.
  • the field effect transistor of the present invention is a field effect transistor that does not cause the “read disturb problem”.
  • the field effect transistor of the present invention is used for a memory cell of a NAND type memory device, for example, when new information is written in the selected cell M6, as shown in FIGS.
  • a first write voltage higher than the first coercive voltage Vc1 is applied to the word line WL6 connected to the selected cell M6 while applying the on-voltage Von to the word lines WL0 to WL5 and WL7 connected to the cells M0 to M5 and M7.
  • the field effect transistor of the present invention is a field effect transistor that does not cause the “write disturb problem”.
  • the field effect transistor of the present invention has an information storage function and an information read / write function in one field effect transistor, when the field effect transistor is used in a memory cell of a NAND type memory device, the information storage function of the field effect transistor is reduced. Therefore, it is not necessary to separately provide a control element for reading / writing information separately from the element for providing a field effect transistor which is advantageous in achieving high integration.
  • the field effect transistor of the present invention when the voltage V applied to the gate electrode layer is a voltage within the range of “Von ⁇ V ⁇ Vc1”, the first transistor portion TR1 and the second transistor portion. Only the second transistor portion TR2 of TR2 can be turned on, and can be used for various applications including the above-described NAND memory device and logic circuit.
  • the field effect transistor of the present invention includes a channel layer having a source end and a drain end, a gate electrode layer for controlling a conduction state of the channel layer, and a gate formed between the gate electrode layer and the channel layer.
  • a field effect transistor comprising an insulating layer, wherein the field effect transistor has a first region in which a first transistor portion for information storage is formed and a second transistor portion for information read / write control.
  • the first gate insulating layer located in the first region of the gate insulating layer has a predetermined first coercive voltage Vc1 having a second region in parallel between the source end and the drain end.
  • the second gate insulating layer located in the second region of the gate insulating layer has a layer thickness different from that of the first gate insulating layer or A positive write voltage Vw and a negative write voltage “ ⁇ Vw” for writing information to the first transistor portion, an on voltage Von and off for turning on and off the second transistor portion.
  • the second gate insulating layer located in the second region of the gate insulating layer is the first gate insulating layer located in the first region of the gate insulating layer. Is preferably thinner.
  • the second coercive voltage Vc2 in the second area for reading / writing information can be set to a value lower than the first coercive voltage Vc1 in the first area for storing information.
  • the on-voltage Von and the off-voltage Voff for controlling the reading / writing of information can satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”.
  • the gate insulating layer is formed using an embossing technique.
  • the structure in which the second gate insulating layer located in the second region is thinner than the first gate insulating layer located in the first region has a solid substrate, a gate electrode layer, and a gate insulating layer forming a field effect transistor. And it can form by providing a level
  • embssing technology is sometimes called “nanoimprint technology”.
  • the second gate insulating layer has the same composition as the one gate insulating layer.
  • the on-voltage Von and the off-voltage Voff and the first coercive voltage Vc1 for controlling the reading / writing of information can be set to “ ⁇ Vc1 ⁇ Voff only by using one type of ferroelectric material. ⁇ Von ⁇ Vc1 ”is satisfied.
  • the second gate insulating layer has a composition different from that of the first gate insulating layer.
  • the ON voltage Von and the OFF voltage Voff for controlling the reading / writing of information and the first coercive voltage Vc1 satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”. Can be a thing.
  • the second gate insulating layer located in the second region of the gate insulating layer is the first gate insulating layer located in the first region of the gate insulating layer. It is preferable to have a composition different from.
  • the information The on-voltage Von and the off-voltage Voff and the first coercive voltage Vc1 for controlling reading / writing of the first and second voltages can satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”.
  • the second gate insulating layer is made of a ferroelectric layer and has a second coercive voltage Vc2 lower than the first coercive voltage Vc1.
  • the second gate insulating layer may be made of a ferroelectric layer as long as it has the second coercive voltage Vc2 lower than the first coercive voltage Vc1.
  • the second gate insulating layer is preferably made of a paraelectric material.
  • the on voltage Von and the off voltage Voff for controlling the reading / writing of information and the first coercive voltage Vc1 satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”. If so, it may be made of a paraelectric layer.
  • the field effect transistor of the present invention preferably has a structure in which the gate electrode layer, the gate insulating layer, and the channel layer are formed in this order on one surface of a solid substrate.
  • a bottom gate type field effect transistor can be configured.
  • the field effect transistor of the present invention preferably has a structure in which the channel layer, the gate insulating layer, and the gate electrode layer are formed in this order on one surface of a solid substrate.
  • a top-gate type field effect transistor can be configured.
  • a stacked structure composed of a channel layer, a gate insulating layer, and a gate electrode layer or a stacked structure composed of a gate electrode layer, a gate insulating layer, and a channel layer is provided.
  • the gate electrode layer, the gate insulating layer, and the channel layer are all formed using a liquid material.
  • a sol-gel solution a MOD (Metal-Organic-Decomposition) solution, an acid chloride solution, a nanoparticle-dispersed liquid material, or a hybrid solution containing two or more of these can be used.
  • the gate electrode layer, the gate insulating layer, and the channel layer are all made of an oxide material.
  • the gate electrode layer, the gate insulating layer, and the channel layer can be formed using a liquid material. Further, a highly reliable field effect transistor can be obtained.
  • the gate electrode layer, the gate insulating layer, and the channel layer have a perovskite structure.
  • the gate electrode layer, the gate insulating layer, and the channel layer all have the same crystal structure, and a high-quality field effect transistor with few lattice defects can be manufactured.
  • the gate electrode layer, the gate insulating layer, and the channel layer are all formed without using a vacuum process.
  • the channel layer located in the first region and the channel layer located in the second region are composed of a conductor layer or a semiconductor layer formed in the same process. Is preferred.
  • the field effect transistor of the present invention can be manufactured by a simple process.
  • the channel layer is made of an oxide conductor layer, and the carrier concentration and the layer thickness in the channel layer located in the first region are the same as those in the first region.
  • the channel layer is set to a value that causes the entire channel layer located in the first region to be depleted, and the channel layer located in the second region.
  • the carrier concentration and the layer thickness in are set such that the entire channel layer located in the second region is depleted when the field effect transistor located in the second region is turned off. Is preferred.
  • the channel layer is located between a predetermined source region and a predetermined drain region formed on the surface of the semiconductor substrate, and the gate insulating layer includes the channel layer.
  • the gate electrode is formed so as to be opposed to the channel layer with the gate insulating layer interposed therebetween.
  • an MFS (Metal-Ferroelectric-Semiconductor) type field effect transistor can be formed on the surface of the semiconductor substrate.
  • a field effect transistor can be manufactured at a low manufacturing cost using a general semiconductor process.
  • a paraelectric buffer layer is formed between the channel layer and the gate insulating layer.
  • an MFIS (Metal-Ferroelectric-Insulator-Semiconductor) type field effect transistor can be formed on the surface of the semiconductor substrate.
  • an “undesirable interdiffusion phenomenon” that may occur between the semiconductor substrate (for example, Si) and the ferroelectric layer (for example, PZT) constituting the gate insulating layer can be suppressed.
  • a floating electrode is formed between the paraelectric buffer layer and the gate insulating layer.
  • an MFMIS (Metal-Ferroelectric-Metal-Insulator-Semiconductor) type field effect transistor can be formed on the surface of the semiconductor substrate.
  • the charge between the gate insulating layer with a large amount of polarization and the paraelectric buffer layer with a small amount of polarization can be adjusted by arbitrarily adjusting the area of the capacitor with the gate insulating layer and the capacitor with the paraelectric buffer layer. Mismatches can be mitigated.
  • the first region and the second region are arranged in parallel in the channel width direction.
  • the first region and the second region, and thus the first transistor portion and the second transistor portion can be arranged in a space efficient manner.
  • the first region and the second region may be disposed in contact with each other or may be disposed apart from each other.
  • a memory device includes a bit line, a plate line, a word line, a memory cell, and a memory cell block in which a plurality of the memory cells are connected in series between the bit line and the plate line. And a memory cell array in which a plurality of the memory cell blocks are arranged, wherein the memory cell comprises the field effect transistor of the present invention.
  • the memory device of the present invention uses the field effect transistor of the present invention for the memory cell of the NAND type memory device, and has a large capacity, and causes a “read disturb problem” and a “write disturb problem”. There will be no memory device.
  • the memory device of the present invention is an advantageous memory device for high integration.
  • the channel layer includes an oxide conductor layer, and two adjacent memory cells among the plurality of memory cells belonging to the same memory cell block include the two memory cells. It is preferable that the memory cell is connected by a connection layer made of an oxide conductor that is continuous with the channel layer and formed in the same process as the channel layer.
  • the memory device can be manufactured by a simple process. Further, with such a structure, the carrier concentration in the channel layer and the connection layer can be increased, so that the memory device can be driven at a high speed with a low driving voltage.
  • the carrier concentration and the layer thickness in the channel layer located in the first region are written as “0” in the field effect transistor located in the first region. Is set to such a value that the entire channel layer located in the first region is depleted, and the carrier concentration and the layer thickness in the channel layer located in the second region are set in the second region.
  • the channel layer located in the second region is preferably set to a value that is depleted.
  • the memory cell block is connected to the bit line or the plate line via at least one block selection transistor, and the block selection transistor is made of an oxide conductor.
  • the channel layer in the memory cell and the other channel layer in the block selection transistor are formed of an oxide conductor layer formed in the same process and belong to the same memory cell block.
  • Two adjacent memory cells of the plurality of memory cells are the two memory cells.
  • the block selection transistor and the block selection connected to each other by the connection layer made of an oxide conductor that is continuous with the channel layer in the cell and formed in the same process as the channel layer and belongs to the same memory cell block
  • the memory cell adjacent to the transistor is connected to the channel layer in the memory cell and the other channel layer in the block selection transistor by a connection layer made of an oxide conductor formed in the same process as these channel layers. It is preferable that they are connected.
  • the block selection transistor can be manufactured in the same manner as the field effect transistor that forms the memory cell.
  • the carrier concentration in the channel layer, another channel layer, and the connection layer can be increased, so that a memory device that can be driven at a high speed with a low driving voltage can be obtained.
  • the carrier concentration and the layer thickness in the channel layer located in the first region are written with a value of “0” in the field effect transistor located in the first region. Is set to such a value that the entire channel layer located in the first region is depleted, and the carrier concentration and the layer thickness in the channel layer located in the second region are set in the second region.
  • the field effect transistor located is turned off, the channel layer located in the second region is set to a value that is depleted, and the carrier concentration and the layer thickness in the other channel layer are It is preferable that the other channel layer is set to a value that is depleted when the block selection transistor is turned off.
  • the second transistor portion TR2 and the block selection transistor portion can be reliably turned on / off.
  • the second transistor portion TR2 may be a depletion type transistor or an enhancement type transistor. Regardless of the type of transistor, as will be apparent from FIGS. 6 and 7, 39 and 40, and FIGS. 42 and 43 described later, information should be correctly read from and written to the selected cell. It becomes a memory device that can.
  • the second transistor portion TR2 is more preferably a depletion type transistor.
  • the connection layer formed in the same process as the channel layer is always in a conductive state, it is not necessary to separately form a backing metal layer or the like for securing the connection layer.
  • the signal waveform can be simplified and the power consumption can be reduced when information is read from or written to the selected cell. Can be.
  • the carrier concentration of the oxide conductor layer constituting the channel layer or another channel layer and The layer thickness is preferably set to such a value that the entire channel layer is depleted when the corresponding transistor is off.
  • the carrier concentration and the layer thickness of the connection layer are set to values such that the connection layer has low resistance. It is preferable that it is set.
  • connection layer may be thicker than the channel layer.
  • connection layer can be easily made thicker than the channel layer by using an embossing technique or the like.
  • FIG. 1 is a diagram illustrating a memory device 200 according to Embodiment 1.
  • FIG. 1 is a diagram illustrating a memory device 200 according to Embodiment 1.
  • FIG. 1 is a diagram illustrating a memory device 200 according to Embodiment 1.
  • FIG. 4 is a diagram for explaining an information reading operation in the memory device 200 according to the first embodiment.
  • 6 is a diagram for explaining an information writing operation in the memory device 200 according to the first embodiment.
  • FIG. 6 is a diagram for explaining a drive waveform at the time of reading in the memory device 200 according to the first embodiment.
  • FIG. FIG. 6 is a diagram showing a drive waveform at the time of writing in the memory device 200 according to the first embodiment.
  • FIG. 3 is a diagram for explaining a method for manufacturing the memory device 200 according to the first embodiment.
  • FIG. 6 is a diagram for explaining another method for manufacturing the memory device 200 according to the first embodiment.
  • FIG. 6 is a diagram for explaining another method for manufacturing the memory device 200 according to the first embodiment.
  • FIG. 10 is a view for explaining still another method for manufacturing the memory device 200 according to the first embodiment. It is a figure shown in order to demonstrate the field effect transistors 100a and 100b which concern on the modifications 1 and 2.
  • FIG. FIG. 10 is a view for explaining field effect transistors 100c, 100d, and 100e according to modified examples 3 to 5.
  • FIG. 10 is a view for explaining field effect transistors 100f, 100g, and 100h according to modified examples 6 to 8.
  • FIG. 10 is a diagram for explaining field effect transistors 100i, 100j, 100k, 100l according to modified examples 9 to 12.
  • FIG. 6 is a diagram for explaining a memory device 202 according to a second embodiment.
  • FIG. 10 is a view for explaining a method for manufacturing the memory device 202 according to the second embodiment. It is a figure shown in order to demonstrate the field effect transistors 102a and 102b which concern on the modifications 13 and 14.
  • FIG. FIG. 10 is a view for explaining field effect transistors 102c, 102d, and 102e according to modified examples 15 to 17.
  • FIG. 10 is a diagram for explaining a memory device 204 according to a third embodiment.
  • FIG. 10 is a diagram for explaining a memory device 206 according to a fourth embodiment.
  • FIG. 10 is a diagram for explaining a memory device 400 according to a fifth embodiment.
  • FIG. 10 is a diagram for explaining a memory device 400 according to a fifth embodiment.
  • FIG. 10 is a diagram for explaining a memory device 400 according to a fifth embodiment.
  • FIG. 10 is a diagram for explaining an information reading operation in the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a diagram for explaining an information writing operation in the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining a method of manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining another method for manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining another method for manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining another method for manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining another method for manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 10 is a view for explaining still another method of manufacturing the memory device 400 according to the fifth embodiment.
  • 14 is a diagram showing a cross-sectional structure of a field effect transistor 300a according to Modification 18.
  • FIG. It is a figure which shows the cross-section of the field effect transistor 300b which concerns on the modification 19.
  • FIG. 10 is a diagram for explaining a memory device 402 according to a sixth embodiment.
  • FIG. 10 is a diagram for explaining a memory device 402 according to a sixth embodiment.
  • FIG. 10 is a view for explaining a method for manufacturing the memory device 402 according to the sixth embodiment.
  • FIG. 10 is a diagram for explaining a memory device 404 according to a seventh embodiment.
  • FIG. 10 is a diagram for explaining a memory device 404 according to a seventh embodiment.
  • FIG. 10 is a diagram for explaining a drive waveform at the time of reading information in the memory device 404 according to the seventh embodiment.
  • FIG. 10 is a diagram showing drive waveforms at the time of writing information in the memory device 404 according to the seventh embodiment.
  • FIG. 10 is a diagram for explaining a memory device 406 according to an eighth embodiment.
  • FIG. 10 is a diagram for explaining a drive waveform at the time of reading information in a memory device 406 according to an eighth embodiment.
  • FIG. 10 is a diagram showing drive waveforms at the time of writing information in the memory device 406 according to the eighth embodiment.
  • FIG. 20 is a diagram for explaining a memory device 407 according to a ninth embodiment.
  • FIG. 18 is a diagram for explaining a memory device 408 according to a tenth embodiment.
  • FIG. 22 is a diagram for explaining a memory device 409 according to an eleventh embodiment.
  • FIG. 24 is a view for explaining the method for manufacturing the memory device 409 according to the eleventh embodiment.
  • FIG. 24 is a view for explaining the method for manufacturing the memory device 409 according to the eleventh embodiment.
  • FIG. 20 is a diagram for explaining a memory device 600 according to a twelfth embodiment.
  • FIG. 20 is a diagram for explaining a memory device 600 according to a twelfth embodiment.
  • FIG. 20 is a diagram for explaining a memory device 602 according to a thirteenth embodiment.
  • FIG. 20 is a diagram for explaining a memory device 604 according to a fourteenth embodiment.
  • FIG. 6 is a diagram for illustrating a switching operation in a conventional field effect transistor 900.
  • FIG. 10 is a diagram for illustrating hysteresis characteristics of a gate insulating layer 930.
  • FIG. 10 shows a state when information is written to a gate insulating layer 930.
  • FIG. 11 shows how information is read from a gate insulating layer 930. It is a figure which shows the problem in the case of using the conventional field effect transistor 900 for the memory cell of a NAND type memory device. It is a figure which shows the problem in the case of using the conventional field effect transistor 900 for the memory cell of a NAND type memory device.
  • FIG. 1 is a diagram for explaining a memory device 200 according to the first embodiment.
  • FIG. 1A is a circuit diagram of the memory device 200
  • FIG. 1B is a diagram showing a configuration of the field effect transistor 100
  • FIG. 1C is an equivalent circuit diagram of the field effect transistor 100.
  • FIG. 2 is a diagram for explaining the memory device 200 according to the first embodiment.
  • 2A is a plan view of the memory device 200
  • FIG. 2B is a cross-sectional view along A1-A1 in FIG. 2A
  • FIG. 2C is A2-A2 in FIG. 2A.
  • 2D is a cross-sectional view taken along the line A3-A3 in FIG. 2A
  • FIG. 2E is a cross-sectional view taken along the line A4-A4 in FIG.
  • FIG. 3 is a diagram for explaining the memory device 200 according to the first embodiment.
  • FIG. 3A is an enlarged cross-sectional view of a portion (the field effect transistor 100 according to the first embodiment) surrounded by reference numeral B1 in FIG. 2D
  • FIG. 3B is a cross-sectional view of FIG.
  • FIG. 3C is an enlarged cross-sectional view of a portion (block selection transistor SW) surrounded by reference numeral B2 of FIG. 3
  • FIG. 3C is a diagram of the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW in the field effect transistor 100. It is a figure which shows the hysteresis characteristic of block selection transistor SW.
  • the memory device 200 includes a bit line BL, a plate line PL, word lines WL5 to WL7, memory cells M5 to M7, a bit line BL, and a plate line PL.
  • a memory cell block MB1 to MB3 in which a plurality of memory cells M5 to M7 are connected in series, and a memory cell array (not shown) in which a plurality of memory cell blocks MB1 to MB3 are arranged are provided.
  • block selection lines BS0 to BS2 are connected to the block selection transistors SW of the memory cell blocks MB1 to MB3, respectively.
  • the word lines WL0 to WL4 and the memory cells M0 to M4 are not shown.
  • each of the memory cells M0 to M7 includes a field effect transistor including a first transistor portion TR1 and a second transistor portion TR2. 100.
  • the first transistor portion TR1 is a transistor for storing information, and as shown in FIGS. 2A, 2C, 2D, and 3A, the first source terminal S1 and the first transistor portion TR1.
  • the first channel layer 142 having one drain end D1, the first gate electrode layer 122 that controls the conduction state of the first channel layer 142, and the first gate electrode layer 122 and the first channel layer 142 are formed.
  • a first gate insulating layer 132 having a first coercive voltage Vc1 (see FIG. 3C).
  • the second transistor portion TR2 is a transistor for reading / writing information, and as shown in FIGS. 2 (a), 2 (b), 2 (d) and 3 (a), the second source terminal S2 and Formed between the second channel layer 144 having the second drain end D2, the second gate electrode layer 124 for controlling the conduction state of the second channel layer 144, and the second gate electrode layer 124 and the second channel layer 144.
  • a second gate insulating layer 134 having a second coercive voltage Vc2 (see FIG. 3C) lower than the first coercive voltage Vc1.
  • the layer thickness d2 of the second gate insulating layer 134 is configured to be thinner than the layer thickness d1 of the first gate insulating layer 132.
  • the first transistor portion TR1 and the second transistor portion TR2 are connected to the first source end S1 and the second source end S2.
  • the drain end D1 and the second drain end D2 are connected, and further, the first gate electrode layer 122 and the second gate electrode layer 124 have a common word line WL (corresponding to the gate electrode layer 120 in FIG. 2A). Are connected in parallel with being connected to.
  • the first transistor portion TR1 and the second transistor portion TR2 are arranged in parallel in the channel width direction as shown in FIGS. 2 (d) and 3 (a).
  • the memory cell block (for example, MB1) is connected to the bit line BL via at least one block selection transistor SW as shown in FIG.
  • the block selection transistor SW includes a third channel layer (another channel layer) 146 and a third channel.
  • a third gate electrode layer (another electrode layer) 126 that controls the conduction state of the layer 146 and a third gate electrode layer 126 that is formed between the third gate electrode layer 126 and the third channel layer 146 and that is lower than the first coercive voltage Vc1.
  • the first channel layer 142, the second channel layer 144, and the third channel layer 146 are composed of the conductor layer 140 formed in the same process, and a plurality of memory cells M0 to M7 belonging to the same memory cell block (for example, MB1). 2 adjacent memory cells (for example, M6 and M7) are connected to the first channel layer 142 and the second channel layer 144 in the two memory cells, as shown in FIGS. 2 (a) to 2 (c).
  • the block selection transistor SW and the block selection transistor which are connected to each other by a connection layer made of a conductor layer formed in the same process as the channel layers 142 and 144 and belong to the same memory cell block (for example, MB1).
  • the memory cell (memory cell M0) adjacent to the SW is in the memory cell M0.
  • the first channel layer 142, the second channel layer 144, and the third channel layer 146 in the block selection transistor SW are connected by a connection layer made of a conductor layer formed in the same process as the channel layers 142, 144,
  • the second transistor portion TR2 is, for example, a depletion type transistor, and is in a non-conductive state when an off voltage is applied to the second gate electrode layer 124. Impurity concentration and layer thickness are set.
  • the first transistor portion TR1 and the second transistor portion TR2 are formed on one surface of the solid substrate 110 as shown in FIGS. 2 (d) and 3 (a).
  • an oxide conductor made of indium tin oxide (ITO) is used as the conductor layer 140.
  • a Pt electrode layer is used as the gate electrode layer 120.
  • an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer is used as the solid substrate 110.
  • PZT Pb (Zr x , Ti 1-x ) O 3
  • ferroelectric material used for the first gate insulating layer 132 and the second gate insulating layer 134.
  • FIG. 4 is a diagram for explaining an information reading operation in the memory device 200 according to the first embodiment.
  • FIG. 5 is a diagram for explaining an information writing operation in the memory device 200 according to the first embodiment.
  • the on-voltage Von is applied to the word lines WL0 to WL5 and WL7 connected to the non-selected cells M0 to M5 and M7, and the word line connected to the selected cell M6.
  • An off voltage Voff is applied to WL6.
  • the field effect transistor 100 according to the first embodiment (and the memory device 200 according to the first embodiment) is a field effect transistor (and a memory device) that does not cause the “read disturb problem”.
  • the on-voltage Von is applied to the word lines WL0 to WL5 and WL7 connected to the non-selected cells M0 to M5 and M7, and the word line connected to the selected cell M6.
  • the field effect transistor 100 according to the first embodiment is a field effect transistor (and a memory device) that does not cause the “write disturb problem”.
  • FIG. 6 is a diagram for explaining a drive waveform at the time of reading information in the memory device 200 according to the first embodiment.
  • FIG. 6A shows the drive waveform
  • FIG. 6B shows the drain current.
  • FIG. 7 is a diagram illustrating a drive waveform at the time of writing information in the memory device 200 according to the first embodiment.
  • a method for reading and writing information will be described focusing on the memory cell M6. Accordingly, in FIG. 6 and FIG. 7, in the period (period 7) in which the memory cell M6 is selected, shading is removed and highlight display is performed.
  • information can be read using the drive waveform shown in FIG. That is, when focusing on the memory cell M6, first, the on-voltage Von is applied to the word line WL6 in the period 1, and the second transistor portion TR2 is turned on during the period 1. Next, only a voltage of 0V is applied to the word line WL6 in the periods 2 to 6, but the second transistor part TR2 remains on during the periods 2 to 6 due to the memory effect of the second transistor part TR2. Become. Next, in the period 7, the off voltage Voff is applied to the word line WL ⁇ b> 6, and the second transistor part TR ⁇ b> 2 is turned off during the period 7.
  • the ON voltage Von is applied to the word line WL ⁇ b> 6, and the second transistor portion TR ⁇ b> 2 is turned on again during the period 8.
  • the other memory cells M0 to M5 and M7 basically the same drive waveform is used.
  • the off voltage Voff is applied to the word line WL0 from the beginning.
  • the on voltage Von is applied to the word line WL7. Not given.
  • a drain current as shown in FIG. 6B flows between the bit line and the plate line. Therefore, by measuring the magnitude of this drain current, it is possible to determine whether the information held in each memory cell is “1” or “0”. The stored information can be read.
  • information can be written using the drive waveform shown in FIG. That is, when focusing on the memory cell M6, first, the on-voltage Von is applied to the word line WL6 in the period 1, and the second transistor portion TR2 is turned on during the period 1. Next, only a voltage of 0V is applied to the word line WL6 in the periods 2 to 6, but the second transistor part TR2 remains on during the periods 2 to 6 due to the memory effect of the second transistor part TR2. Become. Next, in period 7, either the first write voltage (+ Vw) or the second write voltage ( ⁇ Vw) is applied to the word line WL6, and information is written to the first transistor portion TR1.
  • the ON voltage Von is applied to the word line WL ⁇ b> 6, and the second transistor portion TR ⁇ b> 2 is turned on again during the period 8.
  • the ON voltage Von is not applied to the word line WL7.
  • the second transistor portion TR2 in the non-selected cells M0 to M5 and M7 is always on during the non-selected period. Therefore, even if the first transistor portion TR1 is not used, the second drain end and the second source end of the selected cell M6 are grounded to the same potential as the bit line BL and the plate line PL through the second transistor portion TR2. Can be a potential. Therefore, the information held in the first transistor portion TR1 in the non-selected cells M0 to M5 and M7 is not destroyed.
  • the field-effect transistor 100 according to Embodiment 1 also has the following effects. That is, since the field effect transistor 100 according to the first embodiment has an information storage function and an information read / write function in one field effect transistor, when this is used for a memory cell of a NAND memory device, Since it is not necessary to separately provide a control element for reading / writing information separately from an element for storing information, the field effect transistor is advantageous in achieving high integration.
  • the field effect transistor 100 when the voltage V applied to the gate electrode layer is a voltage in the range of “Von ⁇ V ⁇ Vc1”, the first transistor portion TR1 and the second transistor portion Only the second transistor portion TR2 of the transistor portion TR2 can be turned on, and the transistor portion TR2 can be used for various applications including the NAND memory device and the logic circuit described above.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW can be configured by enhancement type transistors.
  • FIG. 8 is a diagram for explaining a method of manufacturing the memory device 200 according to the first embodiment.
  • FIG. 8A to FIG. 8F are process diagrams. 8A to 8F are cross-sectional views corresponding to FIG. 2D.
  • a gate electrode layer 120 is formed on the surface of a solid substrate 110 (an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer). (See FIGS. 8A to 8C).
  • the entire surface of the surface of the solid substrate 110 where the gate electrode layer 120 is formed is made of, for example, platinum (Pt) using a sputtering method and photolithography.
  • a first platinum layer 121 is formed.
  • a second platinum layer 121a made of, for example, platinum (Pt) is further formed only in a region where the second transistor portion TR2 and the block selection transistor SW are formed on the surface of the first platinum layer 121 by using a sputtering method and photolithography.
  • a step is formed at the boundary between the first transistor portion TR1 and the second transistor portion TR2.
  • the gate electrode layer 120 made of platinum (Pt) is formed on the surface of the solid substrate 110 by using a sputtering method and photolithography, but the vacuum evaporation method (for example, EB evaporation method) or A gate electrode layer 120 made of platinum (Pt) may be formed on the surface of the solid substrate 110 using a CVD method and photolithography, or a sol-gel solution containing a platinum material and an embossing technique using a concavo-convex mold. May be used to form the gate electrode layer 120 made of platinum (Pt) on the surface of the solid substrate 110.
  • a sputtering method and photolithography for example, EB evaporation method
  • a gate electrode layer 120 made of platinum (Pt) may be formed on the surface of the solid substrate 110 using a CVD method and photolithography, or a sol-gel solution containing a platinum material and an embossing technique using a concavo-convex mold. May be used to form the gate electrode layer 120
  • the second step is a step of forming the gate insulating layer 130 on the surface of the solid substrate 110 (see FIGS. 8D to 8E).
  • a ferroelectric layer 131 made of PZT is formed on the surface of the solid substrate 110 so as to cover the gate electrode layer 120 by using a sputtering method.
  • the ferroelectric layer 131 is polished by CMP, and the first gate insulating layer 132, the second gate insulating layer 134, and the second gate insulating layer 136 are removed.
  • a gate insulating layer 130 is formed.
  • the gate insulating layer 130 is formed on the surface of the solid substrate 110 using a sputtering method and a CMP method.
  • a gate is formed on the surface of the solid substrate 110 using a CVD method and a CMP method.
  • the insulating layer 130 may be formed, or the gate insulating layer 130 may be formed on the surface of the solid substrate 110 using a sol-gel solution containing a PZT material and an embossing technique using a flat mold.
  • the third step is a conductor layer including a first channel layer 142, a second channel layer 144, a third channel layer 146, and a connection layer continuous to these channel layers on the surface of the gate insulating layer 130.
  • 140 is a step of forming 140 (see FIG. 8F).
  • the first channel layer 142, the second channel layer 144, the third channel layer 146, and the channel layers are continuously formed on the surface of the gate insulating layer 130 by using a sputtering method and photolithography.
  • a conductor layer 140 including a connection layer is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the memory device 200 according to the first embodiment can be manufactured.
  • the memory device 200 according to the first embodiment can also be manufactured by performing the first to third steps in this order. Hereinafter, it demonstrates in order of a process.
  • FIGS. 9 and 10 are views for explaining another method for manufacturing the memory device 200 according to the first embodiment.
  • 9 (a) to 9 (f) and FIGS. 10 (a) to 10 (f) are process diagrams.
  • 9 (a) to 9 (c) are cross-sectional views corresponding to FIG. 2 (b).
  • FIGS. 9 (d) to 9 (f) and FIGS. 10 (a) to 10 (f). ) Is a cross-sectional view corresponding to FIG.
  • the first step is a step of forming the gate electrode layer 120 on the surface of the solid substrate 110 (see FIGS. 9A to 9F).
  • FIG. 9A by pressing a concavo-convex mold (also referred to as a concavo-convex mold) M1 in which the plating catalyst fine particles P are attached to at least the convex portion on the surface of the solid substrate 110, As shown in FIG. 9B, the plating catalyst fine particles P are attached to the entire surface of the solid substrate 110 where the gate electrode layer 120 is formed. Next, electroless plating is performed on the surface of the solid substrate 110 to form a first platinum layer 121 made of platinum (Pt) in a region where the plating catalyst fine particles P are attached, as shown in FIG. 9C. .
  • a concavo-convex mold also referred to as a concavo-convex mold
  • FIG. 9 (d) by pressing the concavo-convex mold M2 in which the plating catalyst fine particles P are attached to at least the convex portions on the surface of the first platinum layer 121, FIG. As shown, the plating catalyst fine particles P are attached only to the region where the second transistor portion TR2 and the block selection transistor SW are formed on the surface of the first platinum layer 121.
  • a second platinum layer made of platinum (Pt) is formed in the region where the plating catalyst fine particles P are adhered, as shown in FIG. 9 (f).
  • the gate electrode layer 120 having a step at the boundary between the first transistor portion TR1 and the second transistor portion TR2 is formed.
  • a step of forming a platinum layer by electroless plating on the portion where the plating catalyst fine particles P are adhered is performed twice, whereby a gate made of platinum (Pt) is formed on the surface of the solid substrate 110.
  • the electrode layer 120 is formed, and a fixed substrate is obtained by applying a sol-gel solution containing a platinum material and then performing an embossing process once with an uneven mold having a step corresponding to the step of the gate electrode layer 120.
  • a gate electrode layer 120 made of platinum (Pt) may be formed on the surface of 110.
  • a “film obtained by applying a sol-gel solution containing a platinum material” may remain very thin in a region other than the region where the gate electrode layer 120 is to be formed.
  • the film may be removed by performing wet etching under weak conditions.
  • the second step is a step of forming the gate insulating layer 130 on the surface of the solid substrate 110 (see FIGS. 10A to 10C).
  • a solution containing a ferroelectric material material for example, a PZT sol-gel solution
  • a solution containing a ferroelectric material material for example, a PZT sol-gel solution
  • a flat material also referred to as flat mold
  • the film 131 is planarized.
  • the first gate insulating layer 132 and the second gate insulating layer 134 are formed on the surface of the fixed substrate 110 as shown in FIG. A gate insulating layer 130 is formed.
  • the first channel layer 142, the second channel layer 144, the third channel layer 146, and the connection layer continuous to the channel layers 142, 144, 146 are formed on the surface of the gate insulating layer 130. (See FIGS. 10D to 10F).
  • a solution containing an oxide conductor material for example, an ITO sol-gel solution
  • an oxide conductor material for example, an ITO sol-gel solution
  • the solution containing the raw material for the oxide conductor material contains impurities having a concentration such that the carrier concentration of the conductor layer 140 is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed. Is added.
  • the first channel layer 142, the second channel layer 144, the third channel layer 146, and the region corresponding to the connection layer continuous to these channel layers are formed to be concave.
  • the embossing process is performed with respect to the film
  • the raw material of the oxide conductor material is used so that the first channel layer 142, the second channel layer 144, and the third channel layer 146 have a predetermined layer thickness within a range of 5 nm to 100 nm when completed.
  • An embossing process is performed on the film 141 to be included.
  • the film 141 containing the raw material of the oxide conductor material may remain extremely thin in a region other than the region where the conductor layer 140 is to be formed after the embossing process is performed.
  • the film 141 may be removed by performing wet etching under weak conditions.
  • the film 141 containing the raw material of the oxide conductor material is subjected to heat treatment, so that the first channel layer 142, the second channel layer 144, the third channel layer 146, and the channel layers 142, 144, and 146 are continuous.
  • a conductor layer 140 including a connection layer is formed (see FIG. 10E).
  • the memory device 200 according to the first embodiment can be manufactured.
  • a further manufacturing method of the memory device 200 according to the first embodiment basically includes the same steps as the other manufacturing method of the memory device 200 according to the first embodiment, but the first method using the stamping technique is used. It differs from another manufacturing method of the memory device 200 according to the first embodiment in that the process is performed. Only the first step will be described below.
  • FIG. 11 is a view for explaining still another method for manufacturing the memory device 200 according to the first embodiment.
  • FIG. 11A to FIG. 11F are process diagrams.
  • FIG. 11A to FIG. 11F are cross-sectional views corresponding to FIG.
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a functional liquid material is applied to one surface of the solid substrate 110 using a spin coating method (for example, 500 rpm for 25 seconds). Thereafter, the solid substrate 110 is placed on a hot plate and dried at 60 ° C. for 1 minute to form a precursor composition layer 120 ′ (layer thickness 300 nm) of nickel lanthanum oxide.
  • the concavo-convex mold M 1 a having a step corresponding to the step of the gate electrode layer 120 is used for the precursor composition layer 120 ′ at 150 ° C.
  • the embossing structure is formed on the precursor composition layer 120 ′ by embossing.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 120 ′ is etched on the entire surface under weak conditions to completely remove the precursor composition layer from the region other than the region corresponding to the gate electrode layer 120 (entire etching step).
  • the whole surface etching process is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 120 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, thereby oxidizing the precursor composition layer 120 ′ from the precursor composition layer 120 ′ as shown in FIG.
  • a gate electrode layer 120 made of nickel lanthanum is formed. Also by such a method, the gate electrode layer 120 can be formed as in the case of another method for manufacturing the field effect transistor according to the first embodiment.
  • the memory device 200 according to the first embodiment can be manufactured by forming the gate insulating layer 130 and the conductor layer 140 in the same manner as in another method for manufacturing the field effect transistor according to the first embodiment.
  • FIG. 12 is a diagram for explaining the field effect transistors 100a and 100b according to the first and second modifications.
  • FIG. 12A is a cross-sectional view of a field effect transistor 100a according to Modification 1
  • FIG. 12B is a cross-sectional view of a field effect transistor 100b according to Modification 2.
  • 12A and 12B are cross-sectional views corresponding to FIG.
  • the field effect transistors 100a and 100b according to the modified examples 1 and 2 basically have the same configuration as the field effect transistor 100 according to the first embodiment (see FIG. 3A), but the first gate insulation.
  • the method of providing a layer thickness difference between the layer 132 and the second gate insulating layer 134 is different from the case of the field effect transistor 100 according to the first embodiment. That is, in the field effect transistor 100a according to the first modification, as shown in FIG. 12A, a step is provided on the solid substrate 110, so that the first gate insulating layer 132 and the second gate insulating layer 134 are layered.
  • the first gate insulating layer 132 and the second gate are provided by providing a step in the gate insulating layer 130 as shown in FIG. A layer thickness difference is provided between the insulating layer 134 and the insulating layer 134.
  • a step is formed by photolithography on a film formed by a sputtering method, a vacuum evaporation method, a CVD method, or the like.
  • a method of providing a step by an embossing technique using a concavo-convex mold may be used for a film formed using a liquid material such as a MOD material, a sol-gel material, or a nanoparticle-dispersed liquid material.
  • the field effect transistor 100 according to the first embodiment is obtained by providing a layer thickness difference between the first gate insulating layer 132 and the second gate insulating layer 134.
  • the first transistor portion for information storage having the first gate insulating layer having the first coercive voltage Vc1 and the second coercive voltage Vc2 lower than the first coercive voltage Vc1 are different from the above. Since the second transistor portion TR2 for reading / writing information having a gate insulating layer is connected in parallel, the memory cell of the NAND memory device is the same as in the case of the field effect transistor 100 according to the first embodiment. Field effect without causing "read disturb problem" and "write disturb problem" A transistor.
  • the field effect transistors 100a and 100b according to the first and second modified examples have the field effect according to the first embodiment except for the method of providing a layer thickness difference between the first gate insulating layer 132 and the second gate insulating layer 134. Since the transistor 100 has the same configuration as that of the transistor 100, the field effect transistor 100 according to Embodiment 1 has a corresponding effect.
  • FIG. 13 is a diagram for explaining the field effect transistors 100c to 100e according to the modified examples 3 to 5.
  • FIG. 13A is a partial plan view of a field effect transistor 100c according to Modification Example 3
  • FIG. 13B is a cross-sectional view of the field effect transistor 100c according to Modification Example 3
  • FIG. 13D is a cross-sectional view of a field effect transistor 100d according to Example 4
  • FIG. 13D is a cross-sectional view of a field effect transistor 100e according to Modification 5.
  • 13B is a cross-sectional view taken along line A5-A5 in FIG. 13A
  • FIGS. 13C and 13D are cross-sectional views corresponding to FIG. 13B.
  • the field effect transistors 100c to 100e according to the modified examples 3 to 5 basically include the field effect transistor 100 according to the first embodiment (see FIG. 3A) and the field effect transistors 100a according to the modified examples 1 and 2. , 100b (see FIG. 12), but as shown in FIGS. 13 (a) to 13 (d), the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction. This is different from the field effect transistor 100 according to the first embodiment and the field effect transistors 100a and 100b according to the first and second modifications.
  • the field effect transistors 100c to 100e according to the modified examples 3 to 5 have the field effect according to the first embodiment in that the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction.
  • the first transistor portion for information storage having the first gate insulating layer having the first coercive voltage Vc1
  • the first transistor The electric field according to the first embodiment has a structure in which the second transistor portion TR2 for reading / writing information having the second gate insulating layer having the second coercive voltage Vc2 lower than the coercive voltage Vc1 is connected in parallel.
  • Effect transistor 100 and field effect transistor 100a according to modifications 1 and 2 As with the 100b, a "read disturb problems" and not field-effect transistor of possible to generate a "write disturb problems" when used in memory cells of a NAND type memory devices.
  • the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction. Can be configured.
  • the field effect transistors 100c to 100e according to the modified examples 3 to 5 are different from those according to the first embodiment except that the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction. Since the field-effect transistor 100 and the field-effect transistors 100a and 100b according to the modifications 1 and 2 have the same configuration, the field-effect transistor 100 according to the first embodiment and the field-effect transistors 100a according to the modifications 1 and 2 This has a corresponding effect among the effects of 100b.
  • FIG. 14 is a view for explaining the field effect transistors 100f to 100h according to the modified examples 6 to 8.
  • FIG. 14A is a partial plan view of a field effect transistor 100f according to Modification 6
  • FIG. 14B is a cross-sectional view of the field effect transistor 100f according to Modification 6
  • FIG. 14C is a modification.
  • FIG. 14D is a cross-sectional view of a field effect transistor 100g according to Example 7, and
  • FIG. 14D is a cross-sectional view of a field effect transistor 100h according to Modification 8.
  • 14B is a sectional view taken along line A5-A5 in FIG. 14A
  • FIGS. 14C and 14D are sectional views corresponding to FIG. 14B.
  • the field effect transistors 100f to 100h according to the modified examples 6 to 8 basically include the field effect transistor 100 according to the first embodiment (see FIG. 3A) and the field effect transistors 100a according to the modified examples 1 and 2. , 100b (see FIG. 12), but, as shown in FIGS. 14 (a) to 14 (d), two or more channel layers in which the first transistor portion TR1 is separated in the channel width direction This is different from the field-effect transistor 100 according to the first embodiment and the field-effect transistors 100a and 100b according to the first and second modifications.
  • the field effect transistors 100f to 100h according to the modified examples 6 to 8 are the field effect transistors according to the first embodiment in that the first transistor portion TR1 has two or more channel layers separated in the channel width direction. 100 and the first and second field effect transistors 100a and 100b according to the first and second modified examples, but the first transistor portion for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the first transistor
  • the field effect according to the first embodiment has a structure in which the second transistor portion TR2 for reading / writing information having the second gate insulating layer having the second coercive voltage Vc2 lower than the voltage Vc1 is connected in parallel.
  • the field effect transistors 100f to 100h according to the modified examples 6 to 8 have the electric field according to the first embodiment except that the first transistor portion TR1 includes two or more channel layers separated in the channel width direction. Since it has the same configuration as the effect transistor 100 and the field effect transistors 100a and 100b according to the first and second modifications, the field effect transistor 100 according to the first embodiment and the field effect transistors 100a and 100b according to the first and second modifications. Has the corresponding effect among the effects of
  • FIG. 15 is a diagram for explaining the field effect transistors 100i to 100l according to the modified examples 9 to 12.
  • FIG. 15A is a partial plan view of a field effect transistor 100i according to Modification 9
  • FIG. 15B is a cross-sectional view of the field effect transistor 100i according to Modification 9
  • FIG. 15D is a cross-sectional view of a field effect transistor 100j according to Example 10
  • FIG. 15D is a cross-sectional view of a field effect transistor 100k according to Modification Example 11
  • FIG. 15E is a field effect transistor 100l according to Modification Example 12.
  • FIG. 15B is a sectional view taken along line A5-A5 of FIG. 15A
  • FIGS. 15C, 15D, and 15E are sectional views corresponding to FIG. 15B. It is.
  • the field effect transistors 100i to 100j according to the modified examples 9 to 10 are basically the same as the field effect transistors 100f and 100g according to the modified examples 6 to 7 (see FIGS. 14B and 14C).
  • the sixth to seventh modifications are that the gate insulating layer in the first transistor portion TR1 is formed on the side surface of the gate electrode layer. This is different from the case of the field effect transistors 100f and 100g.
  • the gate insulating layer in the second transistor portion TR2 is formed on the side surface of the gate electrode layer as shown in FIGS. 15 (d) and 15 (e). This is different from the field-effect transistors 100f and 100g according to the modified examples 6 to 7.
  • the field effect transistors 100i to 100l according to the modified examples 9 to 12 are modified in that the gate insulating layer in the first transistor portion TR1 or the second transistor portion TR2 is formed on the side surface of the gate electrode layer.
  • the second transistor portion TR2 for reading / writing information having the second gate insulating layer having the low second coercive voltage Vc2 is connected in parallel, the field effect transistors 100f according to the modified examples 6 to 7 are used.
  • “read” is used when used in a memory cell of a NAND memory device.
  • the field effect transistors 100i to 100l according to the modified examples 9 to 12 since the first transistor portion TR1 or the second transistor portion TR2 has two or more channel layers separated in the channel width direction, it is more reliable. High field effect transistor can be configured.
  • the gate insulating layer in the first transistor portion TR1 or the second transistor portion TR2 is formed on the side surface of the gate electrode layer. Since the field-effect transistors 100f and 100g according to the modified examples 6 to 7 have the same configuration as the field-effect transistors 100f and 100g, the field-effect transistors 100f and 100g according to the modified examples 6 to 7 have corresponding effects.
  • FIG. 16 is a diagram for explaining the memory device 202 according to the second embodiment.
  • 16A is a plan view of the memory device 202
  • FIG. 16B is a cross-sectional view along A1-A1 in FIG. 16A
  • FIG. 16C is A2-A2 in FIG. 16A.
  • FIG. 16D is a cross-sectional view taken along line A3-A3 of FIG. 16A
  • FIG. 16E is a cross-sectional view taken along line A4-A4 of FIG. 16A.
  • the memory device 202 according to the second embodiment basically has the same configuration as the memory device 200 according to the first embodiment, except that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are top gates. This is different from the memory device 200 according to the first embodiment in that it has a structure.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are formed on the surface of the solid substrate 110 on the first channel layer 142.
  • Layer) 136 and gate electrode layer 120 forming first gate electrode layer 122, second gate electrode layer 124, and third gate electrode layer (another gate electrode layer) 126 are formed in this order.
  • a top gate structure is forming first gate electrode layer 122, second gate electrode layer 124, and third gate electrode layer (another gate electrode layer) 126.
  • the memory device 202 according to the second embodiment is different from the memory device 200 according to the first embodiment in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW have a top gate structure.
  • a first transistor portion for storing information having a first gate insulating layer having a first coercive voltage Vc1 and a second gate insulating layer having a second coercive voltage Vc2 lower than the first coercive voltage Vc1
  • the “read disturb problem” and the “write disturb problem” have the structure in which the second transistor portion TR2 for reading / writing information having the same is connected in parallel. It becomes a memory device that does not generate any.
  • the memory device 202 according to the second embodiment is different from the memory device 200 according to the first embodiment in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW have a top gate structure. Since it has the same configuration as the case, the memory device 200 according to the first embodiment has a corresponding effect.
  • FIG. 17 is a diagram for explaining a method of manufacturing the memory device 202 according to the second embodiment.
  • FIG. 17A to FIG. 17F are process diagrams.
  • FIGS. 17 (a) to 17 (f) are cross-sectional views corresponding to FIG. 16 (d).
  • the first step is a conductor layer 140 including a first channel layer 142, a second channel layer 144, a third channel layer 146, and a connection layer continuous to these channel layers on the surface of the solid substrate 110. (See FIGS. 17A and 17B).
  • the first channel layer 142, the second channel layer 144, the third channel layer 146, and the surface of the solid substrate 110 are formed on the surface of the solid substrate 110 using a sputtering method and photolithography.
  • a conductor layer 140 including a connection layer continuous with these channel layers is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the second step is a step of forming the gate insulating layer 130 on the surface of the solid substrate 110 (see FIGS. 17C to 17E).
  • a solution containing a ferroelectric material material (for example, a PZT sol-gel solution) is applied to the surface of the solid substrate 110 to form a film 131 containing a ferroelectric material material.
  • a predetermined step is formed in the film 131 containing the ferroelectric material raw material by pressing the concavo-convex mold M5 against the film 131 containing the ferroelectric material raw material. .
  • the first gate insulating layer 132 and the second gate insulating layer 134 are formed on the surface of the fixed substrate 110 as shown in FIG. A gate insulating layer 130 is formed.
  • the third step is a step of forming the gate electrode layer 120 on the surface of the gate insulating layer 130 (see FIG. 17F).
  • a gate electrode layer 120 made of platinum (Pt) is formed on the surface of the gate insulating layer 130 by sputtering and photolithography.
  • the memory device 202 according to the second embodiment can be manufactured.
  • the memory device 202 according to the second embodiment is manufactured, similarly to the case of another method for manufacturing the memory device 200 according to the first embodiment or another method for manufacturing the memory device 200 according to the first embodiment.
  • the gate electrode layer, the gate insulating layer, and the conductor layer can be formed using a liquid material.
  • FIG. 18 is a diagram for explaining the field effect transistors 102a and 102b according to the modified examples 13 and 14.
  • FIG. 18A is a cross-sectional view of a field effect transistor 102a according to Modification 13
  • FIG. 18B is a cross-sectional view of a field effect transistor 100b according to Modification 14.
  • FIGS. 18A and 18B are cross-sectional views corresponding to FIG.
  • the field effect transistors 102a and 102b according to the modified examples 13 and 14 basically have the same configuration as that of the field effect transistor 102 according to the second embodiment, but the first gate insulating layer 132 and the second gate insulating layer 134.
  • the method of providing the difference in layer thickness between the first and second embodiments is different from that of the field effect transistor 102 according to the second embodiment. That is, in the field effect transistor 102a according to the modified example 13, by providing a step in the conductor layer 140, the first gate insulating layer 132 and the second gate insulating layer 134 are provided as shown in FIG.
  • the field effect transistor 102b according to the modified example 14 has a layer thickness difference, and the first gate insulating layer 132 and the second gate insulating layer are formed by providing a step in the solid substrate 110 as shown in FIG. A layer thickness difference is provided with respect to the layer 134.
  • the method of providing a layer thickness difference between the first gate insulating layer 132 and the second gate insulating layer 134 is the field effect transistor 102 according to the second embodiment.
  • the first transistor portion for information storage having the first gate insulating layer having the first coercive voltage Vc1 and the second coercive voltage Vc2 lower than the first coercive voltage Vc1 are different from the above. Since the second transistor portion TR2 for reading / writing information having a gate insulating layer is connected in parallel, the memory cell of the NAND memory device is the same as in the case of the field effect transistor 102 according to the second embodiment. When this is used for a power supply, it does not cause a “read disturb problem” and a “write disturb problem”. The effect transistor.
  • the field effect transistors 102a and 102b according to the modified examples 13 and 14 are the field effect according to the second embodiment except for the method of providing a layer thickness difference between the first gate insulating layer 132 and the second gate insulating layer 134. Since the configuration is the same as that of the transistor 102, the field effect transistor 102 according to Embodiment 2 has a corresponding effect.
  • FIG. 19 is a diagram for explaining the field effect transistors 102c to 102e according to the modified examples 15 to 17.
  • FIG. 19A is a plan view of a field effect transistor 102c according to Modification 15
  • FIG. 19B is a cross-sectional view of the field effect transistor 102c according to Modification 15
  • FIG. 19C is a modification.
  • FIG. 19D is a cross-sectional view of a field effect transistor 102e according to Modification 15.
  • FIG. 19B is a cross-sectional view taken along line A5-A5 in FIG. 19A
  • FIGS. 19C and 19D are cross-sectional views corresponding to FIG. 19B.
  • the field effect transistors 102c to 102e according to the modified examples 15 to 17 basically have the same configuration as the field effect transistor 102 according to the second embodiment and the field effect transistors 102a and 102b according to the modified examples 13 and 14. As shown in FIGS. 19A to 19D, the field effect transistor 102 according to the second embodiment and the first transistor portion TR1 have two or more channel layers separated in the channel width direction. This is different from the case of the field effect transistors 102a and 102b according to the modified examples 13 and 14.
  • the field effect transistors 102c to 102e according to the modified examples 15 to 17 are the field effect transistors according to the second embodiment in that the first transistor portion TR1 includes two or more channel layers separated in the channel width direction. 102, and the field effect transistors 102a and 102b according to the modified examples 13 and 14, but the first transistor portion for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the first anti-resistance
  • the field effect according to the second embodiment has a structure in which the second transistor portion TR2 for reading / writing information having the second gate insulating layer having the second coercive voltage Vc2 lower than the voltage Vc1 is connected in parallel.
  • Transistor 102 and field effect transistors 102a, 1 according to variations 13 and 14 As in the case of 2b, the "read disturb problems” and not field-effect transistor of possible to generate a "write disturb problems” when used in memory cells of a NAND type memory devices.
  • the field effect transistors 102c to 102e according to the modified examples 15 to 17 have the electric field according to the second embodiment except that the first transistor portion TR1 has two or more channel layers separated in the channel width direction.
  • the field effect transistor 102 and the field effect transistors 102a and 102b according to the modified examples 13 and 14 have the same configuration as that of the field effect transistor 102a and the field effect transistors 102a and 102b according to the second embodiment. Has the corresponding effect among the effects of
  • FIG. 20 is a diagram for explaining the memory device 204 according to the third embodiment.
  • 20A is a plan view of the memory device 204
  • FIG. 20B is a cross-sectional view along A1-A1 in FIG. 20A
  • FIG. 20C is A2-A2 in FIG. 20A.
  • 20D is a cross-sectional view taken along line A3-A3 in FIG. 20A
  • FIG. 20E is a cross-sectional view taken along line A4-A4 in FIG. 20A.
  • the memory device 204 according to the third embodiment basically has the same configuration as that of the memory device 200 according to the first embodiment, but in a region corresponding to the connection layer in the conductor layer 140 as shown in FIG. This is different from the memory device 200 according to the first embodiment in that the low resistance layer 150 made of aluminum is formed.
  • the memory device 204 according to the third embodiment is different from the memory device 200 according to the first embodiment in that the low resistance layer 150 is formed in a region corresponding to the connection layer in the conductor layer 140.
  • the low resistance layer 150 is formed in a region corresponding to the connection layer in the conductor layer 140.
  • the memory device 204 since the low resistance layer 150 is formed in a region corresponding to the connection layer in the conductor layer 140, the resistance of the connection layer can be reduced.
  • the memory device can be faster than the memory device 200 according to the first embodiment.
  • the memory device 204 since the low resistance layer 150 is formed in a region corresponding to the connection layer in the conductor layer 140, the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor.
  • the SW When an enhancement type transistor is used as the SW, even if the conductive layer 140 has a high resistance due to this, the memory device can be used sufficiently.
  • the memory device 204 according to the third embodiment is different from the memory device 200 according to the first embodiment except that the low resistance layer 150 is formed in a region corresponding to the connection layer in the conductor layer 140. Therefore, the memory device 200 according to the first embodiment has a corresponding effect.
  • FIG. 21 is a diagram for explaining the memory device 206 according to the fourth embodiment.
  • 21A is a plan view of the memory device 206
  • FIG. 21B is a cross-sectional view along A1-A1 in FIG. 21A
  • FIG. 21C is A2-A2 in FIG. 21A.
  • FIG. 21D is a cross-sectional view taken along the line A3-A3 in FIG. 21A
  • FIG. 21E is a cross-sectional view taken along the line A4-A4 in FIG.
  • FIG. 21F is a cross-sectional view taken along the line A6-A6 in FIG.
  • the memory device 206 according to the fourth embodiment basically has the same configuration as that of the memory device 204 according to the third embodiment. However, as illustrated in FIG. 21, in the region corresponding to the connection layer in the conductor layer 140.
  • the memory device 204 according to the third embodiment is different from the memory device 204 according to the third embodiment in that the conductive layer is formed thick instead of forming the low resistance layer 150 made of aluminum.
  • the memory device 206 according to the fourth embodiment is such that the conductor layer is formed thick in the region corresponding to the connection layer in the conductor layer 140 instead of forming the low resistance layer 150 made of aluminum.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1 the on-voltage Von and the off-voltage Voff are “ Since the second transistor portion TR2 for reading / writing information set to a value satisfying the relationship of ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1 ”is connected in parallel, the memory device 204 according to the third embodiment As in the case of the memory cell of the NAND type memory device, the “read disturb problem” and the “write disturb” are used. And thus no memory device that generates starved problem ".
  • the connection is performed similarly to the memory device 204 according to the third embodiment. It becomes possible to reduce the resistance of the layer.
  • the memory device 206 according to Embodiment 4 can form a thick conductor layer in a region corresponding to the connection layer in the conductor layer 140 only by embossing when forming the conductor layer.
  • the memory device can be manufactured more easily than the memory device 204 according to the third embodiment.
  • the memory device 204 according to the fourth embodiment is the same as the memory device 204 according to the third embodiment except that the conductor layer is formed thick in a region corresponding to the connection layer in the conductor layer 140. Therefore, the memory device 204 according to the third embodiment has a corresponding effect.
  • FIG. 22 is a diagram for explaining the memory device 400 according to the fifth embodiment.
  • FIG. 22A is a circuit diagram of the memory device 400
  • FIG. 22B is a diagram showing the configuration of the field effect transistor 300
  • FIG. 22C is an equivalent circuit diagram of the field effect transistor 300.
  • FIG. 23 is a diagram for explaining the memory device 400 according to the fifth embodiment.
  • 23A is a plan view of the memory device 400
  • FIG. 23B is a cross-sectional view along A1-A1 in FIG. 23A
  • FIG. 23C is A2-A2 in FIG. 23A.
  • FIG. 23D is a cross-sectional view along A3-A3 in FIG. 23A
  • FIG. 23E is a cross-sectional view along A4-A4 in FIG. 23A.
  • FIG. 24 is a diagram for explaining the memory device 400 according to the fifth embodiment.
  • FIG. 24A is an enlarged cross-sectional view of a portion (the field effect transistor 300 according to the fifth embodiment) surrounded by reference numeral B1 in FIG. 24D
  • FIG. 24B is a cross-sectional view of FIG.
  • FIG. 24C is an enlarged cross-sectional view of a portion (block selection transistor SW) surrounded by reference numeral B2
  • FIG. 24C shows the coercive voltage Vc1 of the first transistor portion TR1 and the second transistor portion TR2 and the block selection transistor SW. It is a figure which shows the relationship between ON voltage Von and OFF voltage Voff.
  • the memory device 400 includes a bit line BL, a plate line PL, word lines WL5 to WL7, memory cells M5 to M7, a bit line BL, and a plate line PL.
  • a memory cell block MB1 to MB3 in which a plurality of memory cells M5 to M7 are connected in series, and a memory cell array (not shown) in which a plurality of memory cell blocks MB1 to MB3 are arranged are provided.
  • block selection lines BS0 to BS2 are connected to the block selection transistors SW of the memory cell blocks MB1 to MB3, respectively.
  • the word lines WL0 to WL4 and the memory cells M0 to M4 are not shown.
  • Each of the memory cells M0 to M7 includes a field effect transistor including a first transistor portion TR1 and a second transistor portion TR2, as shown in FIGS. 22, 23 (a), 23 (d), and 24 (a). 300.
  • the first transistor portion TR1 is a transistor for storing information, and as shown in FIGS. 23A, 23C, 23D, and 24A, the first source terminal S1 and the first transistor portion TR1.
  • the first channel layer 342 having one drain end D1, the first gate electrode layer 322 that controls the conduction state of the first channel layer 342, and the first gate electrode layer 322 and the first channel layer 342 are formed.
  • a first gate insulating layer 332 having a first coercive voltage Vc1 (see FIG. 24C).
  • the second transistor portion TR2 is a transistor for reading / writing information, and as shown in FIGS. 23 (a), 23 (b), 23 (d) and 24 (a), the second source end S2 and Formed between the second channel layer 344 having the second drain end D2, the second gate electrode layer 324 for controlling the conduction state of the second channel layer 344, and the second gate electrode layer 324 and the second channel layer 344.
  • a second gate insulating layer 334 having a second coercive voltage Vc2 (see FIG. 24C) lower than the first coercive voltage Vc1.
  • the ON voltage Von and the OFF voltage Voff of the second transistor portion TR2 are set to values satisfying the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1” as shown in FIG.
  • the characteristics of the first transistor portion and the second transistor portion are made different depending on the composition difference between the first gate insulating layer 332 and the second gate insulating layer 334.
  • the ON voltage Von and the OFF voltage Voff of the second transistor portion are set to values satisfying the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”.
  • the first transistor portion TR1 and the second transistor portion TR2 are connected to the first source end S1 and the second source end S2.
  • the drain end D1 and the second drain end D2 are connected, and further, the first gate electrode layer 322 and the second gate electrode layer 124 have a common word line WL (corresponding to the gate electrode layer 320 in FIG. 23C). Are connected in parallel with being connected to.
  • the first transistor portion TR1 and the second transistor portion TR2 are arranged in parallel in the channel width direction as shown in FIGS. 23 (d) and 24 (a).
  • the memory cell block (for example, MB1) is connected to the bit line BL via at least one block selection transistor SW as shown in FIG.
  • the block selection transistor SW includes a third channel layer (another channel layer) 346 and a third channel.
  • a third gate electrode layer (another gate electrode layer) 326 that controls the conduction state of the layer 346, and is formed between the third gate electrode layer 326 and the third channel layer 346, and is lower than the first coercive voltage Vc1.
  • the block selection transistor SW includes a third gate insulating layer (another gate electrode layer) 336 having a third coercive voltage Vc3.
  • the value of the third coercive voltage Vc3 is the same as the value of the second coercive voltage Vc2, the value of the symbol Vc3 is not shown in FIG. .
  • the first channel layer 342, the second channel layer 344, and the third channel layer 346 are composed of a conductor layer 340 formed in the same process, and a plurality of memory cells M0 to M7 belonging to the same memory cell block (for example, MB1). Two adjacent memory cells (for example, M6 and M7) are connected to the first channel layer 342 and the second channel layer 344 in the two memory cells as shown in FIGS. 23 (a) to 23 (c).
  • the memory cell (memory cell M0) adjacent to the transistor SW is connected to the memory cell M
  • the first channel layer 342 and the second channel layer 344 of the block selection transistor SW and the third channel layer 346 of the block selection transistor SW are connected to each other and formed of a conductor layer 340 formed in the same process as the channel layers 342, 344 and 346. Connected by layer.
  • the first transistor portion TR1 and the second transistor portion TR2 are formed on one surface of the solid substrate 310 as shown in FIGS. 23 (d) and 24 (a).
  • the conductor layer 340 constituting the second channel layer 344 has a so-called double channel / bottom gate structure formed in this order.
  • an oxide conductor made of indium tin oxide (ITO) is used as the conductor layer 340. Further, Pt is used for the gate electrode layer 320.
  • an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer is used.
  • STO STO
  • Ti-rich tetragonal PZT is used as the ferroelectric material used for the first gate insulating layer 332
  • Zr-rich rhombohedral PZT is used as the ferroelectric material used for the second gate insulating layer 334.
  • the first gate insulating layer 332 and the second gate insulating layer 334 are made of ferroelectric materials having different compositions.
  • FIG. 25 is a diagram for explaining an information reading operation in the memory device 400 according to the fifth embodiment.
  • FIG. 26 is a diagram for explaining the information writing operation in the memory device 400 according to the fifth embodiment.
  • the on-voltage Von is applied to the word lines WL0 to WL5 and WL7 connected to the non-selected cells M0 to M5 and M7, and the word line connected to the selected cell M6.
  • An off voltage Voff is applied to WL6.
  • the field effect transistor 300 according to the fifth embodiment is a field effect transistor (and memory device) that does not cause the “read disturb problem”.
  • the on-voltage Von is applied to the word lines WL0 to WL5 and WL7 connected to the non-selected cells M0 to M5 and M7, and the word line connected to the selected cell M6.
  • the field effect transistor 300 according to the fifth embodiment (and the memory device 400 according to the fifth embodiment) is a field effect transistor (and a memory device) that does not cause the “write disturb problem”.
  • the drive waveform of the memory device in the fifth embodiment is the same as that of the drive method of the memory device in the first embodiment in both the drive waveform at the time of reading information and the drive waveform at the time of writing information (see FIGS. 6 and 7). ).
  • FIG. 27 is a view for explaining the method for manufacturing the memory device 400 according to the fifth embodiment.
  • 27A to 27G are process diagrams.
  • the first step is a step of forming the gate electrode layer 320 on the surface of the solid substrate 310 (see FIGS. 27A to 27B).
  • a gate electrode layer 320 made of platinum (Pt) is formed on the surface of the solid substrate 310 by using a sputtering method and photolithography.
  • the gate electrode layer 320 made of platinum (Pt) is formed on the surface of the solid substrate 310 by using a sputtering method and photolithography, but a vacuum deposition method (eg, EB deposition method) or A gate electrode layer 320 made of platinum (Pt) may be formed on the surface of the solid substrate 310 using a CVD method and photolithography, or a sol-gel solution containing a platinum material and an embossing technique using an uneven mold. May be used to form the gate electrode layer 320 made of platinum (Pt) on the surface of the solid substrate 310.
  • a vacuum deposition method eg, EB deposition method
  • a gate electrode layer 320 made of platinum (Pt) may be formed on the surface of the solid substrate 310 using a CVD method and photolithography, or a sol-gel solution containing a platinum material and an embossing technique using an uneven mold. May be used to form the gate electrode layer 320 made of platinum (Pt) on the surface of the solid substrate
  • the second step is a step of forming the gate insulating layer 330 on the surface of the solid substrate 310 (see FIGS. 27C to 27F).
  • a Zr-rich tetragonal PZT layer 331 is formed on the surface of the solid substrate 310 so as to cover the gate electrode layer 320 by using a sputtering method.
  • the layer 331 made of Zr-rich tetragonal PZT is removed from the region where the first gate insulating layer 332 is formed using photolithography.
  • a Ti-rich rhombohedral crystal system is formed on the surface of the solid substrate 310 so as to cover the Zr-rich tetragonal PZT layer 331 by sputtering.
  • a layer 333 made of PZT is formed.
  • the CMP method is used to polish the Ti-rich rhombohedral PZT layer 333 until the Zr-rich tetragonal PZT layer 331 is exposed. Then, the gate insulating layer 330 including the first gate insulating layer 332, the second gate insulating layer 334, and the third gate insulating layer 336 is formed.
  • the third step is a conductor layer including a first channel layer 342, a second channel layer 344, a third channel layer 346, and a connection layer continuous to these channel layers on the surface of the gate insulating layer 330. This is a step of forming 340 (see FIG. 27G).
  • the first channel layer 342, the second channel layer 344, the third channel layer 346, and the channel layers are continuously formed on the surface of the gate insulating layer 330 by using a sputtering method and photolithography.
  • a conductor layer 340 including a connection layer is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the memory device 400 according to the fifth embodiment can be manufactured.
  • the memory device 400 according to the fifth embodiment can also be manufactured by performing the first to third steps in this order.
  • FIG. 28A to FIG. 28C, FIG. 29A to FIG. 29F, and FIG. 30A to FIG. 30E are process diagrams.
  • the first step is a step of forming the gate electrode layer 320 on the surface of the solid substrate 310 (see FIG. 28).
  • a concavo-convex mold also referred to as a concavo-convex mold
  • the plating catalyst fine particles 321 are attached to at least the convex portion on the surface of the solid substrate 310.
  • the plating catalyst fine particles are attached to the portion of the solid substrate 310 where the gate electrode layer 320 is to be formed.
  • the gate electrode layer 320 made of, for example, platinum (Pt) is deposited on the region where the electroless plating catalyst fine particles 321 are attached.
  • the second step is a step of forming the gate insulating layer 330 on the surface of the solid substrate 310 (see FIG. 29).
  • a solution containing a ferroelectric material material (for example, a Zr-rich PZT sol-gel solution) is applied to the surface of the solid substrate 310 to contain the ferroelectric material material.
  • a film 331 is formed.
  • a concavo-convex mold M5 in which a region where the first gate insulating film 332 is formed is convex is formed on the film 331 containing the material of the ferroelectric material.
  • a predetermined recess is formed in the film 331 containing the raw material of the ferroelectric material.
  • heat treatment is performed on the film 331 containing the material of the ferroelectric material, so that a gate insulating film including the second gate insulating layer 334 is formed.
  • a solution containing a raw material of the ferroelectric material so as to cover the surface of the gate insulating film including the second gate insulating layer 334 (for example, a Ti-rich PZT sol-gel solution). Is applied to form a film 333 containing a raw material of the ferroelectric material.
  • the first gate insulating film 332 is formed by pressing a flat type (also referred to as a flat mold) M6 against the film 333 containing the material of the ferroelectric material.
  • the film 333 containing the material of the ferroelectric material is removed from the region other than the region, and the structure in which the film 333 containing the material of the ferroelectric material is embedded in the predetermined recess is formed.
  • a heat treatment is performed on the film 333 containing the material of the ferroelectric material to form a first gate insulating film 332 as shown in FIG.
  • a first channel layer 342, a second channel layer 344, a third channel layer 346, and a connection layer continuous to these channel layers 342, 344, 346 are formed on the surface of the gate insulating layer 330.
  • a solution containing a raw material of an oxide conductive material (for example, an ITO sol-gel solution) is applied to the surface of the gate insulating layer 330 to thereby provide oxide conductivity.
  • a film 341 containing a raw material of the conductive material is formed. Note that an impurity having a concentration such that the carrier concentration of the conductor layer 340 is within the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed is contained in the solution containing the raw material of the oxide conductive material. Is added.
  • regions corresponding to the first channel layer 342, the second channel layer 344, the third channel layer 346, and the connection layer continuous to these channel layers are formed.
  • An embossing process is performed on the film 341 containing the raw material of the oxide conductive material, using the concave and convex mold M4 formed to be concave.
  • the raw material of the oxide conductor material is used so that the first channel layer 342, the second channel layer 344, and the third channel layer 346 have a predetermined layer thickness within the range of 5 nm to 100 nm when completed.
  • An embossing process is performed on the film 341 to be included.
  • a conductor layer 340 including a connection layer is formed.
  • the field effect transistor 300 according to Embodiment 5 can be manufactured.
  • the memory device 400 according to the fifth embodiment can be manufactured.
  • the field effect transistor 300 according to the fifth embodiment and the memory device 400 according to the fifth embodiment can be manufactured without using a vacuum process using a liquid material.
  • Still another manufacturing method of the memory device 400 according to the fifth embodiment basically includes the same steps as another manufacturing method of the memory device 400 according to the fifth embodiment.
  • the first method using the stamping technique is used. It differs from another manufacturing method of the memory device 400 according to the fifth embodiment in that the process is performed. Only the first step will be described below.
  • FIG. 31 is a view for explaining still another method for manufacturing the memory device 400 according to the fifth embodiment.
  • FIG. 31A to FIG. 31F are process diagrams.
  • FIGS. 31 (a) to 31 (f) are cross-sectional views corresponding to FIG. 23 (b).
  • a functional liquid material to be nickel oxide lanthanum (LaNiO 3 ) is prepared by heat treatment. Specifically, a solution (solvent: 2-methoxyethanol) containing a metal inorganic salt (lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)) is prepared.
  • a solution solvent: 2-methoxyethanol
  • a metal inorganic salt lanthanum nitrate (hexahydrate) and nickel acetate (tetrahydrate)
  • a functional liquid material is applied to one surface of the solid substrate 310 using a spin coating method (for example, 500 rpm ⁇ 25 seconds), Thereafter, the solid substrate 310 is placed on a hot plate and dried at 60 ° C. for 1 minute to form a nickel lanthanum precursor composition layer 320 ′ (layer thickness 300 nm).
  • a spin coating method for example, 500 rpm ⁇ 25 seconds
  • the concavo-convex mold M 1 a having a step corresponding to the step of the gate electrode layer 320 is used for the precursor composition layer 320 ′ at 150 ° C.
  • the embossing structure is formed on the precursor composition layer 320 ′ by embossing.
  • the pressure at the time of embossing is 5 MPa.
  • the precursor composition layer 320 ′ is etched on the entire surface under weak conditions to completely remove the precursor composition layer from regions other than the region corresponding to the gate electrode layer 320 (entire etching step).
  • the entire surface etching step is performed using a wet etching technique (HF: HCl solution) without using a vacuum process.
  • the precursor composition layer 320 ′ is heat-treated at a high temperature (650 ° C., 10 minutes) using an RTA apparatus, so that the precursor composition layer 320 ′ is oxidized from the precursor composition layer 320 ′ as shown in FIG.
  • a gate electrode layer 320 made of nickel lanthanum is formed. Also by such a method, the gate electrode layer 120 can be formed as in the case of another method for manufacturing the field effect transistor according to the fifth embodiment.
  • the memory device 400 according to the fifth embodiment can be manufactured by forming the gate insulating layer 330 and the conductor layer 340 in the same manner as in another method for manufacturing the memory device 400 according to the first embodiment.
  • FIG. 32 is a diagram illustrating a cross-sectional structure of a field effect transistor 300a according to Modification 18.
  • the field effect transistor 300a according to the modification 18 basically has the same configuration as the field effect transistor 300 according to the fifth embodiment, but as illustrated in FIG. 32, the first transistor portion TR1 and the second transistor portion. This is different from the field effect transistor 300 according to the fifth embodiment in that TR2s are separated from each other in the channel width direction (for comparison, see FIG. 24A).
  • the field effect transistor 300a according to the modification 18 is the case of the field effect transistor 300 according to the fifth embodiment in that the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction. Is different from the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the relationship between the on-voltage Von and the off-voltage Voff is “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1” Since the second transistor portion TR2 for reading / writing information set to a value satisfying the above condition is connected in parallel, the NAND-type memory device has the same structure as that of the field-effect transistor 300 according to the fifth embodiment. "Read disturb problem" and “Write” when used for memory cells A field effect transistor which does not generate only disturb problem ".
  • the field effect transistor 300a since the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction, a more reliable field effect transistor can be configured. become.
  • the field effect transistor 300a according to the modification 18 is different from the field effect transistor 300 according to the first embodiment in that the first transistor portion TR1 and the second transistor portion TR2 are separated from each other in the channel width direction.
  • the field effect transistor 300 according to the fifth embodiment has a corresponding effect.
  • FIG. 33 is a diagram showing a cross-sectional structure of a field effect transistor 300b according to Modification 19.
  • the field effect transistor 300b according to the modification 19 basically has the same configuration as the field effect transistor 300 according to the fifth embodiment.
  • the first transistor portion TR1 is arranged in the channel width direction. This is different from the case of the field effect transistor 300 according to Embodiment 5 in that it has two separated channel layers (for comparison, see FIG. 24A).
  • the field effect transistor 300b according to the modification 19 is different from the field effect transistor 300 according to the fifth embodiment in that the first transistor portion TR1 has two channel layers separated in the channel width direction.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the ON voltage Von and the OFF voltage Voff satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”. Since the second transistor portion TR2 for reading / writing information set to the value is connected in parallel, the memory cell of the NAND memory device is the same as in the case of the field effect transistor 300 according to the fifth embodiment. "Read disturb problem” and “Write disturb problem” "Serve as an electric field effect transistor which does not generate a.
  • the field effect transistor 300b since the first transistor portion TR1 includes two channel layers separated in the channel width direction, a more reliable field effect transistor can be configured. .
  • the field effect transistor 300b according to the modification 19 is different from the field effect transistor 300 according to the fifth embodiment in that the first transistor portion TR1 has two or more channel layers separated in the channel width direction. Since it has the same configuration as the case, it has a corresponding effect among the effects of the field effect transistor 300 according to the fifth embodiment.
  • FIG. 34 is a diagram for explaining the memory device 402 according to the sixth embodiment.
  • 34A is a plan view of the memory device 402
  • FIG. 34B is a cross-sectional view along A1-A1 in FIG. 34A
  • FIG. 34C is A2-A2 in FIG. 34A.
  • 34 (d) is a cross-sectional view taken along line A3-A3 of FIG. 34 (a)
  • FIG. 34 (e) is a cross-sectional view taken along line A4-A4 of FIG. 34 (a).
  • FIG. 35 is a diagram for explaining the memory device 402 according to the sixth embodiment.
  • FIG. 35 is a diagram for explaining the memory device 402 according to the sixth embodiment.
  • FIG. 35A is an enlarged cross-sectional view of a portion (the field effect transistor 302 according to the sixth embodiment) surrounded by reference numeral B1 in FIG. 34D
  • FIG. 35B is a cross-sectional view of FIG. 35 is an enlarged cross-sectional view of a portion (block selection transistor SW) surrounded by reference numeral B2
  • FIG. 35 (c) shows the coercive voltage Vc1 of the first transistor portion TR1 and the second transistor portion TR2 and the block selection transistor SW. It is a figure which shows the relationship between ON voltage Von and OFF voltage Voff.
  • the memory device 402 according to the sixth embodiment basically has the same configuration as the memory device 400 according to the fifth embodiment, but the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are top gates. This is different from the memory device 400 according to the fifth embodiment in that it has a structure.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are arranged on the surface of the solid substrate 310.
  • the gate electrode layer 320 constituting the first gate electrode layer 322, the second gate electrode layer 324, and the third gate electrode layer 326 has a top gate structure formed in this order.
  • the memory device 402 according to the sixth embodiment is different from the memory device 400 according to the fifth embodiment in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW have a top gate structure.
  • the first transistor portion TR1 having the first gate insulating layer having the first coercive voltage Vc1, and the ON voltage Von and the OFF voltage Voff are set to values satisfying the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”. Since the second transistor portion TR2 is connected in parallel, the “read disturb problem” and the “write disturb problem” do not occur as in the case of the memory device 400 according to the fifth embodiment. It becomes a memory device.
  • the memory device 402 according to the sixth embodiment is different from the memory device 400 according to the fifth embodiment in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW have a top gate structure. Since it has the same configuration as the case, it has a corresponding effect among the effects of the memory device 400 according to the fifth embodiment.
  • FIG. 36 is a view for explaining the method for manufacturing the memory device 402 according to the sixth embodiment.
  • FIG. 36A to FIG. 36G are process diagrams.
  • the first step is a conductor layer 340 including a first channel layer 342, a second channel layer 344, a third channel layer 346, and a connection layer continuous to these channel layers on the surface of the solid substrate 310. (See FIGS. 36A and 36B).
  • the first channel layer 342, the second channel layer 344, the third channel layer 346, and the surface of the solid substrate 310 are formed on the surface of the solid substrate 310 by using a sputtering method and photolithography.
  • a conductor layer 340 including a connection layer continuous with these channel layers is formed.
  • an oxide conductor material made of indium tin oxide (ITO) having a carrier concentration in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is used. .
  • the second step is a step of forming the gate insulating layer 330 on the surface of the solid substrate 310 (see FIGS. 36C to 36F).
  • a Zr-rich rhombohedral PZT layer 331 is formed on the surface of the solid substrate 310 so as to cover the conductor layer 340 by sputtering.
  • the layer 331 made of Zr-rich rhombohedral PZT in the region where the first gate insulating layer 332 is formed is removed by photolithography.
  • a Ti-rich tetragonal crystal system is formed by using a sputtering method so as to cover a Zr-rich rhombohedral PZT layer 331 on the surface of the solid substrate 310.
  • a layer 333 made of PZT is formed.
  • the CMP method is used to polish the Ti-rich tetragonal PZT layer 333 until the Zr-rich rhombohedral PZT layer 331 is exposed. Then, the gate insulating layer 330 including the first gate insulating layer 332, the second gate insulating layer 334, and the third gate insulating layer 336 is formed.
  • the third step is a step of forming the gate electrode layer 320 on the surface of the gate insulating layer 330 (see FIG. 36G).
  • a gate electrode layer 320 made of platinum (Pt) is formed on the surface of the gate insulating layer 330 by using a sputtering method and photolithography.
  • the memory device 402 according to the sixth embodiment can be manufactured.
  • the field effect transistor 302 according to the sixth embodiment and the memory device 402 according to the sixth embodiment can be manufactured without using a vacuum process using a liquid material.
  • FIG. 37 is a diagram for explaining the memory device 404 according to the seventh embodiment.
  • FIG. 37A is a circuit diagram of the memory device 404
  • FIG. 37B is a diagram showing the configuration of the field effect transistor 304
  • FIG. 37C is an equivalent circuit diagram of the field effect transistor 304.
  • FIG. 38 is a diagram for explaining the memory device 404 according to the seventh embodiment.
  • 38A is a cross-sectional view of the field effect transistor 304
  • FIG. 38B is a cross-sectional view of the block selection transistor SW
  • FIG. 38C shows the hysteresis characteristics of the first transistor portion TR1 and It is a figure which shows the relationship with the ON voltage Von and OFF voltage Voff of 2 transistor part TR2 and block selection transistor SW.
  • FIG. 39 is a diagram for explaining a drive waveform at the time of reading information in the memory device 404 according to the seventh embodiment.
  • FIG. 39A shows the drive waveform
  • FIG. 39B shows the drain current.
  • FIG. 40 is a diagram illustrating drive waveforms at the time of writing information in the memory device 404 according to the seventh embodiment.
  • the memory device 404 according to the seventh embodiment has basically the same configuration as the memory device 400 according to the fifth embodiment, but the configuration of the second transistor portion TR2 is implemented as shown in FIGS. This is different from the memory device 400 according to the fifth embodiment. That is, in the memory device 404 according to Embodiment 7, second transistor portion TR2, a second gate insulating made of paraelectric material (e.g. BZN (Bi 1.5 Zn 1.0 Nb 1.5 O 7)) Layer 335 is provided.
  • the second transistor portion TR2 is a depletion type transistor.
  • the memory device 404 according to the seventh embodiment is different from the memory device 400 according to the fifth embodiment in the configuration of the second transistor portion TR2, but includes the first gate insulating layer having the first coercive voltage Vc1.
  • the “read disturb problem” and the “write disturb problem” occur when used for the memory cell of the NAND memory device. It becomes a memory device that does not let you.
  • the second transistor portion TR2 is a depletion type transistor, as shown in FIG. 39, information can be read from the selected cell only by applying an off voltage Voff to the word line connected to the selected cell. it can. As shown in FIG. 40, information can be written to the selected cell only by applying the first write voltage (+ Vw) or the second write voltage ( ⁇ Vw) to the word line connected to the selected cell. For this reason, according to the memory device 404 according to the seventh embodiment, the drive waveform can be simplified and the power consumption can be reduced.
  • FIG. 41 is a diagram for explaining a memory device 406 (not shown) according to the eighth embodiment.
  • 41A is a cross-sectional view of the field effect transistor 406
  • FIG. 41B is a cross-sectional view of the block selection transistor SW
  • FIG. 41C shows the hysteresis characteristics of the first transistor portion TR1 and It is a figure which shows the relationship with ON voltage Von and OFF voltage Voff of 2 transistor part TR2 and a 3rd transistor.
  • FIG. 42 is a diagram for explaining a drive waveform at the time of reading information in the memory device 406 according to the eighth embodiment.
  • FIG. 42A shows the drive waveform
  • FIG. 42B shows the drain current.
  • FIG. 43 is a diagram illustrating drive waveforms at the time of writing information in the memory device 406 according to the eighth embodiment.
  • the memory device 406 according to the eighth embodiment basically has the same configuration as that of the memory device 404 according to the seventh embodiment.
  • the second transistor portion TR2 is an enhancement type. It is different from the memory device 404 according to the seventh embodiment in that it is a transistor.
  • the memory device 406 according to the eighth embodiment is different from the memory device 404 according to the seventh embodiment in that the second transistor portion TR2 is an enhancement type transistor, but has the first coercive voltage Vc1.
  • the second transistor portion TR2 is an enhancement type transistor, as shown in FIGS. 42 and 43, the word line connected to the non-selected cell is always turned on. Since Von needs to be applied, the power consumption is slightly higher than that of the memory device 404 according to the seventh embodiment.
  • FIG. 44 is a diagram for explaining the memory device 407 according to the ninth embodiment.
  • 44 (a) is a plan view of the memory device 408,
  • FIG. 44 (b) is a cross-sectional view along A1-A1 in FIG. 44 (a), and
  • FIG. 44 (c) is A2-A2 in FIG. 44 (a).
  • 44 (d) is a cross-sectional view taken along line A3-A3 of FIG. 44 (a)
  • FIG. 44 (e) is a cross-sectional view taken along line A4-A4 of FIG. 44 (a).
  • the memory device 408 according to the ninth embodiment basically has the same configuration as that of the memory device 400 according to the fifth embodiment. However, as illustrated in FIG. 44, the memory device 408 has a region corresponding to the connection layer in the conductor layer 340. This is different from the memory device 400 according to the fifth embodiment in that the low resistance layer 350 made of aluminum is formed.
  • the memory device 407 according to the ninth embodiment is different from the memory device 400 according to the fifth embodiment in that the low resistance layer 350 is formed in a region corresponding to the connection layer in the conductor layer 340.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the ON voltage Von and the OFF voltage Voff satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1”. Since the second transistor portion TR2 for reading / writing information set to the value is connected in parallel, the memory cell of the NAND type memory device has the same structure as that of the memory device 400 according to the fifth embodiment. Memory device that does not cause "read disturb problem” and "write disturb problem" when used It made.
  • the memory device 407 since the low resistance layer 350 is formed in a region corresponding to the connection layer in the conductor layer 340, the resistance of the connection layer can be reduced.
  • the memory device can be faster than the memory device 400 according to the fifth embodiment.
  • the memory device 407 according to the ninth embodiment is the same as the memory device 400 according to the fifth embodiment except that the low resistance layer 350 is formed in a region corresponding to the connection layer in the conductor layer 340. Therefore, the memory device 400 according to the fifth embodiment has a corresponding effect.
  • FIG. 45 is a diagram for explaining the memory device 408 according to the tenth embodiment.
  • 45 (a) is a plan view of the memory device 409
  • FIG. 45 (b) is a cross-sectional view along A1-A1 in FIG. 45 (a)
  • FIG. 45 (c) is A2-A2 in FIG. 45 (a).
  • 45 (d) is an A3-A3 sectional view of FIG. 45 (a)
  • FIG. 45 (e) is an A4-A4 sectional view of FIG. 45 (a)
  • FIG. 45 (f) is a sectional view.
  • FIG. 46 is a cross-sectional view taken along the line A6-A6 of FIG.
  • the memory device 409 according to the tenth embodiment basically has the same configuration as the memory device 407 according to the ninth embodiment, but in a region corresponding to the connection layer in the conductor layer 340 as shown in FIG.
  • the memory device 407 according to the ninth embodiment is different from the memory device 407 according to the ninth embodiment in that the conductor layer is formed thick instead of forming the low resistance layer 350 made of aluminum.
  • the conductor layer is formed thick.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1 the on-voltage Von and the off-voltage Voff are “ ⁇
  • the second transistor portion TR2 for information reading / writing set to a value satisfying the relationship of Vc1 ⁇ Voff ⁇ Von ⁇ Vc1 ” is connected in parallel.
  • the connection is performed in the same manner as in the memory device 407 according to the ninth embodiment. It becomes possible to reduce the resistance of the layer.
  • the memory device 408 according to the tenth embodiment can form a thick conductor layer in a region corresponding to the connection layer in the conductor layer 340 simply by embossing when forming the conductor layer, The memory device can be manufactured more easily than the memory device 407 according to the ninth embodiment.
  • the memory device 408 according to the tenth embodiment is the same as the memory device 407 according to the ninth embodiment except that the conductor layer is formed thick in a region corresponding to the connection layer in the conductor layer 340. Therefore, the memory device 407 according to the ninth embodiment has a corresponding effect.
  • FIG. 46 is a diagram for explaining the memory device 409 according to the eleventh embodiment.
  • 46A is a plan view of the memory device 409
  • FIG. 46B is a cross-sectional view along A1-A1 in FIG. 46A
  • FIG. 46C is A2-A2 in FIG. 46A
  • 46D is a cross-sectional view along A3-A3 in FIG. 46A
  • FIG. 46E is a cross-sectional view along A4-A4 in FIG. 46A.
  • 47 and 48 are views for explaining a method of manufacturing the memory device 409 according to the eleventh embodiment.
  • 47 (a) to 47 (e) and FIGS. 48 (a) to 48 (e) are process diagrams.
  • the memory device 409 according to the eleventh embodiment basically has the same configuration as the memory device 400 according to the fifth embodiment, but the composition of the first gate insulating layer 332 and the composition of the second gate insulating layer 334 are different.
  • the different means is different from that of the memory device 400 according to the fifth embodiment.
  • the first gate insulating layer 332 and the second gate insulating layer 334 have different compositions as means for making the first gate as shown in FIGS. A layer thickness difference between the insulating layer 332 and the second gate insulating layer 334 is used.
  • the memory device 409 according to the eleventh embodiment is different from the memory device 400 according to the fifth embodiment in the means for making the composition of the first gate insulating layer 332 and the composition of the second gate insulating layer 334 different.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, and the on-voltage Von and the off-voltage Voff satisfy the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1” Since the second transistor portion TR2 for reading / writing information set to is connected in parallel, the “read disturb problem” and the “write disturb” are the same as in the case of the memory device 202 according to the first embodiment. It becomes a memory device that does not cause "problems”.
  • the memory device 409 according to the eleventh embodiment is the same as the memory device 400 according to the fifth embodiment except for the means for making the composition of the first gate insulating layer 332 and the composition of the second gate insulating layer 334 different. Therefore, the memory device 400 according to the fifth embodiment has a corresponding effect.
  • the memory device 409 according to the eleventh embodiment can be manufactured by performing the first to third steps in this order. Hereinafter, it demonstrates in order of a process.
  • the first step is a step of forming the gate electrode layer 320 on the surface of the solid substrate 310.
  • First step is performed by the same method as in the case of another manufacturing method of the field effect transistor 300 according to the fifth embodiment, and the gate electrode layer 320 is formed on the surface of the solid substrate 310 (see FIG. 28).
  • a seed layer 360 made of Zr is formed on the surface of the solid substrate 310 so as to cover the gate electrode layer 320.
  • the second step is a step of forming the gate insulating layer 330 on the surface of the solid substrate 310 (see FIG. 47).
  • a solution containing a ferroelectric material material (for example, a Ti-rich PZT sol-gel solution) is applied to the surface of the solid substrate 310 to contain the ferroelectric material material.
  • a film 331 is formed.
  • the concavo-convex mold M5 in which the region where the second gate insulating layer 334 is formed is convex is pressed against the film 331 containing the raw material of the ferroelectric material, so that the ferroelectric A predetermined recess is formed in the film 331 containing the body material.
  • plasma treatment is performed on the film 331 containing the ferroelectric material raw material to diffuse the seed layer component Zr into the film 331 containing the ferroelectric material raw material. .
  • the film 331 containing the material of the ferroelectric material is subjected to heat treatment to form the gate insulating layer 330 including the first gate insulating film 332 and the second gate insulating layer 334 as shown in FIG. To do.
  • a first channel layer 342, a second channel layer 344, a third channel layer 346, and a connection layer continuous to these channel layers 342, 344, 346 are formed on the surface of the gate insulating layer 330.
  • a solution containing a raw material of an oxide conductive material (for example, an ITO sol-gel solution) is applied to the surface of the gate insulating layer 330 to thereby provide oxide conductivity.
  • a film 341 containing a raw material of the conductive material is formed. Note that an impurity having a concentration such that the carrier concentration of the conductor layer 340 is within the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed is contained in the solution containing the raw material of the oxide conductive material. Is added.
  • regions corresponding to the first channel layer 342, the second channel layer 344, the third channel layer 346, and the connection layer continuous to these channel layers are formed.
  • An embossing process is performed on the film 341 containing the raw material of the oxide conductive material, using the concave and convex mold M9 formed to be concave.
  • the raw material of the oxide conductor material is used so that the first channel layer 342, the second channel layer 344, and the third channel layer 346 have a predetermined layer thickness within the range of 5 nm to 100 nm when completed.
  • An embossing process is performed on the film 341 to be included.
  • the memory device 409 according to the eleventh embodiment can be manufactured.
  • the memory device 409 according to the eleventh embodiment can be manufactured using a liquid material without using a vacuum process.
  • FIG. 49 is a diagram for explaining the memory device 600 according to the twelfth embodiment.
  • 49A is a plan view of the memory device 600
  • FIG. 49B is a cross-sectional view along A1-A1 in FIG. 49A
  • FIG. 49C is A2-A2 in FIG. 49A
  • 49D is a cross-sectional view along A3-A3 in FIG. 49A
  • FIG. 49E is a cross-sectional view along A4-A4 in FIG. 49A.
  • Reference numeral 552 indicates a drain region
  • reference numeral 554 indicates a source region / drain region
  • reference numeral 556 indicates a source region.
  • FIG. 50 is a diagram for explaining the memory device 600 according to the twelfth embodiment.
  • FIG. 50A is an enlarged cross-sectional view of a portion (solid-state electronic device 500 according to Embodiment 12) surrounded by B1 in FIG. 49D
  • FIG. 50B is FIG. 49E.
  • FIG. 50C is a cross-sectional view of the portion (block selection transistor SW) surrounded by reference numeral B2, and
  • FIG. 50C shows the coercive voltage Vc1 of the first transistor portion TR1 and the second transistor portion TR2 and the third transistor TR3. It is a figure which shows the relationship between ON voltage Von and OFF voltage Voff.
  • the memory device 600 according to the twelfth embodiment basically has a top gate configuration similar to the memory device 202 according to the second embodiment.
  • the first transistor portion TR1 The two-transistor portion TR2 and the block selection transistor SW are different from the case of the memory device 202 according to the second embodiment in that the two-transistor portion TR2 and the block selection transistor SW are composed of MFS (Metal-Ferroelectric-Semiconductor) type transistors formed on the surface of the semiconductor substrate 550.
  • MFS Metal-Ferroelectric-Semiconductor
  • a channel layer (also referred to as a channel region; the first channel layer 542 and the second channel layer 544) is a predetermined source region 556 formed on the surface of the semiconductor substrate 550,
  • the gate insulating layer (the first gate insulating layer 532 and the second gate insulating layer 534) is located between any two of the predetermined source / drain region 554 and the predetermined drain region 552, and covers the channel layer.
  • the gate electrode layers (the first gate electrode 522 and the second gate electrode 524) are formed to face the channel layer with the gate insulating layer interposed therebetween.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are composed of MFS type transistors formed on the surface of the semiconductor substrate 550.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, the on-voltage Von and the off-voltage Voff are “ ⁇ ”
  • the second transistor portion TR2 for reading / writing information set to a value satisfying the relationship of Vc1 ⁇ Voff ⁇ Von ⁇ Vc1 is connected in parallel.
  • ⁇ Read '' when used for a memory cell of a NAND memory device. Out the disturbance problems "and" write disturb problems "memory device which does not generate a.
  • the memory device 202 according to the twelfth embodiment has an effect that the memory device can be manufactured at a low manufacturing cost by using a general semiconductor process.
  • the field effect transistor 500 since the field effect transistor 500 according to the twelfth embodiment has an information storage function and an information read / write function in one field effect transistor, when the field effect transistor 500 is used for a memory cell of a NAND memory device, the information storage Therefore, it is not necessary to separately provide a control element for reading / writing information separately from the element for providing a field effect transistor, which is advantageous in achieving high integration.
  • the memory device 600 according to the twelfth embodiment is different from the memory device 600 in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are composed of MFS type transistors formed on the surface of the semiconductor substrate 550.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are composed of MFS type transistors formed on the surface of the semiconductor substrate 550.
  • FIG. 51 is a diagram for explaining a memory device 602 (not shown) according to the thirteenth embodiment.
  • 51A is an enlarged cross-sectional view of a portion of the solid-state electronic element 502
  • FIG. 51B is an enlarged cross-sectional view of a portion of the block selection transistor SW
  • FIG. 51C is a first transistor portion TR1.
  • FIG. 6 is a diagram illustrating a relationship between the coercive voltage Vc1 of the second transistor portion TR2 and the on-voltage Von and off-voltage Voff of the second transistor portion TR2 and the block selection transistor SW.
  • the memory device 602 according to the thirteenth embodiment has basically the same configuration as that of the memory device 600 according to the twelfth embodiment. However, as illustrated in FIG. 51, the first transistor portion TR1, the second transistor portion TR2, The block selection transistor SW is different from the memory device 600 according to the twelfth embodiment in that the block selection transistor SW is composed of an MFIS (Metal-Ferroelectric-Insulator-Semiconductor) type transistor formed on the surface of the semiconductor substrate 550.
  • MFIS Metal-Ferroelectric-Insulator-Semiconductor
  • the paraelectric buffer layer 560 is formed between the channel layer (the first channel layer 542 and the second channel layer 544) and the gate insulating layer 530. Yes.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are formed of MFIS type transistors formed on the surface of the semiconductor substrate 550.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, the on-voltage Von and the off-voltage Voff are “ ⁇
  • the gap between the semiconductor substrate 550 (for example, Si) and the ferroelectric layer (for example, PZT) that constitutes the first gate insulating layer 532 and the second gate insulating layer 534 is formed between the semiconductor substrate 550 (for example, Si) and the ferroelectric layer (for example, PZT) that constitutes the first gate insulating layer 532 and the second gate insulating layer 534.
  • the ferroelectric layer for example, PZT
  • the field effect transistor 502 since the field effect transistor 502 according to the thirteenth embodiment has an information storage function and an information read / write function in one field effect transistor, when the field effect transistor 502 is used for a memory cell of a NAND type memory device, the information storage Therefore, it is not necessary to separately provide a control element for reading / writing information separately from the element for providing a field effect transistor, which is advantageous in achieving high integration.
  • the memory device 602 according to the thirteenth embodiment is different from the memory device 602 except that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are made of MFIS type solid-state electronic elements formed on the surface of the semiconductor substrate 550.
  • the memory device 600 has the same configuration as that of the memory device 600 according to the thirteenth embodiment, and thus has a corresponding effect among the effects of the memory device 600 according to the thirteenth embodiment.
  • FIG. 52 is a diagram for explaining a memory device 604 (not shown) according to the fourteenth embodiment.
  • 52A is an enlarged cross-sectional view of a portion of the solid-state electronic element 504
  • FIG. 52B is an enlarged cross-sectional view of a portion of the block selection transistor SW
  • FIG. 52C is a first transistor portion TR1.
  • FIG. 6 is a diagram illustrating a relationship between the coercive voltage Vc1 of the second transistor portion TR2 and the on-voltage Von and off-voltage Voff of the second transistor portion TR2 and the block selection transistor SW.
  • the memory device 604 according to the fourteenth embodiment has basically the same configuration as that of the memory device 602 according to the thirteenth embodiment. However, as illustrated in FIG. 52, the first transistor portion TR1, the second transistor portion TR2, and The block selection transistor SW is different from the memory device 602 according to the thirteenth embodiment in that the block selection transistor SW is made of a metal-ferroelectric-metal-insulator-semiconductor (MFMIS) type solid-state electronic element formed on the surface of the semiconductor substrate 550.
  • MFMIS metal-ferroelectric-metal-insulator-semiconductor
  • the floating electrode 570 is formed between the paraelectric buffer layer 560 and the first gate insulating layer 532 and the second gate insulating layer 534.
  • the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are formed of MFMIS type solid-state electronic elements formed on the surface of the semiconductor substrate 550.
  • the first transistor portion TR1 for information storage having the first gate insulating layer having the first coercive voltage Vc1, the on voltage Von, and the off voltage Voff are The memory device 602 according to the thirteenth embodiment has a structure in which the second transistor portion TR2 for reading / writing information set to a value satisfying the relationship of “ ⁇ Vc1 ⁇ Voff ⁇ Von ⁇ Vc1” is connected in parallel.
  • the gate insulating layer 530 having a large polarization amount can be obtained by arbitrarily adjusting the area of the capacitor by the gate insulating layer 530 and the capacitor by the paraelectric buffer layer 560.
  • the charge mismatch with the paraelectric buffer layer 560 having a small polarization amount can be relaxed.
  • the field effect transistor 504 according to the fourteenth embodiment has an information storage function and an information read / write function in one field effect transistor, when the field effect transistor 504 is used for a memory cell of a NAND memory device, the information storage function is provided. Therefore, it is not necessary to separately provide a control element for reading / writing information separately from the element for providing a field effect transistor, which is advantageous in achieving high integration.
  • the memory device 604 according to the fourteenth embodiment is different from the memory device 604 in that the first transistor portion TR1, the second transistor portion TR2, and the block selection transistor SW are made of MFMIS type solid-state electronic elements formed on the surface of the semiconductor substrate 550.
  • the memory device 602 according to the thirteenth embodiment has a corresponding effect.
  • This example is an example showing that the field-effect transistor of the present invention can be manufactured using an embossing technique.
  • FIG. 53 is a view for explaining the method for producing the field effect transistor according to the example.
  • 53A to 53E are process diagrams.
  • FIG. 54 is a view for explaining the concavo-convex mold M11 used in the example.
  • FIG. 55 is a view for explaining an embossing processing apparatus 800 used in the embodiment.
  • reference numeral 810 is a lower mold
  • reference numeral 812 is a heat insulating plate
  • reference numeral 814 is a heater
  • reference numeral 816 is a placement section
  • reference numeral 818 is a suction section
  • reference numeral 820 is an upper mold
  • reference numeral 822 is a heater
  • reference numeral 824 is Reference numeral 826 denotes a fixed part, which indicates a quartz glass substrate.
  • a field effect transistor 700 was manufactured. Hereinafter, it demonstrates in order of a process.
  • a Pt layer as a gate electrode layer is formed on the entire surface of the base Pt substrate (the insulating substrate 710 in which the SiO 2 layer 714 is formed on the Si substrate 512). 720 / made by Tanaka Kikinzoku).
  • a PZT layer 730 as a gate insulating layer was formed on the base Pt substrate.
  • the PZT layer 730 is formed by applying “PZT sol-gel solution (manufactured by Mitsubishi Materials) as a solution containing a raw material of a ferroelectric material on a base Pt substrate under spin coating conditions of 2500 rpm for 25 seconds, After repeating the operation “drying at 5 ° C. for 5 minutes” 4 times, pre-baking on a hot plate at 350 ° C. for 10 minutes and further crystallizing the PZT layer using an RTA apparatus at 650 ° C. for 20 minutes. It was done by making it.
  • PZT sol-gel solution manufactured by Mitsubishi Materials
  • the ITO sol-gel solution is doped with an impurity having a concentration such that the carrier concentration of the channel layer is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 when completed.
  • a release agent HD-1101 (manufactured by Daikin Kasei) is applied onto the ITO layer 740 ′ by spin coating, followed by hot It was dried on the plate at 60 ° C. for 5 minutes.
  • the mold-side mold release treatment was performed with a dip coat type mold release agent ZH-1101 (manufactured by Daikin Kasei).
  • the region corresponding to the channel layer 742 (see FIG. 53E) is more than the region corresponding to the source / drain region 744 (see FIG. 53E).
  • the ITO precursor composition layer 740 ′ was embossed.
  • the stamping process was performed using a stamping apparatus 800 (Toshiba Machine's stamping apparatus ST50 / see FIG. 55).
  • the concavo-convex mold M11 has a 2 mm ⁇ 2 mm pattern area in the center of a 10 mm ⁇ 10 mm square, and the pattern area has a grid shape with a width of 1 ⁇ m and a height of 150 nm. A pattern is formed.
  • the concavo-convex mold M11 is fixed to the quartz glass substrate 826 using a double-sided tape.
  • the pressing force in the embossing process was set to 0.3 kN (3 MPa, 1 cm ⁇ ), the temperature was increased from 70 ° C. when the pressing force was applied, and heated to 180 ° C. while maintaining the pressing force. The holding time was 15 minutes. Thereafter, it was cooled with water, and release was performed when the temperature reached 70 ° C.
  • ITO precursor composition layer firing step Next, the ITO precursor composition layer 740 ′ is fired on a hot plate under conditions of 400 ° C. for 10 minutes, and then 650 ° C. ⁇ 30 using an RTA apparatus.
  • the ITO precursor composition layer 740 ' is heated under the conditions of the minute (first 15 minutes oxygen atmosphere, second half 15 minutes nitrogen atmosphere) to crystallize the ITO precursor composition layer, and the crystallized ITO layer 740 is formed. did.
  • the field effect transistor 700 according to the example was obtained.
  • FIG. 56 is a diagram for explaining the field effect transistor 700 according to the example.
  • 56A is a cross-sectional view of the field effect transistor 700
  • FIG. 56B is a plan view of the field effect transistor 700 when electrical measurement is performed
  • FIG. 56C is an electrical measurement. It is sectional drawing of the field effect transistor 700 when performing.
  • the portion embossed by the convex portion of the concavo-convex mold M11 becomes the channel layer 742, and the portion embossed by the concave portion of the concavo-convex mold M11 is the source / A drain region 744 is formed.
  • FIG. 57 is a view for explaining the surface state of the ITO layer.
  • the left photograph in FIG. 57 (a) is a laser microscope photograph of the ITO precursor composition layer 740 ′ before the ITO layer firing step, and the right photograph in FIG. Is an enlarged version.
  • FIG. 57B is an SPM photograph of the ITO layer 740 after the ITO precursor composition layer baking step. In FIG. 57B, a portion that is recessed at the center is a region corresponding to the channel layer 742.
  • a uniform structure with a small density difference (that is, a small height difference) of the laser microscope is obtained over the entire pattern region.
  • a height difference of 50 nm to 60 nm is formed between the channel layer 742 having a length of about 1 ⁇ m and the source / drain region 744.
  • FIG. 58 is a diagram for explaining the electrical characteristics of the field-effect transistor 700 according to the example.
  • 58A is a diagram showing the I D -V G characteristics
  • FIG. 58B is a diagram showing the I D -V D characteristics.
  • the gate voltage V G was scanned in the range of ⁇ 3 V to +3 V with the drain voltage V D fixed at 2.5 V.
  • the field effect transistor 700 has a hysteresis characteristic (memory window 0.5V) and can be confirmed to be usable as the first transistor portion TR1. (Refer to the characteristic curve indicated by symbol IV1 in the figure.) Further, as can be seen from FIGS. 58A and 58B, an ON / OFF ratio of about 4 digits was obtained, and it was confirmed that the transistor could be used as the second transistor portion TR2.
  • the embossing technique can be performed.
  • the field effect transistor is applied to the NAND memory, but the present invention is not limited to this.
  • the field effect transistor can be applied to a switch circuit and other electronic circuits.
  • indium tin oxide is used as the oxide conductor material, but the present invention is not limited to this.
  • indium oxide In 2 O 3
  • antimony-doped tin oxide Sb—SnO 2
  • zinc oxide ZnO
  • aluminum-doped zinc oxide Al—ZnO
  • gallium-doped zinc oxide Ga—ZnO
  • ruthenium oxide An oxide conductor material such as (RuO 2 ), iridium oxide (IrO 2 ), tin oxide (SnO 2 ), tin monoxide SnO, or niobium-doped titanium dioxide (Nb—TiO 2 ) can be used.
  • an amorphous conductive oxide such as indium gallium zinc composite oxide (IGZO), gallium-doped indium oxide (In—Ga—O (IGO)), or indium-doped zinc oxide (In—Zn—O (IZO)) is used. be able to.
  • IGZO indium gallium zinc composite oxide
  • IGO gallium-doped indium oxide
  • IZO indium-doped zinc oxide
  • strontium titanate (SrTiO 3 ), niobium-doped strontium titanate (Nb—SrTiO 3 ), strontium barium composite oxide (SrBaO 3 ), strontium calcium composite oxide (SrCaO 3 ), strontium ruthenate (SrRuO 2 ), Nickel lanthanum oxide (LaNiO 3 ), titanium lanthanum oxide (LaTiO 3 ), copper lanthanum oxide (LaCuO 3 ), nickel neodymium oxide (NdNiO 3 ), nickel yttrium oxide (YNiO 3 ), lanthanum calcium manganese composite oxide (LCMO) , Barium leadate (BaPbO 3 ), LSCO (La x Sr 1-x CuO 3 ), LSMO (La 1-x Sr x MnO 3 ), YBCO (YBa 2 Cu 3 O 7-x ), LNTO ( La (NI 1-x Ti x ) O 3
  • a conductor layer made of an oxide conductor is used as the channel layer, but the present invention is not limited to this.
  • a semiconductor layer made of Si, Ge, SiC, SiGe, GaAs, GaP, GaN, ZnS, ZeSe, ZnO, CdS, CuInSe 2 or the like can be used.
  • PZT Pb (Zr x , Ti 1-x ) O 3
  • the present invention is not limited to this.
  • Pt and nickel lanthanum oxide are used as materials for the gate electrode layer, but the present invention is not limited to this.
  • a pyrochlore type conductive oxide and an amorphous conductive oxide can also be used.
  • an insulating substrate in which an STO (SrTiO) layer is formed on the surface of a Si substrate via a SiO 2 layer and a Ti layer is used as the solid substrate.
  • the present invention is not limited to this. Is not to be done.
  • a semiconductor substrate such as a quartz glass substrate, an SiO 2 / Si substrate, an alumina (Al 2 O 3 ) substrate, an SRO (SrRuO 3 ) substrate or an STO (SrTiO) substrate, an Si substrate, an SiC substrate, or the like is used. You can also.
  • memory cell MB1, MB2, MB3 ... memory cell block, P ... plating catalyst fine particle, PL ... plate wire, S1 ... first source end, S2 ... second source end, TR ... field effect transistor, TR1 ... first transistor portion, TR2 ... Second transistor part, SW ... block selection transistor, WL5, WL6, WL7 ... word line

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Abstract

　本発明の電界効果トランジスターは、チャネル層と、ゲート電極層と、ゲート絶縁層とを備え、ゲート絶縁層は、強誘電体層からなり所定の第１抗電圧Ｖｃ１を有する情報記憶用の第１領域と、第１領域とは異なる層厚を有する層からなる情報読み出し／書き込み用の第２領域との２つの領域に分割されてなり、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１が「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する。ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることがなくなる。また、高集積化を図るうえで有利な電界効果トランジスターとなる。

Description

電界効果トランジスター及びメモリー装置
　本発明は、電界効果トランジスター及びメモリー装置に関する。
　従来、ゲート絶縁層に強誘電体材料を用いる電界効果トランジスターが知られている（例えば、特許文献１参照。）。
　図５９は、従来の電界効果トランジスター９００を説明するために示す図である。図６０は、従来の電界効果トランジスター９００におけるスイッチング動作を説明するために示す図である。図６０（ａ）はオン状態を示す図であり、図６０（ｂ）はオフ状態を示す図である。
　従来の電界効果トランジスター９００は、図５９に示すように、ソース電極９５０及びドレイン電極９６０と、ソース電極９５０とドレイン電極９６０との間に位置するチャネル層９４０と、チャネル層９４０の導通状態を制御するゲート電極９２０と、ゲート電極９２０とチャネル層９４０との間に形成され、強誘電体材料からなるゲート絶縁層９３０とを備える。なお、図５９において、符号９１０は絶縁性基板を示す。
　従来の電界効果トランジスター９００において、ゲート電極９２０に正の電位を与えた場合には、図６０（ａ）に示すようにチャネル層９４０にチャネル９４０ａが形成され、ドレイン電極９６０からソース電極９５０に電流が流れる状態となる。その一方で、ゲート電極９２０に零又は負の電位を与えた場合には、図６０（ｂ）に示すように、チャネル層９４０が空乏化して空乏層９４０ｂが形成され、ドレイン電極９６０とソース電極９５０との間に電流が流れない状態となる。
　なお、従来の電界効果トランジスター９００においては、ゲート絶縁層９３０を構成する材料として、強誘電体材料（例えば、ＢＬＴ（（Ｂｉ４－ｘ，Ｌａｘ）Ｔｉ３Ｏ１２）又はＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）。）が使用され、チャネル層９４０を構成する材料として、酸化物導電体材料（例えば、インジウム錫酸化物（ＩＴＯ）。）が使用されている。
　このため、従来の電界効果トランジスター９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。
　また、従来の電界効果トランジスター９００によれば、ゲート絶縁層９３０を構成する材料として強誘電体材料を用いているため、ゲート絶縁層９３０にヒステリシス特性を持たせることができる。このため、ゲート絶縁層９３０のヒステリシス特性を利用して、ゲート絶縁層９３０に情報を書き込んだりゲート絶縁層９３０から情報を読み出したりすることができるようになり、従来の電界効果トランジスター９００をメモリー素子として使用することができる。
　図６１は、ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。図６２は、ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。図６２（ａ）はゲート絶縁層９３０に「１」の情報を書き込んでいる様子を示し、図６２（ｂ）はゲート絶縁層９３０に「０」の情報を書き込んでいる様子を示す。図６３は、ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。図６３（ａ）はゲート絶縁層９３０が「１」の情報を保持している場合を示し、図６３（ｂ）はゲート絶縁層９３０が「０」の情報を保持している場合を示す。なお、図６１において、符号Ｖｃはゲート絶縁層９３０の抗電圧を示す。
　従来の電界効果トランジスター９００においては、ゲート絶縁層９３０が、図６１に示すようなヒステリシス特性を有するため、図６２に示すように、ソース電極９５０及びドレイン電極９６０を接地電位に落とした状態で、ゲート電極９２０に書き込み電圧±Ｖｗを印加することによりゲート絶縁層９３０に「１」又は「０」の情報を書き込むことができる。すなわち、図６２（ａ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における正の抗電圧（＋Ｖｃ）よりも高い書き込み電圧（＋Ｖｗ）を印加することにより、ゲート絶縁層９３０に「１」の情報を書き込むことができる。また。図６２（ｂ）に示すように、ゲート電極９２０に、ゲート絶縁層９３０における負の抗電圧（－Ｖｃ）よりも低い書き込み電圧（－Ｖｗ）を印加することにより、ゲート絶縁層９３０に「０」の情報を書き込むことができる。
　また、従来の電界効果トランジスター９００においては、ゲート絶縁層９３０が、図６１に示すようなヒステリシス特性を有するため、図６３に示すように、ゲート電極９２０に正の抗電圧（＋Ｖｃ）よりも低く負の高電圧（－Ｖｃ）よりも高い電圧しか印加されていない状態のもとで、ソース電極９５０とドレイン電極９６０との間に所定の電圧を印加することにより、ゲート絶縁層９３０から情報を読み出すことができる。すなわち、ゲート絶縁層９３０が「１」の情報を保持しているときには、図６３（ａ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れる状態となり、ゲート絶縁層９３０が「０」の情報を保持しているときには、図６３（ｂ）に示すように、ドレイン電極９６０からソース電極９５０に電流が流れない状態となるため、電流が流れるか否かを目印にしてゲート絶縁層９３０から情報を読み出すことができる。
特開２００６－１２１０２９号公報
　ところで、従来の電界効果トランジスター９００においては、図６１からも分かるように、ゲート電極９２０に、正の抗電圧（＋Ｖｃ）よりも低く負の高電圧（－Ｖｃ）よりも高い電圧を印加してもゲート絶縁層９３０に書き込まれた情報は保持されるため、従来の電界効果トランジスター９００をメモリー素子として使用することができる。従って、従来の電界効果トランジスター９００を、大容量化に向いたＮＡＮＤ型メモリー装置のメモリーセルに使用することが考えられる。
　しかしながら、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には以下のような問題がある。
　図６４及び図６５は、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。このうち、図６４は電界効果トランジスター９００に書き込まれている情報を読み出そうとした場合の問題点を説明するために示す図であり、図６５は電界効果トランジスター９００に新しい情報を書き込もうとした場合の問題点を説明するために示す図である。なお、図６４及び図６５において、符号ＳＷは、ブロック選択トランジスターを示す。
　従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択されたメモリーセル（以下、選択セルという。）Ｍ６に保持されている情報を読み出そうとした場合、図６４に示すように、選択されていないメモリーセル（以下、非選択セルという。）Ｍ０～Ｍ５，Ｍ７をすべてオンにした状態でビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加し、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断する。しかしながら、この場合、非選択セルＭ０～Ｍ５，Ｍ７をすべてオンにすることが必要となるため、その過程で非選択セルＭ０～Ｍ５，Ｍ７のすべてに「１」の情報が書き込まれてしまい、非選択セルＭ０～Ｍ５，Ｍ７が保持する情報を破壊してしまうという問題がある。本明細書においては、このような問題を「読み出しディスターブ問題」ということにする。
　また、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、図６５に示すように、ビット線ＢＬ及びプレート線ＰＬの電位を接地電位に落とすことにより選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とした後、選択セルＭ６のゲート電極に「＋Ｖｗ」又は「－Ｖｗ」の書き込み電位を与えて選択セルＭ６に情報を書き込む。しかしながら、この場合、非選択セルＭ０～Ｍ５，Ｍ７のうち１個でもオフの非選択セルが存在する場合、選択セルＭ６のソース端及びドレイン端の電位を接地電位に落とすことができないことから、非選択セルＭ０～Ｍ５，Ｍ７が保持する情報を破壊することなく選択セルＭ６に新しい情報を書き込むことができないという問題がある。本明細書においては、このような問題を「書き込みディスターブ問題」ということにする。
　このように、従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合には、選択セルに保持されている情報を読み出そうとした場合及び選択セルに新しい情報を書き込もうとした場合のいずれにおいても以上のような重大な問題（「読み出しディスターブ問題」及び「書き込みディスターブ問題」）がある。
　そこで、本発明は、上記した問題を解決するためになされたもので、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターを提供することを目的とする。また、このような電界効果トランジスターを用いるメモリー装置を提供することを目的とする。
［１］本発明の電界効果トランジスターは、ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第１抗電圧Ｖｃ１を有する情報記憶用の第１領域と、前記第１領域とは異なる層厚又は組成を有する層からなる情報読み出し／書き込み用の第２領域との２つの領域とに、これら２つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する。すなわち、本発明の電界効果トランジスターは、後述する図１（ｂ）に示すように、１つの電界効果トランジスターの中に、第１領域Ｒ１に形成される、情報記憶用の第１トランジスター部分ＴＲ１と、第２領域Ｒ２に形成される、情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とを備える電界効果トランジスターである。
　本発明の電界効果トランジスターは、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する。すなわち、上記したように、１つの電界効果トランジスターの中に、情報記憶用の第１トランジスター部分ＴＲ１と情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とを備える電界効果トランジスターであるため、これをＮＡＮＤ型メモリー装置のメモリーセルに用いることにより、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置を構成することが可能となる。
　すなわち、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に保持されている情報を読み出そうとした場合、後述する図４及び図６などに示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。このとき、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されているため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、本発明の電界効果トランジスターは、「読み出しディスターブ問題」を発生させることがない電界効果トランジスターとなる。
　一方、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いる場合において、例えば、選択セルＭ６に新しい情報を書き込もうとした場合、後述する図５及び図７などに示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、本発明の電界効果トランジスターは、「書き込みディスターブ問題」を発生させることがない電界効果トランジスターとなる。
　また、本発明の電界効果トランジスターは、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
　さらにまた、本発明の電界効果トランジスターによれば、ゲート電極層に印加する電圧Ｖが「Ｖｏｎ＜Ｖ＜Ｖｃ１」の範囲内の電圧である場合には、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２のうち第２トランジスター部分ＴＲ２のみをオンさせることが可能となり、上述したＮＡＮＤ型メモリー装置や論理回路をはじめ様々な用途に用いることができる。
　本発明の電界効果トランジスターは、「ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記電界効果トランジスターは、情報記憶用の第１トランジスター部分が形成された第１領域と、情報読み出し／書き込み制御用の第２トランジスター部分が形成された第２領域とを、前記ソース端と前記ドレイン端との間で並列に有し、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層は、所定の第１抗電圧Ｖｃ１を有する強誘電体層からなり、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記第１ゲート絶縁層とは異なる層厚又は組成を有する層からなり、　前記第１トランジスター部分に情報を書き込むための正の書き込み電圧Ｖｗ及び負の書き込み電圧「－Ｖｗ」、前記第２トランジスター部分をオン・オフさせるためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「－Ｖｗ≦－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１≦Ｖｗ」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有する電界効果トランジスター」と言い表すこともできる。
［２］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層よりも薄いことが好ましい。
　このような構成とすることにより、情報読み出し／書き込み用の第２領域における第２抗電圧Ｖｃ２を情報記憶用の第１領域における第１抗電圧Ｖｃ１よりも低い値にすることが可能となるため、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［３］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることが好ましい。
　このような構成とすることにより、型押し成形加工実施後、フォトリソグラフィープロセスを施さないか、または、少ない回数のフォトリソグラフィープロセスを施すだけで電界効果トランジスターを製造することが可能となるため、従来よりも大幅に少ない原材料及び製造エネルギーを用いて本発明の電界効果トランジスターを製造することが可能となる。
　この場合において、第２領域に位置する第２ゲート絶縁層が、第１領域に位置する第１ゲート絶縁層よりも薄い構造は、電界効果トランジスターを形成する固体基板、ゲート電極層、ゲート絶縁層及びチャネル層のうち１又は２以上に型押し成形技術を用いて段差を設けることにより形成することができる。
　なお、「型押し成形技術」は、「ナノインプリント技術」と呼ばれることもある。
［４］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、前記１ゲート絶縁層と同一の組成を有することが好ましい。
　このような構成とすることにより、１種類の強誘電体材料を用いるだけで、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１が「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足するものになる。
［５］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、前記１ゲート絶縁層とは異なる組成を有することが好ましい。
　このような構成とすることによっても、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１を「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［６］本発明の電界効果トランジスターにおいては、前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層とは異なる組成を有することが好ましい。
　このような構成とすることにより、第２領域に位置する第２ゲート絶縁層の層厚と、第１領域に位置する第１ゲート絶縁層の層厚とを異なる層厚にしなくても、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１を「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満足させるものにすることができる。
［７］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、強誘電体層からなり前記第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有することが好ましい。
　このように、第２ゲート絶縁層は、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有するものであれば、強誘電体層からなるものであってもよい。
［８］本発明の電界効果トランジスターにおいては、前記第２ゲート絶縁層は、常誘電体材料からなることが好ましい。
　このように、第２ゲート絶縁層は、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに第１抗電圧Ｖｃ１が「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たすものであれば、常誘電体層からなるものであってもよい。
［９］本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することが好ましい。
　このような構成とすることにより、ボトムゲートタイプの電界効果トランジスターを構成することができる。
［１０］本発明の電界効果トランジスターにおいては、固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することが好ましい。
　このような構成とすることにより、トップゲートタイプの電界効果トランジスターを構成することができる。
　上記した［９］又は［１０］に記載の電界効果トランジスターによれば、チャネル層、ゲート絶縁層及びゲート電極層からなる積層構造又はゲート電極層、ゲート絶縁層及びチャネル層からなる積層構造を２層以上固体基板上に形成することにより、より一層高集積化を図ることも可能となる。
［１１］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることが好ましい。
　このような構成とすることにより、型押し成形加工技術を用いて電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを、従来よりも大幅に少ない原材料及び製造エネルギーを用いて製造することが可能となる。液体材料としては、ゾルゲル溶液、ＭＯＤ（Metal Organic Decomposition）溶液、酸塩化物溶液、ナノ粒子分散液体材料など又はこれらの２以上を含有するハイブリッド溶液を用いることができる。
［１２］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることが好ましい。
　このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層を、すべて液体材料を用いて形成することができるようになる。また、信頼性の高い電界効果トランジスターとすることができる。
［１３］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することが好ましい。
　このような構成とすることにより、ゲート電極層、ゲート絶縁層及びチャネル層がすべて同一の結晶構造となり、格子欠陥の少ない高品質な電界効果トランジスターを製造することが可能となる。
［１４］本発明の電界効果トランジスターにおいては、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることが好ましい。
　このような構成とすることにより、真空プロセスを用いることなしに電界効果トランジスターを製造することが可能となるため、上記のように優れた電界効果トランジスターを従来よりも大幅に少ない製造エネルギーを用いて製造することが可能となる。
［１５］本発明の電界効果トランジスターにおいては、前記第１領域に位置する前記チャネル層及び前記第２領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることが好ましい。
　このような構成とすることにより、本発明の電界効果トランジスターを単純なプロセスで製造することが可能となる。
［１６］本発明の電界効果トランジスターにおいては、前記チャネル層は酸化物導電体層からなり、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。
　このような構成とすることにより、チャネル層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２を確実にオン・オフ制御したりすることが可能となる。
［１７］本発明の電界効果トランジスターにおいては、前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、前記ゲート絶縁層は、前記チャネル層を覆うように形成され、前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面にＭＦＳ（Metal-Ferroelectric-Semiconductor）型の電界効果トランジスターを構成することができる。その結果、一般的な半導体プロセスを用いて安価な製造コストで電界効果トランジスターを製造することができる。
［１８］本発明の電界効果トランジスターにおいては、前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面にＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型の電界効果トランジスターを構成することができる。これにより、半導体基板（例えばＳｉ）と、ゲート絶縁層を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。
［１９］本発明の電界効果トランジスターにおいては、前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることが好ましい。
　このような構成とすることにより、半導体基板の表面にＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の電界効果トランジスターを構成することができる。これにより、ゲート絶縁層によるキャパシタと、常誘電体バッファ層によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層と、分極量が小さい常誘電体バッファ層との間の電荷ミスマッチを緩和することができる。
［２０］本発明の電界効果トランジスターにおいては、前記第１領域及び前記第２領域は、チャネル幅方向に並列して配置されていることが好ましい。
　このような構成とすることにより、第１領域及び第２領域、ひいては、第１トランジスター部分及び第２トランジスター部分をスペース効率よく配置することが可能となる。この場合において、第１領域及び第２領域は互いに接して配置されていてもよいし、互いに離隔して配置されていてもよい。
［２１］本発明のメモリー装置は、ビット線と、プレート線と、ワード線と、メモリーセルと、前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、前記メモリーセルは、本発明の電界効果トランジスターからなることを特徴とする。
　このため、本発明のメモリー装置は、本発明の電界効果トランジスターをＮＡＮＤ型メモリー装置のメモリーセルに用いた、大容量で、かつ、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。また、本発明のメモリー装置は、高集積化を図るうえで有利なメモリー装置となる。
［２２］本発明のメモリー装置においては、前記チャネル層は、酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。
　このような構成とすることにより、各メモリーセルを接続するための特別な配線が必要なくなり、メモリー装置を単純なプロセスで製造することが可能となる。
　また、このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置となる。
［２３］本発明のメモリー装置においては、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることが好ましい。
　このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２を確実にオン・オフ制御したりすることが可能となる。
［２４］本発明のメモリー装置においては、前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることが好ましい。
　このような構成とすることにより、ブロック選択トランジスターに与えるブロック選択信号により所望のメモリーセルブロックを選択可能なメモリー装置とすることができる。
　また、このような構成とすることにより、ブロック選択トランジスターを、メモリセルを構成する電界効果トランジスターと同様の方法で製造することが可能となる。また、メモリーセル同士を接続するための又はメモリーセルとブロック選択トランジスターとを接続するための特別な配線が必要なくなり、メモリー装置の構造を単純なものにするとともに、メモリー装置を単純なプロセスで製造することが可能となる。
　また、このような構成とすることにより、チャネル層及び別のチャネル層並びに接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置とすることが可能となる。
［２５］本発明のメモリー装置においては、前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されており、前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることが好ましい。
　このような構成とすることにより、チャネル層、別のチャネル層及び接続層におけるキャリア濃度を高くしたとしても、第１トランジスタ部分ＴＲ１に対して確実に「０」又は「１」の情報を書き込んだり、第２トランジスター部分ＴＲ２及びブロック選択トランジスター部分を確実にオン・オフ制御したりすることが可能となる。
　本発明のメモリー装置においては、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであってもよいし、エンハンスメントタイプのトランジスターであってもよい。いずれのタイプのトランジスターであっても、後述する図６及び図７、図３９及び図４０並びに図４２及び図４３からも明らかなように、選択セルに対して情報の読み出しや書き込みを正しく行うことができるメモリー装置となる。
　但し、本発明のメモリー装置においては、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであることがより好ましい。このような構成とすることにより、チャネル層ど同一の工程で形成される接続層は常に導通状態となるため、接続層の導通を確保するための裏打ち金属層などを別途形成する必要がなくなる。また、また、図３９及び図４０からも明らかなように、選択セルに対して情報の読み出しや書き込みを行う際に、信号波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。
　なお、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が酸化物導電体層である場合には、チャネル層又は別のチャネル層を構成する酸化物導電体層のキャリア濃度及び層厚は、対応するトランジスターがオフ状態ときに、当該チャネル層全体が空乏化するような値に設定されていることが好ましい。
　一方、本発明のメモリー装置において、チャネル層及び別のチャネル層並びに接続層が半導体層である場合には、接続層のキャリア濃度及び層厚は、当該接続層が低抵抗となるような値に設定されていることが好ましい。
　本発明のメモリー装置においては、接続層をチャネル層よりも厚くしてもよい。
　このような構成とすることにより、接続層を低抵抗化することが可能となる。この場合、型押し成形技術等を用いることにより容易に、接続層をチャネル層よりも厚くすることができる。
実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。 実施形態１に係るメモリー装置２００における読み出し時の駆動波形を説明するために示す図である。 実施形態１に係るメモリー装置２００における書き込み時の駆動波形を示す図である。 実施形態１に係るメモリー装置２００を製造する方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。 実施形態１に係るメモリー装置２００を製造するさらに別の方法を説明するために示す図である。 変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂを説明するために示す図である。 変形例３～５に係る電界効果トランジスター１００ｃ，１００ｄ，１００ｅを説明するために示す図である。 変形例６～８に係る電界効果トランジスター１００ｆ，１００ｇ，１００ｈを説明するために示す図である。 変形例９～１２に係る電界効果トランジスター１００ｉ，１００ｊ，１００ｋ，１００ｌを説明するために示す図である。 実施形態２に係るメモリー装置２０２を説明するために示す図である。 実施形態２に係るメモリー装置２０２を製造する方法を説明するために示す図である。 変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂを説明するために示す図である。 変形例１５～１７に係る電界効果トランジスター１０２ｃ，１０２ｄ，１０２ｅを説明するために示す図である。 実施形態３に係るメモリー装置２０４を説明するために示す図である。 実施形態４に係るメモリー装置２０６を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００を説明するために示す図である。 実施形態５に係るメモリー装置４００における情報読み出し動作を説明するために示す図である。 実施形態５に係るメモリー装置４００における情報書き込み動作を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。 実施形態５に係るメモリー装置４００を製造するさらに別の方法を説明するために示す図である。 変形例１８に係る電界効果トランジスター３００ａの断面構造を示す図である。 変形例１９に係る電界効果トランジスター３００ｂの断面構造を示す図である。 実施形態６に係るメモリー装置４０２を説明するために示す図である。 実施形態６に係るメモリー装置４０２を説明するために示す図である。 実施形態６に係るメモリー装置４０２を製造する方法を説明するために示す図である。 実施形態７に係るメモリー装置４０４を説明するために示す図である。 実施形態７に係るメモリー装置４０４を説明するために示す図である。 実施形態７に係るメモリー装置４０４における情報読み出し時の駆動波形を説明するために示す図である。 実施形態７に係るメモリー装置４０４における情報書き込み時の駆動波形を示す図である。 実施形態８に係るメモリー装置４０６を説明するために示す図である。 実施形態８に係るメモリー装置４０６における情報読み出し時の駆動波形を説明するために示す図である。 実施形態８に係るメモリー装置４０６における情報書き込み時の駆動波形を示す図である。 実施形態９に係るメモリー装置４０７を説明するために示す図である。 実施形態１０に係るメモリー装置４０８を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。 実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。 実施形態１２に係るメモリー装置６００を説明するために示す図である。 実施形態１２に係るメモリー装置６００を説明するために示す図である。 実施形態１３に係るメモリー装置６０２を説明するために示す図である。 実施形態１４に係るメモリー装置６０４を説明するために示す図である。 実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。 実施例に用いる凹凸型Ｍ１１を説明するために示す図である。 実施例に用いる型押し成形装置８００を説明するために示す図である。 実施例に係る電界効果トランジスター７００を説明するために示す図である。 ＩＴＯ層の表面状態を説明するために示す図である。 実施例に係る電界効果トランジスター７００の電気特性を説明するために示す図である。 従来の電界効果トランジスター９００を説明するために示す図である。 従来の電界効果トランジスター９００におけるスイッチング動作を説明するために示す図である。 ゲート絶縁層９３０のヒステリシス特性を説明するために示す図である。 ゲート絶縁層９３０に情報を書き込んでいるときの様子を示す図である。 ゲート絶縁層９３０から情報を読み出しているときの様子を示す図である。 従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。 従来の電界効果トランジスター９００をＮＡＮＤ型メモリー装置のメモリーセルに用いる場合の問題点を示す図である。
　以下、本発明の電界効果トランジスター、メモリー装置及びメモリー装置の駆動方法について、図に示す実施の形態に基づいて説明する。
[実施形態１]
　図１は、実施形態１に係るメモリー装置２００を説明するために示す図である。図１（ａ）はメモリー装置２００の回路図であり、図１（ｂ）は電界効果トランジスター１００の構成を示す図であり、図１（ｃ）は電界効果トランジスター１００の等価回路図である。
　図２は、実施形態１に係るメモリー装置２００を説明するために示す図である。図２（ａ）はメモリー装置２００の平面図であり、図２（ｂ）は図２（ａ）のＡ１－Ａ１断面図であり、図２（ｃ）は図２（ａ）のＡ２－Ａ２断面図であり、図２（ｄ）は図２（ａ）のＡ３－Ａ３断面図であり、図２（ｅ）は図２（ａ）のＡ４－Ａ４断面図である。
　図３は、実施形態１に係るメモリー装置２００を説明するために示す図である。図３（ａ）は、図２（ｄ）の符号Ｂ１で囲まれた部分（実施形態１に係る電界効果トランジスター１００）の拡大断面図であり、図３（ｂ）は、図２（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図３（ｃ）は、電界効果トランジスター１００における第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２並びにブロック選択トランジスターＳＷにおけるブロック選択トランジスターＳＷのヒステリシス特性を示す図である。
　実施形態１に係るメモリー装置２００は、図１に示すように、ビット線ＢＬと、プレート線ＰＬと、ワード線ＷＬ５～ＷＬ７と、メモリーセルＭ５～Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ５～Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１～ＭＢ３と、メモリーセルブロックＭＢ１～ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。また、メモリーセルブロックＭＢ１～ＭＢ３の各ブロック選択トランジスターＳＷには、ブロック選択線ＢＳ０～ＢＳ２がそれぞれ接続されている。なお、図１には示していないが、ワード線は８本あり、従って、各メモリブロック中、メモリーセルは８個ある。ワード線ＷＬ０～ＷＬ４及びメモリーセルＭ０～Ｍ４はそれぞれ図示を省略してある。
　各メモリーセルＭ０～Ｍ７は、図１、図２（ａ）、図２（ｄ）及び図３（ａ）に示すように、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２とを備える電界効果トランジスター１００からなる。
　第１トランジスター部分ＴＲ１は、情報記憶用のトランジスターであり、図２（ａ）、図２（ｃ）、図２（ｄ）及び図３（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル層１４２と、第１チャネル層１４２の導通状態を制御する第１ゲート電極層１２２と、第１ゲート電極層１２２と第１チャネル層１４２との間に形成され第１の抗電圧Ｖｃ１（図３（ｃ）参照。）を有する第１ゲート絶縁層１３２とを有する。
　第２トランジスター部分ＴＲ２は、情報読み出し／書き込み用のトランジスターであり、図２（ａ）、図２（ｂ）、図２（ｄ）及び図３（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル層１４４と、第２チャネル層１４４の導通状態を制御する第２ゲート電極層１２４と、第２ゲート電極層１２４と第２チャネル層１４４との間に形成され、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２（図３（ｃ）参照。）を有する第２ゲート絶縁層１３４とを有する。そして、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２においては、第２ゲート絶縁層１３４の層厚ｄ２は、第１ゲート絶縁層１３２の層厚ｄ１よりも薄く構成されている。
　第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図１並びに図２（ａ）～図２（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極層１２２と第２ゲート電極層１２４とが共通のワード線ＷＬ（図２（ａ）ではゲート電極層１２０に対応）に接続された状態で並列に接続されている。
　第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２（ｄ）及び図３（ａ）に示すように、チャネル幅方向に並列して配置されている。
　メモリーセルブロック（例えばＭＢ１）は、図１に示すように、少なくとも１つのブロック選択トランジスターＳＷを介してビット線ＢＬに接続されている。
　ブロック選択トランジスターＳＷは、図２（ａ）～図２（ｃ）、図２（ｅ）及び図３（ｂ）に示すように、第３チャネル層（別のチャネル層）１４６と、第３チャネル層１４６の導通状態を制御する第３ゲート電極層（別の電極層）１２６と、第３ゲート電極層１２６と第３チャネル層１４６との間に形成され第１の抗電圧Ｖｃ１よりも低い第３の抗電圧Ｖｃ３を有する第３ゲート絶縁層１３６とを有するブロック選択トランジスターＳＷからなる。
　第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６は、同一工程で形成される導電体層１４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０～Ｍ７のうち隣接する２つのメモリーセル（例えばＭ６及びＭ７）は、図２（ａ）～図２（ｃ）に示すように、当該２つのメモリーセルにおける第１チャネル層１４２及び第２チャネル層１４４に連続しかつこれらのチャネル層１４２，１４４と同一工程で形成される導電体層からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスターＳＷ及び当該ブロック選択トランジスターＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル層１４２及び第２チャネル層１４４並びにブロック選択トランジスターＳＷにおける第３チャネル層１４６に連続しかつこれらのチャネル層１４２，１４４，１４６と同一工程で形成される導電体層からなる接続層によって接続されている。
　実施形態１に係るメモリー装置２００においては、第２トランジスター部分ＴＲ２は、例えば、ディプレッションタイプのトランジスターであり、第２ゲート電極層１２４にオフ電圧が印加されたときに非導通状態となるように、不純物濃度及び層厚が設定されている。
　実施形態１に係る電界効果トランジスター１００は、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が、図２（ｄ）及び図３（ａ）に示すように、固体基板１１０における一方の表面上に、第１ゲート電極層１２２及び第２ゲート電極層１２４を構成するゲート電極層１２０と、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４を構成するゲート絶縁層１３０と、第１チャネル層１４２及び第２チャネル層１４４を構成する導電体層１４０とがこの順序で形成された、いわゆるダブルチャネル・ボトムゲート構造を有する。
　実施形態１に係る電界効果トランジスター１００においては、導電体層１４０として、インジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、ゲート電極層１２０として、Ｐｔ電極層を用いる。また、固体基板１１０として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。さらにまた、第１ゲート絶縁層１３２及び第２ゲート絶縁層１３４に用いる強誘電体材料としてＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）を用いる。
　実施形態１に係るメモリー装置２００において、情報の読み出し及び書き込みは、以下のようにして行う。図４は、実施形態１に係るメモリー装置２００における情報読み出し動作を説明するために示す図である。図５は、実施形態１に係るメモリー装置２００における情報書き込み動作を説明するために示す図である。
　すなわち、情報読み出し時には、図４に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、図３（ｃ）に示すように、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たすこととなり、上記したオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆによっては第１トランジスター部分ＴＲ１をオンにすることがないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態１に係る電界効果トランジスター１００（及び実施形態１に係るメモリー装置２００）は、「読み出しディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
　また、情報書き込み時には、図５に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態１に係るの電界効果トランジスター１００（及び実施形態１に係るメモリー装置２００）は、「書き込みディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
　図６は、実施形態１に係るメモリー装置２００における情報読み出し時の駆動波形を説明するために示す図である。図６（ａ）は駆動波形を示し、図６（ｂ）はドレイン電流を示す。
　図７は、実施形態１に係るメモリー装置２００における情報書き込み時の駆動波形を示す図である。
　なお、以下の説明においては、メモリーセルＭ６に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図６及び図７においては、メモリーセルＭ６を選択している期間（期間７）について、網掛けを除去してハイライト表示することとする。
　実施形態１に係るメモリー装置２００においては、図６（ａ）に示す駆動波形を用いて情報の読み出しを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、期間１においてワード線ＷＬ６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスター部分ＴＲ２がオンになる。次に、期間２～６においてワード線ＷＬ６には０Ｖの電圧しか与えられないが、第２トランジスター部分ＴＲ２のメモリー効果により、第２トランジスター部分ＴＲ２は期間２～６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ６にオフ電圧Ｖｏｆｆが与えられ、期間７中第２トランジスター部分ＴＲ２がオフになる。次に、期間８においてワード線ＷＬ６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスター部分ＴＲ２は再びオンになる。他のメモリーセルＭ０～Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、ワード線ＷＬ０には最初からオフ電圧Ｖｏｆｆが与えられる。また、メモリーセルＭ７の場合には、期間８が期間１～８における最後の期間であるため、期間８においてワード線ＷＬ７にオフ電圧Ｖｏｆｆが与えられた後、ワード線ＷＬ７にはオン電圧Ｖｏｎが与えられない。
　実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各ワード線に与えることにより、ビット線とプレート線との間に図６（ｂ）に示すようなドレイン電流が流れるようになるため、このドレイン電流の大きさを測定することにより各メモリーセルが保持している情報が「１」であるのか「０」であるのかを判断することができ、その結果、各メモリーセルに保持されている情報の読み出しを行うことができる。
　一方、実施形態１に係るメモリー装置２００においては、図７に示す駆動波形を用いて情報の書き込みを行うことができる。すなわち、メモリーセルＭ６に着目すると、まず、期間１においてワード線ＷＬ６にオン電圧Ｖｏｎが与えられ、期間１中第２トランジスター部分ＴＲ２がオンになる。次に、期間２～６においてワード線ＷＬ６には０Ｖの電圧しか与えられないが、第２トランジスター部分ＴＲ２のメモリー効果により、第２トランジスター部分ＴＲ２は期間２～６中も引き続いてオンのままとなる。次に、期間７においてワード線ＷＬ６に第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（－Ｖｗ）のいずれかが与えられ、第１トランジスター部分ＴＲ１に情報が書き込まれる。次に、期間８においてワード線ＷＬ６にはオン電圧Ｖｏｎが与えられ、期間８中第２トランジスター部分ＴＲ２は再びオンになる。他のメモリーセルＭ０～Ｍ５，Ｍ７の場合も基本的にはほぼ同様の駆動波形を用いる。但し、メモリーセルＭ０の場合には、期間１が選択期間であるため、ワード線ＷＬ０には最初から第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（－Ｖｗ）のいずれかが与えられる。また、メモリーセルＭ７の場合には、期間８が最後の期間であるため、期間８においてワード線ＷＬ７に第１書き込み電圧（＋Ｖｗ）及び第２書き込み電圧（－Ｖｗ）のいずれかが与えられた後、ワード線ＷＬ７にはオン電圧Ｖｏｎが与えられない。
　実施形態１に係るメモリー装置２００においては、上記のような駆動波形を各ワード線に与えることにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２は、非選択期間中常にオンの状態となるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することがなくなる。
　なお、実施形態１に係る電界効果トランジスター１００は、以下のような効果も有する。すなわち、実施形態１に係る電界効果トランジスター１００は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
　また、実施形態１に係る電界効果トランジスター１００によれば、ゲート電極層に印加する電圧Ｖが「Ｖｏｎ＜Ｖ＜Ｖｃ１」の範囲内の電圧である場合には、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２のうち第２トランジスター部分ＴＲ２のみをオンさせることが可能となり、上述したＮＡＮＤ型メモリー装置や論理回路をはじめ様々な用途に用いることができる。
　なお、実施形態１に係るメモリー装置２００において、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷをエンハンスメントタイプのトランジスターで構成することも可能である。
＜実施形態１に係るメモリー装置２００の製造方法＞
　実施形態１に係るメモリー装置２００は、第１工程～第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図８は、実施形態１に係るメモリー装置２００を製造する方法を説明するために示す図である。図８（ａ）～図８（ｆ）は各工程図である。なお、図８（ａ）～図８（ｆ）は図２（ｄ）に対応する断面図である。
（１）第１工程
　第１工程は、固体基板１１０（Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板）の表面にゲート電極層１２０を形成する工程である（図８（ａ）～図８（ｃ）参照。）。
　まず、図８（ａ）及び図８（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面におけるゲート電極層１２０を形成する領域全面に例えば白金（Ｐｔ）からなる第１白金層１２１を形成する。
　次に、スパッタリング法及びフォトリソグラフィを用いて、第１白金層１２１の表面における第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷを形成する領域にのみ例えば白金（Ｐｔ）からなる第２白金層１２１ａをさらに形成することにより、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２との境界などで段差を有するゲート電極層１２０を形成する。
　なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層１２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層１２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層１２０を形成してもよい。
（２）第２工程
　第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図８（ｄ）～図８（ｅ）参照。）。　
　まず、図８（ｄ）に示すように、スパッタリング法を用いて、固体基板１１０の表面上にゲート電極層１２０を覆うようにＰＺＴからなる強誘電体層１３１を形成する。
　次に、図８（ｅ）に示すように、ＣＭＰ法を用いて、強誘電体層１３１を研磨して、第１ゲート絶縁層１３２、第２ゲート絶縁層１３４及び第２ゲート絶縁層１３６を含むゲート絶縁層１３０を形成する。
　なお、第２工程においては、スパッタリング法及びＣＭＰ法を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成したが、ＣＶＤ法及びＣＭＰ法を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成してもよいし、ＰＺＴ材料を含有するゾルゲル溶液及び平坦型による型押し成形技術を用いて、固体基板１１０の表面上にゲート絶縁層１３０を形成してもよい。
（３）第３工程
　第３工程は、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する工程である（図８（ｆ）参照。）。
　図８（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
　以上のようにして、実施形態１に係るメモリー装置２００を製造することができる。
＜実施形態１に係るメモリー装置２００の別の製造方法＞
　実施形態１に係るメモリー装置２００は、第１工程～第３工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。
　図９及び図１０は、実施形態１に係るメモリー装置２００を製造する別の方法を説明するために示す図である。図９（ａ）～図９（ｆ）及び図１０（ａ）～図１０（ｆ）は各工程図である。なお、図９（ａ）～図９（ｃ）は、図２（ｂ）に対応する断面図であり、図９（ｄ）～図９（ｆ）及び図１０（ａ）～図１０（ｆ）は、図２（ｄ）に対応する断面図である。
（１）第１工程
　第１工程は、固体基板１１０の表面にゲート電極層１２０を形成する工程である（図９（ａ）～図９（ｆ）参照。）。
　まず、図９（ａ）に示すように、固体基板１１０の表面に、少なくとも凸部分にめっき触媒微粒子Ｐを付着させておいた凹凸型（凹凸モールドということもある。）Ｍ１を押し付けることにより、図９（ｂ）に示すように、固体基板１１０の表面におけるゲート電極層１２０を形成する領域全面にめっき触媒微粒子Ｐを付着させる。
　次に、固体基板１１０の表面に無電解めっきを施すことにより、図９（ｃ）に示すように、めっき触媒微粒子Ｐが付着した領域に白金（Ｐｔ）からなる第１白金層１２１を形成する。
　次に、図９（ｄ）に示すように、第１白金層１２１の表面に、少なくとも凸部分にめっき触媒微粒子Ｐを付着させておいた凹凸型Ｍ２を押し付けることにより、図９（ｅ）に示すように、第１白金層１２１の表面における第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷを形成する領域にのみめっき触媒微粒子Ｐを付着させる。
　次に、固体基板１１０の表面に無電解めっきを施すことにより、図９（ｆ）に示すように、めっき触媒微粒子Ｐが付着した領域に白金（Ｐｔ）からなる第２白金層を形成することにより、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２との境界などで段差を有するゲート電極層１２０を形成する。
　なお、第１工程においては、めっき触媒微粒子Ｐを付着した部分に無電解めっきにより白金層を形成する工程を２回実施することにより、固体基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層１２０を形成したが、白金材料を含有するゾルゲル溶液を塗布するとともに、その後ゲート電極層１２０の段差に対応する段差を有する凹凸型による型押し成形加工を１回実施することにより、固定基板１１０の表面に白金（Ｐｔ）からなるゲ－ト電極層１２０を形成してもよい。この場合、型押し成形加工実施後に、ゲート電極層１２０を形成すべき領域以外の領域に「白金材料を含有するゾルゲル溶液を塗布して得られる膜」がごく薄く残ることがあるが、当該膜を除去するために、弱い条件でウェットエッチングを実施して当該膜を除去することとしてもよい。
（２）第２工程
　第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図１０（ａ）～図１０（ｃ）参照。）。
　まず、図１０（ａ）に示すように、固体基板１１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３１を形成する。次に、図１０（ｂ）に示すように、当該強誘電体材料の原料を含む膜１３１に平坦型（フラットモールドということもある。）Ｍ３を押し付けることにより、強誘電体材料の原料を含む膜１３１を平坦化する。
　次に、強誘電体材料の原料を含む膜１３１に熱処理を施すことにより、図１０（ｃ）に示すように、固定基板１１０の表面に第１ゲート絶縁層１３２、第２ゲート絶縁層１３４を含むゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層１３０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する工程である（図１０（ｄ）～図１０（ｆ）参照。）。
　まず、図１０（ｄ）に示すように、酸化物導電体材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層１３０の表面に塗布することにより酸化物導電体材料の原料を含む膜１４１を形成する。なお、酸化物導電体材料の原料を含む溶液には、完成時に導電体層１４０のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、図１０（ｅ）に示すように、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ４を用いて、酸化物導電体材料の原料を含む膜１４１に対して型押し成形加工を行う。このとき、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６の層厚が完成時に５ｎｍ～１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜１４１に対する型押し成形加工を行う。なお、型押し成形加工実施後に、導電体層１４０を形成すべき領域以外の領域に酸化物導電体材料の原料を含む膜１４１がごく薄く残ることがあるが、当該膜１４１を除去するために、弱い条件でウェットエッチングを実施して当該膜１４１を除去することとしてもよい。
　次に、酸化物導電体材料の原料を含む膜１４１に熱処理を施すことにより、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層１４２，１４４，１４６に連続する接続層を含む導電体層１４０を形成する（図１０（ｅ）参照。）。
　以上のようにして、実施形態１に係るメモリー装置２００を製造することができる。
＜実施形態１に係るメモリー装置２００のさらに別の製造方法＞
　実施形態１に係るメモリー装置２００のさらに別の製造方法は、基本的には実施形態１に係るメモリー装置２００の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第１工程を実施する点で実施形態１に係るメモリー装置２００の別の製造方法とは異なる。以下、第１工程のみ説明する。
　図１１は、実施形態１に係るメモリー装置２００を製造するさらに別の方法を説明するために示す図である。図１１（ａ）～図１１（ｆ）は各工程図である。なお、図１１（ａ）～図１１（ｆ）は、図２（ｄ）に対応する断面図である。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図１１（ａ）及び図１１（ｂ）に示すように、固体基板１１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板１１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層１２０’（層厚３００ｎｍ）を形成する。
　次に、図１１（ｃ）～図１１（ｅ）に示すように、ゲート電極層１２０の段差に対応する段差を有する凹凸型Ｍ１ａを用いて、１５０℃で前駆体組成物層１２０’に対して型押し加工を施すことにより、前駆体組成物層１２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層１２０’を弱い条件で全面エッチングすることにより、ゲート電極層１２０に対応する領域以外の領域から前駆体組成物層を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層１２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図１１（ｆ）に示すように、前駆体組成物層１２０’から、酸化ニッケルランタンからなるゲート電極層１２０を形成する。このような方法によっても、実施形態１に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層１２０を形成することができる。
　その後、実施形態１に係る電界効果トランジスターの別の製造方法の場合と同様にゲート絶縁層１３０及び導電体層１４０を形成することにより、実施形態１に係るメモリー装置２００を製造することができる。
［変形例１及び２］
　図１２は、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂを説明するために示す図である。図１２（ａ）は変形例１に係る電界効果トランジスター１００ａの断面図であり、図１２（ｂ）は変形例２に係る電界効果トランジスター１００ｂの断面図である。なお、図１２（ａ）及び図１２（ｂ）は図３（ａ）に対応する断面図である。
　変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）と同様の構成を有するが、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態１に係る電界効果トランジスター１００の場合と異なる。すなわち、変形例１に係る電界効果トランジスター１００ａにおいては、図１２（ａ）に示すように、固体基板１１０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けており、変形例２に係る電界効果トランジスター１００ｂにおいては、図１２（ｂ）に示すように、ゲート絶縁層１３０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けている。
　なお、固体基板１１０に段差を設ける方法やゲート絶縁層１３０に段差を設ける方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを用いて成膜した膜に対してフォトリソグラフィを用いて段差を設ける方法、ＭＯＤ材料、ゾルゲル材料、ナノ粒子分散液体材料などの液体材料を用いて成膜した膜に対して凹凸型を用いた型押し形成技術により段差を設ける方法などを用いることができる。
　このように、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態１に係る電界効果トランジスター１００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　なお、変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法以外の点においては実施形態１に係る電界効果トランジスター１００の場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００が有する効果のうち該当する効果を有する。
［変形例３～５］
　図１３は、変形例３～５に係る電界効果トランジスター１００ｃ～１００ｅを説明するために示す図である。図１３（ａ）は変形例３に係る電界効果トランジスター１００ｃの部分平面図であり、図１３（ｂ）は変形例３に係る電界効果トランジスター１００ｃの断面図であり、図１３（ｃ）は変形例４に係る電界効果トランジスター１００ｄの断面図であり、図１３（ｄ）は変形例５に係る電界効果トランジスター１００ｅの断面図である。なお、図１３（ｂ）は図１３（ａ）のＡ５－Ａ５断面図であり、図１３（ｃ）及び図１３（ｄ）は図１３（ｂ）に対応する断面図である。
　変形例３～５に係る電界効果トランジスター１００ｃ～１００ｅは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂ（図１２参照。）と同様の構成を有するが、図１３（ａ）～図１３（ｄ）に示すように、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なる。
　このように、変形例３～５に係る電界効果トランジスター１００ｃ～１００ｅは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　また、変形例３～５に係る電界効果トランジスター１００ｃ～１００ｅによれば、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。
　なお、変形例３～５に係る電界効果トランジスター１００ｃ～１００ｅは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点以外の点においては、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂが有する効果のうち該当する効果を有する。
［変形例６～８］
　図１４は、変形例６～８に係る電界効果トランジスター１００ｆ～１００ｈを説明するために示す図である。図１４（ａ）は変形例６に係る電界効果トランジスター１００ｆの部分平面図であり、図１４（ｂ）は変形例６に係る電界効果トランジスター１００ｆの断面図であり、図１４（ｃ）は変形例７に係る電界効果トランジスター１００ｇの断面図であり、図１４（ｄ）は変形例８に係る電界効果トランジスター１００ｈの断面図である。なお、図１４（ｂ）は図１４（ａ）のＡ５－Ａ５断面図であり、図１４（ｃ）及び図１４（ｄ）は図１４（ｂ）に対応する断面図である。
　変形例６～８に係る電界効果トランジスター１００ｆ～１００ｈは、基本的には、実施形態１に係る電界効果トランジスター１００（図３（ａ）参照。）並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂ（図１２参照。）と同様の構成を有するが、図１４（ａ）～図１４（ｄ）に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なる。
　このように、変形例６～８に係る電界効果トランジスター１００ｆ～１００ｈは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　なお、変形例６～８に係る電界効果トランジスター１００ｆ～１００ｈは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂの場合と同様の構成を有するため、実施形態１に係る電界効果トランジスター１００並びに変形例１及び２に係る電界効果トランジスター１００ａ，１００ｂが有する効果のうち該当する効果を有する。
［変形例９～１２］
　図１５は、変形例９～１２に係る電界効果トランジスター１００ｉ～１００ｌを説明するために示す図である。図１５（ａ）は変形例９に係る電界効果トランジスター１００ｉの部分平面図であり、図１５（ｂ）は変形例９に係る電界効果トランジスター１００ｉの断面図であり、図１５（ｃ）は変形例１０に係る電界効果トランジスター１００ｊの断面図であり、図１５（ｄ）は変形例１１に係る電界効果トランジスター１００ｋの断面図であり、図１５（ｅ）は変形例１２に係る電界効果トランジスター１００ｌの断面図である。なお、図１５（ｂ）は図１５（ａ）のＡ５－Ａ５断面図であり、図１５（ｃ）、図１５（ｄ）及び図１５（ｅ）は図１５（ｂ）に対応する断面図である。
　変形例９～１０に係る電界効果トランジスター１００ｉ～１００ｊは、基本的には、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇ（図１４（ｂ）及び図１４（ｃ）参照。）と同様の構成を有するが、図１５（ｂ）及び図１５（ｃ）に示すように、第１トランジスター部分ＴＲ１におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なる。また、変形例１１～１２に係る電界効果トランジスター１００ｋ，１００ｌは、図１５（ｄ）及び図１５（ｅ）に示すように、第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なる。
　このように、変形例９～１２に係る電界効果トランジスター１００ｉ～１００ｌは、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点で、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　また、変形例９～１２に係る電界効果トランジスター１００ｉ～１００ｌによれば、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２がチャネル幅方向に分離された２以上のチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。
　なお、変形例９～１２に係る電界効果トランジスター１００ｉ～１００ｌは、第１トランジスター部分ＴＲ１又は第２トランジスター部分ＴＲ２におけるゲート絶縁層がゲート電極層の側面に形成されている点以外の点においては、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇの場合と同様の構成を有するため、変形例６～７に係る電界効果トランジスター１００ｆ，１００ｇが有する効果のうち該当する効果を有する。
［実施形態２］
　図１６は、実施形態２に係るメモリー装置２０２を説明するために示す図である。図１６（ａ）はメモリー装置２０２の平面図であり、図１６（ｂ）は図１６（ａ）のＡ１－Ａ１断面図であり、図１６（ｃ）は図１６（ａ）のＡ２－Ａ２断面図であり、図１６（ｄ）は図１６（ａ）のＡ３－Ａ３断面図であり、図１６（ｅ）は図１６（ａ）のＡ４－Ａ４断面図である。
　実施形態２に係るメモリー装置２０２は、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態１に係るメモリー装置２００の場合と異なる。
　すなわち、実施形態２に係るメモリー装置２０２においては、図１６に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷは、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層（別のチャネル層）１４６を構成する導電体層１４０、第１ゲート絶縁層１３２、第２ゲート絶縁層１３４及び第３ゲート絶縁層（別のゲート絶縁層）１３６を構成するゲート絶縁層１３０並びに第１ゲート電極層１２２、第２ゲート電極層１２４及び第３ゲート電極層（別のゲート電極層）１２６を構成するゲート電極層１２０がこの順序で形成されたトップゲート構造を有する。
　このように、実施形態２に係るメモリー装置２０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２０２の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態２に係るメモリー装置２０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
　実施形態２に係るメモリー装置２０２は、第１工程～第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図１７は、実施形態２に係るメモリー装置２０２を製造する方法を説明するために示す図である。図１７（ａ）～図１７（ｆ）は各工程図である。なお、図１７（ａ）～図１７（ｆ）は図１６（ｄ）に対応する断面図である。
（１）第１工程
　第１工程は、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する工程である（図１７（ａ）及び図１７（ｂ）参照。）。
　図１７（ａ）及び図１７（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板１１０の表面に、第１チャネル層１４２、第２チャネル層１４４及び第３チャネル層１４６並びにこれらチャネル層に連続する接続層を含む導電体層１４０を形成する。導電体層１４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（２）第２工程
　第２工程は、固体基板１１０の表面にゲート絶縁層１３０を形成する工程である（図１７（ｃ）～図１７（ｅ）参照。）。　
　まず、図１７（ｃ）に示すように、固体基板１１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜１３１を形成する。次に、図１７（ｄ）に示すように、当該強誘電体材料の原料を含む膜１３１に凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜１３１に所定の段差を形成する。
　次に、強誘電体材料の原料を含む膜１３１に熱処理を施すことにより、図１１（ｅ）に示すように、固定基板１１０の表面に第１ゲート絶縁層１３２、第２ゲート絶縁層１３４を含むゲート絶縁層１３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層１３０の表面にゲート電極層１２０を形成する工程である（図１７（ｆ）参照。）。
　図１７（ｆ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層１３０の表面に白金（Ｐｔ）からなるゲート電極層１２０を形成する。
　以上のようにして、実施形態２に係るメモリー装置２０２を製造することができる。
　なお、実施形態２に係るメモリー装置２０２を製造する場合にも、実施形態１に係るメモリー装置２００の別の製造方法又は実施形態１に係るメモリー装置２００のさらに別の製造方法の場合と同様に、ゲート電極層、ゲート絶縁層及び導電体層を液体材料を用いて形成することができる。
［変形例１３及び１４］
　図１８は、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂを説明するために示す図である。図１８（ａ）は変形例１３に係る電界効果トランジスター１０２ａの断面図であり、図１８（ｂ）は変形例１４に係る電界効果トランジスター１００ｂの断面図である。なお、図１８（ａ）及び図１８（ｂ）は図３（ａ）に対応する断面図である。
　変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、基本的には、実施形態２に係る電界効果トランジスター１０２と同様の構成を有するが、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態２に係る電界効果トランジスター１０２の場合と異なる。すなわち、変形例１３に係る電界効果トランジスター１０２ａにおいては、図１８（ａ）に示すように、導電体層１４０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けており、変形例１４に係る電界効果トランジスター１０２ｂは、図１８（ｂ）に示すように、固体基板１１０に段差を設けることによって、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設けている。
　このように、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法が実施形態２に係る電界効果トランジスター１０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係る電界効果トランジスター１０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　なお、変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂは、第１ゲート絶縁層１３２と第２ゲート絶縁層１３４とに層厚差を設ける方法以外の点においては実施形態２に係る電界効果トランジスター１０２の場合と同様の構成を有するため、実施形態２に係る電界効果トランジスター１０２が有する効果のうち該当する効果を有する。
［変形例１５～１７］
　図１９は、変形例１５～１７に係る電界効果トランジスター１０２ｃ～１０２ｅを説明するために示す図である。図１９（ａ）は変形例１５に係る電界効果トランジスター１０２ｃの平面図であり、図１９（ｂ）は変形例１５に係る電界効果トランジスター１０２ｃの断面図であり、図１９（ｃ）は変形例１６に係る電界効果トランジスター１０２ｄの断面図であり、図１９（ｄ）は変形例１５に係る電界効果トランジスター１０２ｅの断面図である。なお、図１９（ｂ）は図１９（ａ）のＡ５－Ａ５断面図であり、図１９（ｃ）及び図１９（ｄ）は図１９（ｂ）に対応する断面図である。
　変形例１５～１７に係る電界効果トランジスター１０２ｃ～１０２ｅは、基本的には、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂと同様の構成を有するが、図１９（ａ）～図１９（ｄ）に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と異なる。
　このように、変形例１５～１７に係る電界効果トランジスター１０２ｃ～１０２ｅは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点で、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　なお、変形例１５～１７に係る電界効果トランジスター１０２ｃ～１０２ｅは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂの場合と同様の構成を有するため、実施形態２に係る電界効果トランジスター１０２並びに変形例１３及び１４に係る電界効果トランジスター１０２ａ，１０２ｂが有する効果のうち該当する効果を有する。
［実施形態３］
　図２０は、実施形態３に係るメモリー装置２０４を説明するために示す図である。図２０（ａ）はメモリー装置２０４の平面図であり、図２０（ｂ）は図２０（ａ）のＡ１－Ａ１断面図であり、図２０（ｃ）は図２０（ａ）のＡ２－Ａ２断面図であり、図２０（ｄ）は図２０（ａ）のＡ３－Ａ３断面図であり、図２０（ｅ）は図２０（ａ）のＡ４－Ａ４断面図である。
　実施形態３に係るメモリー装置２０４は、基本的には、実施形態１に係るメモリー装置２００と同様の構成を有するが、図２０に示すように、導電体層１４０における接続層に対応する領域にアルミニウムからなる低抵抗層１５０が形成されている点で、実施形態１に係るメモリー装置２００の場合と異なる。
　このように、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されている点で、実施形態１に係るメモリー装置２００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分と、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有する第２ゲート絶縁層を有する情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態１に係るメモリー装置２００よりも高速化が可能なメモリー装置となる。
　また、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されているため、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷとしてエンハンスメントタイプのトランジスターを用いた場合に、これに起因して導電体層１４０が高抵抗なものになったとしても、十分に使用可能なメモリー装置となる。
　なお、実施形態３に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に低抵抗層１５０が形成されている点以外の点においては、実施形態１に係るメモリー装置２００の場合と同様の構成を有するため、実施形態１に係るメモリー装置２００が有する効果のうち該当する効果を有する。
[実施形態４]
　図２１は、実施形態４に係るメモリー装置２０６を説明するために示す図である。図２１（ａ）はメモリー装置２０６の平面図であり、図２１（ｂ）は図２１（ａ）のＡ１－Ａ１断面図であり、図２１（ｃ）は図２１（ａ）のＡ２－Ａ２断面図であり、図２１（ｄ）は図２１（ａ）のＡ３－Ａ３断面図であり、図２１（ｅ）は図２１（ａ）のＡ４－Ａ４断面図である。図２１（ｆ）は図２１（ａ）のＡ６－Ａ６断面図である。
　実施形態４に係るメモリー装置２０６は、基本的には、実施形態３に係るメモリー装置２０４と同様の構成を有するが、図２１に示すように、導電体層１４０における接続層に対応する領域に、アルミニウムからなる低抵抗層１５０を形成する代わりに導電体層を厚く形成している点で、実施形態３に係るメモリー装置２０４の場合と異なる。
　このように、実施形態４に係るメモリー装置２０６は、導電体層１４０における接続層に対応する領域に、アルミニウムからなる低抵抗層１５０を形成する代わりに導電体層を厚く形成している点で、実施形態３に係るメモリー装置２０４の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態３に係るメモリー装置２０４の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態４に係るメモリー装置２０６は、導電体層１４０における接続層に対応する領域に導電体層を厚く形成しているため、実施形態３に係るメモリー装置２０４の場合と同様に、接続層の抵抗を低減することが可能となる。
　また、実施形態４に係るメモリー装置２０６は、導電体層を形成する際に型押しするだけで導電体層１４０における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態３に係るメモリー装置２０４よりも簡単にメモリー装置を製造することが可能となる。
　なお、実施形態４に係るメモリー装置２０４は、導電体層１４０における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態３に係るメモリー装置２０４の場合と同様の構成を有するため、実施形態３に係るメモリー装置２０４が有する効果のうち該当する効果を有する。
[実施形態５]
　図２２は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２２（ａ）はメモリー装置４００の回路図であり、図２２（ｂ）は電界効果トランジスター３００の構成を示す図であり、図２２（ｃ）は電界効果トランジスター３００の等価回路図である。
　図２３は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２３（ａ）はメモリー装置４００の平面図であり、図２３（ｂ）は図２３（ａ）のＡ１－Ａ１断面図であり、図２３（ｃ）は図２３（ａ）のＡ２－Ａ２断面図であり、図２３（ｄ）は図２３（ａ）のＡ３－Ａ３断面図であり、図２３（ｅ）は図２３（ａ）のＡ４－Ａ４断面図である。
　図２４は、実施形態５に係るメモリー装置４００を説明するために示す図である。図２４（ａ）は、図２４（ｄ）の符号Ｂ１で囲まれた部分（実施形態５に係る電界効果トランジスター３００）の拡大断面図であり、図２４（ｂ）は、図２４（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図２４（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　実施形態５に係るメモリー装置４００は、図２２に示すように、ビット線ＢＬと、プレート線ＰＬと、ワード線ＷＬ５～ＷＬ７と、メモリーセルＭ５～Ｍ７と、ビット線ＢＬとプレート線ＰＬとの間にメモリーセルＭ５～Ｍ７が複数個直列接続されたメモリーセルブロックＭＢ１～ＭＢ３と、メモリーセルブロックＭＢ１～ＭＢ３が複数個配設されたメモリーセルアレイ（図示せず。）とを備える。また、メモリーセルブロックＭＢ１～ＭＢ３の各ブロック選択トランジスターＳＷには、ブロック選択線ＢＳ０～ＢＳ２がそれぞれ接続されている。なお、図２２には示していないが、ワード線は８本あり、従って、各メモリブロック中、メモリーセルは８個ある。ワード線ＷＬ０～ＷＬ４及びメモリーセルＭ０～Ｍ４はそれぞれ図示を省略してある。
　各メモリーセルＭ０～Ｍ７は、図２２、図２３（ａ）、図２３（ｄ）及び図２４（ａ）に示すように、第１トランジスター部分ＴＲ１と第２トランジスター部分ＴＲ２とを備える電界効果トランジスター３００からなる。
　第１トランジスター部分ＴＲ１は、情報記憶用のトランジスターであり、図２３（ａ）、図２３（ｃ）、図２３（ｄ）及び図２４（ａ）に示すように、第１ソース端Ｓ１及び第１ドレイン端Ｄ１を有する第１チャネル層３４２と、第１チャネル層３４２の導通状態を制御する第１ゲート電極層３２２と、第１ゲート電極層３２２と第１チャネル層３４２との間に形成され第１の抗電圧Ｖｃ１（図２４（ｃ）参照。）を有する第１ゲート絶縁層３３２とを有する。
　第２トランジスター部分ＴＲ２は、情報読み出し／書き込み用のトランジスターであり、図２３（ａ）、図２３（ｂ）、図２３（ｄ）及び図２４（ａ）に示すように第２ソース端Ｓ２及び第２ドレイン端Ｄ２を有する第２チャネル層３４４と、第２チャネル層３４４の導通状態を制御する第２ゲート電極層３２４と、第２ゲート電極層３２４と第２チャネル層３４４との間に形成され、第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２（図２４（ｃ）参照。）を有する第２ゲート絶縁層３３４とを有する。第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆは、図２４（ｃ）に示すように、「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されている。そして、実施形態５に係る電界効果トランジスター３００においては、第１ゲート絶縁層３３２と第２ゲート絶縁層３３４との組成差によって、第１トランジスター部分の特性と第２トランジスター部分の特性とを異ならせており、これによって、第２トランジスター部分のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値になるようにしている。
　第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２２並びに図２３（ａ）～図２３（ｃ）に示すように、第１ソース端Ｓ１と第２ソース端Ｓ２とが接続され、第１ドレイン端Ｄ１と第２ドレイン端Ｄ２とが接続され、さらには第１ゲート電極層３２２と第２ゲート電極層１２４とが共通のワード線ＷＬ（図２３（ｃ）ではゲート電極層３２０に対応）に接続された状態で並列に接続されている。
　第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２は、図２３（ｄ）及び図２４（ａ）に示すように、チャネル幅方向に並列して配置されている。
　メモリーセルブロック（例えばＭＢ１）は、図２２に示すように、少なくとも１つのブロック選択トランジスターＳＷを介してビット線ＢＬに接続されている。
　ブロック選択トランジスターＳＷは、図２３（ａ）～図２３（ｃ）、図２３（ｅ）及び図２４（ｂ）に示すように、第３チャネル層（別のチャネル層）３４６と、第３チャネル層３４６の導通状態を制御する第３ゲート電極層（別のゲート電極層）３２６と、第３ゲート電極層３２６と第３チャネル層３４６との間に形成され第１の抗電圧Ｖｃ１よりも低い第３の抗電圧Ｖｃ３を有する第３ゲート絶縁層（別のゲート電極層）３３６とを有するブロック選択トランジスターＳＷからなる。なお、本実施形態においては、第３の抗電圧Ｖｃ３の値を第２の抗電圧Ｖｃ２の値と同一としているため、図２４（ｃ）においては、符号Ｖｃ３の値の図示を省略している。
　第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６は、同一工程で形成される導電体層３４０からなり、同一のメモリーセルブロック（例えばＭＢ１）に属する複数のメモリーセルＭ０～Ｍ７のうち隣接する２つのメモリーセル（例えばＭ６及びＭ７）は、図２３（ａ）～図２３（ｃ）に示すように、当該２つのメモリーセルにおける第１チャネル層３４２及び第２チャネル層３４４に連続しかつこれらのチャネル層３４２，３４４と同一工程で形成される導電体層３４０からなる接続層によって接続され、かつ、同一のメモリーセルブロック（例えばＭＢ１）に属するブロック選択トランジスターＳＷ及び当該ブロック選択トランジスターＳＷに隣接するメモリーセル（メモリーセルＭ０）は、当該メモリーセルＭ０における第１チャネル層３４２及び第２チャネル層３４４並びにブロック選択トランジスターＳＷにおける第３チャネル層３４６に連続しかつこれらのチャネル層３４２，３４４，３４６と同一工程で形成される導電体層３４０からなる接続層によって接続されている。
　実施形態５に係る電界効果トランジスター３００は、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が、図２３（ｄ）及び図２４（ａ）に示すように、固体基板３１０における一方の表面上に、第１ゲート電極層３２２及び第２ゲート電極層３２４を構成するゲート電極層３２０と、第１ゲート絶縁層３３２及び第２ゲート絶縁層３３４を構成するゲート絶縁層３３０と、第１チャネル層３４２及び第２チャネル層３４４を構成する導電体層３４０とがこの順序で形成された、いわゆるダブルチャネル・ボトムゲート構造を有する。
　実施形態５に係る電界効果トランジスター３００においては、導電体層３４０として、インジウム錫酸化物（ＩＴＯ）からなる酸化物導電体を用いる。また、ゲート電極層３２０として、Ｐｔを用いる。また、固体基板３１０として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いる。さらにまた、第１ゲート絶縁層３３２に用いる強誘電体材料としてＴｉリッチの正方晶系のＰＺＴを用い、第２ゲート絶縁層３３４に用いる強誘電体材料としてＺｒリッチの菱面体結晶系のＰＺＴを用いる。従って、第１ゲート絶縁層３３２及び第２ゲート絶縁層３３４は、異なる組成の強誘電体材料からなる。
　実施形態５に係るメモリー装置３００において、情報の読み出し及び書き込みは、以下のようにして行う。
　図２５は、実施形態５に係るメモリー装置４００における情報読み出し動作を説明するために示す図である。図２６は、実施形態５に係るメモリー装置４００における情報書き込み動作を説明するために示す図である。
　すなわち、情報読み出し時には、図２５に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６にオフ電圧Ｖｏｆｆを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンとなり、選択セルＭ６における第２トランジスター部分ＴＲ２はオフになるため、選択セルＭ６に保持されている情報を読み出すことができる。すなわち、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧を印加しておけば、そのときに電流が流れるかどうかで、選択セルＭ６に書き込まれている情報が「１」なのか「０」なのかを判断することができ、それゆえ、選択セルＭ６に保持されている情報を読み出すことができるのである。そして、このとき、第２トランジスター部分ＴＲ２のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定されているため、上記したオン電圧Ｖｏｎ又はオフ電圧Ｖｏｆｆによっては第１トランジスター部分ＴＲ１をオンにすることがないため、非選択セルＭ０～Ｍ５，Ｍ７及び選択セルＭ６におけるいずれの第１トランジスター部分ＴＲ１に対しても、保持する情報を破壊することがない。その結果、実施形態５に係る電界効果トランジスター３００（及び実施形態５に係るメモリー装置４００）は、「読み出しディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
　また、情報書き込み時には、図２６に示すように、非選択セルＭ０～Ｍ５，Ｍ７に接続されたワード線ＷＬ０～ＷＬ５，ＷＬ７にオン電圧Ｖｏｎを印加するとともに、選択セルＭ６に接続されたワード線ＷＬ６に第１の抗電圧Ｖｃ１よりも高い第１書き込み電圧（Ｖｗ：Ｖｗ＞Ｖｃ１）及び第１の抗電圧Ｖｃ１に負号を付した電圧（－Ｖｃ１）よりも低い第２書き込み電圧（「－Ｖｗ」：「－Ｖｗ」＜－Ｖｃ１）のいずれかを印加する。これにより、非選択セルＭ０～Ｍ５，Ｍ７における第２トランジスター部分ＴＲ２はすべてオンになるため、第１トランジスター部分ＴＲ１を用いなくても、第２トランジスター部分ＴＲ２を通じて、選択セルＭ６の第２ドレイン端及び第２ソース端のそれぞれをビット線ＢＬ及びプレート線ＰＬの電位と同じ接地電位にすることができるようになる。このため、非選択セルＭ０～Ｍ５，Ｍ７における第１トランジスター部分ＴＲ１が保持している情報を破壊することなく、選択セルＭ６に新たな情報を書き込むことができるようになる。その結果、実施形態５に係るの電界効果トランジスター３００（及び実施形態５に係るメモリー装置４００）は、「書き込みディスターブ問題」を発生させることがない電界効果トランジスター（及びメモリー装置）となる。
　実施形態５におけるメモリー装置の駆動波形は、情報読み出し時の駆動波形も、情報書き込み時の駆動波形も、実施形態１におけるメモリー装置の駆動方法の場合と同じである（図６及び図７参照。）。
＜実施形態５に係るメモリー装置４００の製造方法＞
　実施形態５に係るメモリー装置４００は、第１工程～第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図２７は、実施形態５に係るメモリー装置４００を製造する方法を説明するために示す図である。図２７（ａ）～図２７（ｇ）は各工程図である。
（１）第１工程
　第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である（図２７（ａ）～図２７（ｂ）参照。）。
　図２７（ａ）及び図２７（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲート電極層３２０を形成する。
　なお、第１工程においては、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ－ト電極層３２０を形成したが、真空蒸着法（例えばＥＢ蒸着法）又はＣＶＤ法及びフォトリソグラフィを用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ－ト電極層３２０を形成してもよいし、白金材料を含有するゾルゲル溶液及び凹凸型による型押し成形技術を用いて、固体基板３１０の表面に白金（Ｐｔ）からなるゲ－ト電極層３２０を形成してもよい。
（２）第２工程
　第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図２７（ｃ）～図２７（ｆ）参照。）。　
　まず、図２７（ｃ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にゲート電極層３２０を覆うようにＺｒリッチの正方晶系のＰＺＴからなる層３３１を形成する。
　次に、図２７（ｄ）に示すように、フォトリソグラフィを用いて第１ゲート絶縁層３３２を形成する領域においてＺｒリッチの正方晶系のＰＺＴからなる層３３１を除去する。
　次に、図２７（ｅ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にＺｒリッチの正方晶系のＰＺＴからなる層３３１を覆うようにＴｉリッチの菱面体結晶系のＰＺＴからなる層３３３を形成する。
　次に、図２７（ｆ）に示すように、ＣＭＰ法を用いて、Ｚｒリッチの正方晶系のＰＺＴからなる層３３１が露出するまでＴｉリッチの菱面体結晶系のＰＺＴからなる層３３３を研磨して、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を含むゲート絶縁層３３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する工程である（図２７（ｇ）参照。）。
　図２７（ｇ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する。導電体層３４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
　以上のようにして、実施形態５に係るメモリー装置４００を製造することができる。
＜実施形態５に係るメモリー装置４００の別の製造方法＞
　実施形態５に係るメモリー装置４００は、第１工程～第３工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。図２８～図３０は、実施形態５に係るメモリー装置４００を製造する別の方法を説明するために示す図である。図２８（ａ）～図２８（ｃ）、図２９（ａ）～図２９（ｆ）及び図３０（ａ）～図３０（ｅ）は各工程図である。
（１）第１工程
　第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である（図２８参照。）。
　まず、図２８（ａ）に示すように、固体基板３１０の表面に、少なくとも凸部分にめっき触媒微粒子３２１を付着させておいた凹凸型（凹凸モールドということもある。）Ｍ１を押し付けることにより、図２８（ｂ）に示すように、固体基板３１０におけるゲート電極層３２０を形成する部分にめっき触媒微粒子を付着させる。
　次に、固体基板３１０の表面に無電解めっきを施すことにより、図２８（ｃ）に示すように、無電解めっき触媒微粒子３２１が付着した領域に、例えば白金（Ｐｔ）からなるゲート電極層３２０を形成する。
（２）第２工程
　第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図２９参照。）。
　まず、図２９（ａ）に示すように、固体基板３１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＺｒリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３１を形成する。次に、図２９（ｂ）及び図２９（ｃ）に示すように、当該強誘電体材料の原料を含む膜３３１に、第１ゲート絶縁膜３３２を形成する領域が凸となる凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜３３１に所定の凹部を形成する。次に、強誘電体材料の原料を含む膜３３１に熱処理を施して、第２ゲート絶縁層３３４を含むゲート絶縁膜を形成する。
　次に、図２９（ｄ）に示すように、第２ゲート絶縁層３３４を含むゲート絶縁膜の表面を覆うように、強誘電体材料の原料を含む溶液（例えば、ＴｉリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３３を形成する。次に、図２９（ｅ）に示すように当該強誘電体材料の原料を含む膜３３３に平坦型（フラットモールドということもある。）Ｍ６を押し付けることにより、第１ゲート絶縁膜３３２を形成する領域以外の領域から強誘電体材料の原料を含む膜３３３を除去し、上記した所定の凹部に強誘電体材料の原料を含む膜３３３が埋め込まれた構造を形成する。次に、強誘電体材料の原料を含む膜３３３に熱処理を施して、図２９（ｆ）に示すように、第１ゲート絶縁膜３３２を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する工程である（図３０参照。）。
　まず、図３０（ａ）及び図３０（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層３３０の表面に塗布することにより酸化物導電性材料の原料を含む膜３４１を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層３４０のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、図３０（ｃ）～図３０（ｄ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ４を用いて、酸化物導電性材料の原料を含む膜３４１に対して型押し成形加工を行う。このとき、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６の層厚が完成時に５ｎｍ～１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜３４１に対する型押し成形加工を行う。
　次に、酸化物導電性材料の原料を含む膜３４１に熱処理を施すことにより、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する。
　以上のようにして、実施形態５に係る電界効果トランジスター３００を製造することができる。また、実施形態５に係るメモリー装置４００を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態５に係る電界効果トランジスター３００及び実施形態５に係るメモリー装置４００を製造することができる。
＜実施形態５に係るメモリー装置４００のさらに別の製造方法＞
　実施形態５に係るメモリー装置４００のさらに別の製造方法は、基本的には実施形態５に係るメモリー装置４００の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第１工程を実施する点で実施形態５に係るメモリー装置４００の別の製造方法とは異なる。以下、第１工程のみ説明する。
　図３１は、実施形態５に係るメモリー装置４００を製造するさらに別の方法を説明するために示す図である。図３１（ａ）～図３１（ｆ）は各工程図である。なお、図３１（ａ）～図３１（ｆ）は、図２３（ｂ）に対応する断面図である。
　まず、熱処理することにより酸化ニッケルランタン（ＬａＮｉＯ３）となる機能性液体材料を準備する。具体的には、金属無機塩（硝酸ランタン（六水和物）及び酢酸ニッケル（四水和物））を含有する溶液（溶媒：２ーメトキシエタノール）を準備する。
　次に、図３１（ａ）及び図３１（ｂ）に示すように、固体基板３１０における一方の表面に、スピンコート法を用いて機能性液体材料を塗布し（例えば、５００ｒｐｍ・２５秒）、その後、固体基板３１０をホットプレート上に置き６０℃で１分間乾燥させることにより、酸化ニッケルランタンの前駆体組成物層３２０’（層厚３００ｎｍ）を形成する。
　次に、図３１（ｃ）～図３１（ｅ）に示すように、ゲート電極層３２０の段差に対応する段差を有する凹凸型Ｍ１ａを用いて、１５０℃で前駆体組成物層３２０’に対して型押し加工を施すことにより、前駆体組成物層３２０’に型押し構造を形成する。型押し加工を施すときの圧力は、５ＭＰａとする。
　次に、前駆体組成物層３２０’を弱い条件で全面エッチングすることにより、ゲート電極層３２０に対応する領域以外の領域から前駆体組成物層を完全に除去する（全面エッチング工程）。全面エッチング工程は、ウェットエッチング技術（ＨＦ：ＨＣｌ溶液）を用いて真空プロセスを用いることなく行う。
　最後に、前駆体組成物層３２０’をＲＴＡ装置を用いて高温で（６５０℃、１０分間）熱処理することにより、図３１（ｆ）に示すように、前駆体組成物層３２０’から、酸化ニッケルランタンからなるゲート電極層３２０を形成する。このような方法によっても、実施形態５に係る電界効果トランジスターの別の製造方法の場合と同様に、ゲート電極層１２０を形成することができる。
　その後、実施形態１に係るメモリー装置４００の別の製造方法の場合と同様にゲート絶縁層３３０及び導電体層３４０を形成することにより、実施形態５に係るメモリー装置４００を製造することができる。
［変形例１８］
　図３２は、変形例１８に係る電界効果トランジスター３００ａの断面構造を示す図である。
　変形例１８に係る電界効果トランジスター３００ａは、基本的には、実施形態５に係る電界効果トランジスター３００と同様の構成を有するが、図３２に示すように、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態５に係る電界効果トランジスター３００の場合と異なる（比較のため、図２４（ａ）参照。）。
　このように、変形例１８に係る電界効果トランジスター３００ａは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点で、実施形態５に係る電界効果トランジスター３００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係る電界効果トランジスター３００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　また、変形例１８に係る電界効果トランジスター３００ａによれば、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されているため、より信頼性の高い電界効果トランジスターを構成できるようになる。
　なお、変形例１８に係る電界効果トランジスター３００ａは、第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２が互いにチャネル幅方向に分離されている点以外の点においては、実施形態１に係る電界効果トランジスター３００の場合と同様の構成を有するため、実施形態５に係る電界効果トランジスター３００が有する効果のうち該当する効果を有する。
［変形例１９］
　図３３は、変形例１９に係る電界効果トランジスター３００ｂの断面構造を示す図である。
　変形例１９に係る電界効果トランジスター３００ｂは、基本的には、実施形態５に係る電界効果トランジスター３００と同様の構成を有するが、図３３に示すように、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有する点で、実施形態５に係る電界効果トランジスター３００の場合と異なる（比較のため、図２４（ａ）参照。）。
　このように、変形例１９に係る電界効果トランジスター３００ｂは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有する点で、実施形態５に係る電界効果トランジスター３００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係る電界効果トランジスター３００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのない電界効果トランジスターとなる。
　また、変形例１９に係る電界効果トランジスター３００ｂによれば、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２つのチャネル層を有するため、より信頼性の高い電界効果トランジスターを構成できるようになる。
　なお、変形例１９に係る電界効果トランジスター３００ｂは、第１トランジスター部分ＴＲ１がチャネル幅方向に分離された２以上のチャネル層を有する点以外の点においては、実施形態５に係る電界効果トランジスター３００の場合と同様の構成を有するため、実施形態５に係る電界効果トランジスター３００が有する効果のうち該当する効果を有する。
［実施形態６］
　図３４は、実施形態６に係るメモリー装置４０２を説明するために示す図である。図３４（ａ）はメモリー装置４０２の平面図であり、図３４（ｂ）は図３４（ａ）のＡ１－Ａ１断面図であり、図３４（ｃ）は図３４（ａ）のＡ２－Ａ２断面図であり、図３４（ｄ）は図３４（ａ）のＡ３－Ａ３断面図であり、図３４（ｅ）は図３４（ａ）のＡ４－Ａ４断面図である。
　図３５は、実施形態６に係るメモリー装置４０２を説明するために示す図である。図３５（ａ）は、図３４（ｄ）の符号Ｂ１で囲まれた部分（実施形態６に係る電界効果トランジスター３０２）の拡大断面図であり、図３５（ｂ）は、図３４（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図３５（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　実施形態６に係るメモリー装置４０２は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態５に係るメモリー装置４００の場合と異なる。
　すなわち、実施形態６に係るメモリー装置４０２においては、図３４及び図３５に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷは、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６を構成する導電体層３４０、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を構成するゲート絶縁層３３０並びに第１ゲート電極層３２２、第２ゲート電極層３２４及び第３ゲート電極層３２６を構成するゲート電極層３２０がこの順序で形成されたトップゲート構造を有する。
　このように、実施形態６に係るメモリー装置４０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点で、実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態６に係るメモリー装置４０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷがトップゲート構造を有する点以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
　実施形態６に係るメモリー装置４０２は、第１工程～第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図３６は、実施形態６に係るメモリー装置４０２を製造する方法を説明するために示す図である。図３６（ａ）～図３６（ｇ）は各工程図である。
（１）第１工程
　第１工程は、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する工程である（図３６（ａ）及び図３６（ｂ）参照。）。
　図３６（ａ）及び図３６（ｂ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、固体基板３１０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層を含む導電体層３４０を形成する。導電体層３４０は、キャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるように構成されたインジウム錫酸化物（ＩＴＯ）からなる酸化物導電体材料を用いる。
（２）第２工程
　第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図３６（ｃ）～図３６（ｆ）参照。）。　
　まず、図３６（ｃ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上に導電体層３４０を覆うようにＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を形成する。
　次に、図３６（ｄ）に示すように、フォトリソグラフィを用いて第１ゲート絶縁層３３２を形成する領域においてＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を除去する。
　次に、図３６（ｅ）に示すように、スパッタリング法を用いて、固体基板３１０の表面上にＺｒリッチの菱面体結晶系のＰＺＴからなる層３３１を覆うようにＴｉリッチの正方晶系のＰＺＴからなる層３３３を形成する。
　次に、図３６（ｆ）に示すように、ＣＭＰ法を用いて、Ｚｒリッチの菱面体結晶系のＰＺＴからなる層３３１が露出するまでＴｉリッチの正方晶系のＰＺＴからなる層３３３を研磨して、第１ゲート絶縁層３３２、第２ゲート絶縁層３３４及び第３ゲート絶縁層３３６を含むゲート絶縁層３３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層３３０の表面にゲート電極層３２０を形成する工程である（図３６（ｇ）参照。）。
　図３６（ｇ）に示すように、スパッタリング法及びフォトリソグラフィを用いて、ゲート絶縁層３３０の表面に白金（Ｐｔ）からなるゲート電極層３２０を形成する。
　以上のようにして、実施形態６に係るメモリー装置４０２を製造することができる。
　なお、実施形態５の場合と同様に、液体材料を用いて真空プロセスを用いることなく、実施形態６に係る電界効果トランジスター３０２及び実施形態６に係るメモリー装置４０２を製造することもできる。
[実施形態７]
　図３７は、実施形態７に係るメモリー装置４０４を説明するために示す図である。図３７（ａ）はメモリー装置４０４の回路図であり、図３７（ｂ）は電界効果トランジスター３０４の構成を示す図であり、図３７（ｃ）は電界効果トランジスター３０４の等価回路図である。
　図３８は、実施形態７に係るメモリー装置４０４を説明するために示す図である。図３８（ａ）は電界効果トランジスター３０４の断面図であり、図３８（ｂ）はブロック選択トランジスターＳＷの断面図であり、図３８（ｃ）は、第１トランジスター部分ＴＲ１のヒステリシス特性と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　図３９は、実施形態７に係るメモリー装置４０４における情報読み出し時の駆動波形を説明するために示す図である。図３９（ａ）は駆動波形を示し、図３９（ｂ）はドレイン電流を示す。
　図４０は、実施形態７に係るメモリー装置４０４における情報書き込み時の駆動波形を示す図である。
　実施形態７に係るメモリー装置４０４は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、図３７及び図３８に示すように、第２トランジスター部分ＴＲ２の構成が実施形態５に係るメモリー装置４００の場合と異なる。すなわち、実施形態７に係るメモリー装置４０４においては、第２トランジスター部分ＴＲ２は、常誘電体材料（例えばＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７））からなる第２ゲート絶縁層３３５を備える。第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターである。
　このように、実施形態７に係るメモリー装置４０４は、第２トランジスター部分ＴＲ２の構成が実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　なお、第２トランジスター部分ＴＲ２は、ディプレッションタイプのトランジスターであるため、図３９に示すように、選択セルに接続されたワード線にオフ電圧Ｖｏｆｆを与えるだけで選択セルに対する情報の読み出しを行うことができる。また、図４０に示すように、選択セルに接続されたワード線に第１書き込み電圧（＋Ｖｗ）又は第２書き込み電圧（－Ｖｗ）を与えるだけで選択セルに対する情報の書き込みを行うことができる。このため、実施形態７に係るメモリー装置４０４によれば、駆動波形を単純なものにすることができ、また、消費電力を小さなものにすることができる。
[実施形態８]
　図４１は、実施形態８に係るメモリー装置４０６（図示せず。）を説明するために示す図である。図４１（ａ）は電界効果トランジスター４０６の断面図であり、図４１（ｂ）はブロック選択トランジスターＳＷの断面図であり、図４１（ｃ）は、第１トランジスター部分ＴＲ１のヒステリシス特性と、第２トランジスター部分ＴＲ２及び第３トランジスターのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　図４２は、実施形態８に係るメモリー装置４０６における情報読み出し時の駆動波形を説明するために示す図である。図４２（ａ）は駆動波形を示し、図４２（ｂ）はドレイン電流を示す。
　図４３は、実施形態８に係るメモリー装置４０６における情報書き込み時の駆動波形を示す図である。
　実施形態８に係るメモリー装置４０６は、基本的には、実施形態７に係るメモリー装置４０４と同様の構成を有するが、図４１（ｃ）に示すように、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターである点で、実施形態７に係るメモリー装置４０４の場合と異なる。
　このように、実施形態８に係るメモリー装置４０６は、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターである点で実施形態７に係るメモリー装置４０４の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態７に係るメモリー装置４０４の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態８に係るメモリー装置４０６においては、第２トランジスター部分ＴＲ２がエンハンスメントタイプのトランジスターであるため、図４２及び図４３に示すように、非選択セルに接続されたワード線に常時オン電圧Ｖｏｎを与える必要があるため、実施形態７に係るメモリー装置４０４の場合よりも消費電力が若干高いという特徴を有する。
［実施形態９］
　図４４は、実施形態９に係るメモリー装置４０７を説明するために示す図である。図４４（ａ）はメモリー装置４０８の平面図であり、図４４（ｂ）は図４４（ａ）のＡ１－Ａ１断面図であり、図４４（ｃ）は図４４（ａ）のＡ２－Ａ２断面図であり、図４４（ｄ）は図４４（ａ）のＡ３－Ａ３断面図であり、図４４（ｅ）は図４４（ａ）のＡ４－Ａ４断面図である。
　実施形態９に係るメモリー装置４０８は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、図４４に示すように、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０が形成されている点で、実施形態５に係るメモリー装置４００の場合と異なる。
　このように、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されている点で、実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態５に係るメモリー装置４００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されているため、接続層の抵抗を低減することが可能となることから、実施形態５に係るメモリー装置４００よりも高速化が可能なメモリー装置となる。
　なお、実施形態９に係るメモリー装置４０７は、導電体層３４０における接続層に対応する領域に低抵抗層３５０が形成されている点以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
［実施形態１０］
　図４５は、実施形態１０に係るメモリー装置４０８を説明するために示す図である。図４５（ａ）はメモリー装置４０９の平面図であり、図４５（ｂ）は図４５（ａ）のＡ１－Ａ１断面図であり、図４５（ｃ）は図４５（ａ）のＡ２－Ａ２断面図であり、図４５（ｄ）は図４５（ａ）のＡ３－Ａ３断面図であり、図４５（ｅ）は図４５（ａ）のＡ４－Ａ４断面図であり、図４５（ｆ）は図４５（ａ）のＡ６－Ａ６断面図である。
　実施形態１０に係るメモリー装置４０９は、基本的には、実施形態９に係るメモリー装置４０７と同様の構成を有するが、図４５に示すように、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０を形成する代わりに導電体層を厚く形成している点で、実施形態９に係るメモリー装置４０７の場合と異なる。
　このように、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域にアルミニウムからなる低抵抗層３５０を形成する代わりに導電体層を厚く形成している点で、実施形態９に係るメモリー装置４０７の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態９に係るメモリー装置４０７の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域において導電体層を厚く形成しているため、実施形態９に係るメモリー装置４０７の場合と同様に、接続層の抵抗を低減することが可能となる。
　また、実施形態１０に係るメモリー装置４０８は、導電体層を形成する際に型押しするだけで導電体層３４０における接続層に対応する領域に導電体層を厚く形成することができるため、実施形態９に係るメモリー装置４０７よりも簡単にメモリー装置を製造することが可能となる。
　なお、実施形態１０に係るメモリー装置４０８は、導電体層３４０における接続層に対応する領域に導電体層を厚く形成している点以外の点においては、実施形態９に係るメモリー装置４０７の場合と同様の構成を有するため、実施形態９に係るメモリー装置４０７が有する効果のうち該当する効果を有する。
［実施形態１１］
　図４６は、実施形態１１に係るメモリー装置４０９を説明するために示す図である。図４６（ａ）はメモリー装置４０９の平面図であり、図４６（ｂ）は図４６（ａ）のＡ１－Ａ１断面図であり、図４６（ｃ）は図４６（ａ）のＡ２－Ａ２断面図であり、図４６（ｄ）は図４６（ａ）のＡ３－Ａ３断面図であり、図４６（ｅ）は図４６（ａ）のＡ４－Ａ４断面図である。
　図４７及び図４８は、実施形態１１に係るメモリー装置４０９を製造する方法を説明するために示す図である。図４７（ａ）～図４７（ｅ）及び図４８（ａ）～図４８（ｅ）は各工程図である。
　実施形態１１に係るメモリー装置４０９は、基本的には、実施形態５に係るメモリー装置４００と同様の構成を有するが、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段が実施形態５に係るメモリー装置４００の場合と異なる。
　すなわち、実施形態１１に係るメモリー装置４０９においては、図４６～図４８に示すように、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段として、第１ゲート絶縁層３３２と第２ゲート絶縁層３３４との層厚差を利用している。
　このように、実施形態１１に係るメモリー装置４０９は、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段が実施形態５に係るメモリー装置４００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１に係るメモリー装置２０２の場合と同様に、「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　なお、実施形態１１に係るメモリー装置４０９は、第１ゲート絶縁層３３２の組成と第２ゲート絶縁層３３４の組成とを異ならせる手段以外の点においては、実施形態５に係るメモリー装置４００の場合と同様の構成を有するため、実施形態５に係るメモリー装置４００が有する効果のうち該当する効果を有する。
　実施形態１１に係るメモリー装置４０９は、第１工程～第３工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。
（１）第１工程
　第１工程は、固体基板３１０の表面にゲート電極層３２０を形成する工程である。　　
　実施形態５に係る電界効果トランジスター３００の別の製造方法の場合と同様の方法により第１工程を行い、固体基板３１０の表面にゲート電極層３２０を形成する（図２８参照。）。なお、ゲート電極層３２０を形成した後、ゲート電極層３２０を覆うように固体基板３１０の表面にＺｒからなるシード層３６０を形成しておく。
（２）第２工程
　第２工程は、固体基板３１０の表面にゲート絶縁層３３０を形成する工程である（図４７参照。）。
　まず、図４７（ｂ）に示すように、固体基板３１０の表面に、強誘電体材料の原料を含む溶液（例えば、ＴｉリッチなＰＺＴゾルゲル溶液）を塗布して強誘電体材料の原料を含む膜３３１を形成する。次に、図４７（ｃ）に示すように、当該強誘電体材料の原料を含む膜３３１に、第２ゲート絶縁層３３４を形成する領域が凸となる凹凸型Ｍ５を押し付けることにより、強誘電体材料の原料を含む膜３３１に所定の凹部を形成する。
　次に、図４７（ｄ）に示すように、強誘電体材料の原料を含む膜３３１にプラズマ処理を施して、強誘電体材料の原料を含む膜３３１にシード層の成分のＺｒを拡散させる。このとき、第２ゲート絶縁層３３４を形成する領域においては、強誘電体材料の原料を含む膜３３１が薄くなっているため、他の領域においてよりもＺｒが高濃度に拡散される。次に、強誘電体材料の原料を含む膜３３１に熱処理を施して、図４７（ｅ）に示すように、第１ゲート絶縁膜３３２及び第２ゲート絶縁層３３４を含むゲート絶縁層３３０を形成する。
（３）第３工程
　第３工程は、ゲート絶縁層３３０の表面に、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する工程である（図４８参照。）。
　まず、図４８（ａ）及び図４８（ｂ）に示すように、酸化物導電性材料の原料を含む溶液（例えば、ＩＴＯゾルゲル溶液）をゲート絶縁層３３０の表面に塗布することにより酸化物導電性材料の原料を含む膜３４１を形成する。なお、酸化物導電性材料の原料を含む溶液には、完成時に導電体層３４０のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
　次に、図４８（ｃ）～図４８（ｄ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層に連続する接続層に対応する領域が凹となるように形成された凹凸型Ｍ９を用いて、酸化物導電性材料の原料を含む膜３４１に対して型押し成形加工を行う。このとき、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６の層厚が完成時に５ｎｍ～１００ｎｍの範囲内にある所定の層厚になるように酸化物導電体材料の原料を含む膜３４１に対する型押し成形加工を行う。
　次に、酸化物導電性材料の原料を含む膜３４１に熱処理を施すことにより、図４８（ｅ）に示すように、第１チャネル層３４２、第２チャネル層３４４及び第３チャネル層３４６並びにこれらチャネル層３４２，３４４，３４６に連続する接続層を含む導電体層３４０を形成する。
　以上のようにして、実施形態１１に係るメモリー装置４０９を製造することができる。この場合、液体材料を用いて真空プロセスを用いることなく、実施形態１１に係るメモリー装置４０９を製造することができる。
［実施形態１２］
　図４９は、実施形態１２に係るメモリー装置６００を説明するために示す図である。図４９（ａ）はメモリー装置６００の平面図であり、図４９（ｂ）は図４９（ａ）のＡ１－Ａ１断面図であり、図４９（ｃ）は図４９（ａ）のＡ２－Ａ２断面図であり、図４９（ｄ）は図４９（ａ）のＡ３－Ａ３断面図であり、図４９（ｅ）は図４９（ａ）のＡ４－Ａ４断面図である。なお、符号５５２はドレイン領域を示し、符号５５４はソース領域／ドレイン領域を示し、符号５５６はソース領域を示す。
　図５０は、実施形態１２に係るメモリー装置６００を説明するために示す図である。図５０（ａ）は、図４９（ｄ）の符号Ｂ１で囲まれた部分（実施形態１２に係る固体電子素子５００）の拡大断面図であり、図５０（ｂ）は、図４９（ｅ）の符号Ｂ２で囲まれた部分（ブロック選択トランジスターＳＷ）の拡大断面図であり、図５０（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及び第３トランジスターＴＲ３のオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　実施形態１２に係るメモリー装置６００は、基本的には、実施形態２に係るメモリー装置２０２と同様にトップゲート構成を有するが、図４９及び図５０に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ（Metal-Ferroelectric-Semiconductor）型のトランジスターからなる点で、実施形態２に係るメモリー装置２０２の場合と異なる。
　すなわち、実施形態１２に係るメモリー装置６００においては、チャネル層（チャネル領域ともいう。第１チャネル層５４２及び第２チャネル層５４４）は、半導体基板５５０の表面に形成された所定のソース領域５５６、所定のソース／ドレイン領域５５４及び所定のドレイン領域５５２のうちいずれか２つの領域の間に位置し、ゲート絶縁層（第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４）は、チャネル層を覆うように形成され、ゲート電極層（第１ゲート電極５２２及び第２ゲート電極５２４）は、ゲート絶縁層を介してチャネル層に対向するように形成されている。
　このように、実施形態１２に係るメモリー装置６００は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ型のトランジスターからなる点で、実施形態２に係るメモリー装置２０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態２に係るメモリー装置２０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態１２に係るメモリー装置２０２によれば、一般的な半導体プロセスを用いて安価な製造コストでメモリー装置を製造することができるという効果もある。
　実施形態１２に係る電界効果トランジスター５００は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
　なお、実施形態１２に係るメモリー装置６００は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＳ型のトランジスターからなる点以外の点においては、実施形態２に係るメモリー装置２０２の場合と同様の構成を有するため、実施形態２に係るメモリー装置２０２が有する効果のうち該当する効果を有する。
［実施形態１３］
　図５１は、実施形態１３に係るメモリー装置６０２（図示せず）を説明するために示す図である。図５１（ａ）は固体電子素子５０２の部分の拡大断面図であり、図５１（ｂ）はブロック選択トランジスターＳＷの部分の拡大断面図であり、図５１（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　実施形態１３に係るメモリー装置６０２は、基本的には、実施形態１２に係るメモリー装置６００と同様の構成を有するが、図５１に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ（Metal-Ferroelectric-Insulator-Semiconductor）型のトランジスターからなる点で、実施形態１２に係るメモリー装置６００の場合と異なる。
　すなわち、実施形態１３に係るメモリー装置６０２においては、チャネル層（第１チャネル層５４２及び第２チャネル層５４４）と、ゲート絶縁層５３０との間には、常誘電体バッファ層５６０が形成されている。
　このように、実施形態１３に係るメモリー装置６０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ型のトランジスターからなる点で、実施形態１２に係るメモリー装置６００の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１２に係るメモリー装置６００の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態１３に係るメモリー装置６０２によれば、半導体基板５５０（例えばＳｉ）と、第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４を構成する強誘電体層（例えばＰＺＴ）との間で生じることがある「望ましくない相互拡散現象」を抑制することができる。　
　実施形態１３に係る電界効果トランジスター５０２は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
　なお、実施形態１３に係るメモリー装置６０２は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＩＳ型の固体電子素子からなる点以外の点においては、実施形態１３に係るメモリー装置６００の場合と同様の構成を有するため、実施形態１３に係るメモリー装置６００が有する効果のうち該当する効果を有する。
［実施形態１４］
　図５２は、実施形態１４に係るメモリー装置６０４（図示せず）を説明するために示す図である。図５２（ａ）は固体電子素子５０４の部分の拡大断面図であり、図５２（ｂ）はブロック選択トランジスターＳＷの部分の拡大断面図であり、図５２（ｃ）は、第１トランジスター部分ＴＲ１の抗電圧Ｖｃ１と、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆとの関係を示す図である。
　実施形態１４に係るメモリー装置６０４は、基本的には、実施形態１３に係るメモリー装置６０２と同様の構成を有するが、図５２に示すように、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Semiconductor）型の固体電子素子からなる点で、実施形態１３に係るメモリー装置６０２の場合と異なる。
　すなわち、実施形態１４に係るメモリー装置６０４においては、常誘電体バッファ層５６０と、第１ゲート絶縁層５３２及び第２ゲート絶縁層５３４との間には、浮遊電極５７０が形成されている。
　このように、実施形態１４に係るメモリー装置６０４は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点で、実施形態１３に係るメモリー装置６０２の場合と異なるが、第１の抗電圧Ｖｃ１を有する第１ゲート絶縁層を有する情報記憶用の第１トランジスター部分ＴＲ１と、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆが「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たす値に設定された情報読み出し／書き込み用の第２トランジスター部分ＴＲ２とが並列に接続された構造を有するため、実施形態１３に係るメモリー装置６０２の場合と同様に、ＮＡＮＤ型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることのないメモリー装置となる。
　また、実施形態１４に係るメモリー装置６０４によれば、ゲート絶縁層５３０によるキャパシタと、常誘電体バッファ層５６０によるキャパシタの面積を任意に調整することで、分極量が大きいゲート絶縁層５３０と、分極量が小さい常誘電体バッファ層５６０との間の電荷ミスマッチを緩和することができる。
　実施形態１４に係る電界効果トランジスター５０４は、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することから、これをＮＡＮＤ型メモリー装置のメモリーセルに用いた場合に、情報記憶のための素子とは別に情報読み出し／書き込みのための制御素子を別途設ける必要がなくなるため、高集積化を図るうえで有利な電界効果トランジスターとなる。
　なお、実施形態１４に係るメモリー装置６０４は、第１トランジスター部分ＴＲ１、第２トランジスター部分ＴＲ２及びブロック選択トランジスターＳＷが、半導体基板５５０の表面に形成されたＭＦＭＩＳ型の固体電子素子からなる点以外の点においては、実施形態１３に係るメモリー装置６０２の場合と同様の構成を有するため、実施形態１３に係るメモリー装置６０２が有する効果のうち該当する効果を有する。
　本実施例は、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることを示す実施例である。
１．電界効果トランジスター７００の作製
　図５３は、実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。図５３（ａ）～図５３（ｅ）は各工程図である。図５４は、実施例に用いる凹凸型Ｍ１１を説明するために示す図である。図５５は、実施例に用いる型押し成形加工装置８００を説明するために示す図である。なお、図５５中、符号８１０は下型、符号８１２は断熱板、符号８１４はヒーター、符号８１６は載置部、符号８１８は吸引部、符号８２０は上型、符号８２２はヒーター、符号８２４は固定部、符号８２６は石英ガラス基材を示す。
　以下の「下地Ｐｔ基板準備工程」、「ＰＺＴ層形成工程」、「ＩＴＯ層形成工程」、「型押し成形加工工程」及び「ＩＴＯ層焼成工程」をこの順序で実施することにより実施例に係る電界効果トランジスター７００を製造した。以下、工程順に説明する。
（１）下地Ｐｔ基板準備工程
　まず、図５３（ａ）に示すように、下地Ｐｔ基板（Ｓｉ基板５１２上にＳｉＯ２層７１４を形成した絶縁性基板７１０の全面にゲート電極層としてのＰｔ層７２０を形成したもの／田中貴金属製）を準備した。
（２）ゲート絶縁層形成工程
　次に、図５３（ｂ）に示すように、下地Ｐｔ基板上に、ゲート絶縁層としてのＰＺＴ層７３０を形成した。ＰＺＴ層７３０の形成は、「下地Ｐｔ基板上に強誘電体材料の原料を含む溶液としてのＰＺＴゾルゲル溶液（三菱マテリアル製）を２５００ｒｐｍ・２５秒のスピンコート条件で塗布し、ホットプレート上で２２０℃・５分で乾燥させる操作」を４回繰り返した後、ホットプレート上で３５０℃・１０分で仮焼成し、さらには、ＲＴＡ装置を用いて６５０℃・２０分の条件でＰＺＴ層を結晶化させることにより行った。
（３）ＩＴＯ前駆体組成物層形成工程
　次に、５分のＵＶ洗浄（λ＝２５４ｎｍ）によりＰＺＴ基板から有機残渣を除去した後、図５３（ｃ）に示すように、酸化物導電性材料の原料を含む膜としてのＩＴＯ前駆体組成物層７４０’を形成した。ＩＴＯ前駆体組成物層７４０’の形成は、ＰＺＴ層７３０上に、酸化物導電性材料の原料を含む溶液としてのＩＴＯゾルゲル溶液（高純度化学製／原液：希釈剤＝１：１．５）を２５００ｒｐｍ・２５秒のスピンコート条件で塗布し、ホットプレート上で１５０℃・５分の条件で乾燥させることにより行った。なお、ＩＴＯゾルゲル溶液には、完成時にチャネル層のキャリア濃度が１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の範囲内になるような濃度の不純物が添加されている。
（４）型押し成形加工工程
　次に、ＩＴＯ層７４０’の離型性を向上させる目的でＩＴＯ層７４０’上に離型剤ＨＤ－１１０１（ダイキン化成製）をスピンコートにより塗布した後、ホットプレート上で６０℃・５分の条件で乾燥させた。なお、型側の離型処理は、ディップコートタイプ離型剤ＺＨ－１１０１（ダイキン化成製）により行った。
　次に、図５３（ｄ）に示すように、ソース／ドレイン領域７４４（図５３（ｅ）参照。）に対応する領域よりもチャネル層７４２（図５３（ｅ）参照。）に対応する領域が凸となるように形成された凹凸型Ｍ１１（図５４参照。）を用いて、ＩＴＯ前駆体組成物層７４０’に対して型押し成形加工を行った。型押し成形加工は、型押し成形加工装置８００（東芝機械製の型押し成形加工装置ＳＴ５０／図５５参照。）を用いて行った。
　なお、凹凸型Ｍ１１は、図５４に示すように、１０ｍｍ×１０ｍｍの正方形状の中央部に２ｍｍ×２ｍｍのパターン領域を有し、当該パターン領域の中には幅１μｍ、高さ１５０ｎｍの格子状パターンが形成されたものである。凹凸型Ｍ１１は両面テープを用いて石英ガラス基材８２６に固定する。
　型押し成形加工におけるプレス力は、０．３ｋＮ（３ＭＰａ、１ｃｍ□）として、プレス力が加わった時点で７０℃から昇温していき、プレス力を保持した状態で１８０℃まで加熱した。保持時間は１５分とした。その後、水で冷却して、温度が７０℃になった時点で離型を行った。
（５）ＩＴＯ前駆体組成物層焼成工程
　次に、ホットプレート上で４００℃・１０分の条件でＩＴＯ前駆体組成物層７４０’の焼成を行い、その後、ＲＴＡ装置を用いて６５０℃・３０分（前半１５分酸素雰囲気、後半の１５分窒素雰囲気）の条件でＩＴＯ前駆体組成物層７４０’を加熱してＩＴＯ前駆体組成物層を結晶化させ、結晶化されたＩＴＯ層７４０を形成した。
　以上の工程を経て、実施例に係る電界効果トランジスター７００が得られた。
２．電界効果トランジスター７００の評価
（１）電界効果トランジスター７００の構造
　図５６は、実施例に係る電界効果トランジスター７００を説明するために示す図である。図５６（ａ）は電界効果トランジスター７００の断面図であり、図５６（ｂ）は電気的測定を行っているときの電界効果トランジスター７００の平面図であり、図５６（ｃ）は電気的測定を行っているときの電界効果トランジスター７００の断面図である。
　実施例に係る電界効果トランジスター７００においては、図５６に示すように、凹凸型Ｍ１１の凸部によって型押しされた部分がチャネル層７４２となり、凹凸型Ｍ１１の凹部によって型押しされた部分がソース／ドレイン領域７４４となる。
（２）電界効果トランジスター７００の表面状態
　得られた電界効果トランジスター７００におけるＩＴＯ層焼成工程前のＩＴＯ前駆体組成物層７４０’及びＩＴＯ前駆体組成物層焼成工程後のＩＴＯ層７４０の状態をレーザー顕微鏡ＯＬＳ－３０００（オリンパス製）及びＳＰＭ（ＳＩＩ・ナノテクノロジー製）を用いて観察した。
　図５７は、ＩＴＯ層の表面状態を説明するために示す図である。図５７（ａ）における左側の写真はＩＴＯ層焼成工程前におけるＩＴＯ前駆体組成物層７４０’のレーザー顕微鏡写真であり、図５７（ａ）における右側の写真は左側の写真で破線で囲った領域を拡大したものである。また、図５７（ｂ）はＩＴＯ前駆体組成物層焼成工程後におけるＩＴＯ層７４０のＳＰＭ写真である。なお、図５７（ｂ）において中央部で窪んでいる部分がチャネル層７４２に対応する領域である。
　実施例に係る電界効果トランジスター７００においては、図５７（ａ）からも分かるように、パターン領域全体にわたってレーザー顕微鏡の濃淡差の少ない（すなわち高低差の小さい）均一な構造が得られている。また、図５７（ｂ）からも分かるように、長さが約１μｍのチャネル層７４２と、ソース／ドレイン領域７４４との間に５０ｎｍ～６０ｎｍの高低差が形成されている。
（３）電界効果トランジスター７００の電気特性
　まず、ＩＴＯ層７４０の端部を１％フッ酸によりウェットエッチングし、下部のＰｔ電極層７２０を露出させ、ゲート電極層用のプローブを押し当てた。その後、図５６（ｂ）及び図５６（ｃ）に示すように、チャネル層７４２を挟む位置にある２つのソース／ドレイン領域７４４のそれぞれにソース用プローブ及びドレイン用プローブを押し当てた（図５６中、符号ＩＶを参照。）。
　その後、電界効果トランジスター７００における電気特性（ドレイン電流ＩＤとゲート電圧ＶＧとの間のＩＤ－ＶＧ特性、ドレイン電流ＩＤとドレイン電圧ＶＤとの間のＩＤ－ＶＤ特性）を半導体パラメータアナライザー（アジレント製）を用いて測定した。
　図５８は、実施例に係る電界効果トランジスター７００の電気特性を説明するために示す図である。図５８（ａ）はＩＤ－ＶＧ特性を示す図であり、図５８（ｂ）はＩＤ－ＶＤ特性を示す図である。なお、ＩＤ－ＶＧ特性を測定するに当たっては、ドレイン電圧ＶＤを２．５Ｖに固定した状態で－３Ｖ～＋３Ｖの範囲でゲート電圧ＶＧを走査した。
　実施例に係る電界効果トランジスター７００は、図５８（ａ）からも分かるように、ヒステリシス特性（メモリウインドウ０．５Ｖ）を有し、第１トランジスター部分ＴＲ１として使用可能であることが確認できた（図中、符号ＩＶ１で示す特性曲線参照。）。また、図５８（ａ）及び図５８（ｂ）からも分かるように、４桁程度のＯＮ／ＯＦＦ比が得られ、第２トランジスター部分ＴＲ２として使用可能であることが確認できた。
　このことにより、製造条件を適宜設定して、情報記憶用の第１領域と情報読み出し／書き込み用の第２領域とで、ゲート絶縁層の層厚又は組成を異ならせれば、型押し成形技術を用いて第１トランジスター部分ＴＲ１及び第２トランジスター部分ＴＲ２を１つの電界効果トランジスターの中に作り込むことが可能である、すなわち、型押し成形技術を用いて本発明の電界効果トランジスターを製造可能であることが示された。
　以上、本発明の電界効果トランジスター及びメモリー装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記各実施形態においては、電界効果トランジスターをＮＡＮＤ型メモリーに適用したが、本発明はこれに限定されるものではない。例えば、電界効果トランジスターをスイッチ回路その他の電子回路に適用することもできる。
（２）上記各実施形態においては、酸化物導電体材料として、インジウム錫酸化物（ＩＴＯ）を用いたが、本発明はこれに限定されるものではない。例えば、酸化インジウム（Ｉｎ２Ｏ３）、アンチモンドープ酸化錫（Ｓｂ－ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、アルミニウムドープ酸化亜鉛（Ａｌ－ＺｎＯ）、ガリウムドープ酸化亜鉛（Ｇａ－ＺｎＯ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、酸化錫（ＳｎＯ２）、一酸化錫ＳｎＯ、ニオブドープ二酸化チタン（Ｎｂ－ＴｉＯ２）などの酸化物導電体材料を用いることができる。また、インジウムガリウム亜鉛複合酸化物（ＩＧＺＯ）、ガリウムドープ酸化インジウム（Ｉｎ－Ｇａ－Ｏ（ＩＧＯ））、インジウムドープ酸化亜鉛（Ｉｎ－Ｚｎ－Ｏ（ＩＺＯ））などのアモルファス導電性酸化物を用いることができる。また、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ニオブドープチタン酸ストロンチウム（Ｎｂ－ＳｒＴｉＯ３）、ストロンチウムバリウム複合酸化物（ＳｒＢａＯ３）、ストロンチウムカルシウム複合酸化物（ＳｒＣａＯ３）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ２）、酸化ニッケルランタン（ＬａＮｉＯ３）、酸化チタンランタン（ＬａＴｉＯ３）、酸化銅ランタン（ＬａＣｕＯ３）、酸化ニッケルネオジム（ＮｄＮｉＯ３）、酸化ニッケルイットリウム（ＹＮｉＯ３）、酸化ランタンカルシウムマンガン複合酸化物（ＬＣＭＯ）、鉛酸バリウム（ＢａＰｂＯ３）、ＬＳＣＯ（ＬａｘＳｒ１－ｘＣｕＯ３）、ＬＳＭＯ（Ｌａ１－ｘＳｒｘＭｎＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７－ｘ）、ＬＮＴＯ（Ｌａ（ＮＩ１－ｘＴｉｘ）Ｏ３）、ＬＳＴＯ（（Ｌａ１－ｘ，Ｓｒｘ）ＴｉＯ３）、ＳＴＲＯ（Ｓｒ（Ｔｉ１－ｘＲｕｘ）Ｏ３）その他のペロブスカイト型導電性酸化物又はパイロクロア型導電性酸化物を用いることができる。
（３）上記各実施形態においては、チャネル層として、酸化物導電体からなる導電体層を用いたが、本発明はこれに限定されるものではない。例えば、Ｓｉ、Ｇｅ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＺｎＳ、ＺｅＳｅ、ＺｎＯ、ＣｄＳ、ＣｕＩｎＳｅ２などからなる半導体層を用いることができる。
（４）上記各実施形態においては、強誘電体材料として、ＰＺＴ（Ｐｂ（Ｚｒｘ，Ｔｉ１－ｘ）Ｏ３）を用いたが、本発明はこれに限定されるものではない。例えば、ＮｂドープＰＺＴ、ＬａドープＰＺＴ、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、ＢＴＯ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（Ｂｉ４－ｘＬａｘＴｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＺＮ（Ｂｉ１．５Ｚｎ１．０Ｎｂ１．５Ｏ７）、ビスマスフェライト（ＢｉＦｅＯ３）などを用いることができる。
（５）上記各実施形態においては、ゲート電極層に用いる材料として、Ｐｔ及び酸化ニッケルランタン（ＬａＮｉＯ３）を用いたが、本発明はこれに限定されるものではない。例えば、Ａｕ、Ａｇ、Ａｌ、Ｔｉ、ＩＴＯ、Ｉｎ２Ｏ３、、Ｓｂ－Ｉｎ２Ｏ３、Ｎｂ－ＴｉＯ２、ＺｎＯ、Ａｌ－ＺｎＯ、Ｇａ－ＺｎＯ、ＩＧＺＯ、ＲｕＯ２及びＩｒＯ２並びにＮｂ－ＳＴＯ、ＳｒＲｕＯ２、ＬａＮｉＯ３、ＢａＰｂＯ３、ＬＳＣＯ、ＬＳＭＯ、ＹＢＣＯその他のペロブスカイト型導電性酸化物を用いることができる。また、パイロクロア型導電性酸化物及びアモルファス導電性酸化物を用いることもできる。
（６）上記各実施形態においては、固体基板として、Ｓｉ基板の表面にＳｉＯ２層及びＴｉ層を介してＳＴＯ（ＳｒＴｉＯ）層を形成した絶縁性基板を用いたが、本発明はこれに限定されるものではない。例えば、石英ガラス基板、ＳｉＯ２／Ｓｉ基板、アルミナ（Ａｌ２Ｏ３）基板、ＳＲＯ（ＳｒＲｕＯ３）基板又はＳＴＯ（ＳｒＴｉＯ）基板からなる絶縁性基板、Ｓｉ基板、ＳｉＣ基板等の半導体基板を用いることもできる。
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ，１００ｊ，１００ｋ，１００ｌ，１０２，１０２ａ、１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，３００，３０２，３０４，３０６，３０７，３０８，３０９，５００，５０２，５０４，７００，９００…電界効果トランジスター、１１０、９１０…固体基板、１２０…ゲート電極層、１２０’…酸化ニッケルランタンの前駆体組成物層、１２１，１２１ａ…白金層、１２２…第１ゲート電極層，１２４…第２ゲート電極層、１２６…第３ゲート電極層、１３０，９３０…ゲート絶縁層、１３２…第１ゲート絶縁層、１３４…第２ゲート絶縁層、１３６…第３ゲート絶縁層、１４０…導電体層、１４２…第１チャネル層、１４４…第２チャネル層，１４６…第３チャネル層、１５０…低抵抗層、２００，２０２，２０４，４００，４０２，４０４，４０７，４０８，４０９，６００…メモリー装置、９２０…ゲート電極、９４０…チャネル層、９５０…ソース電極、９６０…ドレイン電極、ＢＬ…ビット線、ＢＳ０…ブロック選択線、Ｄ１…第１ドレイン端、Ｄ２…第２ドレイン端、ｄ１，ｄ２…層厚、Ｍ５，Ｍ６，Ｍ７…メモリーセル、ＭＢ１，ＭＢ２，ＭＢ３…メモリーセルブロック、Ｐ…めっき触媒微粒子、ＰＬ…プレート線、Ｓ１…第１ソース端、Ｓ２…第２ソース端、ＴＲ…電界効果トランジスター、ＴＲ１…第１トランジスター部分、ＴＲ２…第２トランジスター部分、ＳＷ…ブロック選択トランジスター、ＷＬ５、ＷＬ６，ＷＬ７…ワード線

Claims (25)

  1. 　ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第１抗電圧Ｖｃ１を有する情報記憶用の第１領域と、前記第１領域とは異なる層厚又は組成を有する層からなる情報読み出し／書き込み用の第２領域との２つの領域とに、これら２つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し／書き込みを制御するためのオン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆ並びに前記第１抗電圧Ｖｃ１が「－Ｖｃ１＜Ｖｏｆｆ＜Ｖｏｎ＜Ｖｃ１」の関係を満たし、１つの電界効果トランジスターの中に情報記憶機能及び情報読み出し／書き込み機能を有することを特徴とする電界効果トランジスター。
  2. 　請求項１に記載の電界効果トランジスターにおいて、
    　前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層よりも薄いことを特徴とする電界効果トランジスター。
  3. 　請求項２に記載の電界効果トランジスターにおいて、
    　前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることを特徴とする電界効果トランジスター。
  4. 　請求項２又は３に記載の電界効果トランジスターにおいて、
    　前記第２ゲート絶縁層は、前記１ゲート絶縁層と同一の組成を有することを特徴とする電界効果トランジスター。
  5. 　請求項２又は３に記載の電界効果トランジスターにおいて、
    　前記第２ゲート絶縁層は、前記１ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。
  6. 　請求項１に記載の電界効果トランジスターにおいて、
    　前記ゲート絶縁層のうち前記第２領域に位置する第２ゲート絶縁層は、前記ゲート絶縁層のうち前記第１領域に位置する第１ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。
  7. 　請求項６に記載の電界効果トランジスターにおいて、
    　前記第２ゲート絶縁層は、強誘電体層からなり前記第１の抗電圧Ｖｃ１よりも低い第２の抗電圧Ｖｃ２を有することを特徴とする電界効果トランジスター。
  8. 　請求項６に記載の電界効果トランジスターにおいて、
    　前記第２ゲート絶縁層は、常誘電体材料からなることを特徴とする電界効果トランジスター。
  9. 　請求項１～８のいずれかに記載の電界効果トランジスターにおいて、
    　固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。
  10. 　請求項１～８のいずれかに記載の電界効果トランジスターにおいて、
    　固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。
  11. 　請求項９又は１０に記載の電界効果トランジスターにおいて、
    　前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることを特徴とする電界効果トランジスター。
  12. 　請求項１１に記載の電界効果トランジスターにおいて、
    　前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることを特徴とする電界効果トランジスター。
  13. 　請求項１２に記載の電界効果トランジスターにおいて、
    　前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することを特徴とする電界効果トランジスター。
  14. 　請求項９～１３のいずれかに記載の電界効果トランジスターにおいて、
    　前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることを特徴とする電界効果トランジスター。
  15. 　請求項１～１４のいずれかに記載の電界効果トランジスターにおいて、
    　前記第１領域に位置する前記チャネル層及び前記第２領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることを特徴とする電界効果トランジスター。
  16. 　請求項１～１５のいずれかに記載の電界効果トランジスターにおいて、
    　前記チャネル層は酸化物導電体層からなり、
    　前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    　前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とする電界効果トランジスター。
  17. 　請求項１～８のいずれかに記載の電界効果トランジスターにおいて、
    　前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、
    　前記ゲート絶縁層は、前記チャネル層を覆うように形成され、
    　前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることを特徴とする電界効果トランジスター。
  18. 　請求項１７に記載の電界効果トランジスターにおいて、
    　前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とする電界効果トランジスター。
  19. 　請求項１７又は１８に記載の電界効果トランジスターにおいて、
    　前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とする電界効果トランジスター。
  20. 　請求項１～１９のいずれかに記載の電界効果トランジスターにおいて、
    　前記第１領域及び前記第２領域は、チャネル幅方向に並列して配置されていることを特徴とする電界効果トランジスター。
  21. 　ビット線と、
    　プレート線と、
    　ワード線と、
    　メモリーセルと、
    　前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、
    　前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、
    　前記メモリーセルは、請求項１に記載の電界効果トランジスターからなることを特徴とするメモリー装置。
  22. 　請求項２１に記載のメモリー装置において、
    　前記チャネル層は、酸化物導電体層からなり、
    　同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。
  23. 　請求項２２に記載のメモリー装置において、
    　前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    　前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。
  24. 　請求項２２に記載のメモリー装置において、
    　前記メモリーセルブロックは、少なくとも１つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、
    　前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、
    　前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、
    　同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する２つのメモリーセルは、当該２つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、
    　同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。
  25. 　請求項２４に記載のメモリー装置において、
    　前記第１領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第１領域に位置する前記電界効果トランジスターに「０」の値が書き込まれているとき、前記第１領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    　前記第２領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第２領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第２領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
    　前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118449A1 (ja) * 2012-02-07 2013-08-15 パナソニック株式会社 不揮発性半導体装置を駆動する方法
CN108899058A (zh) * 2018-06-08 2018-11-27 复旦大学 基于源/漏电极区差异性铁电极化的四态铁电晶体管存储器的操作方法
JP2021535618A (ja) * 2018-10-12 2021-12-16 ブイメモリー コーポレーションVmemory Corp. 電場を利用した電流経路制御方法及び電子素子

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI825878B (zh) * 2022-07-28 2023-12-11 國立陽明交通大學 金屬鐵電金屬場效應電晶體、金屬鐵電金屬場效應電晶體陣列及其操作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161854A (ja) * 1993-12-09 1995-06-23 Sony Corp 不揮発性メモリ
JP2002270789A (ja) * 2001-03-14 2002-09-20 Toshiba Corp 強誘電体メモリ
JP2006190432A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2006190933A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2008091492A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体記憶装置
JP2009164473A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 半導体メモリセル及びそれを用いた半導体メモリアレイ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161854A (ja) * 1993-12-09 1995-06-23 Sony Corp 不揮発性メモリ
JP2002270789A (ja) * 2001-03-14 2002-09-20 Toshiba Corp 強誘電体メモリ
JP2006190432A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2006190933A (ja) * 2004-12-29 2006-07-20 Hynix Semiconductor Inc 不揮発性強誘電体メモリ装置
JP2008091492A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体記憶装置
JP2009164473A (ja) * 2008-01-09 2009-07-23 Panasonic Corp 半導体メモリセル及びそれを用いた半導体メモリアレイ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013118449A1 (ja) * 2012-02-07 2013-08-15 パナソニック株式会社 不揮発性半導体装置を駆動する方法
CN103460375A (zh) * 2012-02-07 2013-12-18 松下电器产业株式会社 驱动非易失性半导体装置的方法
JP5406415B1 (ja) * 2012-02-07 2014-02-05 パナソニック株式会社 不揮発性半導体装置を駆動する方法
US8830723B2 (en) 2012-02-07 2014-09-09 Panasonic Corporation Method of driving nonvolatile semiconductor device
CN103460375B (zh) * 2012-02-07 2016-11-02 松下知识产权经营株式会社 驱动非易失性半导体装置的方法
CN108899058A (zh) * 2018-06-08 2018-11-27 复旦大学 基于源/漏电极区差异性铁电极化的四态铁电晶体管存储器的操作方法
JP2021535618A (ja) * 2018-10-12 2021-12-16 ブイメモリー コーポレーションVmemory Corp. 電場を利用した電流経路制御方法及び電子素子
JP7071590B2 (ja) 2018-10-12 2022-05-19 ブイメモリー コーポレーション 電場を利用した電流経路制御方法及び電子素子
US11527715B2 (en) 2018-10-12 2022-12-13 Vmemory Corp. Method for controlling current path by using electric field, and electronic element

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