JPWO2011138941A1 - 電界効果トランジスター及びメモリー装置 - Google Patents
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
Description
図59は、従来の電界効果トランジスター900を説明するために示す図である。図60は、従来の電界効果トランジスター900におけるスイッチング動作を説明するために示す図である。図60(a)はオン状態を示す図であり、図60(b)はオフ状態を示す図である。
また、このような構成とすることにより、チャネル層及び接続層におけるキャリア濃度を高くすることができるため、低駆動電圧で高速駆動可能なメモリー装置となる。
図1は、実施形態1に係るメモリー装置200を説明するために示す図である。図1(a)はメモリー装置200の回路図であり、図1(b)は電界効果トランジスター100の構成を示す図であり、図1(c)は電界効果トランジスター100の等価回路図である。
図2は、実施形態1に係るメモリー装置200を説明するために示す図である。図2(a)はメモリー装置200の平面図であり、図2(b)は図2(a)のA1−A1断面図であり、図2(c)は図2(a)のA2−A2断面図であり、図2(d)は図2(a)のA3−A3断面図であり、図2(e)は図2(a)のA4−A4断面図である。
図7は、実施形態1に係るメモリー装置200における情報書き込み時の駆動波形を示す図である。
なお、以下の説明においては、メモリーセルM6に着目して情報の読み出し及び書き込み方法を説明することとする。従って、図6及び図7においては、メモリーセルM6を選択している期間(期間7)について、網掛けを除去してハイライト表示することとする。
実施形態1に係るメモリー装置200は、第1工程〜第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図8は、実施形態1に係るメモリー装置200を製造する方法を説明するために示す図である。図8(a)〜図8(f)は各工程図である。なお、図8(a)〜図8(f)は図2(d)に対応する断面図である。
第1工程は、固体基板110(Si基板の表面にSiO2層及びTi層を介してSTO(SrTiO)層を形成した絶縁性基板)の表面にゲート電極層120を形成する工程である(図8(a)〜図8(c)参照。)。
次に、スパッタリング法及びフォトリソグラフィを用いて、第1白金層121の表面における第2トランジスター部分TR2及びブロック選択トランジスターSWを形成する領域にのみ例えば白金(Pt)からなる第2白金層121aをさらに形成することにより、第1トランジスター部分TR1と第2トランジスター部分TR2との境界などで段差を有するゲート電極層120を形成する。
第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である(図8(d)〜図8(e)参照。)。
次に、図8(e)に示すように、CMP法を用いて、強誘電体層131を研磨して、第1ゲート絶縁層132、第2ゲート絶縁層134及び第2ゲート絶縁層136を含むゲート絶縁層130を形成する。
第3工程は、ゲート絶縁層130の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する工程である(図8(f)参照。)。
実施形態1に係るメモリー装置200は、第1工程〜第3工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。
第1工程は、固体基板110の表面にゲート電極層120を形成する工程である(図9(a)〜図9(f)参照。)。
次に、固体基板110の表面に無電解めっきを施すことにより、図9(c)に示すように、めっき触媒微粒子Pが付着した領域に白金(Pt)からなる第1白金層121を形成する。
次に、固体基板110の表面に無電解めっきを施すことにより、図9(f)に示すように、めっき触媒微粒子Pが付着した領域に白金(Pt)からなる第2白金層を形成することにより、第1トランジスター部分TR1と第2トランジスター部分TR2との境界などで段差を有するゲート電極層120を形成する。
第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である(図10(a)〜図10(c)参照。)。
第3工程は、ゲート絶縁層130の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層142,144,146に連続する接続層を含む導電体層140を形成する工程である(図10(d)〜図10(f)参照。)。
実施形態1に係るメモリー装置200のさらに別の製造方法は、基本的には実施形態1に係るメモリー装置200の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第1工程を実施する点で実施形態1に係るメモリー装置200の別の製造方法とは異なる。以下、第1工程のみ説明する。
図12は、変形例1及び2に係る電界効果トランジスター100a,100bを説明するために示す図である。図12(a)は変形例1に係る電界効果トランジスター100aの断面図であり、図12(b)は変形例2に係る電界効果トランジスター100bの断面図である。なお、図12(a)及び図12(b)は図3(a)に対応する断面図である。
図13は、変形例3〜5に係る電界効果トランジスター100c〜100eを説明するために示す図である。図13(a)は変形例3に係る電界効果トランジスター100cの部分平面図であり、図13(b)は変形例3に係る電界効果トランジスター100cの断面図であり、図13(c)は変形例4に係る電界効果トランジスター100dの断面図であり、図13(d)は変形例5に係る電界効果トランジスター100eの断面図である。なお、図13(b)は図13(a)のA5−A5断面図であり、図13(c)及び図13(d)は図13(b)に対応する断面図である。
図14は、変形例6〜8に係る電界効果トランジスター100f〜100hを説明するために示す図である。図14(a)は変形例6に係る電界効果トランジスター100fの部分平面図であり、図14(b)は変形例6に係る電界効果トランジスター100fの断面図であり、図14(c)は変形例7に係る電界効果トランジスター100gの断面図であり、図14(d)は変形例8に係る電界効果トランジスター100hの断面図である。なお、図14(b)は図14(a)のA5−A5断面図であり、図14(c)及び図14(d)は図14(b)に対応する断面図である。
図15は、変形例9〜12に係る電界効果トランジスター100i〜100lを説明するために示す図である。図15(a)は変形例9に係る電界効果トランジスター100iの部分平面図であり、図15(b)は変形例9に係る電界効果トランジスター100iの断面図であり、図15(c)は変形例10に係る電界効果トランジスター100jの断面図であり、図15(d)は変形例11に係る電界効果トランジスター100kの断面図であり、図15(e)は変形例12に係る電界効果トランジスター100lの断面図である。なお、図15(b)は図15(a)のA5−A5断面図であり、図15(c)、図15(d)及び図15(e)は図15(b)に対応する断面図である。
図16は、実施形態2に係るメモリー装置202を説明するために示す図である。図16(a)はメモリー装置202の平面図であり、図16(b)は図16(a)のA1−A1断面図であり、図16(c)は図16(a)のA2−A2断面図であり、図16(d)は図16(a)のA3−A3断面図であり、図16(e)は図16(a)のA4−A4断面図である。
第1工程は、固体基板110の表面に、第1チャネル層142、第2チャネル層144及び第3チャネル層146並びにこれらチャネル層に連続する接続層を含む導電体層140を形成する工程である(図17(a)及び図17(b)参照。)。
第2工程は、固体基板110の表面にゲート絶縁層130を形成する工程である(図17(c)〜図17(e)参照。)。
第3工程は、ゲート絶縁層130の表面にゲート電極層120を形成する工程である(図17(f)参照。)。
図18は、変形例13及び14に係る電界効果トランジスター102a,102bを説明するために示す図である。図18(a)は変形例13に係る電界効果トランジスター102aの断面図であり、図18(b)は変形例14に係る電界効果トランジスター100bの断面図である。なお、図18(a)及び図18(b)は図3(a)に対応する断面図である。
図19は、変形例15〜17に係る電界効果トランジスター102c〜102eを説明するために示す図である。図19(a)は変形例15に係る電界効果トランジスター102cの平面図であり、図19(b)は変形例15に係る電界効果トランジスター102cの断面図であり、図19(c)は変形例16に係る電界効果トランジスター102dの断面図であり、図19(d)は変形例15に係る電界効果トランジスター102eの断面図である。なお、図19(b)は図19(a)のA5−A5断面図であり、図19(c)及び図19(d)は図19(b)に対応する断面図である。
図20は、実施形態3に係るメモリー装置204を説明するために示す図である。図20(a)はメモリー装置204の平面図であり、図20(b)は図20(a)のA1−A1断面図であり、図20(c)は図20(a)のA2−A2断面図であり、図20(d)は図20(a)のA3−A3断面図であり、図20(e)は図20(a)のA4−A4断面図である。
図21は、実施形態4に係るメモリー装置206を説明するために示す図である。図21(a)はメモリー装置206の平面図であり、図21(b)は図21(a)のA1−A1断面図であり、図21(c)は図21(a)のA2−A2断面図であり、図21(d)は図21(a)のA3−A3断面図であり、図21(e)は図21(a)のA4−A4断面図である。図21(f)は図21(a)のA6−A6断面図である。
図22は、実施形態5に係るメモリー装置400を説明するために示す図である。図22(a)はメモリー装置400の回路図であり、図22(b)は電界効果トランジスター300の構成を示す図であり、図22(c)は電界効果トランジスター300の等価回路図である。
図23は、実施形態5に係るメモリー装置400を説明するために示す図である。図23(a)はメモリー装置400の平面図であり、図23(b)は図23(a)のA1−A1断面図であり、図23(c)は図23(a)のA2−A2断面図であり、図23(d)は図23(a)のA3−A3断面図であり、図23(e)は図23(a)のA4−A4断面図である。
図24は、実施形態5に係るメモリー装置400を説明するために示す図である。図24(a)は、図24(d)の符号B1で囲まれた部分(実施形態5に係る電界効果トランジスター300)の拡大断面図であり、図24(b)は、図24(e)の符号B2で囲まれた部分(ブロック選択トランジスターSW)の拡大断面図であり、図24(c)は、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
図25は、実施形態5に係るメモリー装置400における情報読み出し動作を説明するために示す図である。図26は、実施形態5に係るメモリー装置400における情報書き込み動作を説明するために示す図である。
実施形態5に係るメモリー装置400は、第1工程〜第3工程をこの順序で実施することにより製造することができる。以下、工程順に説明する。図27は、実施形態5に係るメモリー装置400を製造する方法を説明するために示す図である。図27(a)〜図27(g)は各工程図である。
第1工程は、固体基板310の表面にゲート電極層320を形成する工程である(図27(a)〜図27(b)参照。)。
第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である(図27(c)〜図27(f)参照。)。
次に、図27(d)に示すように、フォトリソグラフィを用いて第1ゲート絶縁層332を形成する領域においてZrリッチの正方晶系のPZTからなる層331を除去する。
次に、図27(e)に示すように、スパッタリング法を用いて、固体基板310の表面上にZrリッチの正方晶系のPZTからなる層331を覆うようにTiリッチの菱面体結晶系のPZTからなる層333を形成する。
次に、図27(f)に示すように、CMP法を用いて、Zrリッチの正方晶系のPZTからなる層331が露出するまでTiリッチの菱面体結晶系のPZTからなる層333を研磨して、第1ゲート絶縁層332、第2ゲート絶縁層334及び第3ゲート絶縁層336を含むゲート絶縁層330を形成する。
第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する工程である(図27(g)参照。)。
実施形態5に係るメモリー装置400は、第1工程〜第3工程をこの順序で実施することにより製造することもできる。以下、工程順に説明する。図28〜図30は、実施形態5に係るメモリー装置400を製造する別の方法を説明するために示す図である。図28(a)〜図28(c)、図29(a)〜図29(f)及び図30(a)〜図30(e)は各工程図である。
第1工程は、固体基板310の表面にゲート電極層320を形成する工程である(図28参照。)。
第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である(図29参照。)。
第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する工程である(図30参照。)。
実施形態5に係るメモリー装置400のさらに別の製造方法は、基本的には実施形態5に係るメモリー装置400の別の製造方法と同様の工程を有するが、型押し成形技術を用いて第1工程を実施する点で実施形態5に係るメモリー装置400の別の製造方法とは異なる。以下、第1工程のみ説明する。
図32は、変形例18に係る電界効果トランジスター300aの断面構造を示す図である。
変形例18に係る電界効果トランジスター300aは、基本的には、実施形態5に係る電界効果トランジスター300と同様の構成を有するが、図32に示すように、第1トランジスター部分TR1及び第2トランジスター部分TR2が互いにチャネル幅方向に分離されている点で、実施形態5に係る電界効果トランジスター300の場合と異なる(比較のため、図24(a)参照。)。
図33は、変形例19に係る電界効果トランジスター300bの断面構造を示す図である。
変形例19に係る電界効果トランジスター300bは、基本的には、実施形態5に係る電界効果トランジスター300と同様の構成を有するが、図33に示すように、第1トランジスター部分TR1がチャネル幅方向に分離された2つのチャネル層を有する点で、実施形態5に係る電界効果トランジスター300の場合と異なる(比較のため、図24(a)参照。)。
図34は、実施形態6に係るメモリー装置402を説明するために示す図である。図34(a)はメモリー装置402の平面図であり、図34(b)は図34(a)のA1−A1断面図であり、図34(c)は図34(a)のA2−A2断面図であり、図34(d)は図34(a)のA3−A3断面図であり、図34(e)は図34(a)のA4−A4断面図である。
図35は、実施形態6に係るメモリー装置402を説明するために示す図である。図35(a)は、図34(d)の符号B1で囲まれた部分(実施形態6に係る電界効果トランジスター302)の拡大断面図であり、図35(b)は、図34(e)の符号B2で囲まれた部分(ブロック選択トランジスターSW)の拡大断面図であり、図35(c)は、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
第1工程は、固体基板310の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層に連続する接続層を含む導電体層340を形成する工程である(図36(a)及び図36(b)参照。)。
第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である(図36(c)〜図36(f)参照。)。
次に、図36(d)に示すように、フォトリソグラフィを用いて第1ゲート絶縁層332を形成する領域においてZrリッチの菱面体結晶系のPZTからなる層331を除去する。
次に、図36(e)に示すように、スパッタリング法を用いて、固体基板310の表面上にZrリッチの菱面体結晶系のPZTからなる層331を覆うようにTiリッチの正方晶系のPZTからなる層333を形成する。
次に、図36(f)に示すように、CMP法を用いて、Zrリッチの菱面体結晶系のPZTからなる層331が露出するまでTiリッチの正方晶系のPZTからなる層333を研磨して、第1ゲート絶縁層332、第2ゲート絶縁層334及び第3ゲート絶縁層336を含むゲート絶縁層330を形成する。
第3工程は、ゲート絶縁層330の表面にゲート電極層320を形成する工程である(図36(g)参照。)。
図37は、実施形態7に係るメモリー装置404を説明するために示す図である。図37(a)はメモリー装置404の回路図であり、図37(b)は電界効果トランジスター304の構成を示す図であり、図37(c)は電界効果トランジスター304の等価回路図である。
図38は、実施形態7に係るメモリー装置404を説明するために示す図である。図38(a)は電界効果トランジスター304の断面図であり、図38(b)はブロック選択トランジスターSWの断面図であり、図38(c)は、第1トランジスター部分TR1のヒステリシス特性と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
図40は、実施形態7に係るメモリー装置404における情報書き込み時の駆動波形を示す図である。
図41は、実施形態8に係るメモリー装置406(図示せず。)を説明するために示す図である。図41(a)は電界効果トランジスター406の断面図であり、図41(b)はブロック選択トランジスターSWの断面図であり、図41(c)は、第1トランジスター部分TR1のヒステリシス特性と、第2トランジスター部分TR2及び第3トランジスターのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
図43は、実施形態8に係るメモリー装置406における情報書き込み時の駆動波形を示す図である。
図44は、実施形態9に係るメモリー装置407を説明するために示す図である。図44(a)はメモリー装置408の平面図であり、図44(b)は図44(a)のA1−A1断面図であり、図44(c)は図44(a)のA2−A2断面図であり、図44(d)は図44(a)のA3−A3断面図であり、図44(e)は図44(a)のA4−A4断面図である。
図45は、実施形態10に係るメモリー装置408を説明するために示す図である。図45(a)はメモリー装置409の平面図であり、図45(b)は図45(a)のA1−A1断面図であり、図45(c)は図45(a)のA2−A2断面図であり、図45(d)は図45(a)のA3−A3断面図であり、図45(e)は図45(a)のA4−A4断面図であり、図45(f)は図45(a)のA6−A6断面図である。
図46は、実施形態11に係るメモリー装置409を説明するために示す図である。図46(a)はメモリー装置409の平面図であり、図46(b)は図46(a)のA1−A1断面図であり、図46(c)は図46(a)のA2−A2断面図であり、図46(d)は図46(a)のA3−A3断面図であり、図46(e)は図46(a)のA4−A4断面図である。
図47及び図48は、実施形態11に係るメモリー装置409を製造する方法を説明するために示す図である。図47(a)〜図47(e)及び図48(a)〜図48(e)は各工程図である。
第1工程は、固体基板310の表面にゲート電極層320を形成する工程である。
第2工程は、固体基板310の表面にゲート絶縁層330を形成する工程である(図47参照。)。
第3工程は、ゲート絶縁層330の表面に、第1チャネル層342、第2チャネル層344及び第3チャネル層346並びにこれらチャネル層342,344,346に連続する接続層を含む導電体層340を形成する工程である(図48参照。)。
図49は、実施形態12に係るメモリー装置600を説明するために示す図である。図49(a)はメモリー装置600の平面図であり、図49(b)は図49(a)のA1−A1断面図であり、図49(c)は図49(a)のA2−A2断面図であり、図49(d)は図49(a)のA3−A3断面図であり、図49(e)は図49(a)のA4−A4断面図である。なお、符号552はドレイン領域を示し、符号554はソース領域/ドレイン領域を示し、符号556はソース領域を示す。
図51は、実施形態13に係るメモリー装置602(図示せず)を説明するために示す図である。図51(a)は固体電子素子502の部分の拡大断面図であり、図51(b)はブロック選択トランジスターSWの部分の拡大断面図であり、図51(c)は、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
図52は、実施形態14に係るメモリー装置604(図示せず)を説明するために示す図である。図52(a)は固体電子素子504の部分の拡大断面図であり、図52(b)はブロック選択トランジスターSWの部分の拡大断面図であり、図52(c)は、第1トランジスター部分TR1の抗電圧Vc1と、第2トランジスター部分TR2及びブロック選択トランジスターSWのオン電圧Von及びオフ電圧Voffとの関係を示す図である。
図53は、実施例に係る電界効果トランジスターの製造方法を説明するために示す図である。図53(a)〜図53(e)は各工程図である。図54は、実施例に用いる凹凸型M11を説明するために示す図である。図55は、実施例に用いる型押し成形加工装置800を説明するために示す図である。なお、図55中、符号810は下型、符号812は断熱板、符号814はヒーター、符号816は載置部、符号818は吸引部、符号820は上型、符号822はヒーター、符号824は固定部、符号826は石英ガラス基材を示す。
まず、図53(a)に示すように、下地Pt基板(Si基板512上にSiO2層714を形成した絶縁性基板710の全面にゲート電極層としてのPt層720を形成したもの/田中貴金属製)を準備した。
次に、図53(b)に示すように、下地Pt基板上に、ゲート絶縁層としてのPZT層730を形成した。PZT層730の形成は、「下地Pt基板上に強誘電体材料の原料を含む溶液としてのPZTゾルゲル溶液(三菱マテリアル製)を2500rpm・25秒のスピンコート条件で塗布し、ホットプレート上で220℃・5分で乾燥させる操作」を4回繰り返した後、ホットプレート上で350℃・10分で仮焼成し、さらには、RTA装置を用いて650℃・20分の条件でPZT層を結晶化させることにより行った。
次に、5分のUV洗浄(λ=254nm)によりPZT基板から有機残渣を除去した後、図53(c)に示すように、酸化物導電性材料の原料を含む膜としてのITO前駆体組成物層740’を形成した。ITO前駆体組成物層740’の形成は、PZT層730上に、酸化物導電性材料の原料を含む溶液としてのITOゾルゲル溶液(高純度化学製/原液:希釈剤=1:1.5)を2500rpm・25秒のスピンコート条件で塗布し、ホットプレート上で150℃・5分の条件で乾燥させることにより行った。なお、ITOゾルゲル溶液には、完成時にチャネル層のキャリア濃度が1×1018cm−3〜1×1021cm−3の範囲内になるような濃度の不純物が添加されている。
次に、ITO層740’の離型性を向上させる目的でITO層740’上に離型剤HD−1101(ダイキン化成製)をスピンコートにより塗布した後、ホットプレート上で60℃・5分の条件で乾燥させた。なお、型側の離型処理は、ディップコートタイプ離型剤ZH−1101(ダイキン化成製)により行った。
次に、ホットプレート上で400℃・10分の条件でITO前駆体組成物層740’の焼成を行い、その後、RTA装置を用いて650℃・30分(前半15分酸素雰囲気、後半の15分窒素雰囲気)の条件でITO前駆体組成物層740’を加熱してITO前駆体組成物層を結晶化させ、結晶化されたITO層740を形成した。
(1)電界効果トランジスター700の構造
図56は、実施例に係る電界効果トランジスター700を説明するために示す図である。図56(a)は電界効果トランジスター700の断面図であり、図56(b)は電気的測定を行っているときの電界効果トランジスター700の平面図であり、図56(c)は電気的測定を行っているときの電界効果トランジスター700の断面図である。
得られた電界効果トランジスター700におけるITO層焼成工程前のITO前駆体組成物層740’及びITO前駆体組成物層焼成工程後のITO層740の状態をレーザー顕微鏡OLS−3000(オリンパス製)及びSPM(SII・ナノテクノロジー製)を用いて観察した。
まず、ITO層740の端部を1%フッ酸によりウェットエッチングし、下部のPt電極層720を露出させ、ゲート電極層用のプローブを押し当てた。その後、図56(b)及び図56(c)に示すように、チャネル層742を挟む位置にある2つのソース/ドレイン領域744のそれぞれにソース用プローブ及びドレイン用プローブを押し当てた(図56中、符号IVを参照。)。
Claims (25)
- ソース端及びドレイン端を有するチャネル層と、前記チャネル層の導通状態を制御するゲート電極層と、前記ゲート電極層と前記チャネル層との間に形成されたゲート絶縁層とを備える電界効果トランジスターであって、前記ゲート絶縁層は、強誘電体層からなり所定の第1抗電圧Vc1を有する情報記憶用の第1領域と、前記第1領域とは異なる層厚又は組成を有する層からなる情報読み出し/書き込み用の第2領域との2つの領域とに、これら2つの領域が前記ソース端と前記ドレイン端との間で並列に配置されるように分割されてなり、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに前記第1抗電圧Vc1が「−Vc1<Voff<Von<Vc1」の関係を満たし、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有することを特徴とする電界効果トランジスター。
- 請求項1に記載の電界効果トランジスターにおいて、
前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層よりも薄いことを特徴とする電界効果トランジスター。 - 請求項2に記載の電界効果トランジスターにおいて、
前記ゲート絶縁層は、型押し成形技術を用いて形成されたものであることを特徴とする電界効果トランジスター。 - 請求項2又は3に記載の電界効果トランジスターにおいて、
前記第2ゲート絶縁層は、前記1ゲート絶縁層と同一の組成を有することを特徴とする電界効果トランジスター。 - 請求項2又は3に記載の電界効果トランジスターにおいて、
前記第2ゲート絶縁層は、前記1ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。 - 請求項1に記載の電界効果トランジスターにおいて、
前記ゲート絶縁層のうち前記第2領域に位置する第2ゲート絶縁層は、前記ゲート絶縁層のうち前記第1領域に位置する第1ゲート絶縁層とは異なる組成を有することを特徴とする電界効果トランジスター。 - 請求項6に記載の電界効果トランジスターにおいて、
前記第2ゲート絶縁層は、強誘電体層からなり前記第1の抗電圧Vc1よりも低い第2の抗電圧Vc2を有することを特徴とする電界効果トランジスター。 - 請求項6に記載の電界効果トランジスターにおいて、
前記第2ゲート絶縁層は、常誘電体材料からなることを特徴とする電界効果トランジスター。 - 請求項1〜8のいずれかに記載の電界効果トランジスターにおいて、
固体基板における一方の表面上に、前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。 - 請求項1〜8のいずれかに記載の電界効果トランジスターにおいて、
固体基板における一方の表面上に、前記チャネル層、前記ゲート絶縁層及び前記ゲート電極層がこの順序で形成された構造を有することを特徴とする電界効果トランジスター。 - 請求項9又は10に記載の電界効果トランジスターにおいて、
前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて液体材料を用いて形成されたものであることを特徴とする電界効果トランジスター。 - 請求項11に記載の電界効果トランジスターにおいて、
前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて酸化物材料からなることを特徴とする電界効果トランジスター。 - 請求項12に記載の電界効果トランジスターにおいて、
前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべてペロブスカイト構造を有することを特徴とする電界効果トランジスター。 - 請求項9〜13のいずれかに記載の電界効果トランジスターにおいて、
前記ゲート電極層、前記ゲート絶縁層及び前記チャネル層は、すべて真空プロセスを用いることなく形成されたものであることを特徴とする電界効果トランジスター。 - 請求項1〜14のいずれかに記載の電界効果トランジスターにおいて、
前記第1領域に位置する前記チャネル層及び前記第2領域に位置する前記チャネル層は、同一工程で形成される導電体層又は半導体層からなることを特徴とする電界効果トランジスター。 - 請求項1〜15のいずれかに記載の電界効果トランジスターにおいて、
前記チャネル層は酸化物導電体層からなり、
前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに「0」の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とする電界効果トランジスター。 - 請求項1〜8のいずれかに記載の電界効果トランジスターにおいて、
前記チャネル層は、半導体基板の表面に形成された所定のソース領域及び所定のドレイン領域の間に位置し、
前記ゲート絶縁層は、前記チャネル層を覆うように形成され、
前記ゲート電極は、前記ゲート絶縁層を介して前記チャネル層に対向するように形成されていることを特徴とする電界効果トランジスター。 - 請求項17に記載の電界効果トランジスターにおいて、
前記チャネル層と、前記ゲート絶縁層との間には、常誘電体バッファ層が形成されていることを特徴とする電界効果トランジスター。 - 請求項17又は18に記載の電界効果トランジスターにおいて、
前記常誘電体バッファ層と、前記ゲート絶縁層との間には、浮遊電極が形成されていることを特徴とする電界効果トランジスター。 - 請求項1〜19のいずれかに記載の電界効果トランジスターにおいて、
前記第1領域及び前記第2領域は、チャネル幅方向に並列して配置されていることを特徴とする電界効果トランジスター。 - ビット線と、
プレート線と、
ワード線と、
メモリーセルと、
前記ビット線と前記プレート線との間に前記メモリーセルが複数個直列接続されたメモリーセルブロックと、
前記メモリーセルブロックが複数個配設されたメモリーセルアレイとを備える強誘電体メモリー装置であって、
前記メモリーセルは、請求項1に記載の電界効果トランジスターからなることを特徴とするメモリー装置。 - 請求項21に記載のメモリー装置において、
前記チャネル層は、酸化物導電体層からなり、
同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつ当該チャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。 - 請求項22に記載のメモリー装置において、
前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに「0」の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。 - 請求項22に記載のメモリー装置において、
前記メモリーセルブロックは、少なくとも1つのブロック選択トランジスターを介して前記ビット線又は前記プレート線に接続されており、
前記ブロック選択トランジスターは、酸化物導電体からなる別のチャネル層と、当該別のチャネル層の導通状態を制御する別のゲート電極層と、当該別のゲート電極層と前記別のチャネル層との間に形成された別のゲート絶縁層とを有する電界効果トランジスターからなり、
前記メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層は、同一工程で形成される酸化物導電体層からなり、
同一の前記メモリーセルブロックに属する前記複数のメモリーセルのうち隣接する2つのメモリーセルは、当該2つのメモリーセルにおける前記チャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続され、かつ、
同一の前記メモリーセルブロックに属する前記ブロック選択トランジスター及び当該ブロック選択トランジスターに隣接するメモリーセルは、当該メモリーセルにおける前記チャネル層及び前記ブロック選択トランジスターにおける前記別のチャネル層に連続しかつこれらのチャネル層と同一工程で形成される酸化物導電体からなる接続層によって接続されていることを特徴とするメモリー装置。 - 請求項24に記載のメモリー装置において、
前記第1領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第1領域に位置する前記電界効果トランジスターに「0」の値が書き込まれているとき、前記第1領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
前記第2領域に位置する前記チャネル層におけるキャリア濃度及び層厚は、前記第2領域に位置する前記電界効果トランジスターがオフ状態となるとき、前記第2領域に位置する前記チャネル層全体が空乏化するような値に設定されており、
前記別のチャネル層におけるキャリア濃度及び層厚は、前記ブロック選択トランジスターがオフ状態となるとき、前記別のチャネル層全体が空乏化するような値に設定されていることを特徴とするメモリー装置。
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