KR100849755B1 - 트랜지스터형 강유전체 메모리 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 신규의 구조를 갖는 트랜지스터형 강유전체 메모리를 제공한다. 트랜지스터형 강유전체 메모리(100)는, 기판(10)과, 상기 기판(10)의 상방에 형성된 게이트 전극(20)과, 상기 게이트 전극(20)을 피복하도록 상기 기판의 상방에 형성된 강유전체층(30)과, 상기 강유전체층(30)의 상방에 형성된 소스 전극(40)과, 상기 강유전체층(30)의 상방에 형성되고, 상기 소스 전극(40)과 이간하여 위치하는 드레인 전극(42)과, 상기 강유전체층(30)의 상방에 형성되고, 상기 소스 전극(40)과 상기 드레인 영역(42) 사이에 위치하는 채널층(50)을 포함한다.
산화 실리콘층, 채널층, 기판, 억셉터, 보호층
Description
도 1은 본 발명의 제1 실시예에 따른 트랜지스터형 강유전체 메모리를 모식적으로 도시하는 단면도.
도 2는 본 발명의 실시예에 따른 트랜지스터형 강유전체 메모리의 전류-전압 특성을 도시하는 도면.
도 3은 본 발명의 제2 실시예에 따른 트랜지스터형 강유전체 메모리를 모식적으로 도시하는 단면도.
도 4는 본 발명의 제2 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법을 모식적으로 도시하는 사시도.
도 5는 본 발명의 제2 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법을 모식적으로 도시하는 사시도.
도 6은 본 발명의 제2 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법을 모식적으로 도시하는 사시도.
도 7은 본 발명의 제2 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법을 모식적으로 도시하는 사시도.
도 8은 본 발명의 제1 실시예에 따른 트랜지스터형 강유전체 메모리의 메모 리 어레이의 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판
20: 게이트 전극
30: 강유전체층
40: 소스 전극
42: 드레인 전극
50: 채널층
60: 보호층
100, 200: 트랜지스터형 강유전체 메모리
[특허 문헌 1] 일본 특원 2003-302900호 공보
[특허 문헌 2] 일본 특원 2004-380987호 공보
본 발명은, 신규의 구조를 갖는 트랜지스터형 강유전체 메모리 및 그 제조 방법에 관한 것이다.
종래의 IT(트랜지스터)형 FeRAM(Ferroelectric Random Access Memory)로서는, MFS(Metal Ferroelectric Semiconductor) 구조, MFIS(Metal Ferroelectric Insulator Semiconductor) 구조 및 MFMIS(Metal Ferroelectric Metal Insulator Semiconductor) 구조가 알려져 있다. 그러나, 이들 중 어느 하나의 FeRAM도, 많은 과제를 갖는다.
MFS 구조의 경우, 실리콘 혹은 게르마늄으로 이루어지는 Ⅳ족 반도체 기판의 표면이 산화되기 쉽기 때문에, 그 기판의 표면 상에 산화물 강유전체층을 형성하는 것이 매우 곤란하여, 실용화되지 않는다. 그 주된 이유로서는, Ⅳ족 반도체(예를 들면 실리콘)층 상에 산화물 강유전체층을 형성하려고 하면, 실리콘층과 산화물 강유전체층의 계면에 산화 실리콘막 등의 불필요한 막이 형성된다. 이러한 막이 형성되면, 그 막은 비유전률이 작기 때문에, 산화물 강유전체를 분극 반전시키기 위한 동작 전압이 증대할 뿐만 아니라, 그 막에서의 트랩 준위의 발생에 의해 막 내에 전하가 주입되고, 잔류 분극에 의한 전하가 상쇄되어 충분한 분극 반전이 행해지지 않는다.
MFIS 구조에서는, 통상적으로, I층(절연층)으로서 산화 실리콘층이 이용되기 때문에, 상술한 MFS와 마찬가지의 문제가 있다. 즉, 산화 실리콘은 비유전률이 작기 때문에, 산화물 강유전체를 분극 반전시키기 위한 동작 전압이 증대될뿐만 아니라, 그 산화 실리콘층에서의 트랩 준위의 발생에 의해 막 내에 전하가 주입되고, 잔류 분극에 의한 전하가 상쇄되어 충분한 분극 반전이 행해지지 않는다. 또한, I층으로서의 산화 실리콘층은 아몰퍼스이기 때문에, 그 산화 실리콘층 상에 결정 구조를 갖는 산화물 강유전체를 형성하는 것이 매우 곤란하다.
또한, MFMIS 구조의 경우에는, 산화물 강유전체와 결정성의 점에서 비교적 상성이 좋은 백금 등의 금속층을 I층 상에 형성하기 때문에 산화물 강유전체층의 성막에서는 MFIS 구조보다 유리하다. 그러나, I층을 갖는 점에서 MFIS 구조와 마찬가지의 문제를 갖는다.
또한, I층을 갖는 MFIS 및 MFMIS 구조에서는, 불휘발성 메모리로서 이하와 같은 문제를 갖는다. 즉, MFIS 및 MFMIS 구조에서는, F층(산화물 강유전체층)과 I층(절연층)의 용량이 결합되기 때문에, 전압을 인가하여 데이터를 기입할 때에는, 인가된 전압이 I층과 F층에 대하여, 각각의 비유전률과 막 두께에 따라 분배되고, 각각의 인가 전압에 따라 전하량이 축적된다. 그리고, 그 축적 전하의 분극 방향은, I층 및 F층에서 인가 전압의 방향과 동일하다. 그런데, 전압의 인가를 행하지 않고, 데이터를 유지할 때에는, M층(금속층)과 S층(반도체층)은 단락한 상태로 된다. 이 때, F층의 분극 방향은, 잔류 분극에 의해 고정되어 있기 때문에, I층에는, F층에 의해 형성되는 강유전체 캐패시터와 동일한 전하량이 유기되고, 그 방향은 강유전체 캐패시터와 역방향으로 된다. 따라서, 강유전체 캐패시터에 대하여 I층에 의해 형성되는 캐패시터보다 큰 반전계를 인가시키는 것으로 된다. 그 결과, F층의 분극 방향이 반전하여, 축적 데이터가 소실되는 문제가 발생한다.
본 발명은, 신규의 구조를 갖는 트랜지스터형 강유전체 메모리 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 트랜지스터형 강유전체 메모리는,
소스 전극과,
상기 소스 전극과 이간하여 형성된 드레인 전극과,
상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층과,
상기 소스 전극, 상기 드레인 전극 및 상기 채널층과 접하여 형성된 강유전체층과,
상기 소스 전극, 상기 드레인 전극 및 상기 채널층에 대하여, 상기 강유전체층을 사이에 두도록 형성된 게이트 전극
을 포함한다.
본 발명에 따른 트랜지스터형 강유전체 메모리는,
기판과,
상기 기판의 상방에 형성된 게이트 전극과,
상기 게이트 전극을 피복하도록 상기 기판의 상방에 형성된 강유전체층과,
상기 강유전체층의 상방에 형성된 소스 전극과,
상기 강유전체층의 상방에 형성되고, 상기 소스 전극과 이간하여 형성된 드레인 전극과,
상기 강유전체층의 상방에 형성되고, 상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층
을 포함한다.
본 발명에 따른 트랜지스터형 강유전체 메모리는,
기판과,
상기 기판의 상방에 형성된 소스 전극과,
상기 기판의 상방에 형성되고, 상기 소스 전극과 이간하여 형성된 드레인 전극과,
상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층과,
상기 소스 전극, 상기 드레인 전극 및 상기 채널층의 상방에 형성된 강유전체층과,
상기 강유전체층의 상방에 형성된 게이트 전극
을 포함한다.
본 발명의 트랜지스터형 강유전체 메모리에 의하면, 게이트 전극의 전압이 제로일 때에 2개의 전류값(제1 전류값, 제2 전류값)이 존재하기 때문에, 제1 전류값과 제2 전류값을 검출함으로써, 판독 시에 기억 데이터를 파괴하지 않고, 메모리 기능을 발휘할 수 있다.
본 발명에서, 특정한 A층(이하, 「A층」이라 함)의 상방에 형성된 특정한 B층(이하, 「B층」이라 함)이라 할 때, A층 상에 직접 B층이 형성된 경우와, A층 상에 다른 층을 개재하여 B층이 형성된 경우를 포함한다.
본 발명의 트랜지스터형 강유전체 메모리에서,
상기 채널층은, 산화물 반도체로 이루어질 수 있다.
본 발명의 트랜지스터형 강유전체 메모리에서,
상기 채널층은, 그 채널층을 구성하는 산화물 반도체를 구성하는 금속 원소와 가수가 서로 다르고, 도너 혹은 억셉터로서 기능하는 도우펀트를 포함할 수 있 다.
본 발명의 트랜지스터형 강유전체 메모리에서,
상기 강유전체층은, Pb(Zr, Ti, Nb)O3로 이루어질 수 있다.
본 발명의 트랜지스터형 강유전체 메모리에서,
상기 채널층의 상방에 보호층을 가질 수 있다.
본 발명에 따른 트랜지스터형 강유전체 메모리의 제조 방법은,
기판의 상방에 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 피복하도록 상기 기판의 상방에 강유전체층을 형성하는 공정과,
상기 강유전체층의 상방에 소스 전극과 드레인 전극을 형성하는 공정과,
상기 강유전체층의 상방에서, 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 채널층을 형성하는 공정
을 포함한다.
본 발명의 제조 방법에 의하면, 비교적 간이한 프로세스에 의해 트랜지스터형 강유전체 메모리를 제조할 수 있다.
본 발명의 제조 방법에서,
상기 채널층의 상방에 보호층을 형성하는 공정을 가질 수 있다.
본 발명의 제조 방법에서,
상기 보호층은, 실리콘-수소 결합을 갖는, 산화 실리콘층으로 이루어질 수 있다.
본 발명에 따른 트랜지스터형 강유전체 메모리의 제조 방법은,
기판의 상방에 소스 전극과 드레인 전극을 이간하여 형성하는 공정과,
상기 소스 전극과 상기 드레인 전극 사이에 채널층을 형성하는 공정과,
상기 소스 전극, 상기 드레인 전극 및 상기 채널층의 상방에 강유전체층을 형성하는 공정과,
상기 강유전체층의 상방에 게이트 전극을 형성하는 공정
을 포함한다.
<실시예>
이하, 본 발명의 실시예에 대해, 도면을 참조하면서 상세히 설명한다.
1. 제1 실시예
1. 1. 제1 실시예에 따른 트랜지스터형 강유전체 메모리
도 1은, 본 실시예의 트랜지스터형 강유전체 메모리의 일례를 모식적으로 도시하는 단면도이다.
트랜지스터형 강유전체 메모리(100)는, 기판(10)과, 기판(10) 상에 형성된 게이트 전극(20)과, 게이트 전극(20) 및 기판(10) 상에 형성된 강유전체층(30)과, 강유전체층(30) 상에 형성된 소스 전극(40) 및 드레인 전극(42)과, 강유전체층(30) 상에 형성된 채널층(50)을 갖는다. 또한, 필요에 따라, 채널층(50) 상에 보호층(60)을 가질 수 있다.
기판(10)은, 특별히 한정되지 않고, 트랜지스터형 강유전체 메모리(100)의 용도에 따라 선택된다. 기판(10)은, 게이트 전극(20)과 전기적으로 접속되지 않도록, 절연성 혹은 적어도 최표층은 절연성을 갖는 것을 이용할 수 있다. 기판(10)으로서는, 글래스, 석영 글래스, 플라스틱 등의 절연성 기판, 실리콘 등의 반도체층 상에 산화 실리콘 등의 절연층을 형성한 다층 기판 등을 예시할 수 있다.
게이트 전극(20)은, 기판(10) 상에 소정 패턴으로 형성된다. 게이트 전극(20)은, 적어도 채널층(50)과 대향하는 위치에 형성된다. 게이트 전극(20)의 재질은, 특별히 한정되지 않고, 강유전체층(30)의 재질, 성막 방법 등에 의해 적절히 선택된다. 게이트 전극(20)의 재질로서는, 백금, 이리듐 등의 백금족 원소, IrO2, InO2, ITO(InSnO2) 등의 도전성 산화물, LaNiO3 등의 페로브스카이트형의 도전성 산화물 등을 예시할 수 있다.
강유전체층(30)은, 게이트 전극(20)을 피복하도록, 기판(10) 상에 형성된다. 강유전체층(30)의 막 두께는, 실용상 무리가 없는 막 두께이면 되고, 예를 들면, 3V 이하의 저전압에서 분극 반전시키는 경우에는, 200㎚ 이하의 막 두께가 바람직하다.
강유전체층(30)의 재질은, 특별히 한정되지 않고, 이하의 것을 예시할 수 있다. 즉, 강유전체층(30)의 강유전체로서는, ABO3 또는(Bi2O2)2 +(Am -1BmO3m +1)2-(식에서, A는 Li, Na, K, Rb, Pb, Ca, Sr, Ba, Bi, La 및 Hf로부터 선택되는 적어도 1종의 원소, B는 Ru, Fe, Ti, Zr, Nb, Ta, V, W 및 Mo으로부터 선택되는 적어도 1종의 원소, m은 5 이하의 자연수)로 나타내는 페로브스카이트 또는 비스무스층 형상 구조 의 산화물, A0.5BO3(정방 브론즈 구조) 또는 A0.3BO3(육방 브론즈 구조)(식에서, A는 Li, Na, K, Rb, Cs, Pb, Ca, Sr, Ba, Bi, La로부터 선택되는 적어도 1종의 원소, B는 Ru, Fe, Ti, Zr, Nb, Ta, V, W 및 Mo으로 이루어지는 군으로부터 선택되는 적어도 1종의 원소)로 나타내는 텅스텐 브론즈 구조의 산화물 중 어느 하나로 구성될 수 있다. 도 1에 도시하는 예에서는, PZTN(Pb(Zr, Ti, Nb)O3)으로 구성되어 있다.
강유전체층(30) 상에는, 소스 전극(40) 및 드레인 전극(42)이 형성되어 있다. 그리고, 소스 전극(40)과 드레인 전극(42) 사이에 채널층(50)이 형성되어 있다.
소스 전극(40) 및 드레인 전극(42)은, 게이트 전극(20)과 마찬가지의 도전성 재료를 이용할 수 있다.
채널층(50)은, 산화물 반도체로 구성된다. 산화물 반도체로서는, ZnO, TiO2, SnO2, CdO, MnO 및 FeO 등의 n형 산화물 반도체, CuAlO2, NiO, CoO, Cu2O, MnFe2O4, NiFe2O4, In2O3, MnO 및 FeO 등의 p형 산화물 반도체를 예시할 수 있다. 또한, 산화물 반도체로서는, IrO2, InO2, ITO(InSnO2) 등의 산화물 반도체, LaNiO3 등의 페로브스카이트형의 산화물 반도체 등을 예시할 수 있다.
채널층(50)은, 필요에 따라 불순물을 포함할 수 있다. 예를 들면, 채널층(50)은, 그 채널층(50)을 구성하는 산화물 반도체의 금속 원소와 가수가 서로 다르고, 도너 혹은 억셉터로서 기능하는 도우펀트를 포함할 수 있다. 이와 같은 도 우펀트를 포함함으로써, 캐리어의 이동도를 크게 할 수가 있어, 동작 속도를 빨리 할 수 있다.
즉, n형으로 되기 쉬운 산화물 반도체에, 그 산화물 반도체를 구성하는 금속보다도 원자가가 큰 금속을 도프하면, 이 금속은 도너로서 기능한다. 도너로서는, 예를 들면, 산화물 반도체로서 TiO2을 이용한 경우에는 Nb, Ta을, 산화물 반도체로서 ZnO을 이용한 경우에는 Al을, 산화물 반도체로서 BaTiO3을 이용한 경우에는, La, Ta을, 산화물 반도체로서 SnO2를 이용한 경우에는 Sb 등을 이용할 수 있다.
반대로, p형으로 되기 쉬운 산화물 반도체에, 그 산화물 반도체를 구성하는 금속보다 원자가가 작은 금속을 도프하면, 이 금속은 억셉터로서 기능한다. 억셉터로서는, 예를 들면, 산화물 반도체로서 NiO, CoO, FeO, MnO을 이용한 경우에는 Li을, 산화물 반도체로서 Bi2O3를 이용한 경우에는 Ba을, 산화물 반도체로서 Cr2O3을 이용한 경우에는 Mg을, 산화물 반도체로서 LaCrO3을 이용한 경우에는 Sr을 이용할 수 있다.
도 1에 도시하는 예에서는, 채널층(50)은, ZnO으로 구성되어 있다. 채널층(50)의 막 두께는, 채널층(50)이 산화물 반도체이기 때문에, 유전체와 같이 비유전률을 그다지 고려할 필요는 없지만, 실용상은 100㎚ 이하가 바람직하다.
보호층(60)으로서는, 특별히 한정되지 않고, 산화막, 질화막 등을 이용할 수 있다. 보호층(60)으로서 특정한 것을 이용함으로써, 보호층으로서의 기능 외에, 채널층(50)의 산소 결손량을 제어하는 기능도 가질 수 있다. 예를 들면, 도 1에 도시하는 예에서는, 트리 메틸실란을 반응 가스로서 형성한 산화 실리콘층을 이용할 수 있다. 이러한 산화 실리콘층은, 실리콘-수소 결합을 갖기 때문에, 400℃ 정도의 플라즈마 처리에 의해 분해할 때에 수소가 발생하고, 채널층(50)을 구성하는 산화물 반도체 혹은 도전성 산화물을 환원하므로, 채널층(50)의 산소 결손을 제어할 수 있다. 이와 같이, 채널층(50)의 산소 결손이 많아지도록 제어함으로써, 원하는 반도체 특성을 얻을 수 있다.
본 실시예에 따른 트랜지스터형 강유전체 메모리(100)는, 이하의 동작에서 불휘발성 메모리로서 기능한다.
트랜지스터형 강유전체 메모리(100)의 트랜지스터 특성은, 도 2의 전류-전압곡선으로 나타내는 바와 같이, 게이트 전극에의 전압의 인가 방향을 플러스측으로 변화시킨 경우(실선)와, 전압의 인가 방향을 마이너스측으로 변화시킨 경우(파선)에서, 임계값이 서로 다른 값을 취한다. 이는, 강유전체층(30)의 분극 방향에 의해 드레인 전류의 값이 서로 다른 것에 의한다. 즉, 게이트 전극의 전압이 제로일 때에 2개의 전류값(제1 전류값(OFF값), 제2 전류값(ON값))이 존재한다. 따라서, 본 실시예의 트랜지스터형 강유전체 메모리에서는, 이 제1 전류값과 제2 전류값을 검출함으로써, 즉, 한 쪽의 전류값을 “0”, 다른 쪽의 전류값을 “1”로 함으로써, 판독 시에 기억 데이터를 파괴하지 않고, 메모리 기능을 발휘할 수 있다.
또한, 도 8에, 본 실시예에 따른 트랜지스터형 강유전체 메모리를 갖는 메모리 어레이의 등가 회로도를 도시한다.
본 실시예의 트랜지스터형 강유전체 메모리(100)에 의하면, 이하의 특징을 갖는다.
실리콘 프로세스에 의해 만들어진, 소위 MOS 트랜지스터 특성은, 캐리어의 전도도(∝캐리어 농도×캐리어 이동도)에 의해 결정된다. 실리콘의 경우에는, 캐리어가 밴드 전도하는 반도체이기 때문에, 캐리어 밀도가 증대됨에 따라, 불순물 도우펀트에 의한 캐리어 산란이 지배적으로 되어, 이동도가 저하된다. 한편, 산화물 반도체의 경우, 캐리어 밀도의 증대와 함께 이동도가 증대되는 것이 알려져 있고, 이는 트랜지스터 특성을 향상시키는데 중요한 메리트이다.
실리콘의 밴드 갭은 1.1eV이지만, 산화물 반도체의 경우, 예를 들면, ZnO에서는 3.4eV라는 광대역 갭을 갖고 있어, 미세화하였을 때에, OFF 전류를 억제할 수 있다.
본 발명의 경우, 20μC/㎠ 이상의 거대 전하량을 2V 정도의 저전계에서 유기할 수 있어, 매우 넓은 다이내믹 레인지에서 캐리어 농도를 억제할 수 있는, 강유전체재료를 게이트 산화막에 이용하고 있다. 한편, 실리콘 프로세스에서는, 산화 실리콘으로 이루어지는 게이트 산화막을 이용하지만, 그 축적 전하량은, 산화 실리콘 막의 유전률에 의해 결정되어 있어, 최대 3.5μC/㎠(절연 내압 10㎹/㎝의 경우)이고, 통상적으로 사용할 수 있는 것은 1μC/㎠로 되어, 강유전체의 1/20 정도이다. 이는, 강유전체를 트랜지스터의 게이트 산화막으로서 이용함으로써, 실리콘과 비교하여, MOS 트랜지스터의 ON/OFF비가 매우 향상되는 것을 의미하고 있다.
강유전체를 이용한 게이트 산화막은, 실리콘 반도체와 조합하는 것이 곤란하 다. 즉, 실리콘 상에 직접 강유전체 산화물을 형성하면, 실리콘과 강유전체 사이에 산화 실리콘이 반드시 형성된다. 이때, 전계 강도가 낮으면, 인가 전압의 대부분이 유전률이 작은 산화 실리콘막에 걸려, 강유전체에서의 분극이 반전하지 않는다. 강유전체가 충분히 분극 반전하도록 전계 강도를 크게 하면, 산화 실리콘막이 절연 내압을 초과하여, 파괴된다. 본 발명에서는, 게이트 절연막으로서의 강유전체층과 산화물 반도체로 이루어지는 채널층을 조합하고 있기 때문에 이와 같은 문제가 없어, 상술한 기능을 발휘할 수 있다.
1. 2. 제1 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법
본 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법은, 이하의 공정을 포함할 수 있다. 이 제조 방법에 대해 도 1을 참조하면서 설명한다.
(1)기판(10) 상에 게이트 전극(20)을 형성한다.
기판(10) 및 게이트 전극(20)의 재질에 대해서는, 이미 설명하였기 때문에 여기에서는 기재하지 않는다. 게이트 전극(20)의 성막 방법은, 재질에 따라 서로 다르지만 특별히 한정되지 않고, 공지의 스퍼터법, CVD법, 레이저 어브레이션법 등을 이용할 수 있다. 성막 후에는, 공지의 리소그래피 및 에칭 기술을 이용하여 게이트 전극(20)의 패터닝을 행한다.
(2)게이트 전극(20)을 피복하도록 기판(10) 상에 강유전체층(30)을 형성한다.
강유전체층(30)의 재질은, 특별히 한정되지 않지만, 상술한 것을 이용할 수 있다.
강유전체로서는, 본원 발명자에 의해 이미 제안된 PZTN(특허 문헌 1, 특허 문헌 2)을 바람직하게 이용할 수도 있다. PZTN은, Pb(Zr, Ti, Nb)O3으로 나타내어지고, Nb은, Zr과 Ti의 합계에 대하여, 바람직하게는 0.05∼0.3의 비율로 함유된다. 또한, 이 강유전체 PZTN은, 바람직하게는, Si, 혹은 Si 및 Ge을 0.5∼5몰％의 비율로 함유할 수 있다.
이러한 PZTN 강유전체층은, 예를 들면, Pb, Zr, Ti, 및 Nb 중 적어도 어느 하나를 함유하는 제1∼제3 원료 용액으로 이루어지는 혼합 용액을 준비하고, 이들의 혼합액에 포함되는 산화물을 열 처리 등에 의해 결정화시켜 얻을 수 있다. 제1 원료 용액으로서는, PZTN 강유전체상의 구성 금속 원소 중, Pb 및 Zr에 의한 PbZrO3 페로브스카이트 결정을 형성하기 위해 축 종합체를 n-부탄올 등의 용매에 무수 상태에서 용해한 용액을 예시할 수 있다. 제2 원료 용액으로서는, PZTN 강유전체상의 구성 금속 원소 중, Pb 및 Ti에 의한 PbTiO3 페로브스카이트 결정을 형성하기 위해 축 종합체를 n-부탄올 등의 용매에 무수 상태에서 용해한 용액을 예시할 수 있다. 제3 원료 용액으로서는, PZTN 강유전체상의 구성 금속 원소 중, Pb 및 Nb에 의한 PbNbO3 페로브스카이트 결정을 형성하기 위해 축 종합체를 n-부탄올 등의 용매에 무수 상태에서 용해한 용액을 예시할 수 있다.
강유전체로서 PZTN을 이용한 캐패시터는, 히스테리시스 특성이 우수하고, 리크 전류가 극히 적기 때문에, 본 발명의 강유전체층의 재료로서 유용하다.
강유전체층(30)의 성막은, 공지의 방법, 예를 들면, 졸겔법, CVD법, 스퍼터 법, LSMCD(Liquid Source Misted Chemical Deposition)를 이용할 수 있다.
강유전체층(30)의 상면은, 필요에 따라 CMP(Chemical Mechanical Polishing)법 등에 의해 평탄화할 수 있다.
(3)강유전체층(30) 상에 소스 전극(40) 및 드레인 전극(42)을 형성한다.
소스 전극(40) 및 드레인 전극(42)의 성막 방법은, 그 재료에 따라 서로 다르지만, 공지의 방법, 예를 들면, CVD법, 스퍼터법, 레이저 어브레이션법을 이용할 수 있다. 성막 후에는, 공지의 리소그래피 및 에칭 기술을 이용하여 소스 전극(40), 드레인 전극(42)의 패터닝을 행한다. 또한, 소스 전극(40) 및 드레인 전극(42)은, 수속 이온 빔(FIB: Focused Ion Beam)을 이용한 증착법 등에 의해 형성할 수도 있다.
(4)소스 전극(40)과 드레인 전극(42) 사이에, 채널층(50)을 형성한다.
채널층(50)의 재질에 대해서는 이미 설명하였기 때문에, 여기에서는 기재하지 않는다. 채널층(50)의 형성 방법은 특별히 한정되지 않지만, 예를 들면 리프트 오프법, 연마법에 의해 형성할 수 있다. 리프트 오프법을 이용하는 경우에는, 소스 전극(40) 및 드레인 전극(42) 상에 레지스트층(도시 생략)을 형성한 후, 채널층(50)을 위한 층을 성막한다. 그 후, 레지스트층을 제거함으로써, 소스 전극(40)과 드레인 전극(42) 사이에 채널층(50)이 형성된다. 또한, 연마법을 이용하는 경우에는, 채널층(50)을 위한 층을 성막한 후, CMP법 등의 연마법을 이용하여 소스 전극(40) 및 드레인 전극(42)을 노출시킨다. 또한, 채널층(50)은, 액적 토출법(잉크젯법)이나 모관 현상을 이용하여, 채널층의 원료를 소스 전극(40)과 드레인 전 극(42) 사이에 공급하여, 원료층을 산화시키는 방법, FIB를 이용한 증착법 등에 의해 형성할 수도 있다.
(5)필요에 따라, 소스 전극(40), 채널층(50) 및 드레인 전극(42) 상에, 산화막, 질화막 등으로 이루어지는 보호층(60)을 형성한다. 보호층(60)은, CVD법 등에 의해 형성할 수 있다.
이상의 공정에 의해 트랜지스터형 강유전체 메모리(100)를 간이한 프로세스에 의해 제조할 수 있다. 상술한 예에서는, 소스 전극(40), 드레인 전극(42)을 형성한 후에 채널층(50)을 형성하였지만, 채널층(50)을 형성한 후에 소스 전극(40), 드레인 전극(42)을 형성하여도 된다.
2. 제2 실시예
2. 1. 제2 실시예에 따른 트랜지스터형 강유전체 메모리
도 3은, 제2 실시예에 따른 트랜지스터형 강유전체 메모리(200)를 모식적으로 도시하는 단면도이다. 제1 실시예에 따른 트랜지스터형 강유전체 메모리와 실질적으로 동일한 부재에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다.
트랜지스터형 강유전체 메모리(200)는, 기판(10)과, 기판(10) 상에 형성된 소스 전극(40)과, 소스 전극(40)과 이간하여 형성된 드레인 전극(42)과, 소스 전극(40)과 드레인 전극(42) 사이에 형성된 채널층(50)과, 소스 전극(40), 드레인 전극(42) 및 채널층(50) 상에 형성된 강유전체층(30)과, 강유전체층(30) 상에 형성된 게이트 전극(20)을 포함한다.
본 실시예의 트랜지스터형 강유전체 메모리(200)는, 기판(10) 상에서의 층의 퇴적 순서가 제1 실시예에 따른 트랜지스터형 강유전체 메모리(100)와 반대의 관계에 있다.
기판(10), 소스 전극(40), 드레인 전극(42), 채널층(50), 강유전체층(30) 및 게이트 전극(20)의 재질에 대해서는, 제1 실시예에서 설명한 것과 마찬가지의 것을 이용할 수 있다.
본 실시예에서도, 제1 실시예에 따른 트랜지스터형 강유전체 메모리(100)와 마찬가지의 동작 및 특징을 갖는다.
2. 2. 제2 실시예에 따른 트랜지스터형 강유전체 메모리의 제조 방법
본 실시예에 따른 트랜지스터형 강유전체 메모리를 갖는 메모리 어레이의 제조 방법은, 이하의 공정을 포함할 수 있다. 이 제조 방법에 대해 도 4 내지 도 7을 참조하면서 설명한다.
(1)기판(10) 상에 소정의 간격을 두고, 소스 전극(40)과 드레인 전극(42)을 형성한다. 기판(10) 및 소스 전극(40), 드레인 전극(42)의 재질에 대해서는, 이미 설명하였기 때문에 여기에서는 기재하지 않는다. 소스 전극(40), 드레인 전극(42)의 성막 방법은, 재질에 따라 서로 다르지만 특별히 한정되지 않고, 공지의 스퍼터법, CVD법, 레이저 어브레이션법 등을 이용할 수 있다. 성막 후에는, 공지의 리소그래피 및 에칭 기술을 이용하여 소스 전극(40) 및 드레인 전극(42)의 패터닝을 행한다. 또한, 소스 전극(40) 및 드레인 전극(42)은, 수속 이온 빔(FIB: Focused Ion Beam)을 이용한 증착법 등에 의해 형성할 수도 있다.
(2)소스 전극(40)과 드레인 전극(42) 사이에, 채널층(50)을 형성한다.
채널층(50)의 재질에 대해서는 이미 설명하였기 때문에, 여기에서는 기재하지 않는다. 채널층(50)의 형성 방법은 특별히 한정되지 않지만, 예를 들면 제1 실시예에서 이용한 것과 마찬가지의 리프트 오프법, 연마법에 의해 형성할 수 있다. 또한, 채널층(50)은, 액적 토출법(잉크젯법)이나 모관 현상을 이용하여, 채널층의 원료를 소스 전극(40)과 드레인 전극(42) 사이에 공급하여, 원료층을 산화시키는 방법, FIB를 이용한 증착법 등에 의해 형성할 수도 있다.
(3)소스 전극(40), 드레인 전극(42) 및 채널층(50)을 피복하도록, 이들 층 상에 강유전체층(30)을 형성한다.
강유전체층(30)의 재질은, 특별히 한정되지 않지만, 상술한 것을 이용할 수 있다.
강유전체층(30)의 성막은, 공지의 방법, 예를 들면, 졸겔법, CVD법, 스퍼터법, LSMCD를 이용할 수 있다.
강유전체층(30)의 상면은, 필요에 따라 CMP법 등에 의해 평탄화할 수 있다.
(4)강유전체층(30) 상에 게이트 전극(20)을 형성한다.
게이트 전극(20)의 성막 방법은, 그 재료에 따라 서로 다르지만, 공지의 방법, 예를 들면, CVD법, 스퍼터법, 레이저 어브레이션법을 이용할 수 있다. 성막 후에는, 공지의 리소그래피 및 에칭 기술을 이용하여 게이트 전극(20)의 패터닝을 행한다. 또한, 게이트 전극(20)은, FIB를 이용한 증착법 등에 의해 형성할 수도 있다.
(5)필요에 따라, 강유전체층(30) 및 게이트 전극(20) 상에, 산화막, 질화막 등으로 이루어지는 보호층(60)을 형성한다. 보호층(60)은, CVD법 등에 의해 형성할 수 있다.
이상의 공정에 의해 트랜지스터형 강유전체 메모리(200)를 간이한 프로세스에 의해 제조할 수 있다.
3. 실시예
본 실시예에서는, 도 1에 도시하는 구조의 트랜지스터형 강유전체 메모리를 제조하였다.
기판(재질; 실리콘 기판 상에 산화 실리콘층을 형성한 것)(10) 상에 백금으로 이루어지는 막 두께 100㎚의 게이트 전극(20)을 형성하였다. 게이트 전극(20)은, 백금층을 스퍼터법에 의해 성막한 후에 에칭에 의해 패터닝하였다. 본 실시예에서는, 게이트 전극(20)의 게이트 길이는 1㎛이며, 게이트 폭은 4㎛이었다.
계속해서, 게이트 전극(20)을 피복하도록, 기판(10) 상에 강유전체층을 형성하였다. 본 실시예에서는, 강유전체층은, Pb(Zr, Ti, Nb)O3으로 이루어진다. 구체적으로는, Pb을 15% 과잉으로 포함한 PbZr0 .25Ti0 .55Nb0 .2O3 형성용 졸겔 용액을 이용하여, 소성 온도 650℃에서 막 두께 120㎚의 PbZr0 .25Ti0 .55Nb0 .2O3층을 형성하였다.
계속해서, 백금층을 스퍼터법에 의해 성막한 후 패터닝하여 소스 전극(40)과 드레인 전극(42)을 형성하였다. 그 후, 스퍼터법에 의해 소스 전극(40)과 드레인 전극(42) 사이에 ZnO층으로 이루어지는 채널층(50)을 형성하였다.
이와 같이 하여 얻어진 트랜지스터형 강유전체 메모리의 샘플에 대해, 전류- 전압 곡선(I-V곡선)을 구한 바, 도 2에 도시하는 결과가 얻어졌다. 도 2로부터, 강유전체의 히스테리시스를 반영하여, 게이트 전압이 제로 V일 때에 2개의 전류값을 갖는 I-V곡선이 얻어졌다. 이에 의해, 본 발명의 실시예의 트랜지스터형 강유전체 메모리는, 양호한 메모리 특성을 갖는 것을 확인하였다.
또한, 본 발명은, 상술한 실시예에 한정되는 것은 아니고, 여러 가지 변형이 가능하다. 예를 들면, 본 발명은, 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 효과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명의 트랜지스터형 강유전체 메모리에 의하면, 제1 전류값과 제2 전류값을 검출함으로써, 판독 시에 기억 데이터를 파괴하지 않고, 메모리 기능을 발휘할 수 있으며, 상기 채널층의 상방에 보호층을 가질 수 있다. 또한, 본 발명의 제조 방법에 의하면, 비교적 간이한 프로세스에 의해 트랜지스터형 강유전체 메모리를 제조할 수 있고, 상기 보호층은, 실리콘-수소 결합을 갖는, 산화 실리콘층으로 이루어질 수 있다.
Claims (11)
- 소스 전극과,상기 소스 전극과 이간하여 형성된 드레인 전극과,상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층과,상기 소스 전극, 상기 드레인 전극 및 상기 채널층과 접하여 형성된 강유전체층과,상기 소스 전극, 상기 드레인 전극 및 상기 채널층에 대하여, 상기 강유전체층을 사이에 두도록 형성된 게이트 전극을 포함하고, 상기 채널층은 산화물 반도체로 이루어지는 트랜지스터형 강유전체 메모리.
- 기판과,상기 기판의 상방에 형성된 게이트 전극과,상기 게이트 전극을 피복하도록 상기 기판의 상방에 형성된 강유전체층과,상기 강유전체층의 상방에 형성된 소스 전극과,상기 강유전체층의 상방에 형성되고, 상기 소스 전극과 이간하여 형성된 드레인 전극과,상기 강유전체층의 상방에 형성되고, 상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층을 포함하고, 상기 채널층은 산화물 반도체로 이루어지는 트랜지스터형 강유전체 메모리.
- 기판과,상기 기판의 상방에 형성된 소스 전극과,상기 기판의 상방에 형성되고, 상기 소스 전극과 이간하여 형성된 드레인 전극과,상기 소스 전극과 상기 드레인 전극 사이에 형성된 채널층과,상기 소스 전극, 상기 드레인 전극 및 상기 채널층의 상방에 형성된 강유전체층과,상기 강유전체층의 상방에 형성된 게이트 전극을 포함하고, 상기 채널층은 산화물 반도체로 이루어지는 트랜지스터형 강유전체 메모리.
- 삭제
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 채널층은, 상기 채널층을 구성하는 산화물 반도체를 구성하는 금속 원소와 가수가 서로 다르고, 도너 혹은 억셉터로서 기능하는 도우펀트를 포함하는 트랜지스터형 강유전체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 강유전체층은, Pb(Zr, Ti, Nb)O3으로 이루어지는 트랜지스터형 강유전체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 채널층의 상방에 보호층을 갖는 트랜지스터형 강유전체 메모리.
- 기판의 상방에 게이트 전극을 형성하는 공정과,상기 게이트 전극을 피복하도록 상기 기판의 상방에 강유전체층을 형성하는 공정과,상기 강유전체층의 상방에 소스 전극과 드레인 전극을 형성하는 공정과,상기 강유전체층의 상방에서, 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 채널층을 형성하는 공정을 포함하는 트랜지스터형 강유전체 메모리의 제조 방법.
- 제8항에 있어서,상기 채널층의 상방에 보호층을 형성하는 공정을 갖는 트랜지스터형 강유전체 메모리의 제조 방법.
- 제9항에 있어서,상기 보호층은, 실리콘-수소 결합을 갖는, 산화 실리콘층으로 이루어지는 트랜지스터형 강유전체 메모리의 제조 방법.
- 기판의 상방에 소스 전극과 드레인 전극을 형성하는 공정과,상기 소스 전극과 상기 드레인 전극 사이에 채널층을 형성하는 공정과,상기 소스 전극, 상기 드레인 전극 및 상기 채널층의 상방에 강유전체층을 형성하는 공정과,상기 강유전체층의 상방에 게이트 전극을 형성하는 공정을 포함하는 트랜지스터형 강유전체 메모리의 제조 방법.
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