JP2006060209A - 半導電性金属酸化物薄膜の強誘電性メモリトランジスタ - Google Patents
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Abstract
【課題】シンプルな製造プロセスによる新規なトランジスタ構造を提供する。
【解決手段】本発明によるトランジスタは、半導電性金属酸化物チャネル層(51)と、半導電性金属酸化物チャネル層(51)に提供されたソース領域(64)およびドレイン領域(65)と、ソース領域(64)とドレイン領域(65)との間、かつ半導電性金属酸化物層(51)の上のゲート構造とを備える。その半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される。
【選択図】 図3
【解決手段】本発明によるトランジスタは、半導電性金属酸化物チャネル層(51)と、半導電性金属酸化物チャネル層(51)に提供されたソース領域(64)およびドレイン領域(65)と、ソース領域(64)とドレイン領域(65)との間、かつ半導電性金属酸化物層(51)の上のゲート構造とを備える。その半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される。
【選択図】 図3
Description
本発明は、概して、半導体デバイスおよび不揮発性メモリトランジスタに関し、より詳しくは、強誘電体ゲートトランジスタ構造およびその製造方法に関する。
強誘電体材料は、ランダムに分布した多数の永久分極領域からなる。電場存在下において、電場方向に分極した要素を備えた領域は、網目状分極を生じ得るように、非整列領域を犠牲にして成長する。電場が減少した場合には分極も減少するが、分極の減少は、電場がゼロになる場合にも残留分極が残存するように電場の減少よりも遅い。この残留分極は、電場がゼロの条件下(換言すると、入力電圧が切られた場合)においても存在し、強誘電性トランジスタなどの強誘電性不揮発性メモリデバイスの基礎となる。
強誘電性トランジスタは、典型的には、強誘電体ゲートにより制御された半導体電界効果トランジスタ(FET)であり、その半導体電界効果トランジスタでは、シリコン基板と接触した強誘電体膜を用い、強誘電体膜の適切な分極はトランジスタのシリコンチャネルに反転層を作成し得る。基本的な強誘電体ゲートにより制御された電界効果トランジスタは、金属−強誘電体シリコン(MFS)FETである。用語MFSは、トランジスタのシリコン(S)チャネル上の強誘電体(F)ゲート誘電体上に堆積された金属(M)ゲート電極からなる強誘電性トランジスタのゲートスタック内の層を示す。
しかしながら、強誘電体/シリコン界面の要求のために、上記のMFSトランジスタの効果的なトランジスタ動作を達成することは困難である。シリコン基板の上に強誘電体膜を直接堆積する場合には、強誘電体層からの金属および酸素が強誘電体−シリコン界面に拡散し得て、それにより、強誘電体膜の分極に影響を及ぼす界面に捕獲された電荷が生成され、強誘電性トランジスタの動作が不安定になり得る。その上、強誘電体膜の熱膨張係数および格子構造はシリコンと互換性がないために、シリコン基板の真上にクリーンな界面を備えた高性能な強誘電体膜を形成することは非常に困難である。
直接型の強誘電体/シリコン界面によりもたらされる不利な点に対応するために、界面層(例えば、強誘電体膜とシリコン基板の間における、ゲート誘電体、金属層、導電性の金属酸化物、またはドープされた導電性の金属酸化物)の追加などの様々な設計が提案されてきた。
ゲート誘電体界面の設計により、シリコン基板と接触した強誘電体層の表面界面および表面状態の問題を克服することはできるが、より高い動作電圧およびフローティングゲート層の底部における捕獲された電荷などの別の問題を伴う。これらのトランジスタの動作電圧は、ゲート誘電体をまたぐ電圧の量だけ強誘電体層のプログラミング電圧よりも高い。また、強誘電体薄膜に電圧が印加される場合には、ゲートスタックに電流が流れ得て、このフローティング電極に電荷が捕獲されうる。捕獲された電荷は、下部電極と強誘電体膜との界面において分極電荷を中和し得て、この構造のメモリ保持時間が短縮され得る。
金属界面の設計は、金属−強誘電体−金属シリコン(MFMS)デバイスにおけるショットキーダイオードの形成に基づく。ゲートユニットの金属下部電極(または、非常に浅い接合層)とシリコン基板との間に、ショットキー障壁が形成される。ショットキー型の強誘電体ゲートメモリトランジスタは、下部電極とソースおよびドレイン領域との間に空間を、また、ゲートの下に非常に浅いn型チャネルを必要とする。従って、ショットキー型の強誘電体ゲートメモリトランジスタの駆動電流は比較的低くなり得る。
強誘電性トランジスタの別の新規な設計では、強誘電体材料とシリコン基板との間に、導電性の酸化物界面層、導電性の金属酸化物界面層、またはドープされた導電性の金属酸化物界面層を用いる。それは、第1の発明者らによるタイトルが、「Conductive metal oxide gate ferroelectric memory transistor」および「In2O3 thin film resistivity control by doping metal oxide insulator for MFMox device applications」の同時係属出願に開示されており、これらの出願は本明細書において援用される。導電性の酸化物界面層は、誘電性の界面層の不利な点を有さず、ショットキーダイオード形成の金属界面層の不利な点を有し得ない。導電性の酸化物界面層により、強誘電体膜の特性と、強誘電体層との起こりうる格子整合による強誘電性トランジスタの動作とが改善され得る。それにより、強誘電性界面における酸素拡散の問題が低減されるか、またはなくなり、強誘電性トランジスタの信頼性と、別の誘電体および金属膜とともに改善する可能なエッチング選択性とが改善される。
導電性酸化物の明らかな有利な点にもかかわらず、従来技術の強誘電性トランジスタの全ての設計では、三次元集積における困難とともに比較的複雑なデバイス製造プロセスにつながるシリコン導電チャネルを用いている。
適切な条件下において、特定の導電性の金属酸化物材料は半導体として振る舞う。それに従って、本発明は、トランジスタの導電性チャネルとして半導電性(semiconductive)金属酸化物を用いた新規なトランジスタ構造を開示する。シリコンの導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタの製造プロセスはよりシンプルになり得、三次元構造を実現することができて回路密度が増大する。
開示された半導電性金属酸化物トランジスタは、強誘電性不揮発性メモリデバイスにおいて大きな可能性を有し得る。よりシンプルな製造プロセスと、より高密度のメモリのための可能な三次元構造とに加えて、本発明の強誘電性半導電性金属酸化物トランジスタは強誘電体材料と優れた界面特性を提供することができ、それにより、場合によって、ゲート誘電体を省くことによる強誘電体膜特性の改善およびフローティングゲート効果の低減が起こる。半導電性金属酸化物は強誘電体層との可能な格子整合の利点と、別の誘電体および金属膜による可能なエッチング選択性の改善とをさらに有することができ、その利点により、強誘電性界面における酸素拡散の問題が低減されるか、またはなくなり、強誘電性トランジスタの信頼性が改善される。
半導電性金属酸化物膜は、好適には、トランジスタ動作条件において半導体特性を示す金属酸化物(例えば、In2O3またはRuO2)である。半導電性金属酸化物膜は、伝導度を変えるためにn型またはp型の不純物種がドープされる。ドーパント濃度および製造プロセスにおける別のパラメータを変えることにより、半導電性金属酸化物膜は、動作に適した印加された場の関数としての抵抗の変化可能性などの適切な特性、および強誘電性トランジスタ性能の最適化を達成することができる。
本発明の強誘電性トランジスタは、金属−強誘電体−半導電性金属酸化物FETであり得る。このトランジスタのゲートスタックは、基板上の半導電性金属酸化物チャネル上に堆積された強誘電体層上に堆積された金属上部電極(または、上部電極)を有する。本発明の強誘電性トランジスタは、金属−強誘電体−金属−半導電性金属酸化物FETであり得る。このトランジスタのゲートスタックは、基板上の半導電性金属酸化物チャネル上に堆積された金属下部電極(または、下部電極)上に堆積された強誘電体層上に堆積された金属上部電極(または、上部電極)を有する。本発明の強誘電性トランジスタは、金属−強誘電体−ゲート誘電体−半導電性金属酸化物FETまたは金属−強誘電体−金属−ゲート誘電体−半導電性金属酸化物FETなどの半導電性金属酸化物チャネル上のゲート誘電体または抵抗性酸化物も含み得る。
ゲートエッチングプロセスまたはゲート置換プロセスにより、本発明の強誘電性トランジスタの製造プロセスを実行することができる。ゲートエッチングプロセスにおいて、多層ゲートスタックを堆積し、エッチングし、その一方で、ゲート置換プロセスにおいて、デバイスの別の部分の製造のためのプレイスホルダー(place holder)として置換ゲートスタックを堆積し、次いで置換ゲートスタックを除去し、機能性ゲートスタックを堆積する。
本発明は。さらに以下の手段を提供する。
(項目1)
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造と
を備えた、トランジスタ。
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造と
を備えた、トランジスタ。
(項目2)
上記トランジスタがメモリトランジスタである、項目1に記載のトランジスタ。
上記トランジスタがメモリトランジスタである、項目1に記載のトランジスタ。
(項目3)
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目1に記載のトランジスタ。
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目1に記載のトランジスタ。
(項目4)
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造であって、該半導電性金属酸化物層にオーバーレイする強誘電体材料層と、該強誘電体材料層にオーバーレイする上部電極導電層とを備えた、ゲート構造と
を備えた、強誘電性トランジスタ。
半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造であって、該半導電性金属酸化物層にオーバーレイする強誘電体材料層と、該強誘電体材料層にオーバーレイする上部電極導電層とを備えた、ゲート構造と
を備えた、強誘電性トランジスタ。
(項目5)
上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目4に記載の強誘電性トランジスタ。
上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目4に記載の強誘電性トランジスタ。
(項目6)
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目4または5に記載の強誘電性トランジスタ。
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目4または5に記載の強誘電性トランジスタ。
(項目7)
上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目4に記載の強誘電性トランジスタ。
上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目4に記載の強誘電性トランジスタ。
(項目8)
上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目4に記載の強誘電性トランジスタ。
上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目4に記載の強誘電性トランジスタ。
(項目9)
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目4に記載の強誘電性トランジスタ。
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目4に記載の強誘電性トランジスタ。
(項目10)
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目4に記載の強誘電性トランジスタ。
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目4に記載の強誘電性トランジスタ。
(項目11)
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目4に記載の強誘電性トランスタ。
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目4に記載の強誘電性トランスタ。
(項目12)
上記強誘電体材料を保護するキャップ層をさらに備える、項目4に記載の強誘電性トランジスタ。
上記強誘電体材料を保護するキャップ層をさらに備える、項目4に記載の強誘電性トランジスタ。
(項目13)
上記キャップ層が、窒化シリコンまたは酸化アルミニウムである、項目12に記載の強誘電性トランジスタ。
上記キャップ層が、窒化シリコンまたは酸化アルミニウムである、項目12に記載の強誘電性トランジスタ。
(項目14)
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、トランジスタを製造する方法。
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、トランジスタを製造する方法。
(項目15)
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目14に記載の方法。
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目14に記載の方法。
(項目16)
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程であって、該ゲートスタックが、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備えた、工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、強誘電性トランジスタを製造する方法。
半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程であって、該ゲートスタックが、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備えた、工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、強誘電性トランジスタを製造する方法。
(項目17)
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目16に記載の方法。
上記ドレイン領域および上記ソース領域が、上記ゲートスタックの形成の前に形成される、項目16に記載の方法。
(項目18)
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目16に記載の方法。
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に下部電極導電層をさらに備える、項目16に記載の方法。
(項目19)
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目16に記載の方法。
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に誘電体層をさらに備える、項目16に記載の方法。
(項目20)
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目16に記載の方法。
上記ゲートスタックが、上記半導電性金属酸化物層と上記強誘電体材料層との間に抵抗性層をさらに備える、項目16に記載の方法。
(項目21)
上記ゲートスタックを形成する工程が、
多層ゲートスタックを堆積する工程と、
フォトリソグラフィにより該ゲートスタックをパターニングする工程と、
該ゲートスタックをエッチングする工程と
を包含する、項目16に記載の方法。
上記ゲートスタックを形成する工程が、
多層ゲートスタックを堆積する工程と、
フォトリソグラフィにより該ゲートスタックをパターニングする工程と、
該ゲートスタックをエッチングする工程と
を包含する、項目16に記載の方法。
(項目22)
上記ドレイン領域およびソース領域を形成する工程が、高ドーピング濃度に注入する工程を包含する、項目16に記載の方法。
上記ドレイン領域およびソース領域を形成する工程が、高ドーピング濃度に注入する工程を包含する、項目16に記載の方法。
(項目23)
上記ソース領域および上記ドレイン領域にLDDイオン注入を行う工程をさらに包含する、項目16に記載の方法。
上記ソース領域および上記ドレイン領域にLDDイオン注入を行う工程をさらに包含する、項目16に記載の方法。
(項目24)
上記ゲートスタックの側壁に誘電体スペーサをさらに備える、項目16に記載の方法。
上記ゲートスタックの側壁に誘電体スペーサをさらに備える、項目16に記載の方法。
(項目25)
上記誘電体スペーサが、窒化シリコンまたは酸化アルミニウム材料からなる、項目16に記載の方法。
上記誘電体スペーサが、窒化シリコンまたは酸化アルミニウム材料からなる、項目16に記載の方法。
(項目26)
上記電極導電層が、金属の層、導電性酸化物の層、または金属と導電性酸化物との多層である、項目16に記載の方法。
上記電極導電層が、金属の層、導電性酸化物の層、または金属と導電性酸化物との多層である、項目16に記載の方法。
(項目27)
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、または高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目16に記載の方法。
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、または高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目16に記載の方法。
(項目28)
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目16に記載の方法。
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目16に記載の方法。
(項目29)
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目16に記載の方法。
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目16に記載の方法。
(項目30)
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目16に方法。
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目16に方法。
(項目31)
強誘電性メモリトランジスタを製造する方法であって、
半導電性金属酸化物層を用意することと、
該半導電性金属酸化物層の上に、該半導電性金属酸化物層の上に犠牲層を備えた置換ゲートスタックを形成することと、
該置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成することと、
該置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することと、
該置換ゲートスタックの該犠牲層部分を除去することと、
該ゲートスタックの残部を形成することであって、該ゲートスタックの残部は、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備える、こととを
包含する、方法。
強誘電性メモリトランジスタを製造する方法であって、
半導電性金属酸化物層を用意することと、
該半導電性金属酸化物層の上に、該半導電性金属酸化物層の上に犠牲層を備えた置換ゲートスタックを形成することと、
該置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成することと、
該置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することと、
該置換ゲートスタックの該犠牲層部分を除去することと、
該ゲートスタックの残部を形成することであって、該ゲートスタックの残部は、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備える、こととを
包含する、方法。
(項目32)
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置された下部電極導電層をさらに備える、項目31に記載の方法。
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置された下部電極導電層をさらに備える、項目31に記載の方法。
(項目33)
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置されたゲート誘電体層をさらに備える、項目31に記載の方法。
上記置換ゲートスタックが、上記半導電性金属酸化物層と上記犠牲層との間に配置されたゲート誘電体層をさらに備える、項目31に記載の方法。
(項目34)
上記犠牲層が、窒化シリコンまたは二酸化シリコンを含む、項目31に記載の方法。
上記犠牲層が、窒化シリコンまたは二酸化シリコンを含む、項目31に記載の方法。
(項目35)
ソース/ドレインコンタクトのための導電層を形成することをさらに包含する、項目31に記載の方法。
ソース/ドレインコンタクトのための導電層を形成することをさらに包含する、項目31に記載の方法。
(項目36)
上記置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することが、
誘電体膜を堆積することと、
該堆積された誘電体膜を平坦化することにより、該置換ゲートスタックの該上部を露出することと
を包含する、項目31に記載の方法。
上記置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することが、
誘電体膜を堆積することと、
該堆積された誘電体膜を平坦化することにより、該置換ゲートスタックの該上部を露出することと
を包含する、項目31に記載の方法。
(項目37)
上記ゲートスタックの残部を形成することが、
上記強誘電体材料層を堆積することと、
該強誘電体材料層を平坦化することと、
上記上部電極導電層を堆積することと、
フォトリソグラフィにより該上部電極導電層をパターニングすることと、
該上部電極導電層をエッチングすることと
を包含する、項目31に記載の方法。
上記ゲートスタックの残部を形成することが、
上記強誘電体材料層を堆積することと、
該強誘電体材料層を平坦化することと、
上記上部電極導電層を堆積することと、
フォトリソグラフィにより該上部電極導電層をパターニングすることと、
該上部電極導電層をエッチングすることと
を包含する、項目31に記載の方法。
(項目38)
上記置換ゲートスタックを形成することが、
該置換ゲートスタックを堆積することと、
フォトリソグラフィにより該置換ゲートスタックをパターニングすることと、
該置換ゲートスタックをエッチングすることと
を包含する、項目31に記載の方法。
上記置換ゲートスタックを形成することが、
該置換ゲートスタックを堆積することと、
フォトリソグラフィにより該置換ゲートスタックをパターニングすることと、
該置換ゲートスタックをエッチングすることと
を包含する、項目31に記載の方法。
(項目39)
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目31に記載の方法。
上記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、項目31に記載の方法。
(項目40)
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目31に記載の方法。
上記導電性酸化物層が、導電性ペロブスカイト型酸化物、高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、項目31に記載の方法。
(項目41)
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目31に記載の方法。
上記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、項目31に記載の方法。
(項目42)
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目31に記載の方法。
上記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、項目31に記載の方法。
(項目43)
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目31に記載の方法。
上記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、項目31に記載の方法。
(摘要)
本発明は、トランジスタ導電チャネルとして半導電性金属酸化物を用いた新規なトランジスタ構造を開示する。シリコン導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタの製造プロセスはよりシンプルになり得、三次元集積構造を実現することができて回路密度が増大する。開示された半導電性金属酸化物トランジスタは、強誘電体材料との優れた界面特性と、起こりうる強誘電体層との格子整合のさらなる利点を有する強誘電性不揮発性メモリデバイスにおいて大きな可能性を有し得る。そのさらなる利点により、酸素拡散の問題を除去するかまたはなくし、それにより強誘電性メモリトランジスタの信頼性が改善される。半導電性金属酸化物膜は、好適にはトランジスタ動作条件下において半導体特性を示す金属酸化物であり、例えば、In2O3またはRuO2である。本発明の強誘電性トランジスタは、基板上の半導電性金属酸化物チャネル上に堆積された強誘電体層上に堆積された金属上部電極のゲートスタックを有する金属−強誘電体−半導電性金属酸化物FETであり得る。下部電極およびゲート誘電体の追加層を用いることにより、本発明の強誘電性トランジスタは、金属−強誘電体−金属(選択任意)−ゲート誘電体(選択任意)−半導電性金属酸化物FETでもあり得る。
本発明は、トランジスタ導電チャネルとして半導電性金属酸化物を用いた新規なトランジスタ構造を開示する。シリコン導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタの製造プロセスはよりシンプルになり得、三次元集積構造を実現することができて回路密度が増大する。開示された半導電性金属酸化物トランジスタは、強誘電体材料との優れた界面特性と、起こりうる強誘電体層との格子整合のさらなる利点を有する強誘電性不揮発性メモリデバイスにおいて大きな可能性を有し得る。そのさらなる利点により、酸素拡散の問題を除去するかまたはなくし、それにより強誘電性メモリトランジスタの信頼性が改善される。半導電性金属酸化物膜は、好適にはトランジスタ動作条件下において半導体特性を示す金属酸化物であり、例えば、In2O3またはRuO2である。本発明の強誘電性トランジスタは、基板上の半導電性金属酸化物チャネル上に堆積された強誘電体層上に堆積された金属上部電極のゲートスタックを有する金属−強誘電体−半導電性金属酸化物FETであり得る。下部電極およびゲート誘電体の追加層を用いることにより、本発明の強誘電性トランジスタは、金属−強誘電体−金属(選択任意)−ゲート誘電体(選択任意)−半導電性金属酸化物FETでもあり得る。
本発明は、導電性チャネルとして半導電性金属酸化物基板を有するトランジスタ構造を開示する。シリコンの導電性チャネルを半導電性金属酸化物チャネルと置換することにより、トランジスタデバイスの製造プロセスはよりシンプルになり得、三次元集積構造を実現することができて回路密度が増大する。本発明の半導電性金属酸化物チャネルを有するトランジスタは、好適には、強誘電性不揮発性メモリ電界効果トランジスタとして用いられる。
金属酸化物半導体は、雰囲気中における種々のガスの存在への感度が高いために、ガス検出材料として用いられてきた。検出されるガス種と半導体金属酸化物の検出膜とにおける化学反応により半導体金属酸化物膜の膜抵抗が著しく変化するという原理に基づいて、典型的なガスセンサーは動作する。膜抵抗は、ガス濃度の直接測定となる。半導体金属酸化物ガスセンサーは、CO、アルコール、および酸素などのガスを検出するために用いられ得る。
半導体金属酸化物の高感度は、その半導体特性に起因する。それは、半導電性金属酸化物を不良半導体として分類することができるためである。n型またはp型の不純物ドーピングにより、それらの酸化物の伝導度は著しく変化し得る。ドープされた半導電性金属酸化物およびドープしていない半導電性金属酸化物は、ガスセンサー用途に対して研究されてきた。ガス検出に用いられる典型的な半導体金属酸化物は、優れた触媒、エレクトロクロミックおよびガス検出特性を有するモリブデン酸化物(MoO3)と、優れた半導体特性のために種々のガス検出に用いられるタングステン酸化物(WO3)と、感光性を有し、所定の波長の光が照射されるときに伝導度が変化するチタン酸化物TiO2とである。センサー用途に適した別の半導体酸化物材料は、スズ酸化物(SnO2)、鉄酸化物(Fe2O3)、インジウム酸化物(In2O3)、セシウム酸化物(CeO2)、亜鉛酸化物(ZnO2)、ガリウム酸化物(Ga2O3)、SrTiO、LaFeO3、Cr1.8Ti0.2O3である。
本発明は、製造プロセスをシンプルにし、三次元集積への適合性を改善する半導電性金属酸化物チャネルを用いたトランジスタ、特に強誘電性メモリトランジスタを開示する。本発明の強誘電性トランジスタは、シリコン導電層を置換する半導電性金属酸化物導電層を有する強誘電性電界効果トランジスタである。本発明の半導電性金属酸化物トランジスタは、半導電性金属酸化物膜に提供されたソース領域およびドレイン領域とを備え、強誘電性トランジスタは、ソース領域とドレイン領域との間に強誘電体ゲート構造をさらに備える。
図1は、従来技術のn型チャネル金属−強誘電体シリコンMFSトランジスタの概略図を示す。n型の高濃度の不純物イオンを有するソース領域14およびドレイン領域15とともに、p型シリコン基板13上に強誘電体膜12がゲート絶縁膜として形成される。金属ゲート電極11が、強誘電体膜12一面に形成される。MFSトランジスタは、アイソレーショントレンチ16により絶縁される。上記強誘電性トランジスタにおける基本的な不利な点は、優れた強誘電体/シリコン界面を製造することが困難であることである。
直接型の強誘電体/シリコン界面によりもたらされる不利な点に対応するために、強誘電体膜とシリコン基板との間にゲート誘電体が挿入され得る。強誘電性トランジスタは、金属−強誘電体−酸化物(または絶縁体)シリコン(MFOSまたはMFIS)FETと称される。図2Aは、シリコン基板13と強誘電体膜12との間に形成されたゲート酸化物層27を用いたMFOSメモリトランジスタを示す。もしくは、図2Bに示される金属−強誘電体−金属−酸化物(または絶縁体)シリコン(MFMOSまたはMFMIS)トランジスタのように、強誘電体膜12とゲート酸化物層27との間に金属フローティングゲート層28が追加され得る。フローティングゲート28に適切な導電性材料(例えば、PtまたはIr)は、通常、強誘電体薄膜の堆積を可能にし、かつゲート誘電体およびチャネルへの強誘電体材料の拡散を防ぐように、選択される。上部電極または上部ゲートと称される別の電極11に関連して、フローティングゲート層28は下部電極または下部ゲートとも称される。この強誘電性トランジスタの設計における基本的な不利な点は、ゲート誘電体の絶縁により引き起こされる、起こりうるフローティングゲート効果である。
Nakaoらによるタイトルが「Nonvolatile semiconductor memory utilizing a ferroelectric film」の米国特許番号第5,303,182号に開示された金属−強誘電体−金属シリコン(MFMS)デバイスなどのショットキーダイオードの形成などの強誘電体/シリコン界面の問題を改善するために、別の界面層が用いられ得る。強誘電体層とシリコン基板との間に薄い金属層が配置され、この金属層とシリコン基板との間にショットキー障壁が形成される。ゲートとソース/ドレイン領域との間隔の不足を防ぐために、ショットキー型の強誘電体ゲートメモリトランジスタは、下部電極と、ソースおよびドレイン領域またはゲート下部の非常に浅いn型チャネルとの間に空間を必要とする。従って、ショットキー型の強誘電体ゲートメモリトランジスタの駆動電流は比較的低くなり得る。Hsuらによるタイトルが「One transistor ferroelectric memory cell and method of making the same」の米国特許番号第5,731,608号、その係属出願および分割出願(5,962,884;6,117,691;6,018,171;5,942,776;5,932,904;6,146,904;6,011,285;6,531,325号)は本明細書において援用されるが、金属下部電極からソースおよびドレインへの50nm〜300nmの距離を開示し、それにより、起こりうる高いリーク電流が、金属接触の外周における鋭い端によりショットキーダイオードの金属端において場の強度が増加するために、低減される。もしくは、Wilerらによるタイトルが「Ferroelectric transistor and method for fabricating it」の米国特許番号第6,538,273号は、ショットキー型の強誘電体ゲートメモリトランジスタにおける半導体表面の表面の下部のソースおよびドレインのくぼみを開示する。
ゲート誘電体の代わりに導電性酸化物を有する強誘電性トランジスタを開示する、本出願の第一の発明者によるタイトルが「Conductive metal oxide gate ferroelectric memory transistor」の同時係属出願において、導電性金属酸化物の界面層が用いられ得る。ゲート誘電体を導電性酸化物と置換することにより、強誘電体層の下部ゲートは、導電性酸化物を介してシリコン基板まで導電性を有する。従って、フローティングゲート効果はない。フローティングゲート内に捕獲された電荷に関連したリーク電流と関連したメモリ保持の劣化はなくなる。その上、ゲート誘電体がないために、強誘電性トランジスタの動作電圧は、強誘電体層のプログラミング電圧に低減され得る。
第1の発明者らによるタイトルが「In2O3 thin film resistivity control by doping metal oxide insulator for MFMox device applications」の別の同時係属出願は、ゲート誘電体に代えて、強誘電性トランジスタの性能を最適化する適切な抵抗値に製造された抵抗性酸化物膜を用いた新規な界面層の設計も開示する。ゲート誘電体を抵抗性酸化物膜と置換することにより、かつ、膜抵抗値を最適化することにより、強誘電体層の下部ゲートは、シリコン基板に電気接続される。従って、フローティングゲート効果をなくすことができ、メモリ保持特性が改善される。その上、ゲート誘電体がないために、強誘電性トランジスタの動作電圧は低減され得る。
開示された導電性酸化物は、好適には導電性金属酸化物であるが、金属要素なしの導電性酸化物であり得る。導電性酸化物は、シリコン基板と優れた界面を生じ得て、堆積された強誘電体膜と優れた格子整合を有するように、特に、ペロブスカイト型結晶構造を有する格子に選択され得る。
その上、強誘電体膜に対して電極の役目をする導電性酸化物は、強誘電体膜の特性を改善し得て、従って、強誘電性トランジスタの動作を改善し得る。強誘電体膜は、通常、反応ガスとして酸素を用いた堆積プロセス、または酸素雰囲気中におけるアニールプロセスなどの雰囲気の酸化において形成され、それにより、堆積された強誘電体膜の安定性が改善される。従って、強誘電体膜の電極材料は、好適には、酸化に耐性のある貴金属(例えば、PtおよびIr)である。導電性酸化物は、既に酸化に耐性がある。さらに、酸素が高濃度にあるため、導電性酸化物膜は、強誘電体/導電性酸化物界面における酸素の移動および集積を抑えることができ、それにより、疲労などの信頼性、および強誘電体の制御性、従って、その分極特性が改善される。
導電性金属酸化物のさらなる利点は、エッチングの選択性である。金属酸化物の蒸気圧が、通常、非常に高いために、酸素は、導電性金属酸化物のエッチングガスとして用いることができる。従って、導電性金属酸化物は、別の誘電体膜と高選択性のエッチング速度においてエッチングされ得る。その上、導電性金属酸化物膜(例えば、RuO2)は、通常、金属膜のエッチングに用いられるFおよびClなどのハロゲンと容易に反応し得ないため、導電性金属酸化物および金属は、高選択性のエッチング速度を有し得る。
適切な条件下において、先に開示した導電性金属酸化物は、種々のガスセンサー用途に広範に用いられる半導体として振舞うことができる。従って、本発明は、半導電性金属酸化物と強誘電体層との間の優れた界面の有利な点を得た半導体金属酸化物強誘電性メモリトランジスタを開示する。さらに、デバイスチャネルとして金属酸化物材料を用いることにより、水平方向または垂直方向に本発明のトランジスタを平面状に製造することができ、また、三次元構造のデバイスの多数の層を積層することができる。
本発明の第1の実施形態は、半導電性金属酸化物強誘電性トランジスタを示す図3に示される。本発明のゲートスタックは、ゲート上部電極63と、基板69上に堆積された半導電性金属酸化物層51上に配置され、かつ、互いに反対の型の高濃度な不純物イオンを有するソース領域64とドレイン領域65との間に配置された、強誘電体膜62とを備える。強誘電性トランジスタは、アイソレーション基板69により絶縁される。本発明のトランジスタの導電性チャネル層は、In2O3またはRuO2などの半導電性金属酸化物を用いて製造される。この例における半導電性金属酸化物は、n型(p型)半導電性金属酸化物材料を形成するためにp型(n型)不純物がドープされ得る。
図4は、n型チャネルの半導電性金属酸化物強誘電性トランジスタの動作を示す。図4Aにおいて、ゲート電極63に正電圧が印加される場合において、電子が強誘電体膜の上部に、また、正孔が強誘電体膜の下部に引張られるとともに、強誘電体膜62の分極が生じる。次いで、電子は、下部電極および強誘電体ゲートスタック下部のシリコン表面に集積する。これにより、高導電性チャネル67が形成される。従って、強誘電性トランジスタは「ON」である。換言すると、ソース64とドレイン65との間にバイアス電圧が印加される場合に、トランジスタを介して電流が流れる。強誘電性トランジスタメモリは、不揮発性である。不揮発性とは、この正電圧が取り除かれた後でさえ、強誘電体膜62の残留分極のために、トランジスタがON状態のままであるということを意味する。
図4Bにおいて、ゲート電極63に負電圧が印加される場合において、正孔が強誘電体ゲートの上部に、また、電子が強誘電体膜の下部に引張られるとともに、上記分極と反対の強誘電体膜62の分極が生じる。次いで、正孔は、下部電極および強誘電体ゲートスタック下部のシリコン表面に集積する。導電性チャネル67は存在せず、強誘電性トランジスタは「OFF」である。換言すると、ソース領域64とドレイン領域65との間に非導電状態が生じ、負電圧が取り除かれた後でさえこの状態は維持される。
本発明の第2の実施形態において、下部電極が含まれる。従って、半導電性金属酸化物ゲート強誘電性トラジスタのゲートスタックは、図5に示されるように、ゲート上部電極163と、強誘電体膜162と、ゲート下部電極61とを備える。下部電極61は、半導電性金属酸化物チャネル51に接続される。従って、下部電極61は、電気絶縁されておらず、フローティングゲートのように電荷を蓄積することはできない。従って、このデバイスの電荷保持時間は、強誘電性薄膜を介した電流の流れと独立である。
本発明の代替実施形態において、ゲート誘電体が含まれる。従って、半導電性金属酸化物ゲート強誘電性トランジスタのゲートスタックは、図6に示されるように、ゲート上部電極163と強誘電体膜162とゲート誘電体81とを備えるか、または、図7に示されるように、ゲート上部電極163と強誘電体膜162と下部電極61とゲート誘電体81とを備える。ゲート誘電体も、タイトルが「In2O3 thin film resistivity control by doping metal oxide insulator MFMox device applications」の同時係属出願に開示されるような抵抗性材料であり得る。
本発明の半導電性金属酸化物は、好適には、インジウム酸化物(In2O3)、ルテニウム酸化物(RuO2)、タングステン酸化物(WO3)、モリブデン酸化物(MoO3)、チタン酸化物(TiO2)、スズ酸化物(SnO2)、鉄酸化物(Fe2O3)、セシウム酸化物(CsO2)、亜鉛酸化物(ZnO2)、ガリウム酸化物(Ga2O3)、SrTiO、LaFeO3、およびCr1.8Ti0.2O3などの半導体特性を示す金属酸化物である。
半導電性金属酸化物膜も、Mo、W、Tc、Re、Ru,Os,Rh、Ir、Pd、Pt、In、Zn、Sn、Sr−RuまたはSr−Coからなる群から選択されたいずれか1つの金属の酸化物膜(例えば、IrO2およびRuO2)、または、塩化ナトリウム(NaCl)型結晶構造の面心立方金属酸化物(例えば、NdO、NbO、SmO、LaO、および、VO)であり得る。半導電性金属酸化物を形成する好適な方法は、堆積による。しかしながら、拡散によるドーピングおよびイオン注入などの別の方法も用いられ得る。例えば、半導電性金属酸化物は、ホウ素(B)またはフッ素(F)をドープしたZnO、および、アンチモン(Sb)またはフッ素(F)をドープしたSnO2であり得る。
半導電性金属酸化物は、ランタン・ストロンチウム・コバルト酸化物(LSCO)などの任意数の導電性ペロブスカイト型酸化物からなり得る。シンプルなペロブスカイト型酸化物の典型例は、SrRuO3またはLaNiO3などの一般式ABO3により表され、ここで、ABは、(A=Ca、Sr)(B=V、Cr、Fe、Ru)、(A=La)(B=Ti、Co、Ni、Cu)、(A=H、Li、Na、K)(B=Re、Mo、Nb)、および、(A=La1−xSrx)(B=V、Mn、Co)の任意の組み合わせである。導電性ペロブスカイト型酸化物の別の例は、一般式A2B2O7により表され、ここで、(A=Bi、Pd)(B=Ru1−xBix、Ru1−xPbx)であり得る。層状のペロブスカイト型酸化物の例には、CaTiOと、SrRuO3、SrIrO3、Sr2RuO4、およびSr2IrO4などの(Sr(Ru,Ir,Cr)O3)(SrO)nと、Ba2RuO4とが含まれる。半導電性金属酸化物膜には、La1−xSrxCuO4、Nd1−xCexCuO4、YBa2Cu3O7、Bi2Sr2Can−1CunO2n+4、(Nd1−xCex)2CuO4などの高温超伝導酸化物が含まれ得る。例えば、本明細書において援用されるSuzukiによるタイトルが「Ferroelectric nonvolatile memory and oxide multi-layered structure」の米国特許番号第6,151,240号を参照のこと。
本発明に開示された強誘電体材料は、好適には、Pb(Zr、Ti)O3(PZT)、SrBi2Ta2O9(SBT)、Pb5Ge3O11(PGO)、BaTiO3、LiNbO3、STO、BST、BSTO、SBTN、PLT、またはPLZTのいずれかであるが、ヒステリシス効果を示す全ての強誘電体材料が導電性酸化物強誘電性トランジスタに用いられ得る。好適な強誘電性化合物は、好ましい順に、PGO、SBT、および、PZTである。強誘電体層は、好適には、窒化シリコン(Si3N4)または酸化アルミニウム(Al2O3)などのパッシベーション層で覆われており、それにより、水素の反応を防ぐ。
下部電極および上部電極は、好適には、アルミニウム、白金、またはイリジウムなどの金属層であり、さらに好適には、導電性層、導電性酸化物層、導電性金属酸化物層、または、導電性酸化物/金属もしくは導電性金属酸化物/金属などの多層である。
本発明の範囲内において、開示された半導電性金属酸化物強誘電性トランジスタ構造は、SOIまたはSIMOX基板と、ハローまたはLDDソースおよびドレインと、ゲートスタックに対する側壁スペーサと、シャロートレンチアイソレーション(STI)またはLOCOSアイソレーションと、チタンシリサイド、コバルトシリサイド、またはニッケルシリサイドなどのシリサイド形成と、レイズドソースおよびドレインと、パッシベーションと、タングステンまたはアルミニウム接触と、アルミニウムまたは銅メタライゼーションとなどの最先端技術の全ての拡張技術も組み入れ得る。
本発明は、半導電性金属酸化物強誘電性トランジスタの製造プロセスをさらに開示する。ある特定のプロセスと関連して、半導電性金属酸化物強誘電性トランジスタの製造プロセスについて以下に示し、説明するが、本発明は、示された詳細に制限されることを意図しない。半導体製造の一般的なプロセスは長年行われてきたが、デバイスまたは構造を製造する異なった方法が多数あるために、本発明の範囲内かつ本発明の意味から逸脱することなしに、製造プロセスの細部において種々の変更がなされ得る。
半導電性金属酸化物強誘電性トランジスタの一製造プロセスは、ゲートスタックを形成するエッチングプロセスを用い、
−半導体金属酸化物チャネル層を用意する工程と、
−半導体金属酸化物層上にゲートスタックを形成する工程と、
−半導体金属酸化物内のゲートスタックの互いに反対側にソース領域およびドレイン領域を形成する工程とを含むゲートエッチングプロセスである。
−半導体金属酸化物チャネル層を用意する工程と、
−半導体金属酸化物層上にゲートスタックを形成する工程と、
−半導体金属酸化物内のゲートスタックの互いに反対側にソース領域およびドレイン領域を形成する工程とを含むゲートエッチングプロセスである。
次いで、そのデバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する。パッシベーション後において、先のデバイスの上部に別のデバイスも製造され得て、それにより三次元メモリ構造が形成される。
−半導体基板の用意:図8A
この製造プロセスは、基板(シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか)、好適にはシリコン基板から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス(スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス)により堆積された二酸化シリコンである。好適には、誘電体層の厚みは50nm〜200nmの間にある。誘電体基板(例えばガラス基板)を用いる場合には、必要とされるデバイス絶縁がすでに基板に提供されているために、この誘電体層は必要とされ得ない。次いで、誘電体層の上に、In2O3またはRuO2などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは20nm〜100nmの間にある。好適には、適切なドーパントおよびドーパント濃度を達成するために、半導電性金属酸化物層に適切な不純物を適切にドープする。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のためのアイランドを残すフォトリソグラフィプロセスである。
この製造プロセスは、基板(シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか)、好適にはシリコン基板から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス(スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス)により堆積された二酸化シリコンである。好適には、誘電体層の厚みは50nm〜200nmの間にある。誘電体基板(例えばガラス基板)を用いる場合には、必要とされるデバイス絶縁がすでに基板に提供されているために、この誘電体層は必要とされ得ない。次いで、誘電体層の上に、In2O3またはRuO2などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは20nm〜100nmの間にある。好適には、適切なドーパントおよびドーパント濃度を達成するために、半導電性金属酸化物層に適切な不純物を適切にドープする。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のためのアイランドを残すフォトリソグラフィプロセスである。
図8Aは、半導電性金属酸化物材料のアクティブなデバイス領域214とともに、基板210と誘電体層216とを示す。簡略化のために、外周デバイス、およびアクティブ領域のスレッショルド電圧調節などの重要であるが本発明と関連しない細部は示さない。
−基板上のゲートスタックの形成:図8B
次いで、強誘電体膜/上部電極の多層ゲートスタックを堆積する。本発明の代替実施形態において、下部電極および/またはゲート誘電体は加えられ得て、多層ゲートスタックは、選択が任意のゲート誘電体と、選択が任意の下部電極と、強誘電体膜と、上部電極との3層または4層を含み得る。好適には、ゲート誘電体は、3nm〜50nmの厚みであり、シリコン酸化物、窒化シリコン、またはハフニウム酸化物および酸化アルミニウムなどの誘電体材料である。好適には、強誘電体層は、50nm〜300nmの厚みであり、PGO、PZT、STO、BST、BSTO、SBT、SBTN、PLT、またはPLZTであるが、ヒステリシス効果を示す任意の強誘電体材料でもあり得る。好適には、上部電極および下部電極は、50nm〜200nmの厚みであり、アルミニウム、白金、またはイリジウムであるが、任意の導電性金属材料または導電性金属酸化物材料でもあり得る。その上、電極層(下部電極または上部電極のいずれか)は、金属および導電性酸化物の多層であり得る。
次いで、強誘電体膜/上部電極の多層ゲートスタックを堆積する。本発明の代替実施形態において、下部電極および/またはゲート誘電体は加えられ得て、多層ゲートスタックは、選択が任意のゲート誘電体と、選択が任意の下部電極と、強誘電体膜と、上部電極との3層または4層を含み得る。好適には、ゲート誘電体は、3nm〜50nmの厚みであり、シリコン酸化物、窒化シリコン、またはハフニウム酸化物および酸化アルミニウムなどの誘電体材料である。好適には、強誘電体層は、50nm〜300nmの厚みであり、PGO、PZT、STO、BST、BSTO、SBT、SBTN、PLT、またはPLZTであるが、ヒステリシス効果を示す任意の強誘電体材料でもあり得る。好適には、上部電極および下部電極は、50nm〜200nmの厚みであり、アルミニウム、白金、またはイリジウムであるが、任意の導電性金属材料または導電性金属酸化物材料でもあり得る。その上、電極層(下部電極または上部電極のいずれか)は、金属および導電性酸化物の多層であり得る。
次いで、多層ゲートスタックを強誘電体ゲートスタック(例えば、図8Bに示されるように上部電極213と強誘電体212)にパターニングする。好適には、多層ゲートスタックのパターニングは、フォトリソグラフィにより行われ、そのフォトリソグラフィでは、多層ゲートスタックの上に、パターニングされたマスクを提供し、次いで、パターニングされたマスクに従って多層ゲートスタックをエッチングし、次いで、パターニングされたマスクを除去する。好適には、パターニングされたマスクは、フォトレジスト層であり、そのフォトレジスト層は、被覆され、かつ、フォトマスクからフォトレジスト上にパターンを転写するためにフォトマスクの下でUV光にさらされる。エッチングプロセス中において、フォトレジストマスクは、多層ゲートスタックを保護し、それにより、フォトレジストから多層ゲートスタック上にパターンを転写する。次いで、フォトレジストマスクがはがされ得る。好適には、多層ゲートスタックのエッチングは、反応性イオンエッチングまたはウェットエッチングにより果たされる。
強誘電性トランジスタが低濃度ドーピング領域(LDD)イオン注入を必要とし得るかし得ないかに関わらず、次の工程は、ソース領域218およびドレイン領域219へのLDDイオン注入である。次の工程は、側壁スペーサの形成である。ゲートスタックの上に、窒化シリコン、二酸化シリコン、または酸化アルミニウムなどの誘電体材料の層を約20nm〜約80nmの間の厚みにまで堆積し、次いで、異方性エッチングを行うことにより強誘電体ゲートスタック上に誘電体側壁スペーサ220を残す(図8D)。側壁スペーサは、水素の拡散などの特性劣化から強誘電体材料を守るために用いられ得る。
−ゲートスタックの互いに反対側における、ドレイン領域およびソース領域の形成:図8E
次いで、ドーピングイオンを注入することにより、ソース領域221とドレイン領域222とが形成される(図8E)。次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する(図8F)。全体の構造上に、約1000nm〜約2000nmの厚みにまで、二酸化シリコンなどのパッシベーション層235を堆積する。パッシベーション層を平坦化し得て、それにより基板のトポロジーが改善される。次いで、約400℃〜約500℃の間の温度において約15分〜約60分間その構造をアニールする。次いで、好適にはフォトリソグラフィにより、パッシベーション層をパターニングし、コンタクトホールを形成する。次いで、製造プロセスは、ソース221へのコンタクト241と、ゲートスタック(上部電極213および強誘電体212)へのコンタクト243と、ドレイン222へのコンタクト242との第1のレベルのメタライゼーションに続く。
次いで、ドーピングイオンを注入することにより、ソース領域221とドレイン領域222とが形成される(図8E)。次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する(図8F)。全体の構造上に、約1000nm〜約2000nmの厚みにまで、二酸化シリコンなどのパッシベーション層235を堆積する。パッシベーション層を平坦化し得て、それにより基板のトポロジーが改善される。次いで、約400℃〜約500℃の間の温度において約15分〜約60分間その構造をアニールする。次いで、好適にはフォトリソグラフィにより、パッシベーション層をパターニングし、コンタクトホールを形成する。次いで、製造プロセスは、ソース221へのコンタクト241と、ゲートスタック(上部電極213および強誘電体212)へのコンタクト243と、ドレイン222へのコンタクト242との第1のレベルのメタライゼーションに続く。
本発明の代替実施形態(下部電極および/またはゲート誘電体のゲートスタックを備えた強誘電性トランジスタ)のゲートエッチングプロセスは、上記のゲートエッチングプロセスと類似し、ゲート下部電極とゲート誘電体を追加する工程を含む。
もしくは、強誘電体ゲートスタックは、本明細書において援用される、Hsuらによるタイトルが「Method of making metal gate sub−micron MOS transistor」の米国特許番号第6,274,421号に類似したゲート置換プロセスにより製造され得る。製造プロセスは、ゲートスタックを形成するために置換プロセスを用い、
−半導体基板を用意する工程と、
−犠牲層を備えた置換ゲートスタックを形成する工程と、
−置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と、
−置換ゲートスタックの上部を露出する間において、置換ゲートスタックを囲む領域を充填する工程と、
−置換ゲートスタックの犠牲層部分を除去する工程と、
−ゲートスタックの残部を形成する工程とを包含する。
−半導体基板を用意する工程と、
−犠牲層を備えた置換ゲートスタックを形成する工程と、
−置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と、
−置換ゲートスタックの上部を露出する間において、置換ゲートスタックを囲む領域を充填する工程と、
−置換ゲートスタックの犠牲層部分を除去する工程と、
−ゲートスタックの残部を形成する工程とを包含する。
次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する。
−半導体基板の用意:図9A
ゲートエッチングプロセスと同様に、製造プロセスは、基板(シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか)、好適にはシリコン基板の用意から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス(スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス)により堆積された二酸化シリコンである。好適には、誘電体層の厚みは50nm〜200nmの間にある。誘電体基板(例えばガラス基板)を用いる場合には、誘電体層は必要とされ得ない。次いで、誘電体層の上に、In2O3またはRuO2などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは20nm〜100nmの間にある。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のための領域を残すフォトリソグラフィプロセスである。
ゲートエッチングプロセスと同様に、製造プロセスは、基板(シリコンウェーハ基板、ガラス基板、複合半導体基板、または、適切な基板のいずれか)、好適にはシリコン基板の用意から開始する。基板上に薄い誘電体層を堆積し、それによりデバイス絶縁が提供される。好適には、誘電体層は、熱酸化プロセス、または堆積プロセス(スパッタリングプロセス、または、プラズマ化学気相堆積プロセスもしくは低圧化学気相堆積プロセスなどの化学気相堆積プロセス)により堆積された二酸化シリコンである。好適には、誘電体層の厚みは50nm〜200nmの間にある。誘電体基板(例えばガラス基板)を用いる場合には、誘電体層は必要とされ得ない。次いで、誘電体層の上に、In2O3またはRuO2などの半導電性金属酸化物の薄い層を堆積する。好適には、半導電性金属酸化物の厚みは20nm〜100nmの間にある。次いで、半導電性金属酸化物層をパターニングし、それによりアクティブなデバイス領域を形成する。好適には、パターニングプロセスは、フォトレジストマスクを用いて半導電性金属酸化物層をエッチングし、アクティブなデバイス製造のための領域を残すフォトリソグラフィプロセスである。
図9Aは、半導電性金属酸化物材料のアクティブなデバイス領域314とともに、基板310と誘電体層316とを示す。簡略化のために、外周デバイス、起こりうるウェル形成プロセス、およびアクティブ領域のスレッショルド電圧調節などの重要であるが本発明と関連しない細部は示さない。
−基板上の犠牲層を備えた置換ゲートスタックの形成:図9B
次いで、多層置換ゲートスタックを堆積する。置換ゲートスタックは、デバイスの連続した製造のためのプレイスホルダーの役目をし、機能ゲートスタックの製造の前に除去され得る。従って、多層置換ゲートスタックは、置換ゲート犠牲層を備える。下部電極またはゲートスタックのゲート誘電体が含まれた本発明の別の実施形態において、置換ゲートスタックも、下部電極または多層ゲートスタックのゲート誘電体を備える。好適には、置換ゲート犠牲層は、約50nm〜約200nmの厚みであり、窒化シリコンまたは二酸化シリコンである。置換ゲート犠牲層は、機能ゲートスタックのためのプレイスホルダーの役目を果たすために、犠牲層の厚みは、機能ゲートスタックの残りの総厚みにより部分的に決定される。
次いで、多層置換ゲートスタックを堆積する。置換ゲートスタックは、デバイスの連続した製造のためのプレイスホルダーの役目をし、機能ゲートスタックの製造の前に除去され得る。従って、多層置換ゲートスタックは、置換ゲート犠牲層を備える。下部電極またはゲートスタックのゲート誘電体が含まれた本発明の別の実施形態において、置換ゲートスタックも、下部電極または多層ゲートスタックのゲート誘電体を備える。好適には、置換ゲート犠牲層は、約50nm〜約200nmの厚みであり、窒化シリコンまたは二酸化シリコンである。置換ゲート犠牲層は、機能ゲートスタックのためのプレイスホルダーの役目を果たすために、犠牲層の厚みは、機能ゲートスタックの残りの総厚みにより部分的に決定される。
次いで、図9Bに示されるように、多層置換ゲートスタックを、置換ゲート層330を備えた強誘電体ゲートスタックにパターニングする。好適には、多層ゲートスタックのパターニングは、フォトリソグラフィおよび反応性イオンエッチングにより行われる。
強誘電性トランジスタが低濃度ドーピング領域(LDD)イオン注入を必要とし得るかし得ないかに関わらず、次の工程は、選択が任意のLDDイオン注入および起こりうる側壁スペーサの形成である。
−置換ゲートスタックの互いに反対側におけるドレイン領域およびソース領域の形成:図9C
次いで、ドーピングイオンの注入により、ソース領域321およびドレイン領域322が形成される。Pt、Ir、Ti、TiN、TaNなどの金属350の薄い層またはそれらの金属材料の多層を用いて、ソース領域およびドレイン領域のためのコンタクトが製造され得る。好適には、スパッタリングプロセスなどの指向性技術により金属層を堆積する。スパッタリングプロセスにより、平坦な表面上に金属の均一な層を堆積し、窒化シリコンの犠牲ゲートの鉛直方向の3つの側壁上に堆積される金属はわずかであるか、堆積されない。非アクティブ領域から金属をエッチングするために、フォトレジストマスクを用いたフォトリソグラフィを用いることができる(図9D)。
次いで、ドーピングイオンの注入により、ソース領域321およびドレイン領域322が形成される。Pt、Ir、Ti、TiN、TaNなどの金属350の薄い層またはそれらの金属材料の多層を用いて、ソース領域およびドレイン領域のためのコンタクトが製造され得る。好適には、スパッタリングプロセスなどの指向性技術により金属層を堆積する。スパッタリングプロセスにより、平坦な表面上に金属の均一な層を堆積し、窒化シリコンの犠牲ゲートの鉛直方向の3つの側壁上に堆積される金属はわずかであるか、堆積されない。非アクティブ領域から金属をエッチングするために、フォトレジストマスクを用いたフォトリソグラフィを用いることができる(図9D)。
−置換ゲートスタックの上部を露出する間における、置換ゲートスタックを囲む領域の充填:図9E
全体の構造上に、二酸化シリコンなどの誘電体層335を堆積する。次いで、好適には化学機械研磨(CMP)プロセスにより、誘電体層を平坦化する。好適には、誘電体層の厚みは、置換ゲート層330および半導電性金属酸化物314よりも約50%厚く、それにより、平坦化の間におけるディッシングを防ぐ。CMPプロセスは、窒化シリコンの犠牲ゲート上の金属層350において停止し、犠牲ゲート上の金属は、完全に除去され得るか、または除去され得ない(図9E)。
全体の構造上に、二酸化シリコンなどの誘電体層335を堆積する。次いで、好適には化学機械研磨(CMP)プロセスにより、誘電体層を平坦化する。好適には、誘電体層の厚みは、置換ゲート層330および半導電性金属酸化物314よりも約50%厚く、それにより、平坦化の間におけるディッシングを防ぐ。CMPプロセスは、窒化シリコンの犠牲ゲート上の金属層350において停止し、犠牲ゲート上の金属は、完全に除去され得るか、または除去され得ない(図9E)。
−置換ゲートスタックの犠牲層部分の除去:図9F
周囲の構造への損傷を防ぐために、好適には選択性ウェットエッチングプロセスにより、置換ゲート層330および残存する金属層350除去し、それによりゲートトレンチ337を露出させる。ゲートトレンチの側壁における金属も、ウェットエッチングプロセスにより除去される。
周囲の構造への損傷を防ぐために、好適には選択性ウェットエッチングプロセスにより、置換ゲート層330および残存する金属層350除去し、それによりゲートトレンチ337を露出させる。ゲートトレンチの側壁における金属も、ウェットエッチングプロセスにより除去される。
強誘電体ゲートスタックを守るために、ゲートトレンチの側壁にスペーサ340を製造する。スペーサ形成は、好適には、窒化シリコンまたは酸化アルミニウムの層を約5nm〜約20nmの厚みにまで堆積することにより行われる。次いで、プラズマ反応性イオンエッチングにより異方性エッチングを行う(図9F)。
−ゲートスタックの残部の形成:図9H
次いで、ゲートトレンチに強誘電体層を堆積する。強誘電体層は、好適にはPGO、PZT、STO、BST、BSTO、SBT、SBTN、PLTまたはPLZTであるが、ヒステリシス効果を示す任意の強誘電体材料であり得る。強誘電体層312を平坦化する次のCMPプロセスの間におけるディッシング効果を最小限にするために、強誘電体層の厚みは、好適にはゲートトレンチの厚みよりも幾分厚い(図9G)。
次いで、ゲートトレンチに強誘電体層を堆積する。強誘電体層は、好適にはPGO、PZT、STO、BST、BSTO、SBT、SBTN、PLTまたはPLZTであるが、ヒステリシス効果を示す任意の強誘電体材料であり得る。強誘電体層312を平坦化する次のCMPプロセスの間におけるディッシング効果を最小限にするために、強誘電体層の厚みは、好適にはゲートトレンチの厚みよりも幾分厚い(図9G)。
次いで、強誘電体層312の上に上部電極を製造する。好適には、上部電極の形成は上部電極材料のブランケット層を堆積することにより行われ、次いで、フォトリソグラフィおよび反応性イオンエッチング技術を用いて上部電極へとパターニングする。好適には、上部電極は、50nm〜200nmの厚みであり、アルミニウム、白金、またはイリジウムであるが、任意の導電性の材料であり得る(図9H)。
次いで、デバイス製造プロセスは、パッシベーション工程とインターコネクトメタライゼーション工程とにより、完了する(図9I)。全体の構造上に、約300nm〜約500nmの厚みにまで、二酸化シリコンなどのパッシベーション層を堆積する。次いで、約400℃〜約500℃の温度において約15分〜約60分間その構造をアニールする。次いで、好適にはフォトリソグラフィにより、パッシベーション層をパターニングし、それによりコンタクトホールを形成する。次いで、製造プロセスは、ソース321へのコンタクト341と、ゲートスタック(上部電極313、強誘電体312、下部電極311、および導電性酸化物301)へのコンタクト343と、ドレイン322へのコンタクト342との第1のレベルのメタライゼーションに続く。
平坦な表面を得るために、CMP平坦化工程が加えられ得る。三次元メモリ構造を形成を目的として、より高いレベルのメモリトランジスタ製造のために上記の工程を繰返し得る(図9J)。
本発明の代替実施形態(追加の下部電極またはゲート誘電体のゲートスタックを有した強誘電性トランジスタ)のゲート置換プロセスは、ゲート下部電極またはゲート誘電体を追加する工程を除いて、上記の置換プロセスと類似する。
デバイス製造の方法とともに、新規の強誘電性トランジスタおよびそのメモリセル用途について開示した。本発明の好適な実施形態を開示したが、添付の特許請求の範囲において定められる本発明の範囲内において、それらのさらなる変更および修正がなされ得るということが理解され得る。その上、不揮発性メモリ用途の強誘電性トランジスタに関連して本発明を開示したが、本明細書に開示された本発明の概念による別の用途も、当業者には明らかであり得る。
51 半導電性金属酸化物層
61、 下部電極
62、162 強誘電体膜
63、163、213、313 上部電極
64、218、221、321 ソース領域
65、219、222、322 ドレイン領域
67 導電性チャネル
69、210、310 基板
81 ゲート誘電体
212、312 強誘電体
214、314 アクティブなデバイス領域
216、316 誘電体層
220、340 スペーサ
235 パッシベーション層
241、242、243、341、342、343 コンタクト
330 置換ゲート層
337 ゲートトレンチ
350 金属
61、 下部電極
62、162 強誘電体膜
63、163、213、313 上部電極
64、218、221、321 ソース領域
65、219、222、322 ドレイン領域
67 導電性チャネル
69、210、310 基板
81 ゲート誘電体
212、312 強誘電体
214、314 アクティブなデバイス領域
216、316 誘電体層
220、340 スペーサ
235 パッシベーション層
241、242、243、341、342、343 コンタクト
330 置換ゲート層
337 ゲートトレンチ
350 金属
Claims (43)
- 半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造と
を備えた、トランジスタ。 - 前記トランジスタがメモリトランジスタである、請求項1に記載のトランジスタ。
- 前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、請求項1に記載のトランジスタ。
- 半導電性金属酸化物層と、
該半導電性金属酸化物層に提供されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間、かつ該半導電性金属酸化物層の上のゲート構造であって、該半導電性金属酸化物層にオーバーレイする強誘電体材料層と、該強誘電体材料層にオーバーレイする上部電極導電層とを備えた、ゲート構造と
を備えた、強誘電性トランジスタ。 - 前記半導電性金属酸化物層と前記強誘電体材料層との間に下部電極導電層をさらに備える、請求項4に記載の強誘電性トランジスタ。
- 前記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、請求項4または5に記載の強誘電性トランジスタ。
- 前記半導電性金属酸化物層と前記強誘電体材料層との間に誘電体層をさらに備える、請求項4に記載の強誘電性トランジスタ。
- 前記半導電性金属酸化物層と前記強誘電体材料層との間に抵抗性層をさらに備える、請求項4に記載の強誘電性トランジスタ。
- 前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、請求項4に記載の強誘電性トランジスタ。
- 前記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項4に記載の強誘電性トランジスタ。
- 前記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、請求項4に記載の強誘電性トランスタ。
- 前記強誘電体材料を保護するキャップ層をさらに備える、請求項4に記載の強誘電性トランジスタ。
- 前記キャップ層が、窒化シリコンまたは酸化アルミニウムである、請求項12に記載の強誘電性トランジスタ。
- 半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、トランジスタを製造する方法。 - 前記ドレイン領域および前記ソース領域が、前記ゲートスタックの形成の前に形成される、請求項14に記載の方法。
- 半導電性金属酸化物層を用意する工程と、
該半導電性金属酸化物層の上にゲートスタックを形成する工程であって、該ゲートスタックが、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備えた、工程と、
該ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成する工程と
を包含する、強誘電性トランジスタを製造する方法。 - 前記ドレイン領域および前記ソース領域が、前記ゲートスタックの形成の前に形成される、請求項16に記載の方法。
- 前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に下部電極導電層をさらに備える、請求項16に記載の方法。
- 前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に誘電体層をさらに備える、請求項16に記載の方法。
- 前記ゲートスタックが、前記半導電性金属酸化物層と前記強誘電体材料層との間に抵抗性層をさらに備える、請求項16に記載の方法。
- 前記ゲートスタックを形成する工程が、
多層ゲートスタックを堆積する工程と、
フォトリソグラフィにより該ゲートスタックをパターニングする工程と、
該ゲートスタックをエッチングする工程と
を包含する、請求項16に記載の方法。 - 前記ドレイン領域およびソース領域を形成する工程が、高ドーピング濃度に注入する工程を包含する、請求項16に記載の方法。
- 前記ソース領域および前記ドレイン領域にLDDイオン注入を行う工程をさらに包含する、請求項16に記載の方法。
- 前記ゲートスタックの側壁に誘電体スペーサをさらに備える、請求項16に記載の方法。
- 前記誘電体スペーサが、窒化シリコンまたは酸化アルミニウム材料からなる、請求項16に記載の方法。
- 前記電極導電層が、金属の層、導電性酸化物の層、または金属と導電性酸化物との多層である、請求項16に記載の方法。
- 前記導電性酸化物層が、導電性ペロブスカイト型酸化物、または高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、請求項16に記載の方法。
- 前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、請求項16に記載の方法。
- 前記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項16に記載の方法。
- 前記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、請求項16に方法。
- 強誘電性メモリトランジスタを製造する方法であって、
半導電性金属酸化物層を用意することと、
該半導電性金属酸化物層の上に、該半導電性金属酸化物層の上に犠牲層を備えた置換ゲートスタックを形成することと、
該置換ゲートスタックの互いに反対側にドレイン領域およびソース領域を形成することと、
該置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することと、
該置換ゲートスタックの該犠牲層部分を除去することと、
該ゲートスタックの残部を形成することであって、該ゲートスタックの残部は、該半導電性金属酸化物層の上の強誘電体材料層と、該強誘電体材料層の上の上部電極導電層とを備える、こととを
包含する、方法。 - 前記置換ゲートスタックが、前記半導電性金属酸化物層と前記犠牲層との間に配置された下部電極導電層をさらに備える、請求項31に記載の方法。
- 前記置換ゲートスタックが、前記半導電性金属酸化物層と前記犠牲層との間に配置されたゲート誘電体層をさらに備える、請求項31に記載の方法。
- 前記犠牲層が、窒化シリコンまたは二酸化シリコンを含む、請求項31に記載の方法。
- ソース/ドレインコンタクトのための導電層を形成することをさらに包含する、請求項31に記載の方法。
- 前記置換ゲートスタックの上部を露出する一方で該置換ゲートスタックの周囲の領域を充填することが、
誘電体膜を堆積することと、
該堆積された誘電体膜を平坦化することにより、該置換ゲートスタックの該上部を露出することと
を包含する、請求項31に記載の方法。 - 前記ゲートスタックの残部を形成することが、
前記強誘電体材料層を堆積することと、
該強誘電体材料層を平坦化することと、
前記上部電極導電層を堆積することと、
フォトリソグラフィにより該上部電極導電層をパターニングすることと、
該上部電極導電層をエッチングすることと
を包含する、請求項31に記載の方法。 - 前記置換ゲートスタックを形成することが、
該置換ゲートスタックを堆積することと、
フォトリソグラフィにより該置換ゲートスタックをパターニングすることと、
該置換ゲートスタックをエッチングすることと
を包含する、請求項31に記載の方法。 - 前記電極導電層が、金属の層、または導電性酸化物の層、または金属と導電性酸化物との多層である、請求項31に記載の方法。
- 前記導電性酸化物層が、導電性ペロブスカイト型酸化物、高温超伝導体酸化物、または、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の酸化物膜を備える、請求項31に記載の方法。
- 前記半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、CeO2と、Ga2O3と、SrTiO3と、LaFeO3と、CrxTiyO3とからなる群から選択される、請求項31に記載の方法。
- 前記半導電性金属酸化物層が、Moと、Wと、Tcと、Reと、Ruと、Osと、Rhと、Irと、Pdと、Ptと、Inと、Znと、Snと、Ndと、Nbと、Smと、Laと、Vとからなる群から選択されたいずれかの金属の金属酸化物膜を備える、請求項31に記載の方法。
- 前記強誘電体材料が、PZTと、SBTと、PGOと、BaTiO3と、LiNbO3と、STOと、BSTと、BSTOと、SBTNと、PLTと、PLZTとからなる群から選択される、請求項31に記載の方法。
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---|---|---|---|
US10/922,712 US7378286B2 (en) | 2004-08-20 | 2004-08-20 | Semiconductive metal oxide thin film ferroelectric memory transistor |
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---|---|
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---|---|---|---|
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---|---|
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JP (1) | JP2006060209A (ja) |
Cited By (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100732802B1 (ko) | 2006-09-01 | 2007-06-27 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
JP2007294915A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法 |
JP2008112909A (ja) * | 2006-10-31 | 2008-05-15 | Kochi Prefecture Sangyo Shinko Center | 薄膜半導体装置及びその製造方法 |
JP2008252097A (ja) * | 2007-03-29 | 2008-10-16 | Korea Advanced Inst Of Science & Technol | 酸化チタニウムを活性層として有する薄膜トランジスタの製造方法およびその構造 |
JP2009177171A (ja) * | 2007-12-28 | 2009-08-06 | Mitsubishi Materials Corp | 誘電体薄膜とその製造方法および用途 |
JP2009278115A (ja) * | 2008-05-15 | 2009-11-26 | Samsung Electronics Co Ltd | トランジスタとこれを含む半導体素子及びそれらの製造方法 |
WO2010014974A2 (en) * | 2008-08-01 | 2010-02-04 | President And Fellows Of Harvard College | Phase transition devices and smart capacitive devices |
JP2011243632A (ja) * | 2010-05-14 | 2011-12-01 | National Institute Of Advanced Industrial & Technology | ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子 |
JP2012253327A (ja) * | 2011-05-06 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、記憶装置および半導体装置の作製方法 |
JP2012256855A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体素子、記憶回路、集積回路、及び集積回路の駆動方法 |
JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2013102131A (ja) * | 2011-09-23 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
US8462539B2 (en) | 2009-02-20 | 2013-06-11 | Murata Manufacturing Co., Ltd. | Resistive memory element and use thereof |
JP2013123042A (ja) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2013175717A (ja) * | 2012-01-23 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
US8542520B2 (en) | 2009-02-20 | 2013-09-24 | Murata Manufacturing Co., Ltd. | Resistive memory element and use thereof |
JP2013251536A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2014131052A (ja) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2015075985A1 (ja) * | 2013-11-25 | 2015-05-28 | シャープ株式会社 | 半導体装置およびその書き込み方法 |
JP2015119201A (ja) * | 2006-04-28 | 2015-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2015521383A (ja) * | 2012-05-18 | 2015-07-27 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスタアレイ基板及びその製造方法、表示パネル、表示装置 |
KR20160092152A (ko) * | 2015-01-26 | 2016-08-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 제조 방법과 박막 트랜지스터 |
JP2016146499A (ja) * | 2010-08-06 | 2016-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2016529717A (ja) * | 2013-08-12 | 2016-09-23 | マイクロン テクノロジー, インク. | 垂直方向強誘電性電界効果トランジスタ構造、一対の垂直方向強誘電性電界効果トランジスタを含む構造、強誘電性電界効果トランジスタの垂直方向ストリング、および垂直方向強誘電性電界効果トランジスタの対が横方向に対向する垂直方向ストリング |
JP2016187039A (ja) * | 2011-04-27 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2016213468A (ja) * | 2015-05-11 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2017034263A (ja) * | 2011-06-10 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2017041644A (ja) * | 2011-11-30 | 2017-02-23 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
JP2017046011A (ja) * | 2011-12-23 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017130691A (ja) * | 2010-12-28 | 2017-07-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017195418A (ja) * | 2009-12-11 | 2017-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2018006762A (ja) * | 2011-11-25 | 2018-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9887204B2 (en) | 2015-02-17 | 2018-02-06 | Micron Technology, Inc. | Memory cells |
US10074662B2 (en) | 2014-06-16 | 2018-09-11 | Micron Technology, Inc. | Memory cell and an array of memory cells |
US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
WO2019048983A1 (ja) * | 2017-09-05 | 2019-03-14 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
JP2020021962A (ja) * | 2009-12-17 | 2020-02-06 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
JP2020031221A (ja) * | 2009-12-04 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2021101473A (ja) * | 2015-09-24 | 2021-07-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2021119600A (ja) * | 2015-02-20 | 2021-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2021180315A (ja) * | 2014-03-28 | 2021-11-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2022033167A (ja) * | 2009-11-13 | 2022-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Families Citing this family (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4519423B2 (ja) * | 2003-05-30 | 2010-08-04 | 創世理工株式会社 | 半導体を用いた光デバイス |
JP4603370B2 (ja) * | 2005-01-18 | 2010-12-22 | 創世理工株式会社 | 基板上に作製された半導体光デバイスおよびその作製方法 |
JP5089020B2 (ja) * | 2005-01-19 | 2012-12-05 | 創世理工株式会社 | 基板上に作製された半導体電子デバイス |
US7335594B1 (en) * | 2005-04-27 | 2008-02-26 | Spansion Llc | Method for manufacturing a memory device having a nanocrystal charge storage region |
JP5116225B2 (ja) * | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
KR100698013B1 (ko) * | 2005-12-08 | 2007-03-23 | 한국전자통신연구원 | 쇼트키 장벽 관통 트랜지스터 및 그 제조 방법 |
KR101150142B1 (ko) * | 2006-04-06 | 2012-06-11 | 어플라이드 머티어리얼스, 인코포레이티드 | 대형 기판 상에 아연 산화물 투명 전도성 산화물의 반응성 스퍼터링 |
KR100785038B1 (ko) * | 2006-04-17 | 2007-12-12 | 삼성전자주식회사 | 비정질 ZnO계 TFT |
US7389675B1 (en) * | 2006-05-12 | 2008-06-24 | The United States Of America As Represented By The National Aeronautics And Space Administration | Miniaturized metal (metal alloy)/ PdOx/SiC hydrogen and hydrocarbon gas sensors |
US20080017936A1 (en) * | 2006-06-29 | 2008-01-24 | International Business Machines Corporation | Semiconductor device structures (gate stacks) with charge compositions |
US7550795B2 (en) * | 2006-06-30 | 2009-06-23 | Taiwan Semiconductor Manufacturing | SOI devices and methods for fabricating the same |
KR101509663B1 (ko) | 2007-02-16 | 2015-04-06 | 삼성전자주식회사 | 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법 |
US7898009B2 (en) * | 2007-02-22 | 2011-03-01 | American Semiconductor, Inc. | Independently-double-gated transistor memory (IDGM) |
KR101334181B1 (ko) * | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
US7935964B2 (en) * | 2007-06-19 | 2011-05-03 | Samsung Electronics Co., Ltd. | Oxide semiconductors and thin film transistors comprising the same |
CN101681925B (zh) | 2007-06-19 | 2011-11-30 | 三星电子株式会社 | 氧化物半导体及包含该氧化物半导体的薄膜晶体管 |
KR101603180B1 (ko) * | 2007-08-02 | 2016-03-15 | 어플라이드 머티어리얼스, 인코포레이티드 | 박막 반도체 물질들을 이용하는 박막 트랜지스터들 |
US8980066B2 (en) * | 2008-03-14 | 2015-03-17 | Applied Materials, Inc. | Thin film metal oxynitride semiconductors |
WO2009117438A2 (en) * | 2008-03-20 | 2009-09-24 | Applied Materials, Inc. | Process to make metal oxide thin film transistor array with etch stopping layer |
KR101468591B1 (ko) * | 2008-05-29 | 2014-12-04 | 삼성전자주식회사 | 산화물 반도체 및 이를 포함하는 박막 트랜지스터 |
JP2010003916A (ja) * | 2008-06-20 | 2010-01-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8258511B2 (en) * | 2008-07-02 | 2012-09-04 | Applied Materials, Inc. | Thin film transistors using multiple active channel layers |
US9082857B2 (en) * | 2008-09-01 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising an oxide semiconductor layer |
JP5339825B2 (ja) * | 2008-09-09 | 2013-11-13 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
EP2184783B1 (en) | 2008-11-07 | 2012-10-03 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and method for manufacturing the same |
US9741309B2 (en) * | 2009-01-22 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving display device including first to fourth switches |
KR101733718B1 (ko) | 2009-09-24 | 2017-05-10 | 어플라이드 머티어리얼스, 인코포레이티드 | 소스 및 드레인 금속 식각을 위해 습식 프로세스를 이용하여 금속 산화물 또는 금속 산질화물 tft들을 제조하는 방법들 |
US8840763B2 (en) * | 2009-09-28 | 2014-09-23 | Applied Materials, Inc. | Methods for stable process in a reactive sputtering process using zinc or doped zinc target |
US8546252B2 (en) * | 2009-10-05 | 2013-10-01 | International Business Machines Corporation | Metal gate FET having reduced threshold voltage roll-off |
CN105097952B (zh) | 2009-12-25 | 2018-12-21 | 株式会社理光 | 绝缘膜形成墨水、绝缘膜制造方法和半导体制造方法 |
JP5640379B2 (ja) | 2009-12-28 | 2014-12-17 | ソニー株式会社 | 半導体装置の製造方法 |
JP2011155071A (ja) * | 2010-01-26 | 2011-08-11 | Toshiba Corp | 半導体記憶装置 |
KR101867272B1 (ko) * | 2010-03-05 | 2018-06-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치와 그의 제작 방법 |
US9564531B2 (en) * | 2010-03-22 | 2017-02-07 | Samsung Electronics Co., Ltd. | Thin film transistors, methods of manufacturing thin film transistors, and semiconductor device including thin film transistors |
KR101973212B1 (ko) * | 2010-11-05 | 2019-04-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP5975635B2 (ja) | 2010-12-28 | 2016-08-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
WO2012090974A1 (en) | 2010-12-28 | 2012-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
TWI451570B (zh) * | 2011-11-15 | 2014-09-01 | Univ Nat Chiao Tung | 多位元電阻切換記憶體元件與陣列 |
WO2014071634A1 (zh) * | 2012-11-12 | 2014-05-15 | 深圳市柔宇科技有限公司 | 一种自对准金属氧化物薄膜晶体管器件及制造方法 |
CN103199113B (zh) * | 2013-03-20 | 2018-12-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
KR20140121634A (ko) | 2013-04-08 | 2014-10-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
US9299799B2 (en) * | 2014-06-10 | 2016-03-29 | International Business Machines Corporation | Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure |
US9159829B1 (en) | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
US20170317141A1 (en) * | 2016-04-28 | 2017-11-02 | HGST Netherlands B.V. | Nonvolatile schottky barrier memory transistor |
US10056463B2 (en) | 2016-06-30 | 2018-08-21 | United Microelectronics Corp. | Transistor and manufacturing method thereof |
TWI731863B (zh) * | 2016-06-30 | 2021-07-01 | 聯華電子股份有限公司 | 氧化物半導體電晶體以及其製作方法 |
WO2018097261A1 (ja) * | 2016-11-23 | 2018-05-31 | Hoya株式会社 | ガラス基板の研磨方法、ガラス基板の製造方法、磁気ディスク用ガラス基板の製造方法、磁気ディスクの製造方法、研磨液及び酸化セリウムの還元方法 |
WO2018125118A1 (en) * | 2016-12-29 | 2018-07-05 | Intel Corporation | Back-end ferroelectric field-effect transistor devices |
US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
US10361300B2 (en) * | 2017-02-28 | 2019-07-23 | International Business Machines Corporation | Asymmetric vertical device |
CN107359122B (zh) * | 2017-06-07 | 2020-09-08 | 西安电子科技大学 | Mn掺杂异质结自旋场效应晶体管的制备方法 |
CN107359127B (zh) * | 2017-06-07 | 2020-03-24 | 西安电子科技大学 | 蓝宝石衬底的Fe掺杂自旋场效应晶体管及其制造方法 |
CN107369707B (zh) * | 2017-06-07 | 2020-03-24 | 西安电子科技大学 | 基于4H-SiC衬底异质结自旋场效应晶体管及其制造方法 |
CN107425059B (zh) * | 2017-06-07 | 2020-05-22 | 西安电子科技大学 | Cr掺杂异质结自旋场效应晶体管及其制备方法 |
CN107658337B (zh) * | 2017-06-07 | 2020-09-08 | 西安电子科技大学 | 高电子迁移率自旋场效应晶体管及其制备方法 |
WO2018236360A1 (en) * | 2017-06-20 | 2018-12-27 | Intel Corporation | PHASE FIELD EFFECT TRANSISTORS HAVING FERROELECTRIC GRID DIELECTRICS |
KR20190001455A (ko) * | 2017-06-27 | 2019-01-04 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 |
US10354711B2 (en) | 2017-08-30 | 2019-07-16 | United Microelectronics Corp. | Dual mode memory system and method of working the same |
US10141414B1 (en) | 2017-10-16 | 2018-11-27 | Globalfoundries Inc. | Negative capacitance matching in gate electrode structures |
US10962497B2 (en) | 2017-12-19 | 2021-03-30 | International Business Machines Corporation | Sensors based on negative capacitance field effect transistors |
DE112017008314T5 (de) * | 2017-12-29 | 2020-09-17 | Intel Corporation | Ferroelektrische gate-dielektrika in integrierten schaltungen |
CN110323277B (zh) * | 2018-03-28 | 2021-01-29 | 华为技术有限公司 | 场效应晶体管及其制备方法 |
FR3088485B1 (fr) | 2018-11-13 | 2021-04-30 | Commissariat Energie Atomique | Dispositif semi-conducteur a plaque de champ |
WO2020180322A1 (en) | 2019-03-06 | 2020-09-10 | Hewlett-Packard Development Company, L.P. | Semiconductor materials |
US11107901B2 (en) * | 2019-04-03 | 2021-08-31 | Sandisk Technologies Llc | Charge storage memory device including ferroelectric layer between control gate electrode layers and methods of making the same |
US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
CN111029409B (zh) * | 2019-10-31 | 2023-06-02 | 上海集成电路研发中心有限公司 | 一种性能可调的晶体管 |
US11404569B2 (en) * | 2019-12-17 | 2022-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Sidewall spacer structure to increase switching performance of ferroelectric memory device |
CN111987153B (zh) * | 2020-09-15 | 2022-10-11 | 电子科技大学 | 一种具有超低功耗的场效应晶体管及其制备方法 |
US11581334B2 (en) | 2021-02-05 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cocktail layer over gate dielectric layer of FET FeRAM |
CN113193047B (zh) * | 2021-03-31 | 2022-08-09 | 南京邮电大学 | 一种不同厚度铁电层的负电容场效应晶体管及制备方法 |
CN113745261B (zh) * | 2021-07-21 | 2023-08-11 | 湖南大学 | 一种Micro-LED光信息传感与存储单元、光子集成芯片、阵列及制备方法 |
CN113555287B (zh) * | 2021-07-22 | 2022-05-24 | 吉林建筑大学 | 一种水分触发降解的p型瞬态薄膜晶体管制备方法 |
EP4135009A1 (en) * | 2021-08-11 | 2023-02-15 | IMEC vzw | A memory device with a ferroelectric charge trapping layer |
CN116782658A (zh) * | 2022-03-07 | 2023-09-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
CN116568042B (zh) * | 2023-07-10 | 2023-09-08 | 北京大学 | 一种电写光读氮化物铁电神经形态器件及其制备方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264669A (ja) * | 1995-03-22 | 1996-10-11 | Samsung Electron Co Ltd | 強誘電体メモリ装置及びその製造方法 |
JPH1041477A (ja) * | 1996-07-23 | 1998-02-13 | Sanyo Electric Co Ltd | 強誘電体メモリ |
JP2000353790A (ja) * | 1999-04-13 | 2000-12-19 | Sharp Corp | 強誘電体アプリケーションのためのPb5Ge3O11薄膜の化学蒸着法 |
JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002270791A (ja) * | 2001-02-13 | 2002-09-20 | Sharp Corp | 強誘電体メモリトランジスタの製造方法 |
JP2002353420A (ja) * | 2001-03-28 | 2002-12-06 | Sharp Corp | Mfosメモリトランジスタおよびその製造方法 |
JP2003060170A (ja) * | 2001-08-16 | 2003-02-28 | Canon Inc | 酸化物半導体を用いた強誘電体メモリ素子 |
JP2003298062A (ja) * | 2002-03-29 | 2003-10-17 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3832700A (en) * | 1973-04-24 | 1974-08-27 | Westinghouse Electric Corp | Ferroelectric memory device |
WO1991016731A1 (en) * | 1990-04-24 | 1991-10-31 | Seiko Epson Corporation | Semiconductor device having ferroelectric material and method of producing the same |
US5303182A (en) * | 1991-11-08 | 1994-04-12 | Rohm Co., Ltd. | Nonvolatile semiconductor memory utilizing a ferroelectric film |
JP3264506B2 (ja) * | 1991-11-18 | 2002-03-11 | ローム株式会社 | 強誘電体不揮発性記憶装置 |
US5383088A (en) * | 1993-08-09 | 1995-01-17 | International Business Machines Corporation | Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics |
JP3460095B2 (ja) * | 1994-06-01 | 2003-10-27 | 富士通株式会社 | 強誘電体メモリ |
CA2178091A1 (en) * | 1994-10-04 | 1996-04-11 | Robertus Adrianus Maria Wolters | Semiconductor device comprising a ferroelectric memory element with a lower electrode provided with an oxygen barrier |
US6151240A (en) * | 1995-06-01 | 2000-11-21 | Sony Corporation | Ferroelectric nonvolatile memory and oxide multi-layered structure |
US5798903A (en) * | 1995-12-26 | 1998-08-25 | Bell Communications Research, Inc. | Electrode structure for ferroelectric capacitor integrated on silicon |
US5777356A (en) * | 1996-01-03 | 1998-07-07 | Bell Communications Research, Inc. | Platinum-free ferroelectric memory cell with intermetallic barrier layer and method of making same |
KR970076816A (ko) * | 1996-05-06 | 1997-12-12 | 김광호 | 누설 전류를 이용한 다진법 강유전체 랜덤 액세서 메모리 |
US6225655B1 (en) * | 1996-10-25 | 2001-05-01 | Texas Instruments Incorporated | Ferroelectric transistors using thin film semiconductor gate electrodes |
JPH10173169A (ja) * | 1996-12-16 | 1998-06-26 | Toshiba Corp | 半導体装置及びその製造方法 |
US5942776A (en) * | 1997-03-07 | 1999-08-24 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell and method of making the same |
US5731608A (en) * | 1997-03-07 | 1998-03-24 | Sharp Microelectronics Technology, Inc. | One transistor ferroelectric memory cell and method of making the same |
US5932904A (en) * | 1997-03-07 | 1999-08-03 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric memory cell |
US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
US5962884A (en) * | 1997-03-07 | 1999-10-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric memory cell with asymmetrical ferroelectric polarization and method of making the same |
US6069381A (en) * | 1997-09-15 | 2000-05-30 | International Business Machines Corporation | Ferroelectric memory transistor with resistively coupled floating gate |
US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
DE19850852A1 (de) * | 1998-11-04 | 2000-05-11 | Siemens Ag | Ferroelektrischer Transistor und Verfahren zu dessen Herstellung |
US6498362B1 (en) * | 1999-08-26 | 2002-12-24 | Micron Technology, Inc. | Weak ferroelectric transistor |
US6274916B1 (en) * | 1999-11-19 | 2001-08-14 | International Business Machines Corporation | Ultrafast nanoscale field effect transistor |
US7227210B2 (en) * | 1999-12-27 | 2007-06-05 | Hynix Semiconductor, Inc. | Ferroelectric memory transistor with highly-oriented film on gate insulator |
US6420742B1 (en) * | 2000-06-16 | 2002-07-16 | Micron Technology, Inc. | Ferroelectric memory transistor with high-k gate insulator and method of fabrication |
US6503763B2 (en) * | 2001-03-27 | 2003-01-07 | Sharp Laboratories Of America, Inc. | Method of making MFMOS capacitors with high dielectric constant materials |
US6555879B1 (en) * | 2002-01-11 | 2003-04-29 | Advanced Micro Devices, Inc. | SOI device with metal source/drain and method of fabrication |
US6531325B1 (en) * | 2002-06-04 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Memory transistor and method of fabricating same |
-
2004
- 2004-08-20 US US10/922,712 patent/US7378286B2/en not_active Expired - Fee Related
-
2005
- 2005-08-08 JP JP2005230168A patent/JP2006060209A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264669A (ja) * | 1995-03-22 | 1996-10-11 | Samsung Electron Co Ltd | 強誘電体メモリ装置及びその製造方法 |
JPH1041477A (ja) * | 1996-07-23 | 1998-02-13 | Sanyo Electric Co Ltd | 強誘電体メモリ |
JP2000353790A (ja) * | 1999-04-13 | 2000-12-19 | Sharp Corp | 強誘電体アプリケーションのためのPb5Ge3O11薄膜の化学蒸着法 |
JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002270791A (ja) * | 2001-02-13 | 2002-09-20 | Sharp Corp | 強誘電体メモリトランジスタの製造方法 |
JP2002353420A (ja) * | 2001-03-28 | 2002-12-06 | Sharp Corp | Mfosメモリトランジスタおよびその製造方法 |
JP2003060170A (ja) * | 2001-08-16 | 2003-02-28 | Canon Inc | 酸化物半導体を用いた強誘電体メモリ素子 |
JP2003298062A (ja) * | 2002-03-29 | 2003-10-17 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
Cited By (74)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294915A (ja) * | 2006-03-31 | 2007-11-08 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置及びその作製方法 |
US8629490B2 (en) | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2015119201A (ja) * | 2006-04-28 | 2015-06-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR100732802B1 (ko) | 2006-09-01 | 2007-06-27 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
JP2008112909A (ja) * | 2006-10-31 | 2008-05-15 | Kochi Prefecture Sangyo Shinko Center | 薄膜半導体装置及びその製造方法 |
JP2008252097A (ja) * | 2007-03-29 | 2008-10-16 | Korea Advanced Inst Of Science & Technol | 酸化チタニウムを活性層として有する薄膜トランジスタの製造方法およびその構造 |
JP2009177171A (ja) * | 2007-12-28 | 2009-08-06 | Mitsubishi Materials Corp | 誘電体薄膜とその製造方法および用途 |
JP2013153179A (ja) * | 2007-12-28 | 2013-08-08 | Mitsubishi Materials Corp | 表面に亀裂の無い誘電体薄膜 |
JP2009278115A (ja) * | 2008-05-15 | 2009-11-26 | Samsung Electronics Co Ltd | トランジスタとこれを含む半導体素子及びそれらの製造方法 |
KR101496148B1 (ko) * | 2008-05-15 | 2015-02-27 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
WO2010014974A3 (en) * | 2008-08-01 | 2010-04-29 | President And Fellows Of Harvard College | Phase transition devices and smart capacitive devices |
WO2010014974A2 (en) * | 2008-08-01 | 2010-02-04 | President And Fellows Of Harvard College | Phase transition devices and smart capacitive devices |
US8980665B2 (en) | 2008-11-07 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US9231110B2 (en) | 2008-11-07 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2014131052A (ja) * | 2008-11-07 | 2014-07-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8462539B2 (en) | 2009-02-20 | 2013-06-11 | Murata Manufacturing Co., Ltd. | Resistive memory element and use thereof |
US8542520B2 (en) | 2009-02-20 | 2013-09-24 | Murata Manufacturing Co., Ltd. | Resistive memory element and use thereof |
JP7470093B2 (ja) | 2009-11-13 | 2024-04-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2022033167A (ja) * | 2009-11-13 | 2022-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2020031221A (ja) * | 2009-12-04 | 2020-02-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP7228666B2 (ja) | 2009-12-11 | 2023-02-24 | 株式会社半導体エネルギー研究所 | エレクトロルミネッセンス表示装置 |
US10103272B2 (en) | 2009-12-11 | 2018-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
US11545579B2 (en) | 2009-12-11 | 2023-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2017195418A (ja) * | 2009-12-11 | 2017-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10804409B2 (en) | 2009-12-11 | 2020-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2022022462A (ja) * | 2009-12-11 | 2022-02-03 | 株式会社半導体エネルギー研究所 | エレクトロルミネッセンス表示装置 |
JP6994536B2 (ja) | 2009-12-11 | 2022-01-14 | 株式会社半導体エネルギー研究所 | エレクトロルミネッセンス表示装置 |
JP2020145444A (ja) * | 2009-12-11 | 2020-09-10 | 株式会社半導体エネルギー研究所 | エレクトロルミネッセンス表示装置 |
JP2020021962A (ja) * | 2009-12-17 | 2020-02-06 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
JP2011243632A (ja) * | 2010-05-14 | 2011-12-01 | National Institute Of Advanced Industrial & Technology | ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子 |
JP2016146499A (ja) * | 2010-08-06 | 2016-08-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017130691A (ja) * | 2010-12-28 | 2017-07-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2012256855A (ja) * | 2011-04-15 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体素子、記憶回路、集積回路、及び集積回路の駆動方法 |
JP2016187039A (ja) * | 2011-04-27 | 2016-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US10249651B2 (en) | 2011-04-27 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
US9911767B2 (en) | 2011-04-27 | 2018-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising oxide semiconductor |
JP2012253327A (ja) * | 2011-05-06 | 2012-12-20 | Semiconductor Energy Lab Co Ltd | 半導体装置、記憶装置および半導体装置の作製方法 |
JP2017034263A (ja) * | 2011-06-10 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP2013102131A (ja) * | 2011-09-23 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2013123042A (ja) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
JP2018006762A (ja) * | 2011-11-25 | 2018-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2017041644A (ja) * | 2011-11-30 | 2017-02-23 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
US10224433B2 (en) | 2011-11-30 | 2019-03-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
JP2017046011A (ja) * | 2011-12-23 | 2017-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US9871059B2 (en) | 2011-12-23 | 2018-01-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2013175717A (ja) * | 2012-01-23 | 2013-09-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2013251536A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2015521383A (ja) * | 2012-05-18 | 2015-07-27 | 京東方科技集團股▲ふん▼有限公司 | 薄膜トランジスタアレイ基板及びその製造方法、表示パネル、表示装置 |
JP2016529717A (ja) * | 2013-08-12 | 2016-09-23 | マイクロン テクノロジー, インク. | 垂直方向強誘電性電界効果トランジスタ構造、一対の垂直方向強誘電性電界効果トランジスタを含む構造、強誘電性電界効果トランジスタの垂直方向ストリング、および垂直方向強誘電性電界効果トランジスタの対が横方向に対向する垂直方向ストリング |
US10153299B2 (en) | 2013-08-12 | 2018-12-11 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
WO2015075985A1 (ja) * | 2013-11-25 | 2015-05-28 | シャープ株式会社 | 半導体装置およびその書き込み方法 |
JPWO2015075985A1 (ja) * | 2013-11-25 | 2017-03-16 | シャープ株式会社 | 半導体装置およびその書き込み方法 |
JP6072297B2 (ja) * | 2013-11-25 | 2017-02-01 | シャープ株式会社 | 半導体装置およびその書き込み方法 |
JP2021180315A (ja) * | 2014-03-28 | 2021-11-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US11888073B2 (en) | 2014-03-28 | 2024-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and semiconductor device |
US11581440B2 (en) | 2014-03-28 | 2023-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and semiconductor device |
US10074662B2 (en) | 2014-06-16 | 2018-09-11 | Micron Technology, Inc. | Memory cell and an array of memory cells |
KR102281848B1 (ko) | 2015-01-26 | 2021-07-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 제조 방법과 박막 트랜지스터 |
KR20160092152A (ko) * | 2015-01-26 | 2016-08-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 제조 방법과 박막 트랜지스터 |
US11706929B2 (en) | 2015-02-17 | 2023-07-18 | Micron Technology, Inc. | Memory cells |
US9887204B2 (en) | 2015-02-17 | 2018-02-06 | Micron Technology, Inc. | Memory cells |
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