JP2021101473A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】電気特性の良好なトランジスタを提供する。【解決手段】酸化物層を形成し、酸化物層上に絶縁層および犠牲層を形成し、絶縁層および犠牲層上に導電層を成膜し、導電層を成膜した後に加熱処理を行うことにより、酸化物層において、導電層と接する領域に第１の混合層を形成し、犠牲層において、導電層と接する領域に第２の混合層を形成し、半導体装置を作製する。第１の混合層は、導電層の有する元素のうち一以上を有し、第２の混合層は、導電層の有する元素のうち一以上を有し、導電層は、アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトまたは白金のいずれか一以上を有し、第１の混合層の抵抗値は、酸化物層の抵抗値より小さい。【選択図】図１

Description

本発明は、物、方法、または、作製方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの
駆動方法、または、それらの作製方法に関する。特に、本発明の一態様は、半導体装置ま
たはその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注
目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリ
コン系半導体材料が広く知られているが、その他の材料として酸化物半導体膜が注目され
ている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および
亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示され
ている。
また、酸化物半導体層上に導電層を成膜し、その後加熱処理を行うことで当該酸化物半導
体層の抵抗を下げた、トランジスタの作製方法が特許文献２、非特許文献にて開示されて
いる。
特開２００６−１６５５２８号公報 特開２０１３−１７５７１０号公報
２０１５ Ｓｙｍｐｏｓｕｉｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｔ２１４−Ｔ２１５
トランジスタを高集積化させた半導体装置を作製していく上で、トランジスタの微細化は
不可欠である。しかしながら、微細化したトランジスタにおいては、ゲート電極と、ソー
ス電極またはドレイン電極が重なることにより形成される容量の寄与が無視できず、トラ
ンジスタの応答性が悪化する要因となる。
本発明の一態様は、ゲート電極と、ソース電極とが重なる領域および、ゲート電極とドレ
イン電極とが重なる領域を減少させ、それによって寄生容量を低減させることを目的の一
つとする。
また、本発明の一態様は、ソース電極と、半導体層との間の接触抵抗およびドレイン電極
と、半導体層との間の接触抵抗を低減させ、それによってトランジスタのオン電流の低減
を抑制することを目的の一つとする。
また、本発明の一態様は、酸素欠損の少ない酸化物半導体層を有する半導体装置を提供す
ることを目的の一つとする。また、本発明の一態様は、微細化した半導体装置を提供する
ことを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１の酸化物層を成膜し、第１の酸化物層を選択的に加工して第２の
酸化物層を形成し、第２の酸化物層上に第１の絶縁層を成膜し、第１の絶縁層上に第１の
犠牲層を成膜し、第１の絶縁層および第１の犠牲層を選択的に加工して第２の絶縁層およ
び第２の犠牲層を形成し、第２の酸化物層、第２の絶縁層および第２の犠牲層上に導電層
を成膜し、導電層を成膜した後に加熱処理を行うことにより、第２の酸化物層において、
導電層と接する領域に第１の混合層を形成し、第２の犠牲層において、導電層と接する領
域に第２の混合層を形成する半導体装置の作製方法であって、第１の混合層は、導電層の
有する元素のうち一以上を有し、第２の混合層は、導電層の有する元素のうち一以上を有
し、導電層は、アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル
、コバルトまたは白金のいずれか一以上を有し、第１の混合層の抵抗値は、第２の酸化物
層の抵抗値より小さく、第２の犠牲層および第２の混合層は、ゲート電極として機能する
半導体装置の作製方法である。
また、本発明の一態様は、上記構成の半導体装置の作製方法において、第２の混合層の抵
抗値は、第２の犠牲層の抵抗値より小さいとより好ましい。
また、本発明の一態様は、上記構成の半導体装置の作製方法において、第１の混合層およ
び第２の混合層を形成した後に、導電層を除去するとより好ましい。
また、本発明の一態様は、第１の酸化物層を成膜し、第１の酸化物層を選択的に加工して
第２の酸化物層を形成し、第２の酸化物層上に第１の絶縁層を成膜し、第１の絶縁層上に
第１の犠牲層を成膜し、第１の絶縁層および第１の犠牲層を選択的に加工して第２の絶縁
層および第２の犠牲層を形成し、第２の酸化物層、第２の絶縁層および第２の犠牲層上に
第１の導電層を成膜し、第１の導電層を成膜した後に加熱処理を行うことにより、第２の
酸化物層において、第１の導電層と接する領域に混合層を形成し、混合層および第２の犠
牲層上に第３の絶縁層を成膜し、第３の絶縁層の一部を除去して第２の犠牲層の上面を露
出させ、第２の犠牲層を除去し、第２の絶縁層上に第２の導電層を形成する半導体装置の
作製方法であって、混合層は、第１の導電層の有する元素のうち一以上を有し、第１の導
電層は、アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバ
ルトまたは白金のいずれか一以上を有し、混合層の抵抗値は、第２の酸化物層の抵抗値よ
り小さいことを特徴とする半導体装置の作製方法である。
また、本発明の一態様は、上記構成の半導体装置の作製方法において、第２の絶縁層を介
して、第２の半導体に酸素を添加するとより好ましい。
また、本発明の一態様は、上記各構成の半導体装置の作製方法において、第１の犠牲層は
、インジウム、ガリウムまたは亜鉛のいずれか一以上を有していてもよい。また、本発明
の一態様は、上記各構成の半導体装置の作製方法において、第１の犠牲層は、シリコンを
有していてもよい。
また、本発明の一態様は、上記各構成の半導体装置の作製方法において、第２の絶縁層お
よび第２の犠牲層を形成した後に、第２の酸化物層および第２の犠牲層上に第４の絶縁層
を成膜し、第４の絶縁層を加工して、第２の絶縁層および第２の犠牲層の側面に接する第
５の絶縁層を形成するとより好ましい。
また、本発明の一態様は、第１の酸化物層を成膜し、第１の酸化物層を選択的に加工して
第２の酸化物層を形成し、第２の酸化物層上に第１の導電層を成膜し、第１の導電層を成
膜した後に加熱処理を行うことにより、第２の酸化物層において、第１の導電層と接する
領域に混合層を形成し、混合層上に第１の絶縁層を成膜し、第１の絶縁層、混合層および
第２の酸化物層の一部を除去して第３の酸化物層を形成し、第３の酸化物層上に第２の絶
縁層を成膜し、第２の絶縁層上に第２の導電層を成膜する半導体装置の作製方法であって
、混合層は、第１の導電層の有する元素のうち一以上を有し、第１の導電層は、アルミニ
ウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトまたは白金の
いずれか一以上を有し、混合層の抵抗値は、第２の酸化物層の抵抗値より小さいことを特
徴とする半導体装置の作製方法である。
また、本発明の一態様は、上記各構成の半導体装置の作製方法において、混合層を形成し
た後に、第１の導電層を除去するとより好ましい。
また、本発明の一態様は、上記各構成の半導体装置の作製方法において、加熱処理は、２
００℃以上４００℃以下で行うとより好ましい。
また、本発明の一態様は、半導体装置と、筐体と、表示装置またはスピーカーと、を有し
、該半導体装置は、上記各構成の半導体装置の作製方法を用いて作製されている電子機器
の作製方法である。
また、本発明の一態様は、酸化物層と、酸化物層上の第１の混合層と、酸化物層上の絶縁
層と、絶縁層上の導電層と、導電層上の第２の混合層と、を有し、第１の混合層は、酸化
物層が有する元素のうち一以上を有し、酸化物層は、インジウム、ガリウムまたは亜鉛の
いずれか一以上を有し、第１の混合層または第２の混合層は、アルミニウム、モリブデン
、チタン、タンタル、タングステン、ニッケル、コバルトまたは白金のいずれか一以上を
有する半導体装置である。
また、本発明の一態様は、上記構成の半導体装置において、第１の混合層の抵抗値は、酸
化物層の抵抗値より小さいとより好ましい。
また、本発明の一態様は、上記構成の半導体装置において、第２の混合層の抵抗値は、導
電層の抵抗値より小さいとより好ましい。
また、本発明の一態様は、上記構成の半導体装置において、第２の混合層は、インジウム
、ガリウムまたは亜鉛のいずれか一以上を有していてもよい。また、本発明の一態様は、
上記構成の半導体装置において、第２の混合層は、シリコンを有していてもよい。
また、本発明の一態様は、上記構成の半導体装置と、表示素子と、を有する表示装置であ
る。
また、本発明の一態様は、上記構成の半導体装置（第一の半導体装置）と、第二の半導体
装置と、を有し、第二の半導体装置は、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガ
リウムまたは有機半導体のいずれか一以上を有する記憶装置である。
また、本発明の一態様は、上記構成の半導体装置と、筐体と、表示装置またはスピーカー
と、を有する電子機器である。
本発明の一態様により、ゲート電極と、ソース電極とが重なる領域および、ゲート電極と
ドレイン電極とが重なる領域を減少させ、それによって寄生容量を低減させることができ
る。
また、本発明の一態様により、ソース電極と、半導体層との間の接触抵抗およびドレイン
電極と、半導体層との間の接触抵抗を低減させ、それによってトランジスタのオン電流の
低減を抑制することができる。
また、本発明の一態様により、酸素欠損の少ない酸化物半導体層を有する半導体装置を提
供することができる。また、本発明の一態様により、微細化した半導体装置を提供するこ
とができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係る酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 酸化物の積層構造におけるバンド図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する上面図および断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体装置の断面図および回路図。 半導体装置の断面図および回路図。 撮像装置を示す平面図。 撮像装置の画素を示す平面図。 撮像装置を示す断面図。 撮像装置を示す断面図。 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。 本発明の一態様の半導体装置を説明するためのグラフおよび回路図。 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。 本発明の一態様の半導体装置を説明するための回路図およびタイミングチャート。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図および画素の回路図。 液晶表示装置の上面図および断面図。 発光装置の上面図および断面図。 表示モジュールを説明する図。 リードフレーム型のインターポーザを用いたパッケージを表す図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合
わせ、または置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替え
ることが可能である。
なお、本明細書などにおいて、「部分」という表記と、「領域」という表記と、を互いに
入れ替えて用いることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさに
よって決定される。したがって、「接地電位」などと記載されている場合であっても、電
位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合
もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合
には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．
１原子％（ａｔｏｍｉｃ％ともいう）未満の元素は不純物である。不純物が含まれること
により、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されるこ
とや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある
。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば
、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などが
あり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ
素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入
によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体
の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素
、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図ま
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。
なお、本明細書において、単に半導体と記載される場合、様々な半導体に置き換えること
ができる場合がある。例えば、シリコン、ゲルマニウムなどの第１４族半導体、酸化物半
導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化
亜鉛、硫化カドミウムなどの化合物半導体、および有機半導体に置き換えることができる
。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図２１を
用いて説明する。
〈トランジスタの構成１〉
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタ１０の構成につい
て説明する。
図１（Ａ）乃至図１（Ｃ）を用いてトランジスタ１０の構成について説明する。図１（Ａ
）は、トランジスタ１０の上面図である。図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ１−Ａ
２に対応する断面図である。図１（Ｃ）は、図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する
断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル
長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１
０のチャネル幅方向における構造を示している。なお、トランジスタのチャネル長方向と
は、ソース（ソース領域またはソース電極）およびドレイン（ドレイン領域またはドレイ
ン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平
な面内において、チャネル長方向に対して垂直の方向を意味する。なお、図１（Ａ）にお
いて、煩雑になることを避けるため、トランジスタ１０の構成要素の一部（保護絶縁膜と
して機能する絶縁膜等）を省略して図示している。なお、トランジスタの上面図において
は、以降の図面においても図１（Ａ）と同様に、構成要素の一部を省略して図示する場合
がある。
トランジスタ１０は、基板１００と、絶縁層１１０と、酸化物層１２１と、混合層１２７
と、絶縁層１５０と、犠牲層１６０と、混合層１６２と、絶縁層１８０と、導電層１９０
と、導電層１９５と、を有する。
トランジスタ１０において、絶縁層１１０は、基板１００上に形成される。また、酸化物
層１２１は、絶縁層１１０上に形成され、絶縁層１５０は、酸化物層１２１上に形成され
、犠牲層１６０は、絶縁層１５０上に形成される。また、混合層１２７は、酸化物層１２
１の表面のうち、絶縁層１５０と接していない領域を覆い、少なくとも一部は、酸化物層
１２１の上面に接して形成され、他の一部は、酸化物層１２１の側面に接して形成される
。また、混合層１６２は、犠牲層１６０の表面を覆い、少なくとも一部は、犠牲層１６０
の上面に接して形成され、他の一部は、犠牲層１６０の側面に接して形成される。なお、
混合層１６２と、犠牲層１６０と、絶縁層１５０と、酸化物層１２１とは、重畳して設け
られる。犠牲層１６０および混合層１６２は、トランジスタ１０のゲート電極として機能
させることができる。
酸化物層１２１は、半導体として機能し、インジウム、ガリウムおよび亜鉛で構成される
元素群（以下、元素群Ａともいう）の中のいずれか一以上を有するとより好ましい。
混合層１２７は、酸化物層１２１が有する元素群Ａのうちのいずれか一以上と、アルミニ
ウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトおよび白金で
構成される元素群（以下、元素群Ｂともいう）のうちのいずれか一以上との両方を有する
。混合層１２７は、例えば、酸化物層１２１上に元素群Ｂのうちのいずれか一以上を含む
導電層を成膜し、加熱処理を行うことにより形成することができる。混合層１２７は、酸
化物層１２１と、酸化物層１２１上に成膜した該導電層とが、合金化することにより形成
された層であるということもできる。
混合層１２７の少なくとも一部の領域は、元素群Ａのうちのいずれか一以上と、元素群Ｂ
のうちのいずれか一以上との両方を、それぞれ該領域全体の１％以上９９％以下の割合で
含有するとより好ましい。
混合層１２７の抵抗値は、酸化物層１２１の抵抗値より小さく、混合層１２７をトランジ
スタ１０のソース領域またはドレイン領域として機能させることができる。また、混合層
１２７を、導電層として機能させることもできる。
犠牲層１６０は、インジウム、ガリウムおよび亜鉛（元素群Ａ）のうちのいずれか一以上
を有する酸化物半導体または酸化物導電体であると好ましい。または、犠牲層１６０は、
シリコンを有すると好ましい。
混合層１６２は、犠牲層１６０が有する元素のうちの一以上およびアルミニウム、モリブ
デン、チタン、タンタル、タングステン、ニッケル、コバルトおよび白金（元素群Ｂ）の
うちのいずれか一以上を有する。混合層１６２は、例えば、犠牲層１６０上に元素群Ｂの
うちのいずれか一以上を含む導電層を成膜し、加熱処理を行うことにより形成することが
できる。混合層１６２は、犠牲層１６０と、犠牲層１６０上に成膜した該導電層とが、合
金化することにより形成された層であるということもできる。
犠牲層１６０が、元素群Ａのうちのいずれか一以上を有する酸化物半導体または酸化物導
電体である場合、混合層１６２は、元素群Ａのうちのいずれか一以上および元素群Ｂのう
ちのいずれか一以上を有する。また、犠牲層１６０の少なくとも一部の領域は、元素群Ａ
のうちのいずれか一以上と、元素群Ｂのうちのいずれか一以上との両方を、それぞれ該領
域全体の１％以上９９％以下の割合で含有するとより好ましい。
また、犠牲層１６０がシリコンを有する場合、混合層１６２は、シリコンおよび元素群Ｂ
のうちのいずれか一以上を有する。また、犠牲層１６０の少なくとも一部の領域は、シリ
コンと、元素群Ｂのうちのいずれか一以上との両方を、それぞれ該領域全体の１％以上９
９％以下の割合で含有するとより好ましい。
混合層１２７および混合層１６２中の元素群Ａの元素および元素群Ｂの元素などの含有量
は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳ）や、Ｘ線電子分光法（ＸＰＳ
）、誘導結合プラズマ質量分析（ＩＣＰ−ＭＳ）で測定することができる。
混合層１６２の抵抗値は、犠牲層１６０の抵抗値より小さいと好ましい。
トランジスタ１０において、絶縁層１８０は、混合層１６２上に形成される。導電層１９
０は、絶縁層１８０に設けられた開口部に形成され、混合層１２７と電気的に接続してい
る。また、導電層１９５は、導電層１９０上に接して形成される。導電層１９０は、トラ
ンジスタ１０のソース領域またはドレイン領域と、導電層１９５とを接続するプラグとし
て機能する。
上記構造とすることで、ゲート電極とソース領域の間の寄生容量、またはゲート電極とド
レイン領域の間の寄生容量を小さくすることができる。その結果、トランジスタ１０の遮
断周波数特性が向上するなど、トランジスタの高速動作が可能となる。
また、トランジスタ１０は、セルフアラインでゲート電極、ソース領域、ドレイン領域を
形成することができるため、位置合わせ精度が緩和され、微細なトランジスタを容易に作
製することが可能となる。
〈トランジスタの構成２〉
次に、本発明の一態様に係る半導体装置の別の例としてトランジスタ１１の構成について
説明する。
図２（Ａ）乃至図２（Ｃ）を用いて、トランジスタ１１の構成を説明する。図２（Ａ）は
、トランジスタ１１の上面図である。図２（Ｂ）は、図２（Ａ）の一点鎖線Ａ１−Ａ２に
対応する断面図である。図２（Ｃ）は、図２（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面
図である。
トランジスタ１１は、基板１００と、絶縁層１１０と、酸化物層１２１と、混合層１２７
と、絶縁層１５０と、導電層１７０と、導電層１７５と、絶縁層１８０と、絶縁層１８１
と、導電層１９０と、導電層１９５と、を有する。
トランジスタ１１において、絶縁層１１０は、基板１００上に形成される。また、酸化物
層１２１は、絶縁層１１０上に形成され、絶縁層１５０は、酸化物層１２１上に形成され
、導電層１７０は、絶縁層１５０上に形成され、導電層１７５は、導電層１７０上に形成
される。また、混合層１２７は、酸化物層１２１の表面を覆い、混合層１２７の少なくと
も一部は、酸化物層１２１の上面に接して形成され、混合層１２７の他の一部は、酸化物
層１２１の側面に接して形成される。なお、導電層１７５と、導電層１７０と、絶縁層１
５０と、酸化物層１２１とは、重畳して設けられる。導電層１７０および導電層１７５は
、トランジスタ１１のゲート電極として機能させることができる。
トランジスタ１１における酸化物層１２１の構成については、トランジスタ１０における
酸化物層１２１の構成を参酌することができる。
混合層１２７は、酸化物層１２１が有する元素群Ａの元素のうちのいずれか一以上および
アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトまた
は白金（元素群Ｂ）のうちのいずれか一以上を有する。混合層１２７は、例えば、酸化物
層１２１上に元素群Ｂのうちのいずれか一以上を含む導電層を成膜し、加熱処理を行うこ
とにより形成することができる。混合層１２７は、酸化物層１２１と、酸化物層１２１上
に成膜した該導電層とが、合金化することにより形成された層であるということもできる
。
混合層１２７の少なくとも一部の領域は、元素群Ａのうちのいずれか一以上と、元素群Ｂ
のうちのいずれか一以上との両方を、それぞれ該領域全体の１％以上９９％以下の割合で
含有するとより好ましい。
混合層１２７中の元素群Ａの元素および元素群Ｂの元素などの含有量は、ＴＯＦ−ＳＩＭ
Ｓや、ＸＰＳ、ＩＣＰ−ＭＳで測定することができる。
混合層１２７の抵抗値は、酸化物層１２１の抵抗値より小さいと好ましい。混合層１２７
をトランジスタ１１のソース領域またはドレイン領域として機能させることができる。ま
た、混合層１２７は、酸化物層１２１における低抵抗領域であるということもできる。
トランジスタ１１において、絶縁層１８０は、混合層１２７上に形成され、絶縁層１８１
は、絶縁層１８０上に形成される。導電層１９０は、絶縁層１８０および絶縁層１８１に
設けられた開口部に形成され、混合層１２７と電気的に接続している。また、導電層１９
５は、導電層１９０上に接して形成される。導電層１９０は、トランジスタ１１のソース
領域またはドレイン領域と、導電層１９５とを接続するプラグとして機能する。
上記構造とすることで、ゲート電極とソース領域の間の寄生容量、またはゲート電極とド
レイン領域の間の寄生容量を小さくすることができる。その結果、トランジスタ１１の遮
断周波数特性が向上するなど、トランジスタの高速動作が可能となる。
また、トランジスタ１１は、セルフアラインでゲート電極、ソース領域、ドレイン領域を
形成することができるため、位置合わせ精度が緩和され、微細なトランジスタを容易に作
製することが可能となる。
〈トランジスタの構成３〉
次に、本発明の一態様に係る半導体装置の別の例としてトランジスタ１２の構成について
説明する。
図３（Ａ）乃至図３（Ｃ）を用いて、トランジスタ１２の構成を説明する。図３（Ａ）は
、トランジスタ１２の上面図である。図３（Ｂ）は、図３（Ａ）の一点鎖線Ａ１−Ａ２に
対応する断面図である。図３（Ｃ）は、図３（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面
図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１２のチャネル長方
向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１２の
チャネル幅方向における構造を示している。なお、図３（Ａ）において、煩雑になること
を避けるため、トランジスタ１２の構成要素の一部（保護絶縁膜として機能する絶縁膜等
）を省略して図示している。
トランジスタ１２は、基板１００と、絶縁層１１０と、酸化物層１２１と、混合層１２７
と、絶縁層１５１と、導電層１５５と、絶縁層１８０と、絶縁層１８１と、導電層１９０
と、導電層１９５と、を有する。
トランジスタ１２において、絶縁層１１０は、基板１００上に形成され、酸化物層１２１
は、絶縁層１１０上に形成される。混合層１２７は、酸化物層１２１の表面のうち、絶縁
層１１０と接していない領域を覆い、少なくとも一部は、酸化物層１２１の上面に接して
形成され、他の一部は、酸化物層１２１の側面に接して形成される。絶縁層１８０は、混
合層１２７上に形成され、絶縁層１５１は、絶縁層１８０および混合層１２７に設けられ
た開口部に形成され、酸化物層１２１の上面と接する。導電層１５５は、絶縁層１５１上
に形成される。導電層１５５は、トランジスタ１２のゲート電極として機能させることが
できる。
トランジスタ１２における酸化物層１２１の構成については、トランジスタ１０における
酸化物層１２１の構成を参酌することができる。
混合層１２７は、酸化物層１２１が有する元素群Ａの元素のうちのいずれか一以上および
アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトまた
は白金（元素群Ｂ）のうちのいずれか一以上を有する。混合層１２７は、例えば、酸化物
層１２１上に元素群Ｂのうちのいずれか一以上を含む導電層を成膜し、加熱処理を行うこ
とにより形成することができる。混合層１２７は、酸化物層１２１と、酸化物層１２１上
に成膜した該導電層とが、合金化することにより形成された層であるということもできる
。
混合層１２７の少なくとも一部の領域は、元素群Ａのうちのいずれか一以上と、元素群Ｂ
のうちのいずれか一以上との両方を、それぞれ該領域全体の１％以上９９％以下の割合で
含有するとより好ましい。
混合層１２７中の元素群Ａの元素および元素群Ｂの元素などの含有量は、ＴＯＦ−ＳＩＭ
Ｓや、ＸＰＳ、ＩＣＰ−ＭＳで測定することができる。
混合層１２７の抵抗値は、酸化物層１２１の抵抗値より小さいと好ましい。混合層１２７
をトランジスタ１２のソース領域またはドレイン領域として機能させることができる。ま
た、混合層１２７は、酸化物層１２１における低抵抗領域であるということもできる。
トランジスタ１２において、絶縁層１８０は、混合層１２７上に形成され、絶縁層１８１
は、絶縁層１８０上に形成される。導電層１９０は、絶縁層１８０および絶縁層１８１に
設けられた開口部に形成され、混合層１２７と電気的に接続している。また、導電層１９
５は、導電層１９０上に接して形成される。導電層１９０は、トランジスタ１２のソース
領域またはドレイン領域と、導電層１９５とを接続するプラグとして機能する。
上記各構造とすることで、ゲート電極とソース領域の間の寄生容量、またはゲート電極と
ドレイン領域の間の寄生容量を小さくすることができる。その結果、トランジスタ１２の
遮断周波数特性が向上するなど、トランジスタの高速動作が可能となる。
また、トランジスタ１２は、セルフアラインでゲート電極、ソース領域、ドレイン領域を
形成することができるため、位置合わせ精度が緩和され、微細なトランジスタを容易に作
製することが可能となる。
〈トランジスタの各構成〉
以下に本実施の形態のトランジスタの各構成について示す。
《基板１００》
基板１００には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結
晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に
半導体素子が設けられたものを用いてもよい。また、基板１００は、単なる支持材料に限
らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ト
ランジスタのゲート、ソース、ドレインのいずれか一以上は、上記の他のデバイスと電気
的に接続されていてもよい。
また、基板１００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジス
タを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタ
を剥離し、可撓性基板である基板１００に転置する方法もある。その場合には、非可撓性
基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編
みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有
してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性
質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さ
は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さら
に好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置
を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場
合にも、伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質
を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝
撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、また
はそれらの繊維などを用いることができる。可撓性基板である基板１００は、線膨張率が
低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１００としては、
例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５
／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフ
ィン、ポリアミド（ナイロンまたはアラミドなど）、ポリイミド、ポリカーボネート、ア
クリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨
張率が低いため、可撓性基板である基板１００として好適である。
《絶縁層１１０》
絶縁層１１０は、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、水素（Ｈ
）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（
Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ
）およびタンタル（Ｔａ）を一種以上含む絶縁膜を用いることができる。
絶縁層１１０は、基板１００からの不純物の拡散を防止する役割を有するほか、酸化物層
１２１に酸素を供給する役割を担うことができる。したがって、絶縁層１１０は酸素を含
む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることが
より好ましい。例えば、ＴＤＳ法にて、酸素原子に換算しての酸素放出量が１．０×１０
１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面
温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ま
しい。また、上述のように基板１００が他のデバイスが形成された基板である場合、絶縁
層１１０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処
理を行うことが好ましい。
また、絶縁層１１０において、フッ素を有することにより、当該絶縁層中からガス化した
フッ素が酸化物層１２１の酸素欠損を安定化させることができる。
《酸化物層１２１》
以下に、酸化物層１２１を構成する酸化物について説明する。
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよ
び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イット
リウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン
、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオ
ジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種
、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは
、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適
用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジル
コニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タング
ステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせ
ても構わない場合がある。
まず、図４（Ａ）、図４（Ｂ）、および図４（Ｃ）を用いて、本発明に係る酸化物が有す
るインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図４
には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ
、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図４（Ａ）、図４（Ｂ）、および図４（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚ
ｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：
［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［
Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）とな
るライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］
：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］
＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子
数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるライ
ンを表す。
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数
比（−１≦γ≦１）となるラインを表す。また、図４に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ
］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりや
すい。
図４（Ａ）および図４（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素
Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図５に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４
の結晶構造を示す。また、図５は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４
の結晶構造である。なお、図５に示すＭＺｎＯ２層における金属元素は、元素Ｍまたは亜
鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは
、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図５に示すように、イ
ンジウムを有するＩｎＯ２層が１に対し、元素Ｍおよび亜鉛を有するＭＺｎＯ２層が２と
なる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、ＭＺｎＯ２層の元素Ｍ
がインジウムと置換し、ＩｎαＭ１−αＺｎＯ２層（０＜α≦１）と表すこともできる。
その場合、ＩｎＯ２層が１に対し、ＩｎαＭ１−αＺｎＯ２層が２である層状構造をとる
。また、ＩｎＯ２層のインジウムが元素Ｍと置換し、Ｉｎ１−αＭαＯ２層（０＜α≦１
）と表すこともできる。その場合、Ｉｎ１−αＭαＯ２層が１に対し、ＭＺｎＯ２層が２
である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、ＩｎＯ２層が１に
対し、ＭＺｎＯ２層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［
Ｚｎ］が大きくなると、酸化物が結晶化した場合、ＩｎＯ２層に対するＭＺｎＯ２層の割
合が増加する。
ただし、酸化物中において、ＩｎＯ２層が１に対し、ＭＺｎＯ２層が非整数である場合、
ＩｎＯ２層が１に対し、ＭＺｎＯ２層が整数である層状構造を複数種有する場合がある。
例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、ＩｎＯ２層が１に対
し、ＭＺｎＯ２層が２である層状構造と、ＭＺｎＯ２層が３である層状構造とが混在する
層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれ
た原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ
］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピ
ネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の
結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合
、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場
合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を
高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主と
して重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすること
により、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物は
インジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くな
る。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍
値である原子数比（例えば図４（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構
造となりやすい、図４（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図４（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１
、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：
［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、
結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原
子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であって
も、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図
示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃ
の境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少さ
せることができるため、高い電界効果移動度のトランジスタを実現することができる。ま
た、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、
酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３
未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上と
すればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性
である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あ
たかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物
にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減す
ることが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の
不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、ア
ルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物におい
て欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物と
の界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、
キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれ
ている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化
物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的に
は、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、
１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下
にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が
増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトラン
ジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限
り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、
５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下
、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７
ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素
欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成
される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアで
ある電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジス
タはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減され
ていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度
を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３
未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０
１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安
定した電気特性を付与することができる。
《犠牲層１６０》
犠牲層１６０は、酸化物層１２１と同様の材料、シリコン、シリコン酸化物、またはシリ
コン窒化物等を有する材料から形成することができる。また、これらの材料に金属原子を
添加することにより、抵抗を下げてもよい。
《絶縁層１５０》
絶縁層１５０には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マ
グネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イ
ットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフ
ニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば
、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（Ｓｉ
Ｏｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化
シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸
化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）
、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）および酸化タンタル（ＴａＯ
ｘ）を一種以上有することができる。また、絶縁層１５０は上記材料の積層であってもよ
い。なお、絶縁層１５０に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不
純物として含んでいてもよい。
絶縁層１５０は、酸素を多く有することが望ましい。絶縁層１５０に含まれた酸素は、熱
処理を行うことにより、酸化物層１２１に拡散する。これにより、酸化物層１２１中に存
在する酸素欠損（Ｖｏ）を低減させることができる。
また、絶縁層１５０の積層構造の一例について説明する。絶縁層１５０は、例えば、酸素
、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化
シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンを用いた場合と比べて、絶縁層１５０の膜厚を大きくできるため、トン
ネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有
する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、
酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位に
よってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減
するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置する
ことによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する
。緩衝機能を有する膜は、絶縁層１５０に含まれる膜であってもよいし、酸化物半導体膜
に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化
窒化シリコン、酸化物半導体層などを用いることができる。なお、緩衝機能を有する膜に
は、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体また
は絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半
導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する
膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体
または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップ
センター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場
合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニ
ウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよ
い。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すれば
よい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大
きい半導体または絶縁体を配置すればよい。このような絶縁体を用いることで、界面準位
にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することが
できる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。絶縁
層１５０内の界面準位に電荷を捕獲させるためには、酸化物層１２１からゲート電極に向
かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上
４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極の電位をソー
ス電極やドレイン電極の電位より高い状態にて１秒以上、代表的には１分以上維持すれば
よい。
このように絶縁層１５０などの界面準位に所望の量の電子を捕獲させたトランジスタは、
しきい値電圧がプラス側にシフトする。犠牲層１６０の電圧や、電圧を印加する時間を調
整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することがで
きる。なお、電荷を捕獲させることができれば、絶縁層１５０内でなくても構わない。同
様の構造を有する積層膜を、他の絶縁層に用いても構わない。
《絶縁層１８０》
絶縁層１８０は、絶縁層１５０と同様の材料を有することができる。
また、絶縁層１８０は積層であってもよい。絶縁層１８０は、化学量論組成よりも多くの
酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１５０を経由し
て酸化物層１２１のチャネル形成領域に拡散させることができることから、チャネル形成
領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトラン
ジスタの電気特性を得ることができる。
《導電層１７０、導電層１７５》
導電層１７０および導電層１７５には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）
、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（
Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、
タンタル（Ｔａ）タングステン（Ｗ）、またはシリコンなどの材料を有することができる
。また、導電層１７０および導電層１７５の積層として、電極層を形成する場合、いずれ
か一方に、例えば上記材料の窒化物など、窒素を含んだ材料を用いてもよい。
《導電層１９０》
導電層１９０には、導電層１７０と同様の材料を用いることができる。
《導電層１９５》
導電層１９５には、導電層１７０と同様の材料を用いることができる。
以下、上記のトランジスタ１０、トランジスタ１１およびトランジスタ１２の変形例につ
いて説明する。なお、該変形例において、トランジスタ１０、トランジスタ１１またはト
ランジスタ１２と同様の構成については、説明を省略することがある。
〈トランジスタ１０の変形例〉
図１に示すトランジスタ１０の変形例について図６乃至図１５を用いて説明する。
図６に示すトランジスタ１０ａは、絶縁層１７６を有する点で、トランジスタ１０と異な
る。絶縁層１５０および犠牲層１６０の側面に接する絶縁層１７６を設けることにより、
犠牲層１６０の上面にのみ接して、混合層１６２が形成される。なお、絶縁層１７６は、
側壁酸化膜（サイドウォールともいう。）として機能することができ、絶縁層１７６を形
成することにより、混合層１２７を形成するときに、トランジスタ１０ａの実効チャネル
長が短くなることを防止することができる。なお、絶縁層１７６は、絶縁層１１０、酸化
物層１２１および混合層１２７の側面にも接する。
絶縁層１７６は、絶縁層１５０と同様の材料を有することができる。
図７に示すトランジスタ１０ｂは、低抵抗領域１２５を有する点で、トランジスタ１０と
異なる。低抵抗領域１２５は、水素、窒素、フッ素、ヘリウム、ネオン、アルゴン、クリ
プトン、キセノン、ボロン、リンのいずれか一以上を有する。低抵抗領域１２５を形成す
ることによって、トランジスタ１０ｂのホットキャリア注入による劣化を抑制することが
できる。
図８に示すトランジスタ１０ｃは、犠牲層１６０を有さず、絶縁層１５０上に混合層１６
２が形成される点で、トランジスタ１０と異なる。トランジスタ１０ｃにおいて、混合層
１６２は、犠牲層上にアルミニウム、モリブデン、チタン、タンタル、タングステン、ニ
ッケル、コバルトおよび白金（元素群Ｂ）のうちのいずれか一以上を含む導電層を成膜し
、加熱処理を行って、犠牲層の全体を混合層１６２とすることにより形成される。
図９に示すトランジスタ１０ｄは、混合層１２７および混合層１６２上に絶縁層１７７を
有し、また、犠牲層１６５を有する点で、トランジスタ１０と異なる。犠牲層１６５は、
絶縁層１７７から酸化物層に対して、混合層１６２を介して窒素又は＼及び水素が供給さ
れることで、キャリア密度が増加されることにより形成した酸化物導電体であり、電極と
して機能することができる。また、酸化物層１２１における低抵抗領域１２６も同様に、
絶縁層１７７から窒素または水素が供給されることによりキャリア密度が増加された酸化
物導電体である。なお、このような絶縁層１７７を有する構造のトランジスタにおいて、
混合層１６２を有さない場合には、犠牲層１６５に絶縁層１７７が接するため、絶縁層１
７７からの窒素または＼および水素が供給されやすいことから、犠牲層１６５のキャリア
密度をより増加させることができる。
絶縁層１７７として、例えば、水素または窒素を含む絶縁層、換言すると窒素又は水素を
放出することが可能な絶縁層、代表的には窒化シリコン膜を用いる。水素を放出すること
が可能な絶縁層としては、膜中の含有水素濃度が１×１０２２ａｔｏｍｓ／ｃｍ３以上で
あると好ましい。このような絶縁層を形成することで、犠牲層１６５に窒素又は水素を含
有させることができる。
図１０に示すトランジスタ１０ｅは、混合層１２７および混合層１６２が形成されず、酸
化物層１２１および犠牲層１６５に接して、絶縁層１７７が形成されている点で、トラン
ジスタ１０と異なる。トランジスタ１０ｅにおいて、犠牲層１６５は、絶縁層１７７から
酸化物層に対して、窒素または水素が供給されることによりキャリア密度が増加された酸
化物導電体である。また、酸化物層１２１における低抵抗領域１２６も同様に、低抵抗領
域１２６と接する絶縁層１７７から窒素または水素が供給されることによりキャリア密度
が増加された酸化物導電体である。トランジスタ１０ｅにおいて、低抵抗領域１２６は、
トランジスタ１０ｅのソース領域またはドレイン領域として機能することができる。
図１１に示すトランジスタ１０ｆは、酸化物層１２１が、酸化物絶縁層１２１ａ、酸化物
半導体層１２１ｂおよび酸化物絶縁層１２１ｃで構成される点で、トランジスタ１０と異
なる。トランジスタ１０ｆにおいて、酸化物絶縁層１２１ａは、絶縁層１１０上に形成さ
れ、酸化物半導体層１２１ｂは、酸化物絶縁層１２１ａの上面に接して形成され、酸化物
絶縁層１２１ｃは、酸化物半導体層１２１ｂの上面に接して形成される。また、混合層１
２７ａは、酸化物絶縁層１２１ａの側面に接して形成され、混合層１２７ｂは、酸化物半
導体層１２１ｂの上面および側面に接して形成され、混合層１２７ｃは、酸化物絶縁層１
２１ｃの側面に接して形成される。
また、トランジスタ１０ｆにおいて、混合層１２７ａおよび混合層１２７ｂの端部は概略
一致し、混合層１２７ｃ、絶縁層１５０および混合層１６２の端部は、概略一致する。
なお、トランジスタ１０ｆにおいて、酸化物層１２１は、酸化物絶縁層１２１ａ、酸化物
半導体層１２１ｂおよび酸化物絶縁層１２１ｃで構成されるが、本発明の一態様は、これ
に限定されない。例えば、酸化物層１２１は、酸化物半導体層１２１ｂおよび酸化物絶縁
層１２１ｃで構成されており、絶縁層１１０と酸化物半導体層１２１ｂが接していてもよ
い。
《酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂ、酸化物絶縁層１２１ｃ》
酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂ、および酸化物絶縁層１２１ｃの積層構
造に接する絶縁体のバンド図と、酸化物半導体層１２１ｂおよび酸化物絶縁層１２１ｃの
積層構造に接する絶縁体のバンド図と、について、図１２を用いて説明する。なお、図１
２および図１２の説明において、酸化物絶縁層１２１ａを構成する酸化物を酸化物Ｓ１と
呼称し、酸化物半導体層１２１ｂを構成する酸化物を酸化物Ｓ２と呼称し、酸化物絶縁層
１２１ｃを構成する酸化物を酸化物Ｓ３と呼称する。
図１２（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を
有する積層構造の膜厚方向のバンド図の一例である。また、図１２（Ｂ）は、絶縁体Ｉ１
、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一
例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ
２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に
近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ
３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、
かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化
物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０
．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図１２（Ａ）、および図１２（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３
において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変
化または連続接合するともいうことができる。このようなバンド図を有するためには、酸
化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成さ
れる混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元
素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる
。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として
、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面
、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができる
ため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うた
め、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物
Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構
成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止する
ことができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。
このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ
３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には
、図４（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい
。なお、図４（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、または
その近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および
酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いるこ
とが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／
（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
なお、酸化物半導体層の構造については実施の形態３にて詳細に説明する。
図１３に示すトランジスタ１０ｇは、混合層１２７ａの側面、混合層１２７ｂの側面およ
び上面の一部並びに酸化物半導体層１２１ｂの上面の一部を覆うように、酸化物絶縁層１
２１ｃおよび混合層１２７ｃが形成される点で、トランジスタ１０ｆと異なる。
図１４に示すトランジスタ１０ｈは、混合層１２７ａ、混合層１２７ｂおよび混合層１２
７ｃの端部が、概略一致する点で、トランジスタ１０ｆおよびトランジスタ１０ｇと異な
る。
図１５に示すトランジスタは、導電層１０５を有する点でトランジスタ１０と異なる。
なお、図１５（Ａ）は、トランジスタのチャネル長方向における構造を示し、図１５（Ｂ
）は、トランジスタのチャネル幅方向における構造を示す。また、図１５（Ｃ）は、トラ
ンジスタのチャネル幅方向における構造の別の例を示す。
《導電層１０５》
導電層１０５には、導電層１９０と同様の材料を用いることができる。導電層１０５は、
単層でもよいし、積層でもよい。
導電層１０５は、犠牲層１６０および混合層１６２と同様の機能を有することができる。
導電層１０５は、犠牲層１６０および混合層１６２と同電位を印加する構成としてもよい
し、異なる電位を印加できる構成としてもよい。
なお、犠牲層１６０と、導電層１０５とは、図１５（Ｃ）で示すように電気的に接続され
ていてもよい。
また、導電層１０５を設けたトランジスタにおいては、絶縁層１１０は絶縁層１５０と同
様の構造、および機能を有することができる。
また、導電層１０５を設けた構造のトランジスタとすることで、トランジスタの電気特性
（例えば、しきい値電圧）を制御することができる。
〈トランジスタ１１の変形例〉
図２に示すトランジスタ１１の変形例について図１６乃至図１９を用いて説明する。
図１６に示すトランジスタ１１ａは、絶縁層１７６を有する点でトランジスタ１１と異な
る。絶縁層１７６は、絶縁層１５０および導電層１７０の側面に接する。トランジスタ１
１の作製工程においては、半導体と、導電体を接触させて加熱することによりこれらを合
金化し、混合層１２７を形成させるが、その合金化される領域が拡大し、半導体と、導電
体と、が接触する領域のみにとどまらず、ゲート電極下のチャネル形成領域まで進行する
可能性がある。また、これにより、トランジスタの実効的なチャネル長が小さくなってし
まうことがある。しかし、絶縁層１７６を形成することで、上記したように合金化される
領域がチャネル形成領域まで進行するのを抑制することができる。それにより、実効チャ
ネル長が、意図せず小さくなるのを抑制することができる。なお、絶縁層１７６は、絶縁
層１１０、酸化物層１２１および混合層１２７の側面にも接している。
図１７に示すトランジスタ１１ｂは、低抵抗領域１２５を有する点で、トランジスタ１１
と異なる。低抵抗領域１２５は、水素、窒素、フッ素、ヘリウム、ネオン、アルゴン、ク
リプトン、キセノン、ボロン、リンのいずれか一以上を有する。低抵抗領域１２５を形成
することによって、ホットキャリア注入による劣化を抑制をすることができる。
図１８に示すトランジスタ１１ｃは、導電層１７０のチャネル長方向の長さが、絶縁層１
５０のチャネル長方向の長さよりも小さい点で、トランジスタ１１と異なる。トランジス
タ１１ｃのように、絶縁層１５０が、導電層１７０および導電層１７５より迫り出した形
状とすることによって、上記したように合金化される領域が拡大しても、チャネル形成領
域まで進行するのを抑制することができる。それにより、実効チャネル長が、意図せず小
さくなるのを抑制することができる。
図１９に示すトランジスタ１１ｄは、導電層１０５を有する点でトランジスタ１１と異な
る。なお、図１９（Ａ）は、トランジスタのチャネル長方向における構造を示し、図１９
（Ｂ）は、トランジスタのチャネル幅方向における構造を示す。また、図１９（Ｃ）は、
トランジスタのチャネル幅方向における構造の別の例を示す。
導電層１０５は、導電層１７０および導電層１７５と同様の機能を有することができる。
導電層１０５は、導電層１７０および導電層１７５と同電位を印加する構成としてもよい
し、異なる電位を印加できる構成としてもよい。
なお、導電層１７０と、導電層１０５とは、図１９（Ｃ）で示すように電気的に接続され
ていてもよい。
トランジスタ１１ｄの構造を有することで、トランジスタの電気特性（例えば、しきい値
電圧）を制御することができる。
〈トランジスタ１２の変形例〉
図３に示すトランジスタ１２の変形例について、図２０乃至図２２を用いて説明する。
図２０に示すトランジスタ１２ａは、酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂ、
酸化物絶縁層１２２および酸化物絶縁層１２３を有する点で、トランジスタ１２と異なる
。トランジスタ１２ａにおいて、酸化物絶縁層１２１ａは、絶縁層１１０上に形成され、
酸化物半導体層１２１ｂは、酸化物絶縁層１２１ａの上面に接して形成される。混合層１
２７ａは、酸化物絶縁層１２１ａの側面に接し、混合層１２７ｂは、酸化物半導体層１２
１ｂの上面及び側面と接する。また、酸化物絶縁層１２２は、混合層１２７ｂの上面およ
び側面並びに混合層１２７ａの側面に接して形成される。また、絶縁層１８０は、酸化物
絶縁層１２２上に形成され、酸化物絶縁層１２３は、絶縁層１８０および混合層１２７ｂ
に設けられた開口部に形成され、酸化物半導体層１２１ｂと接する。絶縁層１５１は、酸
化物絶縁層１２３上に形成され、導電層１５５は、絶縁層１５１上に形成される。
酸化物絶縁層１２２および酸化物絶縁層１２３は、他のトランジスタの構成で説明する酸
化物絶縁層１２１ｃと同様の構成にすればよい。なお、トランジスタ１２の変形例は、酸
化物絶縁層１２２または酸化物絶縁層１２３のいずれか一方のみを有していてもよい。
図２１に示すトランジスタ１２ｂは、導電層１６８を有する点で、トランジスタ１２ａと
異なる。導電層１６８は、混合層１２７上に形成されている。
導電層１６８は、アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケ
ル、コバルトまたは白金（元素群Ｂ）のいずれか一以上を含む。酸化物層１２１上に導電
層１６８を成膜し、加熱処理を行うことにより、混合層１２７が形成される。
上述のトランジスタ１０、トランジスタ１１およびトランジスタ１２並びにこれらの変形
例では、混合層１２７の形成後に導電層１６８を除去した構成を示したが、トランジスタ
１２ｂのように、導電層１６８を除去しない構成としてもよい。
図２１において、導電層１９０は、絶縁層１８１、絶縁層１８０および導電層１６８に設
けられた開口部に形成され、混合層１２７と接しているが、本発明の一態様はこれに限定
されない。例えば、導電層１９０は、絶縁層１８１、絶縁層１８０に設けられた開口部に
形成され、導電層１６８と接し、混合層１２７と接しなくてもよい。このような場合でも
、導電層１９０と、混合層１２７とは、導電層１６８を介して電気的に接続することがで
きる。
図２２に示すトランジスタは、導電層１０５を有する点でトランジスタ１２と異なる。な
お、図２２（Ａ）は、トランジスタのチャネル長方向における構造を示し、図２２（Ｂ）
は、トランジスタのチャネル幅方向における構造を示す。また、図２２（Ｃ）は、トラン
ジスタのチャネル幅方向における構造の別の例を示す。
導電層１０５は、導電層１５５と同様の機能を有することができる。導電層１０５は、導
電層１５５と同電位を印加する構成としてもよいし、異なる電位を印加できる構成として
もよい。
なお、導電層１５５と、導電層１０５とは、図２２（Ｃ）で示すように電気的に接続され
ていてもよい。
導電層１５５を設けた構造のトランジスタとすることで、トランジスタの電気特性（例え
ば、しきい値電圧）を制御することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図２３乃至図
３６を用いて説明する。なお、先の実施の形態にて説明した部分と重複する部分について
は省略することがある。
〈トランジスタの作製方法１〉
先の実施の形態において、図１で示すトランジスタ１０の作製方法について、図２３乃至
図２５を用いて説明する。なお、図２３（Ａ）、図２３（Ｃ）、図２３（Ｅ）、図２４（
Ａ）、図２４（Ｃ）、図２５（Ａ）および図２５（Ｃ）は、トランジスタのチャネル長方
向における構造を示し、図２３（Ｂ）、図２３（Ｄ）、図２３（Ｆ）、図２４（Ｂ）、図
２４（Ｄ）、図２５（Ｂ）および図２５（Ｄ）は、トランジスタのチャネル幅方向におけ
る構造を示す。
まず、基板１００を準備する。基板１００に用いる材料としては上述の基板を用いればよ
い。
次に、基板１００上に絶縁層１１０を成膜する。
絶縁層１１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌ
ａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ
Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを
用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である
。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）など
は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積
した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある
。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じない
ため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中の
プラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。よって、ＡＬＤ法を用いることにより、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピン
ホールなどが形成されにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成
膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もあ
る。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または複
数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための原
料ガス（プリカーサとも呼ぶ）と反応剤として機能するガス（リアクタントとも呼ぶ）を
交互にチャンバーに導入し、これらのガスの導入を繰り返すことで成膜を行う。なお、導
入ガスの切り替えは、例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を
切り替えて行うことができる。
例えば、以下のような手順で成膜を行う。まず、プリカーサをチャンバーに導入し、基板
表面にプリカーサを吸着させる（第１ステップ）。ここで、プリカーサが基板表面に吸着
することにより、表面化学反応の自己停止機構が作用し、基板上のプリカーサの層の上に
さらにプリカーサが吸着することはない。なお、表面化学反応の自己停止機構が作用する
基板温度の適正範囲をＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ Ｗｉｎｄｏｗは、プリカ
ーサの温度特性、蒸気圧、分解温度などによって決まる。次に、不活性ガス（アルゴン、
或いは窒素など）などをチャンバーに導入し、余剰なプリカーサや反応生成物などをチャ
ンバーから排出する（第２ステップ）。また、不活性ガスを導入する代わりに真空排気に
よって、余剰なプリカーサや反応生成物などをチャンバーから排出してもよい。次に、リ
アクタント（例えば、酸化剤（Ｈ２ＯまたはＯ３など））をチャンバーに導入し、基板表
面吸着したプリカーサと反応させて、膜の構成分子を基板に吸着させたままプリカーサの
一部を除去する（第３ステップ）。次に、不活性ガスの導入または真空排気によって、余
剰なリアクタントや反応生成物などをチャンバーから排出する（第４ステップ）。
このようにして、基板表面に第１の単一層を成膜することができ、第１乃至第４ステップ
を再び行うことで、第１の単一層の上に第２の単一層を積層することができる。第１乃至
第４ステップを、ガス導入を制御しつつ、膜が所望の厚さになるまで複数回繰り返すこと
で、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によ
って調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作
製する場合に適している。
ＡＬＤ法は、熱エネルギーを用いてプリカーサを反応させて行う成膜方法である。さらに
、上記のリアクタントの反応において、プラズマを用いてリアクタントをラジカル状態と
して処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。またこれに対して、プリ
カーサおよびリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶこと
がある。
ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する面
に対しても、表面被覆率が高い。
また、プラズマＡＬＤ法により成膜することで、熱ＡＬＤ法に比べてさらに低温での成膜
が可能となる。プラズマＡＬＤ法は、例えば、１００℃以下でも成膜速度を低下させずに
成膜することができる。また、プラズマＡＬＤ法では、酸化剤だけでなく、窒素ガスなど
多くのリアクタントを用いることができるので、酸化物だけでなく、窒化物、フッ化物、
金属など多くの種類の膜を成膜することができる。
また、プラズマＡＬＤ法を行う場合には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもで
きる。このようにプラズマを発生させることにより、プラズマダメージを抑えることがで
きる。
また、後で形成する酸化物層１２１の上面又は下面は平坦性が高いことが好ましい。この
ため、絶縁層１１０の上面にＣＭＰ法などの平坦化処理を行って平坦性の向上を図っても
よい。
続いて、図２３（Ａ）および図２３（Ｂ）に示すように、酸化物層１２１ｄを成膜する。
当該酸化物層１２１ｄとしては、上述の酸化物層を用いればよい。当該酸化物層１２１ｄ
の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用い
て行うことができる。
次に、酸化物層１２１ｄ上に、レジストなどを形成し、該レジストなどを用いて酸化物層
１２１ｄを加工し、酸化物層１２１を形成する（図２３（Ｃ）および図２３（Ｄ）参照）
。なお、酸化物層１２１の形成時に、絶縁層１１０の露出した表面が除去される場合があ
る。
ここで、加熱処理（第１の加熱処理）を行うと好ましい。加熱処理は、２００℃以上４０
０℃以下、酸素を含む雰囲気下で行う。この加熱処理により、酸化物層１２１に形成され
た酸素欠損を低減させることができる。
次に、図２３（Ｅ）および図２３（Ｆ）に示すように、絶縁層１５０ａおよび犠牲層１６
０ａを成膜する。
絶縁層１５０ａとしては、上述の絶縁層を用いればよい。また、絶縁層１５０ａの成膜は
、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこ
とができる。
犠牲層１６０ａとして、酸化物を用いる場合、上述の酸化物層１２１ｄの成膜と同様の成
膜方法で犠牲層１６０ａを形成することができる。また、犠牲層１６０ａとして、シリコ
ン、シリコン酸化物、またはシリコン窒化物等を用いる場合、犠牲層１６０ａの成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。
次に、犠牲層１６０ａ上にレジストなどを形成し、該レジストなどを用いて絶縁層１５０
ａおよび犠牲層１６０ａを加工し、絶縁層１５０および犠牲層１６０を形成する（図２４
（Ａ）および図２４（Ｂ）参照）。ここで、絶縁層１５０および犠牲層１６０のチャネル
長方向の側面端部と絶縁層１５０のチャネル長方向の側面端部は概略一致するように形成
した後で、同じマスクを用いてウェットエッチングなどによって、犠牲層１６０のみを選
択的にエッチングしてもよい。このようにエッチングすることで、犠牲層１６０のチャネ
ル長方向の長さが絶縁層１５０のチャネル長方向の長さより小さい構成とすることができ
る。
ここで、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理と同様に
行えばよい。第２の加熱処理により、酸化物層１２１に形成された酸素欠損を低減させる
ことができる。
次に、図２４（Ｃ）および図２４（Ｄ）に示すように、導電層１６８を成膜する。導電層
１６８としては、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（
Ｃｒ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）
、ハフニウム（Ｈｆ）などの金属材料の他、それらの窒化膜を用いることができる。また
、導電層１６８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬ
Ｄ法などを用いて行うことができる。
導電層１６８を成膜後、第３の加熱処理を行うことが望ましい。第３の加熱処理としては
、例えば、酸素雰囲気下で加熱を行えばよい。第３の加熱処理を行うことで、導電層１６
８に含まれる金属原子を酸化物層１２１、犠牲層１６０に拡散させることができ、酸化物
層１２１において、導電層１６８と接する領域に、混合層１２７を形成することができる
。また、犠牲層１６０において、導電層１６８と接する領域に混合層１６２を形成するこ
とができる（図２５（Ａ）および図２５（Ｂ）参照）。
混合層１２７においては、導電層１６８に含まれる金属原子と酸化物層１２１が合金を形
成している場合がある。また、混合層１６２においては、導電層１６８に含まれる金属原
子と、犠牲層１６０とが、合金を形成している場合がある。
なお、混合層１２７および混合層１６２は、それぞれ導電層１６８にも広がる場合がある
。
混合層１２７および混合層１６２の形成後、導電層１６８を除去する（図２５（Ｃ）およ
び図２５（Ｄ）参照）。除去方法は、ウェットエッチング法でもよいし、ドライエッチン
グ法でもよい。例えば、過酸化水素水、過酸化水素水と硫酸の混合液または過酸化水素水
とアンモニア水の混合液により、導電層１６８を除去することができる。
ここで、第４の加熱処理を行うと好ましい。第４の加熱処理は、第１の加熱処理と同様に
行えばよい。第４の加熱処理により、酸化物層１２１に形成された酸素欠損を低減させる
ことができる。
以上により、抵抗値が酸化物層１２１よりも小さい混合層１２７を形成することができる
。また、犠牲層１６０よりも抵抗値が小さい混合層１６２を形成することができる。
以降、絶縁層１８０、導電層１９０および導電層１９５を形成する（図示なし）。
絶縁層１８０となる絶縁層を形成する。該絶縁層の形成方法は、絶縁層１１０と同様とす
ることができる。該絶縁層を成膜した後、平坦化することが望ましい。
次に、該絶縁層に開口部を設けるために、ドライエッチング法によりエッチングを行う。
次に、開口部に導電層１９０となる導電層を形成した後、平坦化処理を行い、導電層１９
０を形成する。
続いて、導電層１９０上に導電層１９５となる導電層を形成する。該導電層に対してフォ
トリソグラフィ法、ナノインプリンティング法などを用いることにより、導電層１９５を
形成する。
上記作製方法を用いることにより、トランジスタ１０を形成することができる（図１参照
）。上記作製方法を用いることで、チャネル長が１００ｎｍ以下、３０ｎｍ以下、さらに
は２０ｎｍ以下のきわめて微細なトランジスタを作製することができる。
〈トランジスタの作製方法２〉
先の実施の形態において、図２を用いて説明したトランジスタ１１の作製方法について、
図２６乃至図２８を用いて説明する。なお、図２６（Ａ）、図２６（Ｃ）、図２７（Ａ）
、図２７（Ｃ）、図２７（Ｅ）、図２８（Ａ）および図２８（Ｃ）は、トランジスタのチ
ャネル長方向における構造を示し、図２６（Ｂ）、図２６（Ｄ）、図２７（Ｂ）、図２７
（Ｄ）、図２７（Ｆ）、図２８（Ｂ）および図２８（Ｄ）は、トランジスタのチャネル幅
方向における構造を示す。
まず、上述のトランジスタ１０の作製方法と同様に、基板１００上に、絶縁層１１０、酸
化物層１２１、混合層１２７、絶縁層１５０、犠牲層１６０および混合層１６２を形成す
る（図２６（Ａ）および図２６（Ｂ）参照）。
続いて、図２６（Ｃ）および図２６（Ｄ）に示すように、絶縁層１８０ａを成膜する。該
絶縁層１８０ａの成膜は、トランジスタ１０における絶縁層１８０となる絶縁層の成膜方
法と同様に行うことができる。
次に、図２７（Ａ）および図２７（Ｂ）に示すように、絶縁層１８０ａの一部および混合
層１６２の一部を除去して、犠牲層１６０の上面を露出させる。このとき、犠牲層１６０
の一部が除去されてもよい。この加工は、ＣＭＰ処理またはエッチング処理を施して行う
ことができる。
次に、図２７（Ｃ）および図２７（Ｄ）に示すように、エッチング処理により犠牲層１６
０および混合層１６２を除去し、絶縁層１５０を露出させる。
続いて、図２７（Ｅ）および図２７（Ｆ）に示すように、酸素１６９を添加する処理を行
う。酸素を添加する処理としては、加熱処理、イオン注入または高密度プラズマ処理など
を行えばよい。酸素を添加する処理によって、酸化物層１２１のチャネル領域に形成され
た酸素欠損を低減させることができる。
加熱処理は、酸素を含む雰囲気下または大気雰囲気下、４００℃以上の温度で行うことが
好ましい。基板上に、アルミニウム、タングステンまたは銅等の金属を有する導電層が形
成されているとき、加熱処理を行うと、当該導電層においてヒロック、マイグレーション
、酸化または拡散等の不具合が発生することがあるが、本作製方法では、加熱処理を行っ
たあとに導電層を形成するために、これらの不具合が発生するのを抑制することができる
。
高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例え
ば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、
Ａｒ、Ｋｒ、Ｘｅなどの希ガスとの混合ガスを用いてもよい。高密度プラズマ処理におい
て、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板
側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例
えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より
低温で同様の効果を得ることができる。
次に、図２８（Ａ）および図２８（Ｂ）に示すように、導電層１７０ａおよび導電層１７
５ａを成膜する。導電層の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ
法、ＡＬＤ法などを用いて行うことができる。
次に、ＣＭＰ処理を施すことにより、導電層１７０および導電層１７５を形成することが
できる（図２８（Ｃ）および図２８（Ｄ）参照）。
以上の作製方法により、犠牲層１６０および混合層１６２を除去し、犠牲層１６０および
混合層１６２より抵抗の小さい導電層１７０および導電層１７５を形成することができる
。
次に、絶縁層１８１となる絶縁層を形成する。該絶縁層の形成方法は、絶縁層１１０と同
様とすることができる。該絶縁層を成膜した後、平坦化することが望ましい。
以降、トランジスタ１０の作製方法と同様の方法で、導電層１９０および導電層１９５を
形成することにより、トランジスタ１１を形成することができる（図２参照）。
〈トランジスタの作製方法３〉
先の実施の形態において、図３で示すトランジスタ１２の作製方法について、図２９乃至
図３１を用いて説明する。なお、図２９（Ａ）、図２９（Ｃ）、図２９（Ｅ）、図３０（
Ａ）、図３０（Ｃ）、図３０（Ｅ）、図３１（Ａ）および図３１（Ｃ）は、トランジスタ
のチャネル長方向における構造を示し、図２９（Ｂ）、図２９（Ｄ）、図２９（Ｆ）、図
３０（Ｂ）、図３０（Ｄ）、図３０（Ｆ）、図３１（Ｂ）および図３１（Ｄ）は、トラン
ジスタのチャネル幅方向における構造を示す。なお、上記した他のトランジスタの作製方
法と同一の方法について、記載を省略することがある。
まず、トランジスタ１０の作製方法と同様にして、基板１００上に、絶縁層１１０および
酸化物層１２１を形成する（図２９（Ａ）および図２９（Ｂ）参照）。
続いて、図２９（Ｃ）および図２９（Ｄ）に示すように、導電層１６８を成膜する。
次に、加熱処理を行うことにより、導電層１６８が有する金属原子を酸化物層１２１に拡
散させ、酸化物層１２１において、導電層１６８と接する領域に混合層１２７ａを形成す
ることができる（図２９（Ｅ）および図２９（Ｆ）参照）。
混合層１２７ａの形成後、導電層１６８を除去する（図３０（Ａ）および図３０（Ｂ）参
照）。
続いて、絶縁層１８０ａを成膜する。（図３０（Ｃ）および図３０（Ｄ）参照）。
次に、絶縁層１８０ａを平坦化した後、絶縁層１８０ａ上にレジストなどを形成し、該レ
ジストなどを用いて絶縁層１８０ａを加工して絶縁層１８０ｂを形成し、混合層１２７ａ
を加工して混合層１２７を形成する。この加工によって、酸化物層１２１の上面の一部を
露出させることができる。なお、図３０（Ｅ）および図３０（Ｆ）に示すように、混合層
１２７の形成時に、酸化物層１２１の露出した表面が除去される場合がある。
また、酸化物層１２１の上面の一部を露出させた後に、イオン注入、イオンドーピング、
プラズマ処理等を用いて酸素を添加してもよい。
続いて、図３１（Ａ）および図３１（Ｂ）に示すように、絶縁層１５１ａおよび導電層１
５５ａを成膜する。
次に、ＣＭＰ処理を施すことにより、絶縁層１８０、絶縁層１５１および導電層１５５を
形成することができる（図３１（Ｃ）および図３１（Ｄ）参照）。
以降、トランジスタ１０の作製方法およびトランジスタ１１の作製方法と同様にして、導
電層１９０および導電層１９５を形成することにより、トランジスタ１２を作製すること
ができる（図３参照）。
なお、上記のトランジスタの作製方法において、混合層１２７ａの形成後、導電層１６８
を除去しなくてもよい。導電層１６８を残して作製することで、図２１に示すトランジス
タ１２ｂを作製することができる。
〈トランジスタの作製方法の変形例〉
次に、トランジスタの作製方法の変形例について、図３２乃至図３６を用いて説明する。
なお、図３２（Ａ）、図３２（Ｃ）、図３３（Ａ）、図３３（Ｃ）、図３３（Ｅ）、図３
４（Ａ）、図３４（Ｃ）、図３５（Ａ）、図３５（Ｃ）、図３６（Ａ）、図３６（Ｃ）お
よび図３６（Ｅ）は、トランジスタのチャネル長方向における構造を示し、図３２（Ｂ）
、図３２（Ｄ）、図３３（Ｂ）、図３３（Ｄ）、図３３（Ｆ）、図３４（Ｂ）、図３４（
Ｄ）、図３５（Ｂ）、図３５（Ｄ）、図３６（Ｂ）、図３６（Ｄ）および図３６（Ｆ）は
、トランジスタのチャネル幅方向における構造を示す。なお、上記のトランジスタ１０、
トランジスタ１１およびトランジスタ１２の作製方法と同様の作製方法については、説明
を省略することがある。
《絶縁層１７６を有するトランジスタの作製方法》
図３２および図３３を用いて、絶縁層１５０および犠牲層１６０の側面に接する絶縁層１
７６を有するトランジスタ１０ａを形成する方法について説明する。
まず、絶縁層１１０、酸化物層１２１、絶縁層１５０および犠牲層１６０が形成された基
板１００上に、絶縁層１７６ａを成膜する（図３２（Ａ）および図３２（Ｂ）参照）。
次に、絶縁層１７６ａに対して、ドライエッチングを行うことにより、絶縁層１７６を形
成することができる（図３２（Ｃ）および図３２（Ｄ）参照）。
エッチング処理の後、加熱処理を行うと、より好ましい。加熱処理は、２００℃以上４０
０℃以下、酸素を含む雰囲気下または大気雰囲気化で行う。この加熱処理により、酸化物
層１２１に形成された酸素欠損を低減させることができる。
以上の方法により、絶縁層１５０および犠牲層１６０の側面に接する絶縁層１７６を形成
することができる。この後、図２４（Ｃ）、図２４（Ｄ）および図２５に示す方法と同様
に混合層１２７および混合層１６２を形成し、図６を参照して導電層１９０および導電層
１９５を形成することで、トランジスタ１０ａを作製することができる。
また、混合層１２７および混合層１６２を形成した後、図２６（Ｃ）および図２６（Ｄ）
を用いて説明した方法と同様に絶縁層１８０ａを成膜する。その後、絶縁層１８０ａおよ
び絶縁層１７６の一部、並びに混合層１６２を除去して、絶縁層１８０を形成し、犠牲層
１６０の上面を露出させる（図３３（Ａ）および図３３（Ｂ）参照）。
次に、図３３（Ｃ）および図３３（Ｄ）に示すように、エッチング処理により犠牲層１６
０を除去し、絶縁層１５０を露出させる。
続いて、図３３（Ｅ）および図３３（Ｆ）に示すように、酸素１６９を添加する処理を行
う。酸素を添加する処理としては、加熱処理、イオン注入または高密度プラズマ処理など
を行えばよい。酸素を添加する処理によって、酸化物層１２１のチャネル領域に形成され
た酸素欠損を低減させることができる。
酸素１６９を添加する処理を行うとき、絶縁層１７６を設けることにより、酸素１６９を
添加する領域の幅を制御することができる。これによって、酸素１６９が混合層１２７に
まで拡散し、混合層１２７の導電性が低下することを防ぐことができる。
以下、図２８に示す方法と同様に混合層１２７導電層１７０および導電層１７５を形成し
、図１６を参照して導電層１９０および導電層１９５を形成すると、トランジスタ１０ａ
を作製することができる（図６参照。）。
《低抵抗領域１２５の形成方法》
次に、図３４を用いて、酸化物層１２１において、低抵抗領域１２５を形成する方法につ
いて説明する。例えば、図７に示すトランジスタ１０ｂおよび図１７に示すトランジスタ
１１ｂを作製するときに、本方法を用いて低抵抗領域１２５を形成することができる。
図３４（Ａ）および図３４（Ｂ）に示すように、犠牲層１６０および絶縁層１５０をマス
クとして、酸化物層１２１に対してイオン１７８の添加処理を行う。添加する材料は、水
素（Ｈ）、フッ素（Ｆ）、ホウ素（Ｂ）、リン（Ｐ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ
）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、タングステン（Ｗ）、
アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）などを用いることがで
きる。添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン
注入法、高密度プラズマ処理法等がある。なお、微細化においては、イオン注入法を用い
ることで、所定のイオン以外の不純物の添加を抑えることができるので、好ましい。また
、イオンドーピング法、プラズマ浸漬イオン注入法は、大面積を処理する場合に優れてい
る。
イオン１７８の添加処理において、イオンの加速電圧は、イオン種と注入深さに応じて調
整することが望ましい。例えば、１ｋＶ以上１００ｋＶ以下、３ｋＶ以上６０ｋＶ以下と
することができる。また、イオンのドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２以上１×１
０１７ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１
６ｉｏｎｓ／ｃｍ２以下とすることが望ましい。
当該イオン添加処理により、酸化物層１２１に酸素欠損が形成され、低抵抗領域１２５が
形成される（図３４（Ｃ）および図３４（Ｄ）参照）。
また、イオン添加処理後に加熱処理を行うことにより、イオン添加処理時に生じた酸化物
層１２１の損傷を修復することができる。また、当該加熱処理により、添加されたイオン
を酸化物層１２１において、より広い領域に拡散させることができる。
なお、イオン１７８の添加処理において、犠牲層１６０にイオンが添加されてもよい。
なお、犠牲層１６０および絶縁層１５０の側面に接する絶縁層１７６を形成したあとにイ
オン添加処理を行ってもよい。イオン添加処理において、犠牲層１６０および絶縁層１７
６の両方をマスクとすることができるため、特に微細なトランジスタの作製においては、
実効的なチャネル長が短くなるのを防止することができる。
《低抵抗領域１２６の形成方法》
図３５を用いて、低抵抗領域１２６および酸化物導電体である犠牲層１６５を形成する方
法について説明する。例えば、図９に示すトランジスタ１０ｄまたは図１０に示すトラン
ジスタ１０ｅを作製するときに、本方法を用いて低抵抗領域１２６および犠牲層１６５を
形成することができる。
まず、図３５（Ａ）および図３５（Ｂ）に示すように、酸化物層１２１および犠牲層１６
０上に絶縁層１７７を成膜する。ここで、犠牲層１６０は酸化物であると好ましい。この
とき、酸化物層１２１において、混合層１２７が形成されていてもよい。また、犠牲層１
６０において、混合層１６２が形成されていてもよい。
次に、加熱処理を行うことにより、絶縁層１７７から酸化物層１２１および犠牲層１６０
に、窒素又は水素を供給し、酸化物層１２１において、低抵抗領域１２６を形成し、酸化
物導電体である犠牲層１６５を形成することができる（図３５（Ｃ）および図３５（Ｄ）
参照）。
なお、図３５では、酸化物層１２１において混合層１２７を形成し、犠牲層１６０におい
て混合層１６２を形成した後に、絶縁層１７７を成膜する例を示したが、酸化物層１２１
および混合層１２７を形成しないで、酸化物層１２１および犠牲層１６０上に絶縁層１７
７を成膜してもよい。これによって、例えば、図１０に示すトランジスタ１０ｅを作製す
ることができる。
《酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂおよび酸化物絶縁層１２１ｃの形成方
法〉〉
酸化物層１２１が、酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂおよび酸化物絶縁層
１２１ｃによって構成される場合の、酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂお
よび酸化物絶縁層１２１ｃの形成方法について示す。
例として、トランジスタ１０ｇが有する酸化物絶縁層１２１ａ、酸化物半導体層１２１ｂ
および酸化物絶縁層１２１ｃの形成方法について、図３６を用いて説明する。
まず、基板１００上に形成された絶縁層１１０上に、後の工程で酸化物絶縁層１２１ａと
なる絶縁体を成膜する。当該絶縁体としては上述の酸化物絶縁層１２１ａとして用いるこ
とができる酸化物を用いればよい。当該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、酸化物絶縁層１２１ａとなる絶縁体の成膜は、スパッタリング法を用いて行うこと
が好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。
また、スパッタリング法を用いる際に、平行平板型のスパッタリング装置を用いてもよい
し、対向ターゲット式のスパッタリング装置を用いてもよい。後述するが、対向ターゲッ
ト式のスパッタリング装置を用いた成膜では、被形成面へのダメージが小さくできるため
、結晶性の高い膜を得やすい。よって後述するＣＡＡＣ−ＯＳの成膜には、対向ターゲッ
ト式のスパッタリング装置を用いることが好ましい場合がある。
スパッタリング法で酸化物絶縁層１２１ａとなる絶縁体の成膜を行うことにより、成膜と
同時に絶縁層１１０の表面（酸化物絶縁層１２１ａ形成後は酸化物絶縁層１２１ａと絶縁
層１１０の界面）近傍に酸素が添加されることがある。ここで、酸素は、例えば、酸素ラ
ジカルとして絶縁層１１０に添加されるが、酸素が添加されるときの状態はこれに限定さ
れない。当該酸素は、酸素原子、又は酸素イオンなどの状態で絶縁層１１０に添加されて
もよい。このように酸素を絶縁層１１０に添加することにより、絶縁層１１０に過剰酸素
を含ませることができる。
また、絶縁層１１０と酸化物絶縁層１２１ａとなる絶縁体の界面近傍の領域に混合領域が
形成されることがある。混合領域では、絶縁層１１０を構成する成分と酸化物絶縁層１２
１ａとなる絶縁体を構成する成分が含まれている。
次に、後の工程で酸化物半導体層１２１ｂとなる半導体を成膜する（図３６（Ａ）および
図３６（Ｂ）参照）。当該半導体としては上述の酸化物半導体層１２１ｂとして用いるこ
とができる酸化物を用いればよい。当該酸化物の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、酸化物絶縁層
１２１ａとなる絶縁体の成膜と、酸化物半導体層１２１ｂとなる半導体の成膜と、を大気
に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減すること
ができる。
また、成膜ガスはアルゴンなどの希ガス（ほかにヘリウム、ネオン、クリプトン、キセノ
ンなど）と酸素との混合ガスを用いると好ましい。例えば、全体に占める酸素の割合を５
０体積％未満、好ましくは３３体積％以下、さらに好ましくは２０体積％以下、より好ま
しくは１５体積％以下とすればよい。
また、スパッタリング法を用いて成膜する場合、基板温度を高くしても構わない。基板温
度を高くすることで、基板上面におけるスパッタ粒子のマイグレーションを助長させるこ
とができる。したがって、より密度が高く、より結晶性の高い酸化物を成膜することがで
きる。なお、基板の温度は、例えば、１００℃以上４５０℃以下、好ましくは１５０℃以
上４００℃以下、さらに好ましくは１７０℃以上３５０℃以下とすればよい。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、後の工程で形成する酸化
物絶縁層１２１ａおよび酸化物半導体層１２１ｂの水素濃度を低減させることができる場
合がある。また、後の工程で形成する酸化物絶縁層１２１ａおよび酸化物半導体層１２１
ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃
以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以
下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、
１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。ま
たは、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸
化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行っても
よい。加熱処理によって、後の工程で形成する酸化物絶縁層１２１ａおよび酸化物半導体
層１２１ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる
。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
当該加熱処理により、絶縁層１１０から酸化物絶縁層１２１ａとなる絶縁体、および酸化
物半導体層１２１ｂとなる半導体に酸素を供給することができる。絶縁層１１０に対して
加熱処理を行うことにより、極めて容易に酸素を酸化物絶縁層１２１ａとなる絶縁体、お
よび酸化物半導体層１２１ｂとなる半導体に供給することができる。
このように酸化物絶縁層１２１ａとなる絶縁体、および酸化物半導体層１２１ｂとなる半
導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真
性または実質的に高純度真性な酸化物半導体とすることができる。
また、高密度プラズマ処理などを行ってもよい。高密度プラズマ処理は、酸化物絶縁層１
２１ａとなる絶縁体の成膜前に行ってもよいし、酸化物層１２１の成膜後に行ってもよい
し、絶縁層１８０の成膜後などに行ってもよい。
次に、酸化物半導体層１２１ｂとなる半導体上にレジストなどを形成し、該レジストなど
を用いて加工し、酸化物絶縁層１２１ａおよび酸化物半導体層１２１ｂを形成する（図３
６（Ｃ）および図３６（Ｄ）参照）。なお、図３６（Ｃ）および図３６（Ｄ）に示すよう
に、酸化物半導体層１２１ｂの形成時に、絶縁層１１０の露出した表面が除去される場合
がある。
次に、後の工程で酸化物絶縁層１２１ｃとなる絶縁体を成膜する。当該絶縁体としては上
述の絶縁体、半導体又は導電体を用いればよい。当該絶縁体の成膜は、スパッタリング法
、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、酸化物絶縁層１２１ｃとなる絶縁体上にレジストなどを形成し、該レジストなどを
用いて加工し、酸化物絶縁層１２１ｃを形成する（図３６（Ｅ）および図３６（Ｆ）参照
。）。酸化物絶縁層１２１ｃの形成時に、絶縁層１１０の露出した表面が、一部除去され
る場合がある。
ここで、酸化物絶縁層１２１ｃについて、側面端部が酸化物絶縁層１２１ａおよび酸化物
半導体層１２１ｂの側面端部の外側に位置するようにパターン形成を行う。特に、図３６
（Ｆ）に示すように、酸化物絶縁層１２１ａおよび酸化物絶縁層１２１ｃのチャネル幅方
向の側面端部が、酸化物半導体層１２１ｂのチャネル幅方向の側面端部の外側に位置する
ようにパターン形成を行うことが好ましい。このように酸化物絶縁層１２１ａおよび酸化
物絶縁層１２１ｃを形成することにより、酸化物半導体層１２１ｂが酸化物絶縁層１２１
ａおよび酸化物絶縁層１２１ｃに包み込まれる構造となる。
このような構造とすることにより、酸化物半導体層１２１ｂの側面端部、特にチャネル幅
方向の側面端部が、酸化物絶縁層１２１ｃと接して設けられている。これにより、酸化物
半導体層１２１ｂの側面端部において、酸化物絶縁層１２１ａ又は酸化物絶縁層１２１ｃ
との間に連続接合が形成され、欠陥準位密度が低減される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態３）
本実施の形態では、上述の酸化物が取りうる構造について、図３７乃至図４１を用いて説
明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けら
れる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌ
ｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがあ
る。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−
ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置
が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さな
い、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏ
ｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域に
おいて周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一
方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な
構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物
半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解
析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の
結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行う
と、図３７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピー
クは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳで
は、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともい
う。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ
−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａ
ｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉ
ｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し
、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を
行っても、図３７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺ
ｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３７（Ｃ）に示すよ
うに（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、Ｘ
ＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であるこ
とが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロー
ブ径が３００ｎｍの電子線を入射させると、図３７（Ｄ）に示すような回折パターン（制
限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉｎ
ＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回
折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面
または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に
垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３７（Ｅ）
に示す。図３７（Ｅ）より、リング状の回折パターンが確認される。したがって、プロー
ブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレ
ットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３７（Ｅ）における第
１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因する
と考えられる。また、図３７（Ｅ）における第２リングは（１１０）面などに起因すると
考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉ
ｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像
（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる
。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウ
ンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ
−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能Ｔ
ＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂ
ｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分
解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、
例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによ
って観察することができる。
図３８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することが
できる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわ
かる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこと
もできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎ
ｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ
−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上
面と平行となる。
また、図３８（Ｂ）および図３８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ
−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３８（Ｄ）および図３８（Ｅ）は、
それぞれ図３８（Ｂ）および図３８（Ｃ）を画像処理した像である。以下では、画像処理
の方法について説明する。まず、図３８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得
したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残
すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：
Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像
処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフ
ィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子
配列を示している。
図３８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、
一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部であ
る。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレ
ットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子
配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している
。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を
中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成
できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわ
かる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でない
ことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪み
を許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複
数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡ
ＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌ
ａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもでき
る。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混
入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳ
は不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合があ
る。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリ
ア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップと
なる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体であ
る。具体的には、８×１０１１ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さ
らに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上のキャリア
密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥
準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し
、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない
。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍ
の領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３９
（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測され
る。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナ
ノビーム電子回折パターン）を図３９（Ｂ）に示す。図３９（Ｂ）より、リング状の領域
内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの
電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入
射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、
図３９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測
される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序
性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているた
め、規則的な電子回折パターンが観測されない領域もある。
図３９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分
解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所など
のように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない
領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさで
あり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１
０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ
ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある
。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合が
ある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性が
ある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に
１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは
、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見ら
れない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質
酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、
ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物
半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる
。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため
、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半
導体である。
図４０に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４０（Ａ）は
電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４０（Ｂ
）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高
分解能断面ＴＥＭ像である。図４０（Ａ）および図４０（Ｂ）より、ａ−ｌｉｋｅ ＯＳ
は電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また
、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密
度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ
ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれ
の試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−
Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている
。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同
程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以
下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎ
Ｏ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応す
る。
図４１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である
。なお、上述した格子縞の長さを結晶部の大きさとしている。図４１より、ａ−ｌｉｋｅ
ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなってい
くことがわかる。図４１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさ
だった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−
／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ
−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８
ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４１よ
り、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、
それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射お
よびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件
は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域
の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど
見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、
不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べ
て密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ
−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３
未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わ
せることにより、所望の組成における単結晶に相当する密度を見積もることができる。所
望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、
加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組
み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳお
よびＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態４）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を
参照して説明する。
＜断面構造＞
図４２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図４２（Ａ）において、Ｘ
１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図４２（Ａ）
に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上
部に第２の半導体材料を用いたトランジスタ２１００を有している。図４２（Ａ）では、
第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトラ
ンジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル
長方向の断面、右側がチャネル幅方向の断面である。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい
。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含
む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミ
ニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコ
ンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、先の実施の形態で例示したトランジスタを適用することで、Ｓ値（サブ
スレッショルド値）を小さくすることができ、微細なトランジスタとすることが可能であ
る。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電
流が小さい。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジス
タのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸
化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造な
ど、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図４２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体
２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００
とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶
縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線
や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と
、絶縁体２２０４上に配線２２０５と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、
より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、
トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダング
リングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、
上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１
００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成
する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合
がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化
物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散
を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０
７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上すること
に加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の
信頼性も同時に向上させることができる。
絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウ
ム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸
化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジ
スタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好まし
い。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸
化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不
純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。した
がって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いる
ことで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止すると
ともに、酸化物半導体膜への水および水素の混入を防止することができる。なお、当該ブ
ロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側
に設けてもよい。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプの
トランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（ト
ライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、
図４２（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半
導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には
、絶縁体が設けられていてもよい。なお、凸部は、先端が細くなくてもよく、例えば、略
直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の
凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設
けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成
されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発
明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、
凸部を有する半導体領域を形成しても構わない。
＜回路構成例＞
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続する
ことにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装
置を用いることにより実現できる回路構成の例を説明する。
＜ＣＭＯＳインバータ回路＞
図４２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。
＜ＣＭＯＳアナログスイッチ＞
また、図４２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそ
れぞれのソースとドレインを接続した構成を示している。このような構成とすることで、
いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置の例＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４３
に示す。
図４３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第
２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。
なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いる
ことができる。
図４３（Ｂ）に図４３（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置
では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲート
を設けない構成であってもよい。
トランジスタ３３００は、酸化物半導体を有する半導体にチャネルが形成されるトランジ
スタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより
長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要と
しない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可
能となるため、消費電力を十分に低減することができる。
図４３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気
的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接
続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはド
レイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲ
ート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、ト
ランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の
第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と
電気的に接続されている。
図４３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可
能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、およ
び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、
所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷
（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとす
る。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位
にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲ
ート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電
極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジス
タ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をと
る。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲ
ート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、
トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけの
しきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トラ
ンジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうも
のとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位
Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別でき
る。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の
配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状
態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位が
Ｖ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。
このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出す
ことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。例えば、情報を読み出さないメモリセルにおいては、ゲートの
状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、すなわち、Ｖ
ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えることで所望のメモリセルの情報の
みを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、
ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、すな
わち、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで所望のメモリセル
の情報のみを読み出せる構成とすればよい。
図４３（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４３（Ａ
）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が
可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮
遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と
容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変
化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（
あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電
位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）
／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（Ｃ
Ｂ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用された
トランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラン
ジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態に示す半導体装置を用いることで、低消費電力であり、また高容量（例えば
１テラビット以上）の記憶装置を作製することができる。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数のケースが考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない
。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗
素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、
発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章におい
て、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、
ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り
出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成する
ことが可能であるものとする。そのため、例えば、能動素子（トランジスタ、ダイオード
など）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体、有機材
料、無機材料、部品、装置、動作方法、製造方法などが単数または複数記載された図面ま
たは文章において、その一部分を取り出して、発明の一態様を構成することが可能である
ものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有し
て構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量
素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ
個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を
抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（
Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）
の要素を抜き出して、発明の一態様を構成することは可能である。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図４４（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装
置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回
路２７０と、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ
列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する
。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ
複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有
する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０お
よび周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合があ
る。例えば、周辺回路２６０は周辺回路の一部といえる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよ
い。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお
、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０
のいずれか一以上を省略してもよい。
また、図４４（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素
２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副
画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。
図４５（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図
４５（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設
けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光
を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともい
う）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２
（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして
機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５
３に接続している。また、本明細書等において、例えばｎ行目（ｎは１以上ｐ以下の整数
）の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］
および配線２４９［ｎ］と記載する。また、例えばｍ列目（ｍは１以上ｑ以下の整数）の
画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４５（Ａ
）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２
５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画
素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は
、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフ
ィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する
。図４５（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に
配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に
配置された画素２１１が有する副画素２１２の接続例を示す。図４５（Ｂ）において、ｎ
行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイ
ッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ
＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また
、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂが
スイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定さ
れず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副
画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ
）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加え
て、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１
１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２
１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４５（Ａ）において、赤の波長帯域の光を検出する副画素２１２、緑の
波長帯域の光を検出する副画素２１２、および青の波長帯域の光を検出する副画素２１２
の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比
（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、
画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば
、同じ波長帯域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮
像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４６の
断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レン
ズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図４６（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５
４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２
３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の
一部によって遮光されてしまうことがある。したがって、図４６（Ｂ）に示すように光電
変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０
が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を
光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供すること
ができる。
図４６に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、
Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図４５に示す副画素２１２に加え
て、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。
図４７（Ａ）、図４７（Ｂ）は、撮像装置を構成する素子の断面図である。
図４７（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトラ
ンジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトラ
ンジスタ３５３、およびシリコン基板３００に設けられた、アノード３６１と、カソード
３６２を有するフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード
３６０は、種々のプラグ３７０および配線３７１、配線３７２、配線３７３と電気的な接
続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介
してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイ
オード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３
２０と、層３２０と接して設けられ、トランジスタ３５３、絶縁層３８０を有する層３３
０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備え
ている。
なお、図４７（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３
５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする
。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保するこ
とができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオー
ド３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１
０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省
略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
また、図４７（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層
３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図４７（Ｂ）は、撮像装置は層３４０側にフォトダイオード３６５をトランジスタ
の上に配置した構造とすることができる。図４７（Ｂ）において、例えば層３１０には、
シリコンを用いたトランジスタ３５１を有し、層３２０には配線３７１を有し、層３３０
には酸化物半導体を用いたトランジスタ３５３、絶縁層３８０を有し、層３４０にはフォ
トダイオード３６５有しており、配線３７３と、プラグ３７０を介した配線３７４と電気
的に接続している。
図４７（Ｂ）に示す素子構成とすることで、開口率を向上させることができる。
また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いた
ｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体
３６８、ｉ型の半導体３６７、およびｐ型の半導体３６６が順に積層された構成を有して
いる。ｉ型の半導体３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半
導体３６６およびｎ型の半導体３６８には、それぞれの導電型を付与するドーパントを含
む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光
電変換層とするフォトダイオード３６５は可視光の波長領域における感度が高く、微弱な
可視光を検知しやすい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態５）
本実施の形態では、上述の実施の形態で図１５、図１９および図２２を用いて説明したト
ランジスタを適用可能な回路構成の一例について、図４８乃至図５１を用いて説明する。
図４８（Ａ）には、メモリ、ＦＰＧＡ、ＣＰＵなどに適用することができるインバータの
回路図を示す。インバータ２８００は、入力端子ＩＮに与える信号の論理を反転した信号
を出力端子ＯＵＴに出力する。インバータ２８００は、複数のＯＳトランジスタを有する
。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
図４８（Ｂ）は、インバータ２８００の一例となる回路図である。インバータ２８００は
、ＯＳトランジスタ２８１０、およびＯＳトランジスタ２８２０を有する。インバータ２
８００は、ｎチャネル型で作製することができ、所謂単極性の回路構成とすることができ
る。単極性の回路構成でインバータを作製できるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路でインバータ（Ｃ
ＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
なおＯＳトランジスタを有するインバータ２８００は、Ｓｉトランジスタで構成されるＣ
ＭＯＳ回路上に配置することもできる。インバータ２８００は、ＣＭＯＳの回路構成に重
ねて配置できるため、インバータ２８００を追加する分の回路面積の増加を抑えることが
できる。
ＯＳトランジスタ２８１０、ＯＳトランジスタ２８２０は、フロントゲートとして機能す
る第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一
方として機能する第１端子、ソースまたはドレインの他方として機能する第２端子を有す
る。
ＯＳトランジスタ２８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ２
８１０の第２ゲートは、信号ＳＢＧを伝える配線に接続される。ＯＳトランジスタ２８１
０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ２８１０の第
２端子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ２８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジス
タ２８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第
１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ２８２０の第２端子は、電圧
ＶＳＳを与える配線に接続される。
図４８（Ｃ）は、インバータ２８００の動作を説明するためのタイミングチャートである
。図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの
信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ２８１０の閾値電圧の変化に
ついて示している。
信号ＳＢＧはＯＳトランジスタ２８１０の第２ゲートに与えることで、ＯＳトランジスタ
２８１０の閾値電圧を制御することができる。
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラ
スシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えるこ
とで、ＯＳトランジスタ２８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることがで
きる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ２８１０は
閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図４９（Ａ）には、トランジスタの電気特性の一つであ
る、Ｖｇ−Ｉｄカーブのグラフを示す。
上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａの
ように大きくすることで、図４９（Ａ）中の破線２８４０で表される曲線にシフトさせる
ことができる。また、上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電
圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図４９（Ａ）中の実線２８４１で表され
る曲線にシフトさせることができる。図４９（Ａ）に示すように、ＯＳトランジスタ２８
１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えるこ
とで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ２８１０
は電流が流れにくい状態とすることができる。図４９（Ｂ）には、この状態を可視化して
示す。図４９（Ｂ）に図示するように、ＯＳトランジスタ２８１０に流れる電流ＩＢを極
めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳ
トランジスタ２８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧の下降を急峻に
行うことができる。
図４９（Ｂ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れにくい状
態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形２８３１を急峻な変化にすることができる。電圧ＶＤＤを与える配線と、電圧Ｖ
ＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力で
の動作を行うことができる。
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ
２８１０は電流が流れやすい状態とすることができる。図４９（Ｃ）には、この状態を可
視化して示す。図４９（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電
流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベ
ルでＯＳトランジスタ２８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧の上
昇を急峻に行うことができる。
図４９（Ｃ）に図示したように、ＯＳトランジスタ２８１０に流れる電流が流れやすい状
態とすることができるため、図４８（Ｃ）に示すタイミングチャートにおける出力端子の
信号波形２８３２を急峻な変化にすることができる。
なお、信号ＳＢＧによるＯＳトランジスタ２８１０の閾値電圧の制御は、ＯＳトランジス
タ２８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ま
しい。例えば、図４８（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベル
に切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳト
ランジスタ２８１０の閾値電圧を切り替えることが好ましい。また、図４８（Ｃ）に図示
するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、
閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ２８１０の閾値電圧を切
り替えることが好ましい。
なお、図４８（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号
ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、閾値電圧を制御す
るための電圧は、フローティング状態としたＯＳトランジスタ２８１０の第２ゲートに保
持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図５０（Ａ
）に示す。
図５０（Ａ）では、図４８（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ２８５０
を有する。ＯＳトランジスタ２８５０の第１端子は、ＯＳトランジスタ２８１０の第２ゲ
ートに接続される。またＯＳトランジスタ２８５０の第２端子は、電圧ＶＢＧ＿Ｂ（ある
いは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ２８５０の第１ゲー
トは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ２８５０の第２ゲートは、
電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図５０（Ａ）の回路構成の動作について、図５０（Ｂ）のタイミングチャートを用いて説
明する。
ＯＳトランジスタ２８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信
号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ２８１０の第２ゲー
トに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ２８５０をオン状
態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ２８５０をオフ状態とす
る。ＯＳトランジスタ２８５０は、オフ電流が極めて小さいため、オフ状態にし続けるこ
とで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため
、ＯＳトランジスタ２８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るた
め、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお、図４８（Ｂ）および図５０（Ａ）の回路構成では、ＯＳトランジスタ２８１０の第
２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成
としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を
基に生成し、ＯＳトランジスタ２８１０の第２ゲートに与える構成としてもよい。当該構
成を実現可能な回路構成の一例について、図５１（Ａ）に示す。
図５１（Ａ）では、図４８（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトラン
ジスタ２８１０の第２ゲートとの間にＣＭＯＳインバータ２８６０を有する。ＣＭＯＳイ
ンバータ２８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ２８６
０の出力端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。
図５１（Ａ）の回路構成の動作について、図５１（Ｂ）のタイミングチャートを用いて説
明する。図５１（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子Ｏ
ＵＴの信号波形、ＣＭＯＳインバータ２８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジ
スタ２８１０の閾値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトラン
ジスタ２８１０の閾値電圧を制御する信号とすることができる。したがって、図４９（Ａ
）乃至（Ｃ）で説明したように、ＯＳトランジスタ２８１０の閾値電圧を制御できる。例
えば、図５１（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベ
ルでＯＳトランジスタ２８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレ
ベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れにくい状態とすることが
でき、出力端子ＯＵＴの電圧の下降を急峻に行うことができる。
また、図５１（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベ
ルでＯＳトランジスタ２８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレ
ベルとなる。そのため、ＯＳトランジスタ２８１０は電流が流れやすい状態とすることが
でき、出力端子ＯＵＴの電圧の上昇を急峻に行うことができる。
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにお
ける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構
成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。ＯＳトランジス
タの閾値電圧の制御を入力端子ＩＮに与える信号に併せて制御することで、出力端子ＯＵ
Ｔの電圧の変化を急峻にすることができる。また、電源電圧を与える配線間の貫通電流を
小さくすることができる。そのため、低消費電力化を図ることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態６）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦ
タグについて、図５２を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶
し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよう
な特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個
体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極
めて高い信頼性が要求される。
ＲＦタグの構成について図５２を用いて説明する。図５２は、ＲＦタグの構成例を示すブ
ロック図である。
図５２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどとも
いう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８
０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８
０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。
なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制
することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これに
より、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを
防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることがで
きる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を
行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する
電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式
に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアン
テナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８
０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流
、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑
化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側また
は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が
大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないよ
うに制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための
回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよ
い。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０
９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成す
るための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応
じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、
入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを
有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行
うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した半導体装置を、記憶回路８１０に用いることができる
。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに
、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制するこ
とができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるた
め、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデー
タを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにして
おくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで
、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ
固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることが
なく出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態７）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図５３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
＜ＣＰＵの回路図＞
図５３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、
図５３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその
用途によって多種多様な構成を有している。例えば、図５３に示すＣＰＵまたは演算回路
を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ
うな構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、
例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図５３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、実施の形態１に示したトランジスタを用いることができる
。
図５３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
＜記録回路＞
図５４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶
データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素
子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路
１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、
を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダク
タなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０
９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力さ
れ続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接
地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態
）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレ
インの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースと
ドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力され
る制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、ト
ランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の第１の端子、お
よびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ
２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給するこ
とのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第
１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。ス
イッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイ
ッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的
に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレイ
ンの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッ
チ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッ
チ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素
子１２０６の入力端子と、容量素子１２０７の第１の端子と、は電気的に接続される。こ
こで、接続部分をノードＭ１とする。容量素子１２０７の第２の端子は、一定の電位が入
力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（
ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の第２の端子は、低
電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素
子１２０８の第２の端子は、一定の電位が入力される構成とすることができる。例えば、
低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることがで
きる。容量素子１２０８の第２の端子は、低電源電位を供給することのできる配線（例え
ばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤ
によって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のス
イッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第
２の端子の間は非導通状態となる。
なお、図５４におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バック
ゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲー
トには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号と
すればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソ
ース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ
１２０９のしきい値電圧を制御するための電位信号であり、ゲート電圧ＶＧが０Ｖ時の電
流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号
であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジ
スタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図５４では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。
なお、図５４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。
また、図５４において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。
図５４における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間
は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０
８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ
故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号
を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１
２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬ
ＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、Ｒ
Ｆ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態８）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について
説明する。
＜表示装置回路構成例＞
図５５（Ａ）は、本発明の一態様の表示装置の上面図であり、図５５（Ｂ）は、本発明の
一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明
するための回路図である。また、図５５（Ｃ）は、本発明の一態様の表示装置の画素に有
機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である
。
画素部に配置するトランジスタは、実施の形態１に従って形成することができる。また、
当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル
型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基
板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを
用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図５５（Ａ）に示す。表示装置の基板
７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０
３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路
７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２
の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域
には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の
基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部
を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図５５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動
回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７０
０上に実装された構成や基板７００の外部に設けられた構成としてもよい。
＜液晶表示装置＞
また、画素の回路構成の一例を図５５（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表
示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素
電極層に印加する信号を、独立して制御できる。
トランジスタ７１６の走査線７１２と、トランジスタ７１７の走査線７１３には、異なる
ゲート信号を与えることができるように分離されている。一方、信号線７１４は、トラン
ジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトラ
ンジスタ７１７は実施の形態１で説明するトランジスタを適宜用いることができる。これ
により、信頼性の高い液晶表示装置を提供することができる。
また、トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７
１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極
層とは、それぞれ分離されている。なお、第１の画素電極層及び第２の画素電極層の形状
としては、特に限定は無い。例えば、第１の画素電極層は、Ｖ字状とすればよい。
トランジスタ７１６のゲート電極は走査線７１２と接続され、トランジスタ７１７のゲー
ト電極は走査線７１３と接続されている。走査線７１２と走査線７１３に異なるゲート信
号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶
の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁層と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
なお、図５５（Ｂ）に示す画素回路は、これに限定されない。例えば、図５５（Ｂ）に示
す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理
回路などを追加してもよい。
トランジスタ７１６およびトランジスタ７１７には、先の実施の形態で説明するトランジ
スタを用いることができる。
図５６（Ａ）、および図５６（Ｂ）は、液晶表示装置の上面図および断面図の一例である
。なお、図５６（Ａ）では表示装置２０、表示領域２１、周辺回路２２、およびＦＰＣ（
フレキシブルプリント基板）４２を有する代表的な構成を図示している。図５６で示す表
示装置は反射型液晶を用いている。
図５６（Ｂ）に図５６（Ａ）の破線Ａ１−Ａ２間、Ｂ１−Ｂ２間およびＣ１−Ｃ２間、Ｄ
１−Ｄ２間の断面図を示す。Ａ１−Ａ２間は周辺回路部を示し、Ｂ１−Ｂ２間は表示領域
を示し、Ｃ１−Ｃ２間およびＤ１−Ｄ２間はＦＰＣとの接続部を示す。
液晶素子を用いた表示装置２０は、トランジスタ５０およびトランジスタ５２（実施の形
態１で示したトランジスタ１０）の他、導電層４６５、導電層４９７、絶縁層４２０、液
晶層４９０、液晶素子８０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４
０、着色層４６０、接着層４７０、導電層４８０、遮光層４１８、基板４００、接着層４
７３、接着層４７４、接着層４７５、接着層４７６、偏光板４０３、保護基板４０５、保
護基板４０２、異方性導電層５１０を有する。
＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図５５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
図５５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階
調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の
一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方
）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７
２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電
源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されて
いる。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一
基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には実施の形態１で
説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表
示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧
をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入
力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作
させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高く
する。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を
流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図５５（Ｃ）に示す画素構成に限定されない。例えば、図５５
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論
理回路などを追加してもよい。
図５５（Ｃ）で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、
低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞ
れ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を
制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い
電位を印加するなど、上記で例示した電位を入力可能な構成とすればよい。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には、先の実施の形
態で説明するトランジスタを用いることができる。
図５７（Ａ）、および図５７（Ｂ）は発光素子を用いた表示装置の上面図および断面図の
一例である。なお、図５７（Ａ）では表示装置２４、表示領域２１、周辺回路２２、およ
びＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。
図５７（Ｂ）に図５７（Ａ）の破線Ａ１−Ａ２間、Ｂ１−Ｂ２間、Ｃ１−Ｃ２間の断面図
を示す。Ａ１−Ａ２間は周辺回路部を示し、Ｂ１−Ｂ２間は表示領域を示し、Ｃ１−Ｃ２
間はＦＰＣとの接続部を示す。
発光素子を用いた表示装置２４は、トランジスタ５０およびトランジスタ５２（実施の形
態１で示したトランジスタ１０）の他、導電層４６５、導電層４９７、導電層４１０、光
学調整層５３０、ＥＬ層４５０、導電層４１５、発光素子７０、容量素子６０、容量素子
６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、隔壁４４５、遮光
層４１８、基板４００、異方性導電層５１０を有する。
本明細書等において、例えば、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機
ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ
など）、量子ドット、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素
子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プ
ラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・
システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ
・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・
モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ
、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの
他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変
化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬデ
ィスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミ
ッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒ
ｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ
）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液
晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディ
スプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用い
た表示装置の一例としては、電子ペーパーなどがある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図
５８を用いて説明を行う。
＜表示モジュール＞
図５８に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との
間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された
表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板
６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテ
リー６０１１、タッチパネル６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル６００６や、プリント基板に実装さ
れた集積回路に用いることができる。
上部カバー６００１および下部カバー６００２は、タッチパネル６００４および表示パネ
ル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル６００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル６
００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板
）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル６
００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能で
ある。または、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方
式のタッチパネル機能を付加することも可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライト
ユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発
生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００
９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合
には、バッテリー６０１１を省略することができる。
また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１０）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。
＜リードフレーム型のインターポーザを用いたパッケージ＞
図５９（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。図５９（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に
相当するチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の
端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７
５１がマウントされている面上に配置されている。そしてチップ１７５１はモールド樹脂
１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止
されるようにする。
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図
５９（Ｂ）に示す。図５９（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１８
０１に、パッケージ１８０２と、バッテリー１８０４とが実装されている。また、表示素
子が設けられたパネル１８００に、プリント配線基板１８０１がＦＰＣ１８０３によって
実装されている。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１１）
本実施の形態では、本発明の一態様の電子機器及び照明装置について、図面を用いて説明
する。
＜電子機器＞
本発明の一態様の半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明
の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また本
発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明
装置を作製できる。
電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともい
う）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタル
フォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携
帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
また、本発明の一態様の電子機器又は照明装置は可撓性を有する場合、家屋やビルの内壁
もしくは外壁、又は、自動車の内装もしくは外装の曲面に沿って組み込むことも可能であ
る。
また、本発明の一態様の電子機器は、二次電池を有していてもよく、非接触電力伝送を用
いて、二次電池を充電することができると好ましい。
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオ
ンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池
、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛
電池などが挙げられる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信する
ことで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を
有する場合、アンテナを、非接触電力伝送に用いてもよい。
図６０（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、
表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス
７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されてい
る集積回路、ＣＰＵなどに用いることができる。ＣＰＵにはノーマリオフ型のＣＰＵを用
いることで、低消費電力化することができ、従来よりも長い時間ゲームを楽しむことがで
きる。表示部７１０３または表示部７１０４に本発明の一態様に係る半導体装置を用いる
ことで、ユーザの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供するこ
とができる。なお、図６０（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表
示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定され
ない。
図６０（Ｂ）は、スマートウオッチであり、筐体７３０２、表示部７３０４、操作ボタン
７３１１、７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する
。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなど
に用いることができる。なお、図６０（Ｂ）に用いるディスプレイには反射型の液晶パネ
ル、ＣＰＵにはノーマリオフ型のＣＰＵを用いることで、低消費電力化することができて
、日常における充電回数を減らすことができる。
図６０（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他
、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６
、表示部７５０２などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１
に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、ノーマリ
オフ型のＣＰＵを用いることで、充電回数を減らすことができる。また、表示部７５０２
は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ
、または８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる
。
図６０（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７
０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０
４およびレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐
体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続
部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、
接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０
６における第１筐体７７０１と第２筐体７７０２との間の角度に従って切り替える構成と
しても良い。レンズ７７０５の焦点となる位置には本発明の一態様の撮像装置を備えるこ
とができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集
積回路、ＣＰＵなどに用いることができる。
図６０（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２
を備えている。本発明の一態様に係る半導体装置は、表示部７９０２の表示パネルおよび
内蔵されている制御回路に用いることができる。
図６１（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２
、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に
係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することが
できる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型であり
ながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。
図６１（Ｂ）に自動車９７００の外観を示す。図６１（Ｃ）に自動車９７００の運転席を
示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライ
ト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、およ
び制御用の集積回路に用いることができる。例えば、図６１（Ｃ）に示す表示部９７１０
乃至表示部９７１５に本発明の一態様の半導体装置を設けることができる。
表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、ま
たは入出力装置である。本発明の一態様の表示装置、または入出力装置は、表示装置、ま
たは入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反
対側が透けて見える、いわゆるシースルー状態の表示装置、または入出力装置とすること
ができる。シースルー状態の表示装置、または入出力装置であれば、自動車９７００の運
転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、または入出
力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、ま
たは入出力装置に、表示装置、または入出力装置を駆動するためのトランジスタなどを設
ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトラ
ンジスタなど、透光性を有するトランジスタを用いるとよい。
表示部９７１２はピラー部分に設けられた表示装置である。例えば、車体に設けられた撮
像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補
完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置である
。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによっ
て、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。
また、図６１（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示して
いる。表示部９７２１は、ドア部に設けられた表示装置、または入出力装置である。例え
ば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ド
アで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けら
れた表示装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示
装置である。なお、表示装置を座面や背もたれ部分などに設置して、当該表示装置を、当
該表示装置の発熱を熱源としたシートヒーターとして利用することもできる。
表示部９７１４、表示部９７１５、または表示部９７２２はナビゲーション情報、スピー
ドメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他
様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトな
どは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９
７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる
。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明
装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部
９７２１乃至表示部９７２３は加熱装置として用いることも可能である。
また、図６２（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１
、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等
を有する。またカメラ８０００には、レンズ８００６を取り付けることができる。
結合部８００５は、電極を有し、後述するファインダー８１００のほか、ストロボ装置等
を接続することができる。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換する
ことが可能な構成としたが、レンズ８００６と筐体が一体となっていてもよい。
シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８０
０２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像す
ることも可能である。
表示部８００２に、本発明の一態様の表示装置、または入出力装置を適用することができ
る。
図６２（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示し
ている。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、フ
ァインダー８１００をカメラ８０００に取り付けることができる。また当該結合部には電
極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示
させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８
１０２の表示のオン・オフを切り替えることができる。
筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適
用することができる。
なお、図６２（Ａ）（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機
器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の
一態様の表示装置、または入出力装置を備えるファインダーが内蔵されていてもよい。
また、図６２（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０
３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッ
テリー８２０６が内蔵されている。
ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２
０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示さ
せることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動
きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を
入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。
本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使
用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知する
ことにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１
には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用
者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部
の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させても
よい。
本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる
。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態１２）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について
図６３を用いながら説明する。
＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証
書類（運転免許証や住民票等、図６３（Ａ）参照）、乗り物類（自転車等、図６３（Ｂ）
参照）、包装用容器類（包装紙やボトル等、図６３（Ｃ）参照）、記録媒体（ＤＶＤやビ
デオテープ等、図６３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物
類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置
、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り
付ける荷札（図６３（Ｅ）、図６３（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わる半導体装置を用いたＲＦタグを、本実施の形態に
挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できる
ため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であって
も情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも
好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
１０ トランジスタ
１０ａ トランジスタ
１０ｂ トランジスタ
１０ｃ トランジスタ
１０ｄ トランジスタ
１０ｅ トランジスタ
１０ｆ トランジスタ
１０ｇ トランジスタ
１０ｈ トランジスタ
１１ トランジスタ
１１ａ トランジスタ
１１ｂ トランジスタ
１１ｃ トランジスタ
１１ｄ トランジスタ
１２ トランジスタ
１２ａ トランジスタ
１２ｂ トランジスタ
２０ 表示装置
２１ 表示領域
２２ 周辺回路
２４ 表示装置
５０ トランジスタ
５２ トランジスタ
６０ 容量素子
６２ 容量素子
７０ 発光素子
８０ 液晶素子
１００ 基板
１０５ 導電層
１１０ 絶縁層
１２１ 酸化物層
１２１ａ 酸化物絶縁層
１２１ｂ 酸化物半導体層
１２１ｃ 酸化物絶縁層
１２１ｄ 酸化物層
１２２ 酸化物絶縁層
１２３ 酸化物絶縁層
１２５ 低抵抗領域
１２６ 低抵抗領域
１２７ 混合層
１２７ａ 混合層
１２７ｂ 混合層
１２７ｃ 混合層
１５０ 絶縁層
１５０ａ 絶縁層
１５１ 絶縁層
１５１ａ 絶縁層
１５５ 導電層
１５５ａ 導電層
１６０ 犠牲層
１６０ａ 犠牲層
１６２ 混合層
１６５ 犠牲層
１６８ 導電層
１６９ 酸素
１７０ 導電層
１７０ａ 導電層
１７５ 導電層
１７５ａ 導電層
１７６ 絶縁層
１７６ａ 絶縁層
１７７ 絶縁層
１７８ イオン
１８０ 絶縁層
１８０ａ 絶縁層
１８０ｂ 絶縁層
１８１ 絶縁層
１９０ 導電層
１９５ 導電層
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６２ カソード
３６３ 低抵抗領域
３６５ フォトダイオード
３６６ 半導体
３６７ 半導体
３６８ 半導体
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７４ 配線
３８０ 絶縁層
４００ 基板
４０２ 保護基板
４０３ 偏光板
４０５ 保護基板
４１０ 導電層
４１５ 導電層
４１８ 遮光層
４２０ 絶縁層
４３０ 絶縁層
４４０ スペーサ
４４５ 隔壁
４５０ ＥＬ層
４６０ 着色層
４６５ 導電層
４７０ 接着層
４７３ 接着層
４７４ 接着層
４７５ 接着層
４７６ 接着層
４８０ 導電層
４９０ 液晶層
４９７ 導電層
５１０ 異方性導電層
５３０ 光学調整層
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ 走査線
７１３ 走査線
７１４ 信号線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１８００ パネル
１８０１ プリント配線基板
１８０２ パッケージ
１８０３ ＦＰＣ
１８０４ バッテリー
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域およびドレイン領域
２８００ インバータ
２８１０ ＯＳトランジスタ
２８２０ ＯＳトランジスタ
２８３１ 信号波形
２８３２ 信号波形
２８４０ 破線
２８４１ 実線
２８５０ ＯＳトランジスタ
２８６０ ＣＭＯＳインバータ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチパネル
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリー
７１０１ 筐体
７１０２ 筐体
７１０３ 表示部
７１０４ 表示部
７１０５ マイク
７１０６ スピーカー
７１０７ 操作キー
７１０８ スタイラス
７３０２ 筐体
７３０４ 表示部
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 留め金
７５０１ 筐体
７５０２ 表示部
７５０３ 操作ボタン
７５０４ 外部接続ポート
７５０５ スピーカー
７５０６ マイク
７７０１ 筐体
７７０２ 筐体
７７０３ 表示部
７７０４ 操作キー
７７０５ レンズ
７７０６ 接続部
７９０１ 電柱
７９０２ 表示部
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００５ 結合部
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８１２１ 筐体
８１２２ 表示部
８１２３ キーボード
８１２４ ポインティングデバイス
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリー
９７００ 自動車
９７０１ 車体
９７０２ 車輪
９７０３ ダッシュボード
９７０４ ライト
９７１０ 表示部
９７１１ 表示部
９７１２ 表示部
９７１３ 表示部
９７１４ 表示部
９７１５ 表示部
９７２１ 表示部
９７２２ 表示部
９７２３ 表示部

Claims (4)

  1. 第１の酸化物層を成膜し、
    前記第１の酸化物層を選択的に加工して第２の酸化物層を形成し、
    前記第２の酸化物層上に第１の絶縁層を成膜し、
    前記第１の絶縁層上に第１の犠牲層を成膜し、
    前記第１の絶縁層および前記第１の犠牲層を選択的に加工して第２の絶縁層および第２の犠牲層を形成し、
    前記第２の酸化物層、前記第２の絶縁層および前記第２の犠牲層上に第１の導電層を成膜し、
    加熱処理により、前記第２の酸化物層において、前記第１の導電層と接する領域に第１の混合層を形成し、前記第２の犠牲層において、前記第１の導電層と接する領域に第２の混合層を形成し、
    前記第１の導電層を除去し、
    前記第１の混合層および前記第２の混合層上に第２の絶縁層を成膜し、
    前記第２の絶縁層の一部および前記第２の混合層の一部を除去して、前記第２の犠牲層の上面を露出させ、
    前記第２の犠牲層および前記第２の混合層を除去し、前記第１の絶縁層を露出させ、
    前記第２の酸化物層に酸素を添加し、
    前記第２の酸化物層および前記第２の絶縁層上に第２の導電層および第３の導電層を形成する、半導体装置の作製方法。
  2. 第１の酸化物層を成膜し、
    前記第１の酸化物層を選択的に加工して第２の酸化物層を形成し、
    前記第２の酸化物層上に第１の絶縁層を成膜し、
    前記第１の絶縁層上に第１の犠牲層を成膜し、
    前記第１の絶縁層および前記第１の犠牲層を選択的に加工して第２の絶縁層および第２の犠牲層を形成し、
    前記第２の酸化物層、前記第２の絶縁層および前記第２の犠牲層上に第１の導電層を成膜し、
    加熱処理により、前記第２の酸化物層において、前記第１の導電層と接する領域に第１の混合層を形成し、前記第２の犠牲層において、前記第１の導電層と接する領域に第２の混合層を形成し、
    前記第１の導電層を除去し、
    前記第１の混合層および前記第２の混合層上に第２の絶縁層を成膜し、
    前記第２の絶縁層の一部および前記第２の混合層の一部を除去して、前記第２の犠牲層の上面を露出させ、
    前記第２の犠牲層および前記第２の混合層を除去し、前記第１の絶縁層を露出させ、
    前記第２の酸化物層に酸素を添加し、
    前記第２の酸化物層および前記第２の絶縁層上に第２の導電層および第３の導電層をし、

    ＣＭＰ処理により、前記第２の導電層の一部および前記第３の導電層の一部を除去する、半導体装置の作製方法。
  3. 請求項１または２において、
    前記第１の混合層は、前記第１の導電層の有する元素のうち一以上を有し、
    前記第２の混合層は、前記第１の導電層の有する元素のうち一以上を有し、
    前記導電層は、アルミニウム、モリブデン、チタン、タンタル、タングステン、ニッケル、コバルトまたは白金のいずれか一以上を有する、半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一において、
    前記第１の混合層の抵抗値は、前記第２の酸化物層の抵抗値より小さい、半導体装置の作製方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905657B2 (en) 2016-01-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11031403B2 (en) 2017-04-28 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111656530A (zh) * 2018-01-24 2020-09-11 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR20240023707A (ko) 2018-01-24 2024-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7186732B2 (ja) * 2018-02-08 2022-12-09 株式会社半導体エネルギー研究所 表示装置
JP7155172B2 (ja) * 2018-02-09 2022-10-18 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN111788696A (zh) 2018-02-28 2020-10-16 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR20200127993A (ko) 2018-03-07 2020-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2020115604A1 (ja) * 2018-12-07 2020-06-11 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
CN109860307A (zh) * 2019-02-26 2019-06-07 合肥鑫晟光电科技有限公司 一种晶体管及其制备方法、显示基板和显示装置
JP2020155485A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
US20220320330A1 (en) * 2019-06-04 2022-10-06 Semiconductor Energy Laboratory Co., Ltd. Matching circuit, semiconductor device, and electronic device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060209A (ja) * 2004-08-20 2006-03-02 Sharp Corp 半導電性金属酸化物薄膜の強誘電性メモリトランジスタ
JP2008205476A (ja) * 2007-02-21 2008-09-04 Internatl Business Mach Corp <Ibm> 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体
JP2012212077A (ja) * 2011-03-31 2012-11-01 Sony Corp 表示装置および電子機器
JP2013102147A (ja) * 2011-10-13 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法
JP2015015458A (ja) * 2013-06-05 2015-01-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015135896A (ja) * 2014-01-17 2015-07-27 株式会社Ｊｏｌｅｄ 半導体装置、表示装置及び半導体装置の製造方法
JP2015144251A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512271B1 (en) 1998-11-16 2003-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
SG162675A1 (en) * 2008-12-15 2010-07-29 Semiconductor Energy Lab Manufacturing method of soi substrate and manufacturing method of semiconductor device
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012014786A1 (en) * 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5661524B2 (ja) * 2011-03-22 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8716073B2 (en) 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
KR102089505B1 (ko) * 2011-09-23 2020-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP6082562B2 (ja) * 2011-10-27 2017-02-15 株式会社半導体エネルギー研究所 半導体装置
US9076871B2 (en) 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9099560B2 (en) 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9553200B2 (en) 2012-02-29 2017-01-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6168795B2 (ja) * 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9048265B2 (en) 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
KR20240001283A (ko) 2012-09-13 2024-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102207028B1 (ko) * 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI593025B (zh) * 2013-01-30 2017-07-21 半導體能源研究所股份有限公司 氧化物半導體層的處理方法
TWI618252B (zh) * 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9190527B2 (en) * 2013-02-13 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US9425217B2 (en) 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9472678B2 (en) * 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9929044B2 (en) * 2014-01-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006060209A (ja) * 2004-08-20 2006-03-02 Sharp Corp 半導電性金属酸化物薄膜の強誘電性メモリトランジスタ
JP2008205476A (ja) * 2007-02-21 2008-09-04 Internatl Business Mach Corp <Ibm> 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体
JP2012212077A (ja) * 2011-03-31 2012-11-01 Sony Corp 表示装置および電子機器
JP2013102147A (ja) * 2011-10-13 2013-05-23 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法
JP2015015458A (ja) * 2013-06-05 2015-01-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015144251A (ja) * 2013-12-26 2015-08-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015135896A (ja) * 2014-01-17 2015-07-27 株式会社Ｊｏｌｅｄ 半導体装置、表示装置及び半導体装置の製造方法

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