JP6839986B2 - 半導体装置の作製方法 - Google Patents

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    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Description

本発明は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、それらの駆動方法、又は、それらの製造方法に関する。特に、本発明の一態様は、半導体装置又はその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタのチャネル形成領域層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。
特開２００６−１６５５２８号公報
トランジスタを高集積化させた半導体装置を作製していく上で、トランジスタの微細化は必要不可欠である。トランジスタを作製する各種工程（特に成膜、加工など）において、微細化が進むにつれて、その制御性はより一層困難を増している。トランジスタの形状ばらつきが、トランジスタ特性、さらには信頼性に大きな影響を与えてしまう。
例えば、微細なトランジスタにおいて、寄生容量の増加が顕著となり、これが問題となる場合がある。チャネル形成領域近傍（例えば、ソース電極−ドレイン電極間）に寄生容量が存在する場合、トランジスタを動作させる際に当該寄生容量への充電に要する時間が必要となり、半導体装置の応答性を低下させてしまう。
したがって、本発明の一態様は、トランジスタ近傍の寄生容量を低減することを目的の一つとする。又は、高速動作が可能な半導体装置を提供することを目的の一つとする。又は、電気特性が良好な半導体装置を提供することを目的の一つとする。又は、信頼性の高い半導体装置を提供することを目的の一つとする。又は、半導体装置の特性のばらつきを低減することを目的の一つとする。又は、酸素欠損の少ない酸化物半導体層を有する半導体装置を提供することを目的の一つとする。又は、簡易な工程で形成することができる半導体装置を提供することを目的の一つとする。又は、酸化物半導体層近傍の界面準位を低減することができる構成の半導体装置を提供することを目的の一つとする。又は、低消費電力の半導体装置を提供することを目的の一つとする。又は、新規な半導体装置を提供することを目的の一つとする。又は上記半導体装置の作製方法を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に第１酸化物絶縁層、及び第１酸化物半導体層を順に成膜し、第１酸化物半導体層上に第２絶縁層を成膜し、第２絶縁層に対して第１マスクを用いてエッチングすることにより、第３絶縁層を形成し、第１酸化物半導体層、及び第３絶縁層上に第１導電層を成膜し、第１導電層に対してエッチバック処理により第２導電層を形成し、第２導電層は、第３絶縁層の側面と接する領域を有し、第３絶縁層を除去し、第２導電層を第２マスクとして用いて、第１酸化物絶縁層、及び第１酸化物半導体層をエッチングすることにより、第２酸化物絶縁層、及び第２酸化物半導体層を形成し、第１絶縁層、及び第２導電層上に第４絶縁層を成膜し、第４絶縁層に対して平坦化処理を行うことにより、第５絶縁層を形成し、第５絶縁層及び第２導電層に対して、第３マスクを用いてエッチングすることにより、第６絶縁層、ソース電極層、及びドレイン電極層を形成し、第６絶縁層、及び第２酸化物半導体層上に第３酸化物絶縁層、第７絶縁層、及び第３導電層を成膜し、第３酸化物絶縁層、第７絶縁層、及び第３導電層に対して、平坦化処理を行うことにより、第４酸化物絶縁層、ゲート絶縁層、及びゲート電極層を形成すること、を特徴とする半導体装置の作製方法である。
（２）
本発明の別の一態様は、基板上に第１絶縁層を形成し、第１絶縁層上に第１酸化物絶縁層、及び第１酸化物半導体層を順に成膜し、第１酸化物半導体層上に第２絶縁層を成膜し、第２絶縁層に対して第１マスクを用いてエッチングすることにより、第３絶縁層を形成し、第３絶縁層は、枠形状を有し、第１酸化物半導体層、及び第３絶縁層上に第１導電層を成膜し、第１導電層に対してエッチバック処理により第２導電層を形成し、第２導電層は、第３絶縁層で形成された枠の中側及び外側の側面と接する領域を有し、第３絶縁層を除去し、第１酸化物半導体層、及び第２導電層上に第２マスクを形成し、第２導電層に対して第２マスクを用いてエッチングすることにより、第３導電層を形成し、第３導電層は、上面から見ると矩形を有し、第３導電層を第３マスクとして用いて、第１酸化物絶縁層、及び第１酸化物半導体層をエッチングすることにより、第２酸化物絶縁層、及び第２酸化物半導体層を形成し、第１絶縁層、及び第３導電層上に第４絶縁層を成膜し、第４絶縁層に対して平坦化処理を行うことにより、第５絶縁層を形成し、第５絶縁層及び第３導電層に対して、第４マスクを用いてエッチングすることにより、第６絶縁層、ソース電極層、及びドレイン電極層を形成し、第６絶縁層、及び第２酸化物半導体層上に第３酸化物絶縁層を成膜し、第３酸化物絶縁層上に第７絶縁層を成膜し、第７絶縁層上に第４導電層を成膜し、第３酸化物絶縁層、第７絶縁層、及び第４導電層に対して、平坦化処理を行うことにより、第４酸化物絶縁層、ゲート絶縁層、及びゲート電極層を形成すること、を特徴とする、半導体装置の作製方法である。
（３）
上述の半導体装置の作製方法において、第１導電層をＣＶＤ法により成膜することが好ましい。
（４）
上述の半導体装置の作製方法において、第１導電層は、タングステンを有することが好ましい。
（５）
上述の半導体装置の作製方法において、第３絶縁層の側面と基板の上面とのなす角は、略直角であることが好ましい。
（６）
上述の半導体装置の作製方法において、第１導電層の膜厚は、４ｎｍ以上４０ｎｍ以下であることが好ましい。
（７）
本発明の別の一態様は、第１絶縁層上の第１酸化物絶縁層と、第１酸化物絶縁層上の酸化物半導体層と、酸化物半導体層上の第２酸化物絶縁層と、第２酸化物絶縁層上のゲート絶縁層と、ゲート絶縁層上のゲート電極層と、酸化物半導体層上の第２絶縁層と、を有し、チャネル幅方向の断面において、チャネル幅方向の酸化物半導体層の底面の長さを、膜厚方向の酸化物半導体層の中央部の長さで割った商は、２以下であること、を特徴とする半導体装置である。
（８）
上述の半導体装置において、チャネル幅方向の酸化物半導体層の長さは、３０ｎｍ以下であることが好ましい。
（９）
上述の半導体装置において、酸化物半導体層の角部において少なくとも一方は丸みを有すること、が好ましい。
本発明の一態様を用いることにより、トランジスタ近傍の寄生容量を低減することができ、高速動作が可能な半導体装置を提供することができる。又は、電気特性が良好な半導体装置を提供することができる。又は、信頼性の高い半導体装置を提供することができる。又は、トランジスタ又は半導体装置の、製造工程に起因した特性のばらつきを低減することができる。又は、酸素欠損の少ない酸化物半導体層を有する半導体装置を提供することができる。又は、簡易な工程で形成することができる半導体装置を提供することができる。又は、酸化物半導体層近傍の界面準位を低減することができる構成の半導体装置を提供することができる。又は、低消費電力の半導体装置を提供することができる。又は、新規な半導体装置を提供することができる。又は上記半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する上面図及び断面図。 酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造におけるバンド図。 ＡＬＤ成膜原理を説明する図。 ＡＬＤ装置概要図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 トランジスタの作製方法を説明する上面図及び断面図。 トランジスタを説明する上面図及び断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、及びＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳ及び単結晶酸化物半導体層のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 半導体装置の断面図及び回路図。 半導体装置の断面図及び回路図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 撮像装置を示す平面図。 撮像装置の画素を示す平面図。 撮像装置を示す断面図。 撮像装置を示す断面図。 本発明の一態様に係る半導体装置を説明するための回路図及びタイミングチャート。 本発明の一態様に係る半導体装置を説明するためのグラフ及び回路図。 本発明の一態様に係る半導体装置を説明するための回路図及びタイミングチャート。 本発明の一態様に係る半導体装置を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するためのブロック図、回路図及び波形図。 本発明の一態様を説明するための回路図及びタイミングチャート。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 ＲＦタグの構成例を説明する図。 ＣＰＵの構成例を説明する図。 記憶素子の回路図。 表示装置の構成例を説明する図及び画素の回路図。 液晶表示装置の上面図及び断面図 発光装置の上面図及び断面図 表示モジュールを説明する図。 リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図と携帯電話のモジュールの構成を表す平面図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを、異なる図面間で適宜省略又は変更する場合もある。
＜図面を説明する記載に関する付記＞
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお、図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、図面において、上面図（平面図、レイアウト図ともいう。）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書において、トランジスタの接続関係を説明する際、ソースとドレインの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって入れ替わり得るためである。なお、トランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、トランジスタとは、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）との間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって入れ替わり得るため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインの一方を第１電極と表記し、ソースとドレインの他方を第２電極と表記する場合がある。
また、本明細書において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書において、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、「同一」とは、同一の面積を有していてもよいし、同一の形状を有していてもよい。なお、製造工程の関係上、完全に同一の形状とならないことも想定されるので、略同一であっても、同一であると言い換えることができる。
また、本明細書のある一つの実施の形態の中で述べる内容（一部の内容でもよい。）は、その実施の形態で述べる別の内容（一部の内容でもよい。）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい。）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
また、本明細書のある一つの実施の形態において述べる図（一部でもよい。）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい。）、及び／又は、一つ又は複数の別の実施の形態において述べる図（一部でもよい。）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜語句の定義その他に関する付記＞
以下では、上記実施の形態中で言及した語句の定義、その他付記的事項について説明する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、「トレンチ」、又は「溝」という用語を用いた場合、細い帯状の凹みをいう。
また、本明細書において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている。」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
又は、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、上記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有しておらず、上記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の接続経路は、第２の接続経路を有しておらず、上記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の接続経路は、上記第２の接続経路を有していない。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、上記第１の電気的パスは、第２の電気的パスを有しておらず、上記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、上記第３の電気的パスは、第４の電気的パスを有しておらず、上記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）又はＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などが取り付けられたもの、若しくは基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたものを、表示装置と呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタと、その製造方法について、図面を用いて説明する。
＜トランジスタ１０の構造＞
図１（Ａ）、図１（Ｂ）、図１（Ｃ）は、本発明の一態様に係るトランジスタ１０の上面図及び断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）に示す一点鎖線Ａ１−Ａ２間の断面図であり、図１（Ｃ）は図１（Ａ）に示す一点鎖線Ａ３−Ａ４間の断面図である。なお、図１（Ａ）では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０は、基板１００と、絶縁層１１０と、酸化物絶縁層１２１と、酸化物半導体層１２２と、酸化物絶縁層１２３と、ソース電極層１３０と、ドレイン電極層１４０と、ゲート絶縁層１５０と、ゲート電極層１６０と、絶縁層１７５と、絶縁層１８０と、導電層１９０と、導電層１９５と、を有する。
絶縁層１１０は、基板１００上に設けられる。
酸化物絶縁層１２１は、絶縁層１１０上に設けられる。
酸化物半導体層１２２は、酸化物絶縁層１２１上に設けられる。
チャネル幅方向の断面（図１（Ｃ）参照。）において、チャネル幅方向の酸化物半導体層１２２の底面の長さを、膜厚方向の酸化物半導体層１２２の長さ（高さ）で割った商は、２以下であることが好ましい。
また、上述の酸化物半導体層１２２の長さ（高さ）は、４０ｎｍ以下が好ましく、３０ｎｍであるとより好ましく、２０ｎｍであるとさらに好ましい。
また、チャネル幅方向における酸化物半導体層１２２の角部において、少なくとも一方は丸みを有する。
酸化物絶縁層１２３は、酸化物半導体層１２２上に設けられる。また、チャネル幅方向において、酸化物絶縁層１２３は、酸化物半導体層１２２の側面と接する領域を有することが好ましい。これにより、酸化物半導体層１２２の側面を保護することができ、トランジスタ１０の電気特性を安定化させることができる。
＜酸化物絶縁層について＞
なお、酸化物絶縁層（例えば、酸化物絶縁層１２１、酸化物絶縁層１２３）とは、基本的に絶縁性を有し、例えば、トランジスタにおいて、ゲート電界又はドレイン電界が強くなった場合に、チャネル形成領域を有する半導体との界面近傍に電流が流れることのできる層をいう。
ソース電極層１３０、及びドレイン電極層１４０は、酸化物半導体層１２２上に設けられ、酸化物半導体層１２２と電気的に接続する。
ゲート絶縁層１５０は、酸化物絶縁層１２３上に設けられる。
ゲート電極層１６０は、ゲート絶縁層１５０上に設けられる。なお、ゲート電極層１６０と、ゲート絶縁層１５０と、酸化物絶縁層１２３とは、酸化物半導体層１２２上に重畳して設けられる。
絶縁層１７５は、絶縁層１１０、ソース電極層１３０、及びドレイン電極層１４０上に設けられる。また、絶縁層１７５は、酸化物絶縁層１２１、酸化物半導体層１２２の側面と接する領域を有する。また、絶縁層１７５は、酸化物半導体層１２２の上面まで達する溝部１７４を有する。
絶縁層１８０は、酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０、絶縁層１７５上に設けられる。
導電層１９０は、ソース電極層１３０上及びドレイン電極層１４０上にそれぞれ設けられる。導電層１９０とソース電極層１３０、導電層１９０とドレイン電極層１４０は、それぞれ電気的に接続する領域を有する。
導電層１９５は、導電層１９０上に設けられる。導電層１９５は、導電層１９０と電気的に接続する領域を有する。
上記構造とすることで、トランジスタ１０のゲート―ソース間、又は／及び、ゲート―ドレイン間の寄生容量を小さくすることができる。その結果、トランジスタ１０の遮断周波数特性が向上するなど、トランジスタ１０の高速動作が可能となる。
また、トランジスタ１０は、自己整合的にゲート、ソース、ドレインを形成することができるため、位置合わせ精度が高く、微細な半導体装置を容易に作製することが可能となる。
また、トランジスタ１０は、図１（Ｃ）に示すように、チャネル幅方向において、ゲート電極層１６０が酸化物絶縁層１２３、ゲート絶縁層１５０を介して、酸化物半導体層１２２の側面と対向する領域を有する。すなわち、ゲート電極層１６０に電圧が印加されると、酸化物半導体層１２２は、チャネル幅方向において、ゲート電極層１６０の電界で囲まれる。ゲート電極層１６０の電界でチャネル形成領域を有する半導体が囲まれるトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。また、ｓ−ｃｈａｎｎｅｌ構造において、酸化物半導体層１２２の下面は、ゲート電極層１６０の下面よりも高い位置に設けられる。
本発明の一態様に係るトランジスタ１０は、オン状態では、酸化物半導体層１２２の全体（バルク）にチャネル形成領域が形成されるため、ｓ−ｃｈａｎｎｅｌ構造でない場合よりもオン電流が増大する。一方、オフ状態では、酸化物半導体層１２２と酸化物絶縁層１２１及び酸化物絶縁層１２３との電子親和力の差が電位障壁となる（詳細は後述する。）ため、酸化物絶縁層１２１又は／及び酸化物絶縁層１２３を有さない場合よりもオフ電流を小さくすることができる。
＜チャネル長について＞
なお、トランジスタにおけるチャネル長とは、例えば、トランジスタの上面図において、チャネル形成領域（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）を有する半導体とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース（ソース領域又はソース電極）とドレイン（ドレイン領域又はドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
＜ＳＣＷについて＞
本明細書では、トランジスタの上面図において、チャネル形成領域を有する半導体とゲート電極とが重なる領域における見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅又は見かけ上のチャネル幅を指す場合がある。又は、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅（詳細は後述する。）を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜チャネル幅について＞
なお、トランジスタにおけるチャネル幅とは、例えば、チャネル形成領域を有する半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される見かけ上のチャネル幅と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅のほうが、見かけ上のチャネル幅よりも大きくなり、その影響を無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、トランジスタの上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、チャネル形成領域を有する半導体の形状が既知という前提が必要である。したがって、該半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
＜微細なトランジスタの電気特性向上＞
半導体装置を高集積化するためには、トランジスタの微細化が必須である。一方、トランジスタの微細化により、トランジスタの電気特性が悪化することが知られている。
しかしながら、図１に示す本発明の一態様に係るトランジスタ１０では、前述したように、チャネル幅方向から見ると、チャネル領域が形成される酸化物半導体層１２２を覆うように酸化物絶縁層１２３が形成されており、チャネル形成領域とゲート絶縁層１５０が接しない構成となっている。そのため、チャネル形成領域とゲート絶縁層１５０との界面におけるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様に係るトランジスタ１０は、チャネル形成領域を有する酸化物半導体層１２２のチャネル幅方向を取り囲むようにゲート電極層１６０が形成されたｓ−ｃｈａｎｎｅｌ構造である。そのため、酸化物半導体層１２２に対しては、上面方向からのゲート電界に加えて、側面方向からもゲート電界が印加される。さらに、酸化物半導体層１２２の下面は、ゲート電極層１６０の下面よりも高い位置にあり、酸化物半導体層１２２の下面にもゲート電界が印加される。すなわち、酸化物半導体層１２２全体にゲート電界が印加されることとなり、酸化物半導体層１２２全体に電流が流れるようになる。このように、本発明の一態様に係るトランジスタ１０は、ｓ−ｃｈａｎｎｅｌ構造であることによって、さらにオン電流を大きくすることができる。
また、本発明の一態様に係るトランジスタ１０は、ｓ−ｃｈａｎｎｅｌ構造であるため、上述したように、酸化物半導体層１２２に対するゲート電界の効きが非常に良い。そのため、酸化物半導体層１２２に対するドレイン電界の影響を相対的に弱めることができ、ショートチャネル効果の発生を大幅に抑制することができる。したがって、トランジスタを微細化した場合においても、良好な電気特性を得ることができる。
また、本発明の一態様に係るトランジスタ１０は、チャネル形成領域を有する酸化物半導体層１２２にワイドバンドギャップの材料を用いることにより、ソースードレイン耐圧特性が高く、また様々な温度環境において安定した電気特性を有することができる。
なお、本実施の形態において、チャネル形成領域などにおいて、酸化物半導体層などを用いる場合の例を示したが、本発明の一態様は、これに限定されない。例えば、チャネル形成領域やその近傍、ソース領域、ドレイン領域などを、場合によっては、又は、状況に応じて、シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、などを有する材料で形成してもよい。
＜トランジスタの各構成＞
以下に、本実施の形態のトランジスタの各構成について示す。
《基板１００》
基板１００には、例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
基板１００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタのゲート、ソース、ドレインのいずれか一以上は、上記の他のデバイスと電気的に接続されていてもよい。
また、基板１００として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板１００に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板１００としては、例えば、金属、合金、樹脂又はガラス、若しくはそれらの繊維などを用いることができる。可撓性基板である基板１００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板１００として好適である。
《絶縁層１１０》
絶縁層１１０には、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）、フッ素（Ｆ）、水素（Ｈ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）及びタンタル（Ｔａ）を一種以上含む絶縁膜を用いることができる。
絶縁層１１０は、基板１００からの不純物の拡散を防止する役割を有する他、酸化物半導体層１２２に酸素を供給する役割を担うことができる。したがって、絶縁層１１０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。また、上述のように基板１００が他のデバイスが形成された基板である場合、絶縁層１１０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、絶縁層１１０がフッ素を有することにより、当該絶縁層中からのガス化したフッ素が酸化物半導体層１２２の酸素欠損を安定化させることができる。
《酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３》
以下に、本発明の一態様に係る酸化物半導体層１２２、酸化物絶縁層１２１、酸化物絶縁層１２３に用いることができる酸化物について説明する。
酸化物は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。その他の元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図２（Ａ）、図２（Ｂ）、及び図２（Ｃ）を用いて、本発明の一態様に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図２には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、及び［Ｚｎ］とする。
図２（Ａ）、図２（Ｂ）、及び図２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
図２（Ａ）及び図２（Ｂ）では、本発明の一態様に係る酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図３に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図３は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図３に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍ又は亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう。）をとり、図３に示すように、インジウム、及び酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、及び酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］及び［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう。）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。
一方、酸化物中のインジウム及び亜鉛の含有率が低くなると、キャリア移動度が低くなる。したがって、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、及びその近傍値である原子数比（例えば、図２（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
したがって、本発明の一態様に係る酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図２（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図２（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。したがって、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
なお、高純度真性又は実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性又は実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属又はアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。したがって、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、又は３層構造とした場合について述べる。酸化物絶縁層１２１、酸化物半導体層１２２、及び酸化物絶縁層１２３の積層構造に接する絶縁体のバンド図と、酸化物半導体層１２２及び酸化物絶縁層１２３の積層構造に接する絶縁体のバンド図と、について、図４を用いて説明する。
図４（Ａ）は、絶縁体Ｉ１、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４（Ｂ）は、絶縁体Ｉ１、酸化物半導体層１２２、酸化物絶縁層１２３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物絶縁層１２１、酸化物絶縁層１２３は、酸化物半導体層１２２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体層１２２の伝導帯下端のエネルギー準位と、酸化物絶縁層１２１、酸化物絶縁層１２３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、又は０．５ｅＶ以上、かつ２ｅＶ以下、又は１ｅＶ以下であることが好ましい。すなわち、酸化物絶縁層１２１、酸化物絶縁層１２３の電子親和力よりも、酸化物半導体層１２２の電子親和力のほうが大きく、酸化物絶縁層１２１、酸化物絶縁層１２３の電子親和力と、酸化物半導体層１２２の電子親和力との差は、０．１５ｅＶ以上、より好ましくは０．５ｅＶ以上、かつ２ｅＶ以下、より好ましくは１ｅＶ以下であることが好ましい。
図４（Ａ）、及び図４（Ｂ）に示すように、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようなバンド図を有するためには、酸化物絶縁層１２１と酸化物半導体層１２２との界面、又は酸化物半導体層１２２と酸化物絶縁層１２３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物絶縁層１２１と酸化物半導体層１２２、酸化物半導体層１２２と酸化物絶縁層１２３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体層１２２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物絶縁層１２１、酸化物絶縁層１２３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体層１２２となる。酸化物絶縁層１２１と酸化物半導体層１２２との界面、及び酸化物半導体層１２２と酸化物絶縁層１２３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタの閾値電圧はプラス方向にシフトしてしまう。酸化物絶縁層１２１、酸化物絶縁層１２３を設けることにより、トラップ準位を酸化物半導体層１２２より遠ざけることができる。当該構成とすることで、トランジスタの閾値電圧がプラス方向にシフトすることを防止することができる。
酸化物絶縁層１２１、酸化物絶縁層１２３は、酸化物半導体層１２２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体層１２２、酸化物半導体層１２２と酸化物絶縁層１２１との界面、及び酸化物半導体層１２２と酸化物絶縁層１２３との界面が、主にチャネル領域として機能する。例えば、酸化物絶縁層１２１、酸化物絶縁層１２３には、図２（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図２（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、又はその近傍値である原子数比を示している。
特に、酸化物半導体層１２２に図２（Ａ）の領域Ａで示される原子数比の酸化物を用いる場合、酸化物絶縁層１２１及び酸化物絶縁層１２３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物絶縁層１２３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
《ソース電極層１３０、ドレイン電極層１４０》
ソース電極層１３０、ドレイン電極層１４０には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、窒素（Ｎ）、酸素（Ｏ）などの材料を有することができる。また、ソース電極層１３０、ドレイン電極層１４０は、積層とすることができる。積層とする場合、例えば上記材料の窒化物など、窒素を含んだ材料と組み合わせて用いてもよい。また、窒化タンタルを用いる場合、水素、酸素の拡散を抑える効果（バリア性）を有し、また、窒化タンタル自体が酸化しにくい効果を有するので好ましい。
《ゲート絶縁層１５０》
ゲート絶縁層１５０には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）及び酸化タンタル（ＴａＯｘ）を一種以上有することができる。また、ゲート絶縁層１５０は上記材料の積層であってもよい。なお、ゲート絶縁層１５０に、ランタン（Ｌａ）、窒素（Ｎ）、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
ゲート絶縁層１５０は、酸素を多く有することが好ましい。ゲート絶縁層１５０に含まれる酸素は、熱処理を行うことにより、酸化物絶縁層１２３を介して、酸化物半導体層１２２に到達する。これにより、酸化物半導体層１２２中に存在する酸素欠損を低減させることができる。
また、ゲート絶縁層１５０の材料の一例について説明する。ゲート絶縁層１５０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、及び酸化シリコン又は酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、ゲート絶縁層１５０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。すなわち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウムの被形成面は、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル形成領域に近接して配置されるとき、該界面準位へのキャリアトラップの影響によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位へのキャリアトラップの影響を低減するために、トランジスタのチャネル形成領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁層１５０に含まれる材料を含む膜であってもよいし、酸化物半導体層１２２に含まれる材料を含む膜であってもよい。例えば、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、例えば、チャネル形成領域を有する半導体よりもエネルギーギャップの大きい半導体又は絶縁体を用いる。又は、緩衝機能を有する膜には、例えば、チャネル形成領域を有する半導体よりも電子親和力の小さい半導体又は絶縁体を用いる。又は、緩衝機能を有する膜には、例えば、チャネル形成領域を有する半導体よりもイオン化エネルギーの大きい半導体又は絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウムの被形成面における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタの閾値電圧を制御できる場合がある。該電荷を安定して存在させるためには、例えば、チャネル形成領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。又は、酸化ハフニウムよりも電子親和力の小さい半導体又は絶縁体を配置すればよい。又は、酸化ハフニウムよりもイオン化エネルギーの大きい半導体又は絶縁体を配置すればよい。このような半導体又は絶縁体を用いることで、上述の界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコン等が挙げられる。ゲート絶縁層１５０内の界面準位に電荷を捕獲させるためには、酸化物半導体層１２２からゲート電極層１６０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）下で、ゲート電極層１６０にソースやドレインより高い正の電位を１ミリ秒以上印加すればよい。
このように、ゲート絶縁層１５０などの界面準位に所望の量の電子を捕獲させたトランジスタは、閾値電圧がプラス側にシフトする。ゲート電極層１６０の印加電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（閾値電圧の変動量）を制御することができる。なお、電荷を捕獲させるのは、ゲート絶縁層１５０内でなくても構わない。同様の構造を有する膜を他の絶縁層に用い、該絶縁層に電子を捕獲させても構わない。
《ゲート電極層１６０》
ゲート電極層１６０には、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）又はシリコンなどの材料を有することができる。また、当該ゲート電極層１６０は、積層とすることができる。積層とする場合、例えば上記材料の窒化物など、窒素を含んだ材料と組み合わせて用いてもよい。また、窒化タンタルを用いた場合、水素、酸素の拡散を抑える効果（バリア性）を有し、また、窒化タンタル自体が酸化しにくい効果を有するので好ましい。
《絶縁層１８０》
絶縁層１８０は、ゲート絶縁層１５０と同様の材料を有することができる。
また、絶縁層１８０は積層であってもよい。絶縁層１８０は、化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は、ゲート絶縁層１５０を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。その結果、酸化物半導体層１２２中の酸素欠損が低減し、安定したトランジスタの電気特性を得ることができる。
《導電層１９０》
導電層１９０には、ゲート電極層１６０と同様の材料を用いることができる。
《導電層１９５》
導電層１９５には、ゲート電極層１６０と同様の材料を用いることができる。
＜トランジスタの作製方法＞
次に、本実施の形態のトランジスタの製造方法について、図５乃至図１８を用いて説明する。なお、上記トランジスタの構成において説明した部分と重複する部分については、省略する。また、図５乃至図１８に示すＡ１−Ａ２方向は図１（Ａ）、図１（Ｂ）と同様に、チャネル長方向と呼称する場合がある。また、図５乃至図１８に示すＡ３−Ａ４方向は、図１（Ａ）、図１（Ｃ）と同様に、チャネル幅方向と呼称する場合がある。
本実施の形態において、トランジスタを構成する各層（絶縁層、酸化物半導体層、導電層等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマＣＶＤ法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法や原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使ってもよい。また、スパッタリング法では、ロングスロー方式とコリメート方式を組み合わせて用いることで、埋め込み性を向上させることができる。
＜熱ＣＶＤ法＞
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧又は減圧下とし、基板近傍又は基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施の形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
＜ＡＬＤ法＞
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガス（プリカーサ）の１種又は複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のためのプリカーサが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ。）を切り替えて２種類以上のプリカーサを順番にチャンバーに供給し、複数種のプリカーサが混ざらないように第１のプリカーサの後に不活性ガス（アルゴン、あるいは窒素など）などを導入し、第２のプリカーサを導入する。また、不活性ガスを導入する代わりに、真空排気によって第１のプリカーサを排出した後、第２のプリカーサを導入することができる。
図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ）にＡＬＤ法の成膜過程を示す。第１のプリカーサ６０１が基板の表面に吸着して（図５（Ａ）参照。）、第１の単一層が成膜される（図５（Ｂ）参照。）。この際、プリカーサ中に含有する金属原子等が基板表面に存在する水酸基と結合することができる。金属原子にはメチル基やエチル基などのアルキル基が結合していてもよい。第１のプリカーサ６０１を排気した後に導入される第２のプリカーサ６０２と反応して（図５（Ｃ）参照。）、第２の単一層が第１の単一層上に積層されて薄膜が形成される（図５（Ｄ）参照。）。例えば、第２のプリカーサとして酸化剤が含まれていた場合には、第１のプリカーサ中に存在する金属原子又は金属原子と結合したアルキル基と、酸化剤との間で化学反応が起こり、酸化膜を形成することができる。
ＡＬＤ法は表面化学反応に基づいた成膜方法であり、プリカーサが被成膜表面に吸着し、自己停止機構が作用することで、一層形成される。例えば、トリメチルアルミニウムのようなプリカーサと当該被成膜表面に存在する水酸基（ＯＨ基）が反応する。この時、熱による表面反応のみが起こるため、プリカーサが当該被成膜表面と接触し、熱エネルギーを介して当該被成膜表面にプリカーサ中の金属原子等が吸着することができる。また、プリカーサは、高い蒸気圧を有し、成膜前の段階では熱的安定であり自己分解しない、基板への化学吸着が速いなどの特徴を有する。また、プリカーサはガスとして導入されるため、交互に導入されるプリカーサが十分に拡散する時間を有することができれば、高アスペクト比の凹凸を有する領域であっても、被覆性よく成膜することができる。
また、ＡＬＤ法においては、ガス導入順序を制御しつつ、所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能である。また、排気能力を高めることで成膜速度を高めることができ、膜中の不純物濃度をさらに低減することができる。
また、ＡＬＤ法には、熱を用いたＡＬＤ法（熱ＡＬＤ法）、プラズマを用いたＡＬＤ法（プラズマＡＬＤ法）がある。熱ＡＬＤ法は、熱エネルギーを用いてプリカーサの反応を行うものであり、プラズマＡＬＤ法は、プリカーサの反応をラジカルの状態で行うものである。
ＡＬＤ法を用いて成膜することで、極めて薄い膜が精度よく成膜できる。また、ＡＬＤ法を用いて成膜することで、凹凸を有する面に対しても表面被覆率を高めることができる。
＜プラズマＡＬＤ＞
また、プラズマＡＬＤ法により成膜することで、プラズマの無いＡＬＤ法に比べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００℃以下でも成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、Ｎ２をプラズマによりラジカル化することができるため、酸化物のみならず窒化物を成膜することができる。
また、プラズマＡＬＤ法では、酸化剤の酸化力を高めることができる。これにより、膜形成を行う場合に、膜中に残留するプリカーサ、あるいはプリカーサから脱離した有機成分を低減することができ、また、膜中の炭素、塩素、水素などを低減することができ、不純物濃度の低い膜を成膜することができる。
また、プラズマＡＬＤ法を行う場合には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもでき、基板あるいは当該基板の保護膜に対するプラズマダメージを抑えることができる。
上記より、プラズマＡＬＤ法を用いることで、他の成膜方法に比べて、プロセス温度を下げることができ、かつ表面被覆率を高めることができる。
＜ＡＬＤ装置に関する説明＞
図６（Ａ）にＡＬＤ法を利用する成膜装置の一例を示す。ＡＬＤ法を利用する成膜装置は、成膜室（チャンバー１７０１）と、原料供給部１７１１ａ、原料供給部１７１１ｂと、流量制御器である高速バルブ１７１２ａ、高速バルブ１７１２ｂと、原料導入口１７１３ａ、原料導入口１７１３ｂと、原料排出口１７１４と、排気装置１７１５を有する。チャンバー１７０１内に設置される原料導入口１７１３ａ、原料導入口１７１３ｂは供給管やバルブを介して原料供給部１７１１ａ、原料供給部１７１１ｂとそれぞれ接続されており、原料排出口１７１４は、排出管やバルブや圧力調整器を介して排気装置１７１５と接続されている。
チャンバー内部にはヒータを備えた基板ホルダ１７１６があり、その基板ホルダ１７１６上に被成膜させる基板１７００を配置する。
原料供給部１７１１ａ、原料供給部１７１１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料からプリカーサを形成する。あるいは、原料供給部１７１１ａ、原料供給部１７１１ｂは、気体のプリカーサを供給する構成としてもよい。
また、図６（Ａ）では、原料供給部を原料供給部１７１１ａと原料供給部１７１１ｂの２つ設けている例を示しているが、特に限定されず、３つ以上設けてもよい。また、高速バルブ１７１２ａ、高速バルブ１７１２ｂは時間で精密に制御することができ、プリカーサと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ１７１２ａ、高速バルブ１７１２ｂはプリカーサの流量制御器であり、かつ、不活性ガスの流量制御器ともいえる。
図６（Ａ）に示す成膜装置では、基板１７００を基板ホルダ１７１６上に搬入し、チャンバー１７０１を密閉状態とした後、基板ホルダ１７１６のヒータ加熱により基板１７００を所望の温度（例えば、１００℃以上又は１５０℃以上）とし、プリカーサの供給と、排気装置１７１５による排気と、不活性ガスの供給と、排気装置１７１５による排気とを繰り返すことで、薄膜を基板１７００表面に形成する。
図６（Ａ）に示す成膜装置では、原料供給部１７１１ａ、原料供給部１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む。）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、又はアルミニウムシリケートを含んで構成される絶縁層を成膜することができる。また、原料供給部１７１１ａ、原料供給部１７１１ｂに用意する原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
例えば、ＡＬＤ法を利用する成膜装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させたプリカーサと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１のプリカーサがＴＤＭＡＨであり、原料供給部１７１１ｂから供給する第２のプリカーサがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。なお、窒素は電荷捕獲準位を消失させる機能を有する。したがって、プリカーサが窒素を含むことで、電荷捕獲準位密度の低い酸化ハフニウムを成膜することができる。
例えば、ＡＬＤ法を利用する成膜装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（ＴＭＡなど）を気化させたプリカーサと、酸化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部１７１１ａから供給する第１のプリカーサがＴＭＡであり、原料供給部１７１１ｂから供給する第２のプリカーサがＨ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ３、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を形成する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を形成する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、さらにその後、Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の形成順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに代えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに代えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。
＜マルチチャンバー成膜装置＞
また、図６（Ａ）に示す成膜装置を少なくとも一つ有するマルチチャンバーの製造装置の一例を図６（Ｂ）に示す。
図６（Ｂ）に示す製造装置は、積層膜を大気に触れることなく連続成膜することができ、不純物の混入防止やスループット向上を図っている。
図６（Ｂ）に示す製造装置は、ロード室１７０２、搬送室１７２０、前処理室１７０３、成膜室であるチャンバー１７０１、アンロード室１７０６を少なくとも有する。なお、製造装置のチャンバー（ロード室、搬送室、前処理室、成膜室、アンロード室などを含む。）は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、減圧を維持させておくことが好ましい。
また、チャンバー１７０４、チャンバー１７０５は、チャンバー１７０１と同じＡＬＤ法を利用する成膜装置としてもよいし、プラズマＣＶＤ法を利用する成膜装置としてもよいし、スパッタリング法を利用する成膜装置としてもよいし、ＭＯＣＶＤ法を利用する成膜装置としてもよい。
例えば、チャンバー１７０４を、プラズマＣＶＤ法を利用する成膜装置とし、チャンバー１７０５を、ＭＯＣＶＤ法を利用する成膜装置とした場合の、積層膜を成膜する一例を以下に示す。
図６（Ｂ）では、搬送室１７２０の上面図が六角形の例を示しているが、積層膜の層数に応じて、それ以上の多角形として、より多くのチャンバーと連結させた製造装置としてもよい。また、図６（Ｂ）では基板の上面形状を矩形で示しているが、特に限定されない。また、図６（Ｂ）では枚葉式の例を示したが、複数枚の基板を一度に成膜するバッチ式の成膜装置としてもよい。
＜絶縁層１１０の形成＞
まず、基板１００上に絶縁層１１０を成膜する。絶縁層１１０は、プラズマＣＶＤ法、熱ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法）、又はスパッタリング法等により、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化フッ化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、又はこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよい。
なお、絶縁層１１０を形成する上で、水素を含まない、あるいは水素の含有量が１ａｔ％以下の材料を用いることで、酸化物半導体中の酸素欠損の発生を抑制することができ、トランジスタの動作を安定させることができる。
例えば、絶縁層１１０として、プラズマＣＶＤ法によって成膜した厚さ１００ｎｍの酸化窒化シリコン膜を用いることができる。
次に、第１の加熱処理を行って、絶縁層１１０に含まれる水、水素等を脱離させてもよい。この結果、絶縁層１１０に含まれる水、水素等の濃度を低減することが可能であり、該加熱処理によって、後に形成される第１の酸化物絶縁膜への水、水素等の拡散量を低減することができる。
なお、第１の加熱処理の温度は、２５０℃以上基板歪み点未満であり、３００℃以上６５０℃以下とすることが好ましく、３５０℃以上５５０℃以下とすることがさらに好ましい。
また、第１の加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒素を含む不活性ガス雰囲気で行うことが好ましい。又は、不活性ガス雰囲気で加熱した後、酸素雰囲気又は乾燥空気（露点が−８０℃以下、好ましくは−１００℃以下、より好ましくは−１２０℃以下である空気）雰囲気で加熱してもよい。又は減圧状態で行えばよい。なお、上記乾燥空気の他、不活性ガス及び酸素に水素、水などが含まれないことが好ましく、代表的には、露点が−８０℃以下であり、−１００℃以下であることが好ましい。処理時間は３０秒から２４時間とすることが好ましい。
また、第１の加熱処理において、電気炉の代わりに、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、又は窒素のような、不活性ガスが用いられる。
＜第１の酸化物絶縁膜、酸化物半導体膜の形成＞
続いて、絶縁層１１０上に、酸化物絶縁層１２１となる第１の酸化物絶縁膜１２１ａ、酸化物半導体層１２２となる酸化物半導体膜１２２ａを成膜する（図７参照。）。第１の酸化物絶縁膜１２１ａ、及び酸化物半導体膜１２２ａは、スパッタリング法、ＭＯＣＶＤ法、ＰＬＤ法などにより形成することができ、スパッタリング法を用いて形成することがより好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。また、スパッタリング法において、対向ターゲット方式（対向電極方式、気相スパッタリング方式、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）方式ともいう。）法によって形成することにより、成膜時のプラズマダメージを低減することができる。
例えば、酸化物半導体膜１２２ａをスパッタリング法により形成する場合、スパッタリング装置における各チャンバーは、酸化物半導体層１２２にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空化（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、さらには４００℃以上に加熱できることが好ましい。又は、ターボ分子ポンプとコールドトラップを組み合わせて、排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。また、ターボ分子ポンプとクライオポンプを組み合わせた排気系を用いてもよい。
また、高純度真性の酸化物半導体層１２２を得るためには、チャンバー内を高真空排気するのみならず、スパッタリングガスを高純度化することも好ましい。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで、酸化物半導体膜１２２ａに水分等が取り込まれることを可能な限り防ぐことができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いることができる。
なお、酸化物半導体膜１２２ａを形成する際に、例えば、スパッタリング法を用いる場合、基板温度を２０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上４２０℃以下として、酸化物半導体膜１２２ａを成膜することで、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を形成することができる。
第１の酸化物絶縁膜１２１ａには、酸化物半導体膜１２２ａよりも電子親和力が小さくなるような材料を選択することが好ましい。
また、第１の酸化物絶縁膜１２１ａ、酸化物半導体膜１２２ａにおいて、例えばスパッタリング法により成膜する場合、マルチチャンバー方式のスパッタ装置を用いることで、第１の酸化物絶縁膜１２１ａと酸化物半導体膜１２２ａを大気に露出することなく連続成膜することができる。その場合、第１の酸化物絶縁膜１２１ａと酸化物半導体膜１２２ａの界面に余計な不純物などが入り込むことを抑えることができ、界面準位を低減することができる。この結果として、トランジスタ１０の電気特性、とりわけ信頼性試験後における電気特性を安定化させることができる。
また、絶縁層１１０中にダメージがあった場合に、酸化物絶縁層１２１があることにより、トランジスタ１０の主要な電導パスとなる酸化物半導体層１２２を該ダメージ部から遠ざけることができ、該ダメージ部へのキャリアトラップを抑制することができる。その結果、トランジスタ１０の電気特性、とりわけ信頼性試験後における電気特性を安定化させることができる。
例えば、第１の酸化物絶縁膜１２１ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）のターゲットを用いて、スパッタリング法によって成膜した厚さ２０ｎｍの絶縁体膜を用いることができる。また、酸化物半導体膜１２２ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットを用いて、スパッタリング法によって成膜した厚さ１５ｎｍの酸化物半導体膜を用いることができる。
なお、第１の酸化物絶縁膜１２１ａ、酸化物半導体膜１２２ａ成膜後に、第２の加熱処理を行うことにより、酸化物半導体膜１２２ａ中の酸素欠損を低減することができる。
第２の加熱処理の温度は、２５０℃以上基板歪み点未満であり、３００℃以上６５０℃以下とすることが好ましく、３５０℃以上５５０℃以下とすることがさらに好ましい。
また、第２の加熱処理は、第１の加熱処理と同様の方法を用いることができる。例えば、窒素雰囲気下において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気下において、４５０℃で１時間の加熱処理を行うことができる。
なお、第２の加熱処理は、後述する酸化物絶縁層１２１、酸化物半導体層１２２を形成するエッチングの後に行ってもよい。
以上の工程により、酸化物半導体膜１２２ａ中の酸素欠損の低減、又は水素、水などの不純物を低減することができる。また、局在準位密度が低減された酸化物半導体膜１２２ａを形成することができる。
なお、酸素を有する高密度のプラズマ照射により、前述した加熱処理と同様の効果を得ることができる。照射時間は１分以上３時間以下、好ましくは３分以上２時間以下、より好ましくは５分以上１時間以下とする。
＜絶縁層１１５の形成＞
次に、酸化物半導体膜１２２ａ上に絶縁層１１５となる第１の絶縁膜を形成する。第１の絶縁膜は、絶縁層１１０と同様の材料、同様の方法で成膜することができる。なお、絶縁層１１５は、後述する導電層１３０ｂとエッチング選択比が取れる場合、絶縁性の材料に限定されず、適当な材料を用いることができる。
次に、当該第１の絶縁膜上に、リソグラフィ工程によりレジストマスクを形成する。なお、当該第１の絶縁膜上に塗布で有機膜を形成してから、あるいは、レジスト上に塗布で有機膜を形成してからリソグラフィ工程を行ってもよい。当該有機膜は、プロピレングリコールモノメチルエーテル、乳酸エチルなど、を有することができる。当該有機膜を用いることで、露光時の反射防止効果の他、レジストと膜（当該第１の絶縁膜、又は、当該有機膜）との密着性の向上、解像性の向上などの効果を有する。当該有機膜は、他の工程にも用いることができる。
当該レジストマスクを用いて、酸化物半導体膜１２２ａが露出するまで、当該第１の絶縁膜に対してドライエッチング法により加工処理を行う。当該加工処理により、絶縁層１１５が形成される（図８参照。）。
なお、絶縁層１１５の側面が、基板１００の上面に対して垂直であることが好ましい。垂直形状とすることにより、その後の工程で、酸化物半導体層１２２の微細な形状を安定して形成することができる。
なお、絶縁層１１５の加工方法は、上記方法に限定されない。例えば、レジストマスクだけでなく、ハードマスクを用いてもよいし、リソグラフィ工程においてハーフトーンマスクを用いて、レジストマスクの形状を制御してもよい。また、ナノインプリント法などによりマスクの形状を制御してもよい。当該方法は、他の工程にも適用することができる。
絶縁層１１５の形成後、当該レジストマスクは除去する。
＜導電層１３０ｂの形成＞
次に、酸化物半導体膜１２２ａ及び絶縁層１１５上に、ハードマスクとして用いる第１の導電膜１３０ａを成膜する（図９参照。）。
第１の導電膜１３０ａは、化学気相堆積法（ＣＶＤ法）、例えばメタルＣＶＤ法、又はＡＬＤ法を用いて成膜することが好ましい。上記方法を用いることで、絶縁層１１５の上面、側面、酸化物半導体膜１２２ａの上面に均一に第１の導電膜１３０ａを成膜することができる。
第１の導電膜１３０ａの膜厚は、４ｎｍ以上４０ｎｍ以下であることが好ましい。
第１の導電膜１３０ａの材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、鉄（Ｆｅ）、マンガン（Ｍｎ）のいずれか一以上を有することが好ましい。また、第１の導電膜１３０ａは、窒素（Ｎ）、又は、酸素（Ｏ）を有してもよい。また、第１の導電膜１３０ａは、上記材料の単体、又は合金、又はこれらを主成分とする化合物を含む導電膜の単層若しくは積層とすることができる。
例えば、厚さ２０ｎｍのタングステン膜を、ＡＬＤ法により第１の導電膜１３０ａとして成膜することができる。
次に、第１の導電膜１３０ａに対して全面をエッチング処理することにより、導電層１３０ｂを形成する（図１０参照。）。このとき、導電層１３０ｂは、絶縁層１１５の側面に沿って、これと接した状態で形成されるため、上面方向から見て枠の様な形状を有する。当該エッチング処理（エッチバック処理）は、ドライエッチング法により行うことが好ましい。
上記方法を用いて導電層１３０ｂを形成する場合、第１の導電膜１３０ａ成膜時の膜厚により、導電層１３０ｂの幅を制御することができる。そのため、微細加工をしやすく、かつ均一性も高い。また、上記方法は、極めて簡単に導電層１３０ｂを形成することができる。また、当該方法を用いることにより、最少加工寸法よりも小さい幅の導電層１３０ｂを形成することができる。また、当該方法を用いる場合、図１０（Ｃ）に示すように、導電層１３０ｂは絶縁層１１５の側面と接した状態で形成される。そのため、導電層１３０ｂの幅が細くても、絶縁層１１５が支えとなって、倒壊することがない。なお、このときに形成される導電層１３０ｂの角部の少なくとも一方は、丸みを有する。
次に、絶縁層１１５を、エッチング処理することにより除去する（図１１参照。）。当該エッチング処理は、ドライエッチング法により行うことが好ましい。
次に、導電層１３０ｂ上に、リソグラフィ工程によりレジストマスクを形成する。当該レジストマスクを用いて、導電層１３０ｂに対してエッチング処理を行うことにより、導電層１３０ｃを島状に形成する（図１２参照。）。当該エッチング処理は、ドライエッチング法を用いることが好ましい。また、当該処理は、トランジスタ１０の作製工程において、配線層と適宜接続できれば、省略することができる。図１２（Ｃ）に示すように、チャネル幅方向において、導電層１３０ｃは、導電層１３０ｂの形状を反映した形状を有する。
＜酸化物絶縁層１２１、酸化物半導体層１２２の形成＞
次に、導電層１３０ｃをハードマスクとして用いて、酸化物半導体膜１２２ａ、第１の酸化物絶縁膜１２１ａをそれぞれ選択的にエッチングし、酸化物半導体層１２２、酸化物絶縁層１２１を形成する（図１３参照。）。なお、当該エッチング方法としては、ドライエッチング法を用いることが好ましい。
例えば、エッチングガスとして、メタンガス、アルゴンガスを用い、レジストマスク及びハードマスクを用いて第１の酸化物絶縁膜１２１ａ、酸化物半導体膜１２２ａを選択的にエッチングすることにより、酸化物絶縁層１２１、酸化物半導体層１２２を形成することができる。
なお、導電層１３０ｃをハードマスクとして酸化物半導体膜１２２ａをエッチングすることで、レジストマスクを用いてエッチングした場合と比べて、エッチングした後の酸化物半導体層１２２のエッジラフネスを低減させることができる。
＜溝部１７４の形成＞
まず、絶縁層１１０、酸化物半導体層１２２、導電層１３０ｃ上に絶縁層１７５となる第２の絶縁膜を成膜する。第２の絶縁膜は、絶縁層１１０と同様の材料、同様の方法で成膜することができる。
次に、第２の絶縁膜の平坦化処理を行い、絶縁層１７５ｂを形成する（図１４参照。）。平坦化処理は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法、ドライエッチング法、リフロー法などを用いて行うことができる。また、ＣＭＰ法を用いて平坦化する場合には、第２の絶縁膜上に第２の絶縁膜と組成の異なる膜を導入することにより、ＣＭＰ処理後の基板面内の絶縁層１７５ｂの膜厚を均一にすることができる。
次に、平坦化した絶縁層１７５ｂ上に、リソグラフィ工程によりレジストマスクを形成する。なお、当該レジストマスクだけではなく、ハードマスクを形成してもよい。
なお、チャネル長が極めて短いトランジスタを形成する場合は、電子ビーム露光、液浸露光、ＥＵＶ（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−Ｖｉｏｌｅｔ）露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって当該領域をエッチングすればよい。なお、電子ビーム露光でレジストマスクを形成する場合、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を１００ｎｍ以下、３０ｎｍ以下、さらには２０ｎｍ以下とするトランジスタを作製することができる。又は、Ｘ線等を用いた露光技術によって微細な加工を行ってもよい。
当該レジストマスクを用いて、導電層１３０ｃが露出するまで、絶縁層１７５ｂに対してドライエッチング法により溝加工処理を行う。当該加工処理により、導電層１３０ｃ上に絶縁層１７５、溝部１７４が形成される。
なお、溝部１７４の側面が、基板１００の上面に対して垂直であることが好ましい。
＜ソース電極層１３０、ドレイン電極層１４０の形成＞
次に、露出した導電層１３０ｃに対して、ドライエッチング法によるエッチング処理を行うことにより、ソース電極層１３０、ドレイン電極層１４０が形成される（図１５参照。）。図１５（Ｃ）に示すように、チャネル幅方向において、酸化物半導体層１２２は、導電層１３０ｃの形状を反映した形状を有する。したがって、酸化物半導体層１２２の角部において、少なくとも一方は丸みを有する。
なお、ソース電極層１３０、ドレイン電極層１４０形成後に加熱処理を行ってもよい。当該加熱処理は、第２の加熱処理と同様の条件とすることができる。
＜酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０の形成＞
次に、酸化物半導体層１２２、絶縁層１１０及び絶縁層１７５上に、酸化物絶縁層１２３となる第２の酸化物絶縁膜１２３ａを成膜する。第２の酸化物絶縁膜１２３ａは、酸化物半導体膜１２２ａ、第１の酸化物絶縁膜１２１ａと同様の方法で成膜することができ、第２の酸化物絶縁膜１２３ａは、酸化物半導体膜１２２ａよりも電子親和力が小さくなるように材料を選択することができる。
例えば、第２の酸化物絶縁膜１２３ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のターゲットを用いて、スパッタリング法によって成膜した厚さ５ｎｍの酸化物半導体膜を用いることができる。
次に、第２の酸化物絶縁膜１２３ａ上に、ゲート絶縁層１５０となる絶縁膜１５０ａを形成する。絶縁膜１５０ａは、スパッタリング法、ＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、などを用いて形成することができる。また、絶縁膜１５０ａは、絶縁層１１０と同様の方法を適宜用いて形成することができる。
例えば、絶縁膜１５０ａとして、プラズマＣＶＤ法を用いて成膜した厚さ１０ｎｍの酸化窒化シリコン膜を用いることができる。
次に、絶縁膜１５０ａ上に、ゲート電極層１６０となる導電膜１６０ａを成膜する。（図１６参照。）。導電膜１６０ａは、スパッタリング法やＣＶＤ法（プラズマＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法など）、ＭＢＥ法、蒸着法、めっき法などにより形成することができる。また、導電膜１６０ａとしては、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。
例えば、導電膜１６０ａとして、窒化チタンをＡＬＤ法により厚さ１０ｎｍ形成し、タングステンをメタルＣＶＤ法により厚さ１５０ｎｍ形成した積層構造を用いることができる。
次に、平坦化処理を行う。平坦化処理は、ＣＭＰ法、ドライエッチング法などを用いて行うことができる。平坦化処理は、絶縁膜１５０ａが露出した時点で終了してもよいし、絶縁層１７５が露出した時点で終了してもよい。これにより、ゲート電極層１６０、ゲート絶縁層１５０、酸化物絶縁層１２３を形成することができる（図１７参照。）。
次に、絶縁層１７５、酸化物絶縁層１２３、ゲート絶縁層１５０、及びゲート電極層１６０上に、絶縁層１８０となる第３の絶縁膜を形成する。第３の絶縁膜の形成方法は、絶縁層１１０と同様とすることができる。第３の絶縁膜を成膜した後、平坦化することが好ましい。
次に、第３の絶縁膜に開口部を設けるために、ドライエッチング法によりエッチングを行う。
次に、開口部に導電層１９０となる第２の導電膜を形成した後、平坦化処理を行い、導電層１９０を形成する。
次に、導電層１９０上に導電層１９５となる第３の導電膜を形成する。第３の導電膜に対してフォトリソグラフィ法、ナノインプリント法などを用いることにより、導電層１９５を形成する（図１８参照。）。
以上より、本発明の一態様を用いることで、チャネル長が３０ｎｍ以下、２０ｎｍ以下、さらには１０ｎｍ以下の極めて微細なトランジスタを安定して作製することができる。
なお、加熱処理は、各工程において随時行ってもよい。
＜酸化物半導体層１２２の形成方法２＞
なお、酸化物絶縁層１２１、及び酸化物半導体層１２２は、図８乃至図１３に示した方法をもとに、図１９乃至図２４に示すように微細加工を行うことができる。
まず、絶縁層１１７を形成する（図１９参照。）。絶縁層１１７は、絶縁層１１５と同様の材料とすることができる。絶縁層１１７は、上面から見たときに、例えば、枠のような形状を有することができる。
次に、酸化物半導体膜１２２ａ及び絶縁層１１７上に、第１の導電膜１３０ａを形成する（図２０参照。）。
次に、第１の導電膜１３０ａに対してエッチング処理を行う。当該エッチング処理にて、酸化物半導体膜１２２ａ上及び絶縁層１１７上の第１の導電膜１３０ａを除去することにより、上面から見て２つの枠状の形状を有する導電層１３０ｂを形成する（図２１参照。）。導電層１３０ｂを形成後、絶縁層１１７はドライエッチング法により除去する。なお、この際、導電層１３０ｂの角部もわずかにエッチングされ、丸みを帯びた形状となる（図２２参照。）。
次に、酸化物半導体膜１２２ａ、導電層１３０ｂ上にレジストマスクを形成する。当該レジストマスクを用いて、導電層１３０ｂに対してドライエッチング処理を行う。当該エッチング処理にて、導電層１３０ｂの一部を除去することにより、上面から見て４本の線状の形状を有する導電層１３０ｃを形成する（図２３参照。）。
次に、導電層１３０ｃをハードマスクとして用いて、酸化物半導体膜１２２ａ、第１の酸化物絶縁膜１２１ａをドライエッチング法によって加工することにより、酸化物半導体層１２２、酸化物絶縁層１２１を形成することができる（図２４参照。）。
上記方法を用いることで、微細パターンの密度を向上させることができる。これにより、トランジスタの集積度をさらに向上させることができる。
＜トランジスタ１０の変形例１：トランジスタ１１＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１１について、図２５を用いて説明する。
図２５（Ａ）、図２５（Ｂ）、図２５（Ｃ）は、トランジスタ１１の上面図及び断面図である。図２５（Ａ）はトランジスタ１１の上面図であり、図２５（Ｂ）は図２５（Ａ）に示す一点鎖線Ｂ１−Ｂ２間の断面図であり、図２５（Ｃ）は図２５（Ａ）に示す一点鎖線Ｂ３−Ｂ４間の断面図である。
トランジスタ１１は、ソース電極層１３０、及びドレイン電極層１４０が酸化物絶縁層１２１、酸化物半導体層１２２の側面、及び絶縁層１１０と接する領域を有する点が、トランジスタ１０と異なる。なお、酸化物半導体層１２２が低抵抗領域を有する構造としてもよいし、酸化物半導体層１２２と酸化物絶縁層１２３の双方が低抵抗領域を有する構造としてもよい。
トランジスタ１１の構造を有することで、酸化物絶縁層１２１及び酸化物半導体層１２２のチャネル長方向の側面部を保護することができる。また、当該構造を有することにより、オン電流を向上させることができる。また、トランジスタの信頼性を向上させることができる。
＜トランジスタ１０の変形例２：トランジスタ１２＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１２について、図２６を用いて説明する。
図２６（Ａ）、図２６（Ｂ）、図２６（Ｃ）は、トランジスタ１２の上面図及び断面図である。図２６（Ａ）はトランジスタ１２の上面図であり、図２６（Ｂ）は図２６（Ａ）に示す一点鎖線Ｃ１−Ｃ２間の断面図であり、図２６（Ｃ）は図２６（Ａ）に示す一点鎖線Ｃ３−Ｃ４間の断面図である。
トランジスタ１２は、導電層１６５を有している点で、トランジスタ１０と異なる。
《導電層１６５》
導電層１６５には、ゲート電極層１６０と同様の材料を用いることができる。導電層１６５は、単層でもよいし、積層でもよい。
導電層１６５は、ゲート電極層１６０と同様の機能を有することができる。導電層１６５は、ゲート電極層１６０と同電位を印加する構成としてもよいし、異なる電位を印加できる構成としてもよい。
また、導電層１６５を設けたトランジスタ１２においては、絶縁層１１０はゲート絶縁層１５０と同様の構造、及び機能を有することができる。
トランジスタ１２の構造を有することで、トランジスタの電気特性（例えば、閾値電圧）を制御することができる。
＜トランジスタ１０の変形例３：トランジスタ１３＞
図１に示すトランジスタ１０と形状の異なるトランジスタ１３について、図２７を用いて説明する。
図２７（Ａ）、図２７（Ｂ）、図２７（Ｃ）は、トランジスタ１３の上面図及び断面図である。図２７（Ａ）はトランジスタ１３の上面図であり、図２７（Ｂ）は図２７（Ａ）に示す一点鎖線Ｄ１−Ｄ２間の断面図であり、図２７（Ｃ）は図２７（Ａ）に示す一点鎖線Ｄ３−Ｄ４間の断面図である。
トランジスタ１３は、絶縁層１７０、絶縁層１７２を有している点が、トランジスタ１０と異なる。
《絶縁層１７０》
絶縁層１７０には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）及び酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。
絶縁層１７０には、酸化アルミニウム（ＡｌＯｘ）膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中及び作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３への混入防止、及び、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、絶縁層１１０からの酸素の放出防止の効果を有する保護膜として用いることに適している。
また、絶縁層１７０は、酸素供給能力を有する膜とすることが好ましい。絶縁層１７０を成膜時に、絶縁層１７５との界面に混合層を形成し、該混合層又は絶縁層１７５中に酸素が供給される。そして、その後の加熱処理によって、該酸素が酸化物半導体層１２２中に拡散し、酸化物半導体層１２２中の酸素欠損に酸素が補填される。これにより、トランジスタの電気特性を安定化させることができる。
また、絶縁層１７０は、単層でもよいし、積層でもよい。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。絶縁層１７０は、化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１７０から放出される酸素は、絶縁層１７５を経由して酸化物半導体層１２２のチャネル形成領域に拡散させることができるため、該チャネル形成領域中の酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
《絶縁層１７２》
絶縁層１７２には、酸素（Ｏ）、窒素（Ｎ）、フッ素（Ｆ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）などを有することができる。例えば、酸化アルミニウム（ＡｌＯｘ）、酸化マグネシウム（ＭｇＯｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化シリコン（ＳｉＮｘ）、酸化ガリウム（ＧａＯｘ）、酸化ゲルマニウム（ＧｅＯｘ）、酸化イットリウム（ＹＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ランタン（ＬａＯｘ）、酸化ネオジム（ＮｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）及び酸化タンタル（ＴａＯｘ）を一種以上含む絶縁膜を用いることができる。また、絶縁層１７２は上記材料の積層であってもよい。
絶縁層１７２には、酸化アルミニウム（ＡｌＯｘ）膜を含むことが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素を透過させない遮断効果を有することができる。したがって、酸化アルミニウム膜は、トランジスタの作製工程中及び作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３への混入防止、及び、酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３、絶縁層１１０からの酸素の放出防止の効果を有する保護膜として用いることに適している。
また、絶縁層１７２は、保護膜としての機能を有することができる。絶縁層１７２を設けることで、ゲート絶縁層１５０に対して、絶縁層１７０の成膜時のプラズマダメージから保護することができる。これにより、トランジスタの電気特性を安定化させることができる。
＜トランジスタ１３の作製方法＞
トランジスタ１３の作製方法の一部を、図２７を用いて説明する。なお、トランジスタ１０の作製方法（図７乃至図１８）のうち、図７乃至図１７については、トランジスタ１３の作製方法においても同様である。したがって、以下で説明するトランジスタ１３の作製方法において、トランジスタ１０の作製方法と同様の部分（図７乃至図１７）については、当該説明を援用する。以下で説明するトランジスタ１３の作製方法は、図１７以降に関するものである。
＜絶縁層１７２の形成＞
酸化物絶縁層１２３、ゲート絶縁層１５０、ゲート電極層１６０上に、絶縁層１７２を成膜する。絶縁層１７２は、有機金属気相成長（ＭＯＣＶＤ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜したものを用いることが好ましい。これにより、酸化物絶縁層１２３や、ゲート絶縁層１５０の損傷を抑えることができ、またゲート電極層１６０の酸化を抑えることができる。
また、絶縁層１７２の厚さは、１ｎｍ以上３０ｎｍ以下であり、３ｎｍ以上１０ｎｍ以下であることが好ましい。
また、絶縁層１７２は、成膜後にリソグラフィ法、ナノインプリント法、ドライエッチング法などを用いて加工してもよいし、成膜するのみとしてもよい。
＜絶縁層１７０の形成＞
次に、絶縁層１７２上に、絶縁層１７０形成する。絶縁層１７０は単層としてもよいし、積層としてもよい。絶縁層１７０は、絶縁層１１０と同様の材料、方法などを用いて形成することができる。
また、絶縁層１７０は、スパッタリング法により形成した酸化アルミニウム膜とすることが好ましい。スパッタリング法で酸化アルミニウム膜を成膜する際に、成膜時に使用するガスとして、酸素ガスを有することが好ましい。また、酸素ガスは１体積％以上１００体積％以下で、４体積％以上１００体積％以下が好ましく、１０体積％以上１００体積％以下がさらに好ましい。酸素を１体積％以上とすることで、絶縁層１７０と接する絶縁層１７５に対して、余剰酸素を供給することができる。また、その後の加熱処理によって、絶縁層１７５と接する酸化物絶縁層１２１、酸化物半導体層１２２、酸化物絶縁層１２３に対して、該余剰酸素を添加することができる。
例えば、絶縁層１７０として、酸化アルミニウムをターゲットに用いて、スパッタリング法にて、酸素ガスを５０体積％含有させて成膜を行い、厚さは５ｎｍ乃至４０ｎｍとすることができる。
次に、加熱処理を行うことが好ましい。当該加熱処理は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下とすることができる。当該加熱処理により、絶縁層１７０、絶縁層１７５、絶縁層１１０などに添加された酸素１７３（ｅｘＯ１７３）が拡散し、酸化物半導体層１２２まで移動し、酸化物半導体層１２２中に存在する酸素欠損に対して酸素を補填することができる（図２８参照。）。
例えば、酸素雰囲気下で、４００℃１時間の加熱処理を行うことができる。
なお、当該加熱処理は、その他の工程においても、随時行ってもよい。加熱処理を行うことで、例えば、酸化物半導体層１２２中やゲート絶縁層１５０中の欠陥を修復することができる。また、例えば、酸化物半導体層１２２と酸化物絶縁層１２３の界面準位を低減することができる。
＜酸素の添加＞
なお、酸素を添加する処理は、絶縁層１７０を介した処理に限らず行ってもよい。酸素を添加する処理は、絶縁層１１０に行ってもよいし、第１の酸化物絶縁膜１２１ａ、酸化物絶縁層１２３に対して行ってもよいし、その他の絶縁層に行ってもよい。添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等のいずれか一以上を用いる。また、酸素を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ浸漬イオン注入法等がある。
なお、酸素を添加する方法としてイオン注入法を用いる場合、酸素原子イオンを用いてもよいし、酸素分子イオンを用いてもよい。酸素分子イオンを用いると、酸素原子イオンを用いる場合と比べて、酸素が添加される膜に与えるダメージを低減することが可能である。酸素分子イオンは、酸素が添加される膜表面で分離し、酸素原子イオンとなって添加される。酸素分子イオンから酸素原子イオンに分離するのにエネルギーが使用されるため、酸素分子イオンを添加する場合における酸素原子イオン当たりのエネルギーは、酸素原子イオンを添加する場合と比較して小さい。このため、酸素が添加される膜に与えるダメージを低減できる。
また、酸素分子イオンを用いることで、酸素が添加される膜に注入される酸素原子イオン当たりのエネルギーが低減するため、該膜中における酸素原子イオンが注入される位置が浅い。このため、後の加熱処理において、該膜中から酸素原子イオンが移動しやすくなり、酸化物半導体層１２２に、より多くの酸素を供給することができる。
また、酸素分子イオンを注入する場合は、酸素原子イオンを注入する場合と比較して、酸素原子イオン当たりのエネルギーが低い。このため、酸素分子イオンを用いて注入することで、酸素原子イオンを用いる場合よりも、注入時の加速電圧を高めることが可能である。また、酸素分子イオンを用いて注入することで、酸素原子イオンを用いる場合と比較して、注入に要するドーズ量を半分にすることが可能である。この結果、酸素添加処理に要する時間を短縮することができ、スループットを高めることができる。
当該酸素が添加される膜に酸素を添加する場合、当該酸素が添加される膜に酸素原子イオンの濃度プロファイルのピークが位置するような条件を用いて、当該酸素が添加される膜に酸素を添加することが好ましい。この結果、当該条件を用いずに酸素原子イオンを注入する場合に比べて、注入時の加速電圧を下げることができ、当該酸素が添加される膜のダメージを低減することが可能である。すなわち、当該酸素が添加される膜の欠陥量を低減することができ、トランジスタの電気特性の変動を抑制することが可能である。具体的には、絶縁層１１０及び酸化物絶縁層１２１界面における酸素原子の添加量が、１×１０２１ａｔｏｍｓ／ｃｍ３未満、又は１×１０２０ａｔｏｍｓ／ｃｍ３未満、又は１×１０１９ａｔｏｍｓ／ｃｍ３未満となるように、当該酸素が添加される膜に酸素を添加することで、絶縁層１１０に添加される酸素の量を低減できる。この結果、当該酸素が添加される膜へのダメージを低減することが可能であり、トランジスタの電気特性の変動を抑制することができる。
また、酸素を有する雰囲気で発生させたプラズマに、酸素が添加される膜を曝すプラズマ処理（プラズマ浸漬イオン注入法）を行ってもよい。酸素を有する雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の酸化性気体を有する雰囲気がある。なお、基板１００側にバイアスを印加した状態で、上記プラズマに酸素が添加される膜を曝すことで、当該膜への酸素添加量を増加させることが可能であり好ましい。このようなプラズマ処理を行う装置の例として、アッシング装置などがある。
上記工程は、トランジスタ１０、その他のトランジスタにも適用することができる。
以上により、酸化物半導体層１２２の局在準位密度が低減され、優れた電気特性を有するトランジスタを作製することができる。また、電気特性ばらつきの少ないトランジスタを作製できる。また、経時変化やストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
すなわち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２９（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２９（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２９（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸及びｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２９（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２９（Ｅ）に示す。図２９（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸及びｂ軸は配向性を有さないことがわかる。なお、図２９（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面及び（１００）面などに起因する。また、図２９（Ｅ）における第２リングは（１１０）面などに起因する。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であっても、ペレット同士の境界、すなわち結晶粒界（グレインバウンダリーともいう。）を明確に確認することが困難な場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３０（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
また、図３０（Ｂ）及び図３０（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３０（Ｄ）及び図３０（Ｅ）は、それぞれ図３０（Ｂ）及び図３０（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３０（Ｂ）及び図３０（Ｃ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３０（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３０（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することは難しい。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形又は／及び七角形などが形成できる。すなわち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。すなわち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３１（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３１（Ｂ）に示す。図３１（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３１（Ｃ）に示すように、スポットが略正六角形状に配置された電子回折パターンが観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、すなわち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図３１（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することができる領域と、明確な結晶部を確認することが難しい領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認することが難しい場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図３２に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図３２（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３２（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図３２（Ａ）及び図３２（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆又は低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部とみなした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３３は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図３３より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図３３より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図３３より、電子の累積照射量によらず、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度及び１．８ｎｍ程度であることがわかる。なお、電子線照射及びＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。すなわち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。
＜断面構造＞
図３４（Ａ）に、本発明の一態様の半導体装置の断面図を示す。図３４（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。図３４（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図３４（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で説明したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む。）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、Ｓ値（サブスレッショルド値）を小さくすることができ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。
トランジスタ２２００は、ｎチャネル型のトランジスタ又はｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いる他は、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図３４（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１、絶縁体２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いる場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いる場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁体２２０７を設けることは特に効果的である。絶縁体２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁体２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜を形成することが好ましい。当該ブロック膜としては、絶縁体２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物及び酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆う当該ブロック膜として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水及び水素の混入を防止することができる。なお、当該ブロック膜は、絶縁体２２０４を積層にすることで用いてもよいし、絶縁体２２０４の下側に設けてもよい。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタとすることができる。その場合の断面図の例を、図３４（Ｄ）に示す。半導体基板２２１１の上に、絶縁体２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁体が設けられていてもよい。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁体２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域及びドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
＜回路構成例＞
上記構成において、トランジスタ２１００やトランジスタ２２００の電極を適宜接続することにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
＜ＣＭＯＳインバータ回路＞
図３４（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜ＣＭＯＳアナログスイッチ＞
また、図３４（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。図３４（Ａ）において、Ｘ１−Ｘ２方向はチャネル長方向、Ｙ１−Ｙ２方向はチャネル幅方向を示す。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置の例＞
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３５に示す。
図３５（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。
図３５（Ｂ）に、図３５（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示しているが、バックゲートを設けない構成であってもよい。
トランジスタ３３００は、酸化物半導体を有する半導体にチャネル領域が形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ない半導体装置（記憶装置）とすることが可能となるため、消費電力を十分に低減することができる。
図３５（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極又はドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極又はドレイン電極の他方、及び容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。なお、図３５（Ｂ）において、容量素子３４００は、トランジスタ３３００の上に設けられた構造となっているが、トランジスタ３２００と、トランジスタ３３００の間に設けられてもよい。（図３６、図３７参照。）。
また、第３の配線を容量素子３４００の第１の端子としても用いることができる。これにより、容量素子３４００を形成するために追加の配線層を設ける必要がなく、かつトランジスタ３３００上に形成することができ、半導体装置の形成工程を短縮することができる（図３８参照。）。
図３５（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込み及び保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、及び容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけの閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけの閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけの閾値電圧とは、トランジスタ３２００をオン状態とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００はオン状態となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００はオフ状態のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。例えば、情報を読み出さないメモリセルにおいては、ゲート電極に与えられている電位にかかわらず、トランジスタ３２００がオフ状態となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。又は、情報を読み出さないメモリセルにおいては、ゲート電極に与えられている電位にかかわらず、トランジスタ３２００がオン状態となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えることで、所望のメモリセルの情報のみを読み出せる構成とすればよい。
図３５（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図３５（Ａ）と相違している。この場合も、上記と同様の動作により、情報の書き込み及び保持が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として、第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給が無い場合（ただし、電位は固定されていることが望ましい。）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態とオフ状態の切り替えで情報の書き込みが行われるため、高速な動作も容易に実現し得る。
本実施の形態に示す半導体装置を用いることで、低消費電力であり、また大容量（例えば、１テラビット以上）の記憶装置を作製することができる。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図３９（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０と、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐ及びｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書において、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０などの全てを指して「周辺回路」又は「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、又は変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に作製してもよい。また、周辺回路の一部又は全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０及び周辺回路２９０のいずれか一以上を省略してもよい。
また、図３９（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向及び列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図４０（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図４０（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう。）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう。）及び青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう。）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、及び副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書において、例えばｎ行目の画素２１１に接続された配線２４８及び配線２４９を、それぞれ配線２４８［ｎ］及び配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４０（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、及び副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図４０（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図４０（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
又は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。又は、それぞれシアン（Ｃ）、黄（Ｙ）及びマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図４０（Ａ）において、赤の波長域の光を検出する副画素２１２Ｒ、緑の波長域の光を検出する副画素２１２Ｇ、及び青の波長域の光を検出する副画素２１２Ｂの画素数比（又は受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。又は、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収又は反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４１の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図４１（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇ及びフィルタ２５４Ｂ）、及び画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図４１（Ｂ）に示すように、光電変換素子２２０側にレンズ２５５及びフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図４１に示す光電変換素子２２０として、ｐｎ型接合又はｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図４０に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図４２（Ａ）、図４２（Ｂ）は、撮像装置を構成する素子の断面図である。
図４２（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５３、及びシリコン基板３００に設けられた、アノード３６１と、カソード３６２を有するフォトダイオード３６０を含む。各トランジスタ及びフォトダイオード３６０は、種々のプラグ３７０及び配線３７１、配線３７２、配線３７３と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また、撮像装置は、シリコン基板３００に設けられたトランジスタ３５１及びフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５３、絶縁層３８０を有する層３３０と、層３３０と接して設けられ、配線３７２及び配線３７３を有する層３４０を備えている。
なお、図４２（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。又は層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
また、図４２（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタ３５３とを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図４２（Ｂ）に示す撮像装置は、層３４０側にフォトダイオード３６５を設け、トランジスタの上に配置した構造とすることができる。図４２（Ｂ）において、例えば層３１０には、シリコンを用いたトランジスタ３５１を有し、層３２０には配線３７１を有し、層３３０には酸化物半導体を用いたトランジスタ３５３、絶縁層３８０を有し、層３４０にはフォトダイオード３６５を有しており、配線３７３と、プラグ３７０を介した配線３７４と電気的に接続している。
図４２（Ｂ）に示す素子構成とすることで、開口率を広くすることができる。
また、フォトダイオード３６５には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。フォトダイオード３６５は、ｎ型の半導体３６８、ｉ型の半導体３６７、及びｐ型の半導体３６６が順に積層された構成を有している。ｉ型の半導体３６７には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体３６６及びｎ型の半導体３６８には、それぞれの導電型を付与するドーパントを含む非晶質シリコン又は微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオード３６５は、可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した酸化物半導体層を有したトランジスタ（ＯＳトランジスタ）を適用可能な回路構成の一例について、図４３乃至図４６を用いて説明する。
図４３（Ａ）には、メモリ、ＦＰＧＡ、ＣＰＵなどに適用することができるインバータの回路図を示す。インバータ２８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴに出力する。インバータ２８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。
図４３（Ｂ）は、インバータ２８００の一例となる回路図である。インバータ２８００は、ＯＳトランジスタ２８１０、及びＯＳトランジスタ２８２０を有する。インバータ２８００は、ｎチャネル型で作製することができ、いわゆる単極性の回路構成とすることができる。単極性の回路構成でインバータを作製できるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。
なお、ＯＳトランジスタを有するインバータ２８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ２８００は、ＣＭＯＳの回路構成に重ねて配置できるため、インバータ２８００を追加する分の回路面積の増加を抑えることができる。
ＯＳトランジスタ２８１０、ＯＳトランジスタ２８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソース又はドレインの一方として機能する第１端子、ソース又はドレインの他方として機能する第２端子を有する。
ＯＳトランジスタ２８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ２８１０の第２ゲートは、信号ＳＢＧを伝える配線に接続される。ＯＳトランジスタ２８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ２８１０の第２端子は、出力端子ＯＵＴに接続される。
ＯＳトランジスタ２８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ２８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ２８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。
図４３（Ｃ）は、インバータ２８００の動作を説明するためのタイミングチャートである。図４３（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、及びＯＳトランジスタ２８１０の閾値電圧の変化について示している。
信号ＳＢＧは、ＯＳトランジスタ２８１０の第２ゲートに与えることで、ＯＳトランジスタ２８１０の閾値電圧を制御することができる。
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ２８１０を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ２８１０を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。
前述の説明を可視化するために、図４４（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブのグラフを示す。
上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図４４（Ａ）中の破線２８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ２８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図４４（Ａ）中の実線２８４１で表される曲線にシフトさせることができる。図４４（Ａ）に示すように、ＯＳトランジスタ２８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をマイナスシフトあるいはプラスシフトさせることができる。
ＯＳトランジスタ２８１０の閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ２８１０を電流が流れにくい状態とすることができる。図４４（Ｂ）には、この状態を可視化して示す。図４４（Ｂ）に図示するように、ＯＳトランジスタ２８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ２８２０がオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。
図４４（Ｂ）に図示したように、ＯＳトランジスタ２８１０を電流が流れにくい状態とすることができるため、図４３（Ｃ）に示すタイミングチャートにおける出力端子ＯＵＴの信号波形２８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
また、ＯＳトランジスタ２８１０の閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ２８１０を電流が流れやすい状態とすることができる。図４４（Ｃ）には、この状態を可視化して示す。図４４（Ｃ）に図示するように、このときＯＳトランジスタ２８１０に流れる電流ＩＡを、少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ２８２０がオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
図４４（Ｃ）に図示したように、ＯＳトランジスタ２８１０を電流が流れやすい状態とすることができるため、図４３（Ｃ）に示すタイミングチャートにおける出力端子ＯＵＴの信号波形２８３２を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。
なお、信号ＳＢＧによるＯＳトランジスタ２８１０の閾値電圧の制御は、ＯＳトランジスタ２８２０の状態が切り替わる以前、すなわち、時刻Ｔ１や時刻Ｔ２よりも前に行うことが好ましい。例えば、図４３（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ２８１０の閾値電圧を切り替えることが好ましい。また、図４３（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ２８１０の閾値電圧を切り替えることが好ましい。
なお、図４３（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。例えば、閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ２８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図４５（Ａ）に示す。
図４５（Ａ）では、図４３（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ２８５０を有する。ＯＳトランジスタ２８５０の第１端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。また、ＯＳトランジスタ２８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ２８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ２８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。
図４５（Ａ）の動作について、図４５（Ｂ）のタイミングチャートを用いて説明する。
ＯＳトランジスタ２８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ２８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ２８５０をオン状態とし、ノードＮＢＧにＯＳトランジスタ２８１０の閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ２８５０をオフ状態とする。ＯＳトランジスタ２８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ２８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。
なお、図４３（Ｂ）及び図４５（Ａ）の回路構成では、ＯＳトランジスタ２８１０の第２ゲートに与える電圧を、外部からの制御によって与える構成について示したが、別の構成としてもよい。例えば、ＯＳトランジスタ２８１０の閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ２８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図４６（Ａ）に示す。
図４６（Ａ）では、図４３（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ２８１０の第２ゲートとの間にＣＭＯＳインバータ２８６０を有する。ＣＭＯＳインバータ２８６０の入力端子は、入力端子ＩＮに接続される。ＣＭＯＳインバータ２８６０の出力端子は、ＯＳトランジスタ２８１０の第２ゲートに接続される。
図４６（Ａ）の動作について、図４６（Ｂ）のタイミングチャートを用いて説明する。図４６（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ２８６０の出力波形ＩＮ＿Ｂ、及びＯＳトランジスタ２８１０の閾値電圧の変化について示している。
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ２８１０の閾値電圧を制御する信号とすることができる。したがって、図４４（Ａ）乃至図４４（Ｃ）で説明したように、ＯＳトランジスタ２８１０の閾値電圧を制御できる。例えば、図４６（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ２８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ２８１０を電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。
また、図４６（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ２８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ２８１０を電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。
以上説明したように、本実施の形態の構成では、ＯＳトランジスタを有するインバータにおいて、ＯＳトランジスタのバックゲートの電圧を入力端子ＩＮに与える信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。ＯＳトランジスタの閾値電圧の制御を、入力端子ＩＮに与える信号に合わせて制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する回路を、複数有する半導体装置の一例について、図４７乃至図５０を用いて説明する。
図４７（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５及び回路９０６を有する。
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。
回路９０２、回路９０４及び回路９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。
図４７（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図４７（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
図４７（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図４７（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にすることができる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
図４７（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図４７（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
図４７（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１２を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図４７（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、かつ低消費電力化が図られた回路とすることができる。
なお、電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。
また、図４８（Ａ）、図４８（Ｂ）には、それぞれ図４７（Ｄ）、図４７（Ｅ）の変形例を示す。
図４８（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また、回路９０６が有するトランジスタ９１２Ａ、トランジスタ９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。
図４８（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、トランジスタ９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。
また、図４９（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図４９（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。
また、図４９（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図４９（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、キャパシタＣ１乃至キャパシタＣ５、及びインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至キャパシタＣ４に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。
なお、上述した電圧生成回路９０３の回路構成は、図４９（Ａ）で示す回路図の構成に限らない。例えば、電圧生成回路９０３の変形例を図５０（Ａ）乃至図５０（Ｃ）に示す。なお電圧生成回路９０５の変形例は、図５０（Ａ）乃至図５０（Ｃ）に示す電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｃにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更することで実現可能である。
図５０（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０、キャパシタＣ１１乃至キャパシタＣ１４、及びインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図５０（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至キャパシタＣ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また、図５０（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４、キャパシタＣ１５、キャパシタＣ１６、及びインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図５０（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、キャパシタＣ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。
また、図５０（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、及びキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図５０（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。
以上説明したように、本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の数を削減できる。
（実施の形態６）
＜ＲＦタグ＞
本実施の形態では、先の実施の形態で説明したトランジスタ、又は記憶装置を含むＲＦタグについて、図５１を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば、無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより、物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには、極めて高い信頼性が要求される。
ＲＦタグの構成について、図５１を用いて説明する。図５１は、ＲＦタグの構成例を示すブロック図である。
図５１に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう。）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に、各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側又は出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作又は誤書き込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書き込んだ後に製品を出荷することで、作製したＲＦタグ全てについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく、出荷後の製品に対応した顧客管理が容易となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図５２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
＜ＣＰＵ＞
図５２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５２に示すＣＰＵは、その構成を簡略化して示した一例に過ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５２に示すＣＰＵ又は演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的には、ＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図５２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタを用いることができる。
図５２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
＜記録回路＞
図５３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、又はトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通又は非導通（つまり、トランジスタ１２１３のオン状態又はオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通又は非導通（つまり、トランジスタ１２１４のオン状態又はオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＮ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＮ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）又は高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態又は非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき、他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
なお、図５３におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ１２０９の閾値電圧を制御するための電位信号であり、トランジスタ１２０９のオフ電流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５２では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図５３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したが、これに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図５３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層又は基板１１９０にチャネル領域が形成されるトランジスタとすることができる。例えば、シリコン層又はシリコン基板にチャネル領域が形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネル領域が酸化物半導体で形成されるトランジスタとすることもできる。又は、記憶素子１２００は、トランジスタ１２０９以外にも、チャネル領域が酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層又は基板１１９０にチャネル領域が形成されるトランジスタとすることもできる。
図５３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネル領域が形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネル領域が形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネル領域が形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持し直すまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じて、トランジスタ１２１０の状態（オン状態、又はオフ状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、又はプロセッサを構成する一つ、若しくは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
＜表示装置回路構成例＞
図５４（Ａ）は、本発明の一態様の表示装置の上面図であり、図５４（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図５４（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、実施の形態１に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図５４（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう。）に接続されている。
図５４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。
＜液晶表示装置＞
また、画素の回路構成の一例を図５４（Ｂ）に示す。ここでは、一例として、ＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６の走査線７１２と、トランジスタ７１７の走査線７１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は、実施の形態１で説明したトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
また、トランジスタ７１６には、第１の画素電極が電気的に接続され、トランジスタ７１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ７１６のゲート電極は走査線７１２と接続され、トランジスタ７１７のゲート電極は走査線７１３と接続されている。走査線７１２と走査線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するトランジスタのゲート絶縁層と、第１の画素電極又は第２の画素電極と電気的に接続する容量電極とで、保持容量を形成してもよい。
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は、第１の画素電極と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は、第２の画素電極と対向電極層とその間の液晶層とで構成される。
なお、図５４（Ｂ）に示す画素回路は、これに限定されない。例えば、図５４（Ｂ）に示す画素回路に、新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
図５５（Ａ）、及び図５５（Ｂ）は、液晶表示装置の上面図及び断面図の一例である。なお、図５５（Ａ）では表示装置２０、表示領域２１、周辺回路２２、及びＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。図５５で示す表示パネルは反射型液晶を用いている。
図５５（Ｂ）に図５５（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間、及びＤ−Ｄ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間及びＤ−Ｄ’間はＦＰＣとの接続部を示す。
液晶素子を用いた表示装置２０は、トランジスタ５０及びトランジスタ５２（実施の形態１で示したトランジスタ１０）の他、導電層１６５、導電層１９７、絶縁層４２０、液晶層４９０、液晶素子８０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、導電層４８０、遮光層４１８、基板４００、接着層４７３、接着層４７４、接着層４７５、接着層４７６、偏光板１０３、偏光板４０３、保護基板１０５、保護基板４０２、異方性導電層５１０を有する。
＜有機ＥＬ表示装置＞
画素の回路構成の他の一例を図５４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図５４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極が走査線７２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線７２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２には、実施の形態１で説明したトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えば、ＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向の閾値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度を得るために必要な電圧を指しており、少なくとも順方向閾値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極に印加する。信号線７２５には、電源線７２７の電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を印加する。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を印加する。駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図５４（Ｃ）に示す画素構成に限定されない。例えば、図５４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図５４で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には、図示しない配線によりソース電極に与える電位よりも低い電位を印加するなど、上記で例示した電位を入力可能な構成とすればよい。
図５６（Ａ）、及び図５６（Ｂ）は、発光素子を用いた表示装置の上面図及び断面図の一例である。なお、図５６（Ａ）では表示装置２４、表示領域２１、周辺回路２２、及びＦＰＣ（フレキシブルプリント基板）４２を有する代表的な構成を図示している。
図５６（Ｂ）に図５６（Ａ）の破線Ａ−Ａ’間、Ｂ−Ｂ’間、Ｃ−Ｃ’間の断面図を示す。Ａ−Ａ’間は周辺回路部を示し、Ｂ−Ｂ’間は表示領域を示し、Ｃ−Ｃ’間はＦＰＣとの接続部を示す。
発光素子を用いた表示装置２４は、トランジスタ５０及びトランジスタ５２（実施の形態１で示したトランジスタ１０）の他、絶縁層４２０、導電層１９７、導電層４１０、光学調整層５３０、ＥＬ層４５０、導電層４１５、発光素子７０、容量素子６０、容量素子６２、絶縁層４３０、スペーサ４４０、着色層４６０、接着層４７０、隔壁４４５、遮光層４１８、基板４００、異方性導電層５１０を有する。
本明細書において、例えば、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することができる。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、量子ドット、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、ＧＬＶ（グレーティングライトバルブ）、ＰＤＰ（プラズマディスプレイパネル）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、ＤＭＤ（デジタルマイクロミラーデバイス）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的又は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図５７を用いて説明を行う。
＜表示モジュール＞
図５７に示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００３に接続されたタッチパネル６００４、ＦＰＣ６００５に接続された表示パネル６００６、バックライトユニット６００７、フレーム６００９、プリント基板６０１０、バッテリー６０１１を有する。なお、バックライトユニット６００７、バッテリー６０１１、タッチパネル６００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル６００６や、プリント基板６０１０に実装された集積回路に用いることができる。
上部カバー６００１及び下部カバー６００２は、タッチパネル６００４及び表示パネル６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル６００４は、抵抗膜方式又は静電容量方式のタッチパネルを、表示パネル６００６に重畳して用いることができる。また、表示パネル６００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。又は、表示パネル６００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。又は、表示パネル６００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。
バックライトユニット６００７は、光源６００８を有する。光源６００８をバックライトユニット６００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム６００９は、表示パネル６００６の保護機能の他、プリント基板６０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム６００９は、放熱板としての機能を有していてもよい。
プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー６０１１であってもよい。なお、商用電源を用いる場合には、バッテリー６０１１を省略することができる。
また、表示モジュール６０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
本実施の形態では、本発明の一態様に係る半導体装置の使用例について説明する。
＜リードフレーム型のインターポーザを用いたパッケージ＞
図５８（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。図５８（Ａ）に示すパッケージは、本発明の一態様に係る半導体装置に相当するチップ１７５１が、ワイヤボンディング法により、インターポーザ１７５０上の端子１７５２と接続されている。端子１７５２は、インターポーザ１７５０のチップ１７５１がマウントされている面上に配置されている。そして、チップ１７５１はモールド樹脂１７５３によって封止されていてもよいが、各端子１７５２の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器（携帯電話）のモジュールの構成を、図５８（Ｂ）に示す。図５８（Ｂ）に示す携帯電話のモジュールは、プリント配線基板１８０１に、パッケージ１８０２と、バッテリー１８０４とが実装されている。また、表示素子が設けられたパネル１８００に、プリント配線基板１８０１がＦＰＣ１８０３によって実装されている。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１１）
本実施の形態では、本発明の一態様に係る電子機器及び照明装置について、図面を用いて説明する。
＜電子機器＞
本発明の一態様に係る半導体装置を用いて、電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、信頼性の高い電子機器や照明装置を作製できる。また、本発明の一態様の半導体装置を用いて、タッチセンサの検出感度が向上した電子機器や照明装置を作製できる。
電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう。）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう。）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
また、本発明の一態様に係る電子機器又は照明装置が可撓性を有する場合、家屋やビルの内壁又は外壁、又は、自動車の内装若しくは外装の曲面に沿って組み込むことも可能である。
また、本発明の一態様に係る電子機器は、二次電池を有していてもよく、非接触電力伝送を用いて、二次電池を充電することができると好ましい。
二次電池としては、例えば、ゲル状電解質を用いるリチウムポリマー電池（リチウムイオンポリマー電池）等のリチウムイオン二次電池、リチウムイオン電池、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などが挙げられる。
本発明の一態様に係る電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器が二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
図５９（Ａ）は携帯型ゲーム機であり、筐体７１０１、筐体７１０２、表示部７１０３、表示部７１０４、マイク７１０５、スピーカー７１０６、操作キー７１０７、スタイラス７１０８等を有する。本発明の一態様に係る半導体装置は、筐体７１０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。ＣＰＵにはノーマリーオフ型のＣＰＵを用いることで、低消費電力化することができ、従来よりも長い時間ゲームを楽しむことができる。表示部７１０３又は表示部７１０４に本発明の一態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図５９（Ａ）に示した携帯型ゲーム機は、２つの表示部７１０３と表示部７１０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図５９（Ｂ）は、スマートウオッチであり、筐体７３０２、表示パネル７３０４、操作ボタン７３１１、操作ボタン７３１２、接続端子７３１３、バンド７３２１、留め金７３２２、等を有する。本発明の一態様に係る半導体装置は筐体７３０２に内蔵されているメモリ、ＣＰＵなどに用いることができる。なお、図５９（Ｂ）に用いるディスプレイには反射型の液晶パネル、ＣＰＵにはノーマリーオフ型のＣＰＵを用いることで、低消費電力化することができて、日常における充電回数を減らすことができる。
ベゼル部分を兼ねる筐体７３０２に搭載された表示パネル７３０４は、非矩形状の表示領域を有している。なお、表示パネル７３０４としては、矩形状の表示領域としてもよい。表示パネル７３０４は、時刻を表すアイコン７３０５、その他のアイコン７３０６等を表示することができる。
図５９（Ｃ）は、携帯情報端末であり、筐体７５０１に組み込まれた表示部７５０２の他、操作ボタン７５０３、外部接続ポート７５０４、スピーカー７５０５、マイク７５０６などを備えている。本発明の一態様に係る半導体装置は、筐体７５０１に内蔵されているモバイル用メモリ、ＣＰＵなどに用いることができる。なお、ノーマリーオフ型のＣＰＵを用いることで、充電回数を減らすことができる。また、表示部７５０２は、非常に高精細とすることができるため、中小型でありながらフルハイビジョン、４ｋ、又は８ｋなど、様々な表示を行うことができ、非常に鮮明な画像を得ることができる。
図５９（Ｄ）はビデオカメラであり、第１筐体７７０１、第２筐体７７０２、表示部７７０３、操作キー７７０４、レンズ７７０５、接続部７７０６等を有する。操作キー７７０４及びレンズ７７０５は第１筐体７７０１に設けられており、表示部７７０３は第２筐体７７０２に設けられている。そして、第１筐体７７０１と第２筐体７７０２とは、接続部７７０６により接続されており、第１筐体７７０１と第２筐体７７０２の間の角度は、接続部７７０６により変更が可能である。表示部７７０３における映像を、接続部７７０６における第１筐体７７０１と第２筐体７７０２との間の角度に従って切り替える構成としてもよい。レンズ７７０５の焦点となる位置には、本発明の一態様に係る撮像装置を備えることができる。本発明の一態様に係る半導体装置は、第１筐体７７０１に内蔵されている集積回路、ＣＰＵなどに用いることができる。
図５９（Ｅ）は、デジタルサイネージであり、電柱７９０１に設置された表示部７９０２を備えている。本発明の一態様に係る半導体装置は、表示部７９０２の表示パネル及び内蔵されている制御回路に用いることができる。
図６０（Ａ）はノート型パーソナルコンピュータであり、筐体８１２１、表示部８１２２、キーボード８１２３、ポインティングデバイス８１２４等を有する。本発明の一態様に係る半導体装置は、筐体８１２１内に内蔵されているＣＰＵや、メモリに適用することができる。なお、表示部８１２２は、非常に高精細とすることができるため、中小型でありながら８ｋの表示を行うことができ、非常に鮮明な画像を得ることができる。
図６０（Ｂ）に自動車９７００の外観を示す。図６０（Ｃ）に自動車９７００の運転席を示す。自動車９７００は、車体９７０１、車輪９７０２、ダッシュボード９７０３、ライト９７０４等を有する。本発明の一態様の半導体装置は、自動車９７００の表示部、及び制御用の集積回路に用いることができる。例えば、図６０（Ｃ）に示す表示部９７１０乃至表示部９７１５に本発明の一態様の半導体装置を設けることができる。
表示部９７１０と表示部９７１１は、自動車のフロントガラスに設けられた表示装置、又は入出力装置である。本発明の一態様の表示装置、又は入出力装置は、表示装置、又は入出力装置が有する電極を、透光性を有する導電性材料で作製することによって、反対側が透けて見える、いわゆるシースルー状態の表示装置、又は入出力装置とすることができる。シースルー状態の表示装置、又は入出力装置であれば、自動車９７００の運転時にも視界の妨げになることがない。よって、本発明の一態様の表示装置、又は入出力装置を自動車９７００のフロントガラスに設置することができる。なお、表示装置、又は入出力装置に、表示装置、又は入出力装置を駆動するためのトランジスタなどを設ける場合には、有機半導体材料を用いた有機トランジスタや、酸化物半導体を用いたトランジスタなど、透光性を有するトランジスタを用いるとよい。
表示部９７１２はピラー部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１２に映し出すことによって、ピラーで遮られた視界を補完することができる。表示部９７１３はダッシュボード部分に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７１３に映し出すことによって、ダッシュボードで遮られた視界を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの映像を映し出すことによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。
また、図６０（Ｄ）は、運転席と助手席にベンチシートを採用した自動車の室内を示している。表示部９７２１は、ドア部に設けられた表示装置、又は入出力装置である。例えば、車体に設けられた撮像手段からの映像を表示部９７２１に映し出すことによって、ドアで遮られた視界を補完することができる。また、表示部９７２２は、ハンドルに設けられた表示装置、又は入出力装置である。表示部９７２３は、ベンチシートの座面の中央部に設けられた表示装置、又は入出力装置である。なお、表示装置、又は入出力装置を座面や背もたれ部分などに設置して、当該表示装置又は入出力装置を、当該表示装置又は入出力装置の発熱を熱源としたシートヒーターとして利用することもできる。
表示部９７１４、表示部９７１５、又は表示部９７２２はナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示部に表示される表示項目やレイアウトなどは、使用者の好みに合わせて適宜変更することができる。なお、上記情報は、表示部９７１０乃至表示部９７１３、表示部９７２１、表示部９７２３にも表示することができる。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は照明装置として用いることも可能である。また、表示部９７１０乃至表示部９７１５、表示部９７２１乃至表示部９７２３は加熱装置として用いることも可能である。
また、図６１（Ａ）に、カメラ８０００の外観を示す。カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４、結合部８００５等を有する。また、カメラ８０００には、レンズ８００６を取り付けることができる。
結合部８００５は、電極を有し、後述するファインダー８１００の他、ストロボ装置等を接続することができる。
ここではカメラ８０００として、レンズ８００６を筐体８００１から取り外して交換することが可能な構成としたが、レンズ８００６と筐体８００１が一体となっていてもよい。
シャッターボタン８００４を押すことにより、撮像することができる。また、表示部８００２はタッチパネルとしての機能を有し、表示部８００２をタッチすることにより撮像することも可能である。
表示部８００２に、本発明の一態様の表示装置、又は入出力装置を適用することができる。
図６１（Ｂ）には、カメラ８０００にファインダー８１００を取り付けた場合の例を示している。
ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
筐体８１０１には、カメラ８０００の結合部８００５と係合する結合部を有しており、ファインダー８１００をカメラ８０００に取り付けることができる。また、当該結合部には電極を有し、当該電極を介してカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
ボタン８１０３は、電源ボタンとしての機能を有する。ボタン８１０３により、表示部８１０２の表示のオン・オフを切り替えることができる。
筐体８１０１の中にある、集積回路、イメージセンサに本発明の一態様の半導体装置を適用することができる。
なお、図６１（Ａ）、図６１（Ｂ）では、カメラ８０００とファインダー８１００とを別の電子機器とし、これらを脱着可能な構成としたが、カメラ８０００の筐体８００１に、本発明の一態様の表示装置、又は入出力装置を備えるファインダーが内蔵されていてもよい。
また、図６１（Ｃ）には、ヘッドマウントディスプレイ８２００の外観を示している。
ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した画像データ等の映像情報を表示部８２０４に表示させることができる。また、本体８２０３に設けられたカメラで使用者の眼球やまぶたの動きを捉え、その情報をもとに使用者の視点の座標を算出することにより、使用者の視点を入力手段として用いることができる。
また、装着部８２０１には、使用者に触れる位置に複数の電極が設けられていてもよい。本体８２０３は使用者の眼球の動きに伴って電極に流れる電流を検知することにより、使用者の視点を認識する機能を有していてもよい。また、当該電極に流れる電流を検知することにより、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能を有していてもよい。また、使用者の頭部の動きなどを検出し、表示部８２０４に表示する映像をその動きに合わせて変化させてもよい。
本体８２０３の内部の集積回路に、本発明の一態様の半導体装置を適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１２）
本実施の形態では、本発明の一態様に係る半導体装置を用いたＲＦタグの使用例について、図６２を用いながら説明する。
＜ＲＦタグの使用例＞
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図６２（Ａ）参照。）、乗り物類（自転車等、図６２（Ｂ）参照。）、包装用容器類（包装紙やボトル等、図６２（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープ等、図６２（Ｄ）参照。）、鞄や眼鏡等の身の回り品、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、又は電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、又は携帯電話）等の物品、若しくは各物品に取り付ける荷札（図６２（Ｅ）、図６２（Ｆ）参照。）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、又は埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、又は証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、又は電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係る半導体装置を用いたＲＦタグを、本実施の形態に挙げた各用途に用いることにより、情報の書き込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
１０ トランジスタ
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
２０ 表示装置
２１ 表示領域
２２ 周辺回路
２４ 表示装置
４２ ＦＰＣ
５０ トランジスタ
５２ トランジスタ
６０ 容量素子
６２ 容量素子
７０ 発光素子
８０ 液晶素子
１００ 基板
１０３ 偏光板
１０５ 保護基板
１１０ 絶縁層
１１５ 絶縁層
１１７ 絶縁層
１２１ 酸化物絶縁層
１２１ａ 酸化物絶縁膜
１２２ 酸化物半導体層
１２２ａ 酸化物半導体膜
１２３ 酸化物絶縁層
１２３ａ 酸化物絶縁膜
１３０ ソース電極層
１３０ａ 導電膜
１３０ｂ 導電層
１３０ｃ 導電層
１４０ ドレイン電極層
１５０ ゲート絶縁層
１５０ａ 絶縁膜
１６０ ゲート電極層
１６０ａ 導電膜
１６５ 導電層
１７０ 絶縁層
１７２ 絶縁層
１７３ 酸素
１７４ 溝部
１７５ 絶縁層
１７５ｂ 絶縁層
１８０ 絶縁層
１９０ 導電層
１９５ 導電層
１９７ 導電層
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６２ カソード
３６３ 低抵抗領域
３６５ フォトダイオード
３６６ 半導体
３６７ 半導体
３６８ 半導体
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７４ 配線
３８０ 絶縁層
４００ 基板
４０２ 保護基板
４０３ 偏光板
４１０ 導電層
４１５ 導電層
４１８ 遮光層
４２０ 絶縁層
４３０ 絶縁層
４４０ スペーサ
４４５ 隔壁
４５０ ＥＬ層
４６０ 着色層
４７０ 接着層
４７３ 接着層
４７４ 接着層
４７５ 接着層
４７６ 接着層
４８０ 導電層
４９０ 液晶層
５１０ 異方性導電層
５３０ 光学調整層
６０１ プリカーサ
６０２ プリカーサ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ 走査線
７１３ 走査線
７１４ 信号線
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ 半導体装置
１２１０ 半導体装置
１２１３ 半導体装置
１２１４ 半導体装置
１２２０ 回路
１７００ 基板
１７０１ チャンバー
１７０２ ロード室
１７０３ 前処理室
１７０４ チャンバー
１７０５ チャンバー
１７０６ アンロード室
１７１１ａ 原料供給部
１７１１ｂ 原料供給部
１７１２ａ 高速バルブ
１７１２ｂ 高速バルブ
１７１３ａ 原料導入口
１７１３ｂ 原料導入口
１７１４ 原料排出口
１７１５ 排気装置
１７１６ 基板ホルダ
１７２０ 搬送室
１７５０ インターポーザ
１７５１ チップ
１７５２ 端子
１７５３ モールド樹脂
１８００ パネル
１８０１ プリント配線基板
１８０２ パッケージ
１８０３ ＦＰＣ
１８０４ バッテリー
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０７ 絶縁体
２２１１ 半導体基板
２２１２ 絶縁体
２２１３ ゲート電極
２２１４ ゲート絶縁体
２２１５ ソース領域及びドレイン領域
２８００ インバータ
２８１０ ＯＳトランジスタ
２８２０ ＯＳトランジスタ
２８３１ 信号波形
２８３２ 信号波形
２８４０ 破線
２８４１ 実線
２８５０ ＯＳトランジスタ
２８６０ ＣＭＯＳインバータ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦタグ
６０００ 表示モジュール
６００１ 上部カバー
６００２ 下部カバー
６００３ ＦＰＣ
６００４ タッチパネル
６００５ ＦＰＣ
６００６ 表示パネル
６００７ バックライトユニット
６００８ 光源
６００９ フレーム
６０１０ プリント基板
６０１１ バッテリー
７１０１ 筐体
７１０２ 筐体
７１０３ 表示部
７１０４ 表示部
７１０５ マイク
７１０６ スピーカー
７１０７ 操作キー
７１０８ スタイラス
７３０２ 筐体
７３０４ 表示パネル
７３０５ アイコン
７３０６ アイコン
７３１１ 操作ボタン
７３１２ 操作ボタン
７３１３ 接続端子
７３２１ バンド
７３２２ 留め金
７５０１ 筐体
７５０２ 表示部
７５０３ 操作ボタン
７５０４ 外部接続ポート
７５０５ スピーカー
７５０６ マイク
７７０１ 筐体
７７０２ 筐体
７７０３ 表示部
７７０４ 操作キー
７７０５ レンズ
７７０６ 接続部
７９０１ 電柱
７９０２ 表示部
８０００ カメラ
８００１ 筐体
８００２ 表示部
８００３ 操作ボタン
８００４ シャッターボタン
８００５ 結合部
８００６ レンズ
８１００ ファインダー
８１０１ 筐体
８１０２ 表示部
８１０３ ボタン
８１２１ 筐体
８１２２ 表示部
８１２３ キーボード
８１２４ ポインティングデバイス
８２００ ヘッドマウントディスプレイ
８２０１ 装着部
８２０２ レンズ
８２０３ 本体
８２０４ 表示部
８２０５ ケーブル
８２０６ バッテリー
９７００ 自動車
９７０１ 車体
９７０２ 車輪
９７０３ ダッシュボード
９７０４ ライト
９７１０ 表示部
９７１１ 表示部
９７１２ 表示部
９７１３ 表示部
９７１４ 表示部
９７１５ 表示部
９７２１ 表示部
９７２２ 表示部
９７２３ 表示部

Claims (2)

  1. 基板上に第１絶縁層を形成し、
    前記第１絶縁層上に第１酸化物絶縁層、及び第１酸化物半導体層を順に成膜し、
    前記第１酸化物半導体層上に第２絶縁層を成膜し、
    前記第２絶縁層に対して第１マスクを用いて前記第１酸化物半導体層が露出するようにエッチングすることにより、第３絶縁層を形成し、
    前記第１酸化物半導体層、及び前記第３絶縁層上に第１導電層を成膜し、
    前記第１導電層に対して前記第１酸化物半導体層が露出するまでエッチバック処理することにより第２導電層を形成し、前記第２導電層は、前記第３絶縁層の側面と接する領域を有し、
    前記第３絶縁層を除去し、
    前記第２導電層を第２マスクとして用いて、前記第１酸化物絶縁層、及び前記第１酸化物半導体層を前記第１絶縁層が露出するまでエッチングすることにより、第２酸化物絶縁層、及び第２酸化物半導体層を形成し、
    前記第１絶縁層、及び前記第２酸化物半導体層上に第４絶縁層を成膜し、
    前記第４絶縁層に対して平坦化処理を行うことにより、第５絶縁層を形成し、
    前記第５絶縁層及び前記第２導電層に対して、第３マスクを用いてエッチングすることにより、第６絶縁層、ソース電極層、及びドレイン電極層を形成し、
    前記第６絶縁層、及び前記第２酸化物半導体層上に第３酸化物絶縁層、第７絶縁層、及び第３導電層を成膜し、
    前記第３酸化物絶縁層、前記第７絶縁層、及び前記第３導電層に対して、平坦化処理を行うことにより、第４酸化物絶縁層、ゲート絶縁層、及びゲート電極層を形成する、半導体装置の作製方法。
  2. 基板上に第１絶縁層を形成し、
    前記第１絶縁層上に第１酸化物絶縁層、及び第１酸化物半導体層を順に成膜し、
    前記第１酸化物半導体層上に第２絶縁層を成膜し、
    前記第２絶縁層に対して第１マスクを用いてエッチングすることにより、第３絶縁層を形成し、前記第３絶縁層は、上面から見たときに枠形状を有し、
    前記第１酸化物半導体層、及び前記第３絶縁層上に第１導電層を成膜し、
    前記第１導電層に対してエッチバック処理により第２導電層を形成し、前記第２導電層は、前記第３絶縁層で形成された枠の中側及び外側の側面と接する領域を有し、
    前記第３絶縁層を除去し、
    前記第１酸化物半導体層、及び前記第２導電層上に第２マスクを形成し、前記第２導電層に対して前記第２マスクを用いてエッチングすることにより、第３導電層を形成し、前記第３導電層は、上面から見ると矩形を有し、
    前記第３導電層を第３マスクとして用いて、前記第１酸化物絶縁層、及び前記第１酸化物半導体層をエッチングすることにより、第２酸化物絶縁層、及び第２酸化物半導体層を形成し、
    前記第１絶縁層、及び前記第２酸化物半導体層上に第４絶縁層を成膜し、
    前記第４絶縁層に対して平坦化処理を行うことにより、第５絶縁層を形成し、
    前記第５絶縁層及び前記第３導電層に対して、第４マスクを用いてエッチングすることにより、第６絶縁層、ソース電極層、及びドレイン電極層を形成し、
    前記第６絶縁層、及び前記第２酸化物半導体層上に第３酸化物絶縁層を成膜し、
    前記第３酸化物絶縁層上に第７絶縁層を成膜し、
    前記第７絶縁層上に第４導電層を成膜し、
    前記第３酸化物絶縁層、前記第７絶縁層、及び前記第４導電層に対して、平坦化処理を行うことにより、第４酸化物絶縁層、ゲート絶縁層、及びゲート電極層を形成する、半導体装置の作製方法。
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