JP5192016B2 - 半導体装置の製造方法及び半導体装置の製造装置 - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。
従来から、半導体装置の製造工程では、フォトレジストを用いたフォトリソグラフィー技術により、微細な回路パターンの形成が行われている。また、回路パターンのさらなる微細化を行うために、サイドウォールトランスファー（ＳＷＴ（side wall transfer））プロセスや、ダブルパターニング（ＤＰ）プロセス等が検討されている。
フォトレジストを芯材とするサイドウォールトランスファープロセスでは、ＢＡＲＣ（反射防止膜）にダメージを与えずにフォトレジストパターンのみを細らせるスリミングを行う必要がある。
また、２２ｎｍ以細へ向けたＬＬＥ（Litho-Litho-Etch）によるダブルパターニングプロセスでは、露光機の解像限界が課題とされており、付加プロセスでレジストパターンの線幅を細らせるスリミングを行う必要がある。
このようなスリミングの工程として、例えば、薬液を用いてレジストパターンの側壁を変質させて除去する方法が知られている（例えば、特許文献１参照。）。
特開２００９−２３０１０６号公報
上記の薬液を用いてレジストパターンの側壁を変質させて除去するスリミング手法では、スリミング量が、光学条件及びレジスト種に依存し、その精度の高い制御が難しいという問題がある。また、スリミングに伴うレジスト高さの減少が避けられないという問題もある。
本発明は、上記従来の事情に対処してなされたもので、光学条件及びレジスト種に依存することなくスリミング量を精度よく制御することができるとともに、スリミングに伴うレジスト高さの減少を生じさせることの無い半導体装置の製造方法及び半導体装置の製造装置を提供しようとするものである。
本発明の半導体装置の製造方法の一態様は、基板にレジスト層を形成する工程と、前記レジスト層に対して露光、現像を行い、レジストパターンを形成する工程と、前記レジストパターンを細めるスリミング工程と、細めた前記レジストパターンの側壁部にマスク材層を形成する工程と、細めた前記レジストパターンを除去する工程とを具備した半導体装置の製造方法であって、前記スリミング工程は、前記基板に膨張剤を塗布する塗布工程と、前記膨張剤を膨張させる工程と、膨張させた前記膨張剤を除去する工程とを有することを特徴とする。
本発明の半導体装置の製造方法の一態様は、基板に第１レジスト層を形成する工程と、前記第１レジスト層に対して露光、現像を行い、第１レジストパターンを形成する工程と、前記第１レジストパターンを細める第１スリミング工程と、前記基板に第２レジスト層を形成する工程と、前記第２レジスト層に対して露光、現像を行い、第２レジストパターンを形成する工程と、前記第２レジストパターンを細める第２スリミング工程と、を具備した半導体装置の製造方法であって、前記第１スリミング工程と前記第２スリミング工程の少なくともいずれか一方は、前記基板に膨張剤を塗布する塗布工程と、前記膨張剤を膨張させる工程と、膨張させた前記膨張剤を除去する工程とを有することを特徴とする。
本発明の半導体装置の製造方法の一態様は、基板にレジスト層を形成する工程と、前記レジスト層に対して露光、現像を行い、レジストパターンを形成する工程と、前記レジストパターンを細めるスリミング工程とを具備した半導体装置の製造方法であって、前記スリミング工程は、前記基板に膨張剤を塗布する塗布工程と、前記膨張剤を膨張させる工程と、膨張させた前記膨張剤を除去する工程とを有することを特徴とする。
本発明の半導体装置の製造装置の一態様は、基板に形成されたレジストパターンを細めるスリミング工程を行う半導体装置の製造装置であって、前記基板に膨張剤を塗布する膨張剤塗布手段と、前記膨張剤を膨張させる膨張剤膨張手段と、膨張させた前記膨張剤を除去する膨張剤除去手段とを具備したことを特徴とする。
本発明によれば、光学条件及びレジスト種に依存することなくスリミング量を精度よく制御することができるとともに、スリミングに伴うレジスト高さの減少を生じさせることの無い半導体装置の製造方法及び半導体装置の製造装置を提供することができる。
本発明の半導体装置の製造方法の一実施形態の工程を説明するための図。 本発明の半導体装置の製造方法の他の実施形態の工程を説明するための図。 本発明の半導体装置の製造方法の他の実施形態の工程を説明するための図。 本発明の半導体装置の製造装置の一実施形態の平面構成を示す図。 図４の半導体装置の製造装置の正面構成を示す図。 図４の半導体装置の製造装置の背面構成を示す図。
以下、本発明の詳細を、図面を参照して実施形態について説明する。
図１は、本発明の第１実施形態に係る半導体ウエハＷの一部を拡大して模式的に示し、第１実施形態にかかる半導体装置の製造方法の工程を示すものである。図１（ａ）に示すように、この第１実施形態では、パターニングを目的とする被エッチング層としてのポリシリコン層１１の上には、有機材料等からなる反射防止膜（ＢＡＲＣ）１２が形成されている。まず、この反射防止膜（ＢＡＲＣ）１２の上にフォトレジストを塗布してフォトレジスト層１３を形成する。なお、図１において１０は、ポリシリコン層１１の下側に設けられた下地層を示している。
次に、フォトレジスト層１３に露光、現像工程を実施して、図１（ｂ）に示すように、所定形状にパターニングしたフォトレジストパターン１３ａを形成する。この工程の後、以下に説明するようにフォトレジストパターン１３ａを細めるスリミング工程を行う。
スリミング工程では、まず、図１（ｃ）に示すように、フォトレジストパターン１３ａの間に膨張剤１４が充填されるように、膨張剤１４を塗布する塗布工程を行う。この塗布工程で塗布する膨張剤１４としては、例えば、ポリシラザン系材料（例えば、「Ｓｐｉｎｆｉｔ」（商品名）ＡＺエレクトロニックマテリアルズ社製）や吸水性ポリマー等を使用することができる。
次に、図１（ｄ）に示すように、膨張剤１４を膨張させる。この膨張剤１４の膨張工程は、膨張剤１４がポリシラザン系材料等の場合、膨張剤１４にエネルギーを加えること、例えば加熱、光の照射、及びこれらの両方を行うことによって行うことができる。また、膨張剤１４が吸水性ポリマー等の場合、一定の湿度を有する雰囲気中に晒すこと等によって行うことができる。膨張剤１４を加熱する場合、加熱温度の下限は膨張剤１４に含まれる溶媒の沸点以上であり、５０℃以上とすることが望ましい。
上記のように、膨張剤１４を膨張させることによって、図１（ｅ）に示すように、フォトレジストパターン１３ａが横方向に物理的に押圧されて線幅が細くなり、スリミングが行われる。この時、フォトレジストパターン１３ａが横方向に物理的に押圧されるため、フォトレジストパターン１３ａの高さがスリミング前に比べて低くなることはなく、逆に高くなる。
次に、溶剤を供給し、この溶剤によって膨張させた膨張剤１４を溶解させて除去し、図１（ｆ）に示す状態とする。この工程で使用する溶剤として、例えば、乳酸エチル、ＰＧＭＥＡ（Propylene Glycol Monomethyl Ether Acetate）、ＰＧＭＥ（Propylene Glycol Monomethyl Ether）、γ-ブチロラクトン、シクロヘキサノン、キシレン、ピリジン、ジメチルスルホキシド等、及びこれらを混合した容液等を用いることができる。アルコール類はレジストに対するダメージが小さいため、溶剤としては特に好ましい。アルコール類を使用する場合、溶解性、粘度等の点から炭素数２〜４のものが好ましい。また、膨張剤１４の除去にフッ酸を使用した場合、膨張剤１４の硬度に制約を受けずに膨張剤１４の除去が可能である。
この膨張剤１４の除去工程を行うことによって、一連のスリミング工程が終了する。本実施形態のスリミング工程では、膨張剤１４の膨張による物理的な押圧力でフォトレジストパターン１３ａを細めるので、光学条件及びレジスト種に依存することなくスリミング量を精度よく制御することができるとともに、スリミングに伴うレジスト高さの減少を生じさせることが無い。
上記のスリミング工程に引き続き、必要な工程を実行してサイドウォールトランスファープロセス、又はダブルパターニングプロセスを行うことができる。まず、サイドウォールトランスファープロセスを行う場合について説明する。
サイドウォールトランスファープロセスを行う場合、まず、図２（ａ）に示すように、反射防止膜１２を除去し、次に図２（ｂ）に示すように、スリミングしたレジストパターン１３ａの側壁部のみにマスク材が残るようにマスク材層１５を形成する。このマスク材層１５を構成する材料としては、例えば、ＳｉＯ２等を用いることができる。この場合、レジストパターン１３ａの上にＳｉＯ２膜を成膜し、このＳｉＯ２膜をエッチングすること等によって形成することができる。
上記ＳｉＯ２膜を成膜工程では、レジストパターン１３ａの上に成膜を行うが、一般的にフォトレジストは、高温に晒されると倒れを生じる等、高温に弱いので、低温（例えば３００℃以下程度）で成膜することが好ましい。この場合、例えば、加熱触媒体で成膜ガスを活性化させた化学気相成長によってＳｉＯ２膜の成膜を行うことができる。
また、ＳｉＯ２膜のエッチングは、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、Ｃ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。
次に、図２（ｃ）に示すように、酸素プラズマを用いたアッシング等により、レジストパターン１３ａを除去し、レジストパターン１３ａの側壁部に形成されたマスク材層１５によるパターンを形成する。
次に、図２（ｄ）に示すように、マスク材層１５のパターンをマスクとして、下層のポリシリコン層１１をエッチングする。このエッチングは、例えば、ＨＢｒガス等を用いて行うことができる。以上の工程によって、最初に形成したレジストパターン１３ａより線幅の狭い２倍の数のラインアンドスペースのパターンを形成することができる。
次に、ダブルパターニングプロセスを行う場合について説明する。ダブルパターニングプロセスを行う場合、まず、図３（ａ）に示すように、反射防止膜１２を除去し、次に図３（ｂ）に示すように、スリミングしたレジストパターン１３ａの表面も含めて新たな第２反射防止膜２２を形成し、第２フォトレジスト層２３を形成する。
次に、図３（ｃ）に示すように、露光工程を行い、続いて現像工程を行うことによって、スリミングしたレジストパターン１３ａの間に第２レジストパターン２３ａを形成する。
次に、図３（ｄ）に示すように、フォトレジストパターン１３ａ及び第２レジストパターン２３ａの間に膨張剤２４が充填されるように、膨張剤２４を塗布する塗布工程を行う。この塗布工程で塗布する膨張剤２４としては、前述した膨張剤１４と同様なものを使用することができる。
次に、図３（ｅ）に示すように、膨張剤２４を膨張させる工程を行う。この工程についても前述した膨張剤１４を膨張させる工程と同様にして行うことができる。
上記のように、膨張剤２４を膨張させることによって、図３（ｆ）に示すように、フォトレジストパターン２３ａが横方向に物理的に押圧されて線幅が細くなり、スリミングが行われる。この時、フォトレジストパターン２３ａが横方向に物理的に押圧されるため、フォトレジストパターン２３ａの高さがスリミング前に比べて低くなることはなく、逆に高くなる。
次に、溶剤を供給し、この溶剤によって膨張させた膨張剤２４を溶解させて除去し、図３（ｇ）に示す状態とする。この工程では、前述した膨張剤１４の除去の際と同様な溶剤を使用することができる。
この膨張剤２４の除去工程を行うことによって、一連のスリミング工程が終了する。本実施形態のスリミング工程では、膨張剤２４の膨張による物理的な押圧力でフォトレジストパターン２３ａを細めるので、光学条件及びレジスト種に依存することなくスリミング量を精度よく制御することができるとともに、スリミングに伴うレジスト高さの減少を生じさせることが無い。
次に、図３（ｈ）に示すように、第２反射防止膜２２を除去し、スリミングしたフォトレジストパターン１３ａ及びフォトレジストパターン２３ａをマスクとして、下層のポリシリコン層１１をエッチングする。このエッチングは、例えば、ＨＢｒガス等を用いて行うことができる。以上の工程によって、最初に形成したレジストパターン１３ａより線幅の狭い２倍の数のラインアンドスペースのパターンを形成することができる。なお、上記のダブルパターニングプロセスでは、２回のスリミング工程のうち、２回とも膨張剤を用いたスリミング工程としたが、いずれか一方のみを、膨張剤を用いたスリミング工程とし、他方には従来から知られている薬液によりパターンの側壁部を可溶化して除去するスリミング方法を用いてもよい。
次に、上述した半導体装置の製造方法を実施する半導体装置の製造装置の実施形態について説明する。
図４〜６は、本実施形態に係る半導体装置の製造装置としてのレジスト塗布・現像処理システムの構成を模式的に示すものであり、図４は平面図、図５は正面図、図６は背面図である。このレジスト塗布・現像処理システム１００は、カセットステーション１１１と、複数の処理ユニットを有する処理ステーション１１２と、処理ステーション１１２に隣接して設けられる露光装置１１４と処理ステーション１１２との間で半導体ウエハＷを受け渡すためのインターフェイスステーション１１３とを具備している。
上記カセットステーション１１１には、レジスト塗布・現像処理システム１００において処理を行う複数枚の半導体ウエハＷが水平に収容されたウエハカセット（ＣＲ）が他のシステムから搬入される。また、逆にレジスト塗布・現像処理システム１００における処理が終了した半導体ウエハＷが収容されたウエハカセット（ＣＲ）がカセットステーション１１１から他のシステムへ搬出される。さらにカセットステーション１１１はウエハカセット（ＣＲ）と処理ステーション１１２との間での半導体ウエハＷの搬送を行う。
図４に示すように、カセットステーション１１１の入口側端部（図４中Ｙ方向端部）には、Ｘ方向に沿って延在するカセット載置台１２０が設けられている。このカセット載置台１２０上にＸ方向に沿って１列に複数（図４では５個）の位置決め突起１２０ａが配設されており、ウエハカセット（ＣＲ）はウエハ搬入出口を処理ステーション１１２側に向けてこの突起１２０ａの位置に載置されるようになっている。
カセットステーション１１１には、カセット載置台１２０と処理ステーション１１２との間に位置するように、ウエハ搬送機構１２１が設けられている。このウエハ搬送機構１２１は、カセット配列方向（Ｘ方向）およびウエハカセット（ＣＲ）中の半導体ウエハＷの配列方向（Ｚ方向）に移動可能なウエハ搬送用ピック１２１ａを有しており、このウエハ搬送用ピック１２１ａは、図４中に示すθ方向に回転可能とされている。これにより、ウエハ搬送用ピック１２１ａは、いずれのウエハカセット（ＣＲ）に対してもアクセスでき、かつ、後述する処理ステーション１１２の第３処理ユニット群Ｇ３に設けられたトランジションユニット（ＴＲＳ−Ｇ３）にアクセスできるようになっている。
処理ステーション１１２には、システム前面側に、カセットステーション１１１側から順に、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２が配設されている。また、システム背面側に、カセットステーション１１１側から順に、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４および第５処理ユニット群Ｇ５が配設されている。また、第３処理ユニット群Ｇ３と第４処理ユニット群Ｇ４との間に第１主搬送部Ａ１が配設され、第４処理ユニット群Ｇ４と第５処理ユニット群Ｇ５との間に第２主搬送部Ａ２が配設されている。さらに、第１主搬送部Ａ１の背面側には第６処理ユニット群Ｇ６が配設され、第２主搬送部Ａ２の背面側には第７処理ユニット群Ｇ７が配設されている。
図４および図５に示すように、第１処理ユニット群Ｇ１には、カップ内で半導体ウエハＷをスピンチャックに載せて所定の処理を行う液供給ユニットとしての５台のスピンナ型処理ユニット、例えば、３台の塗布ユニット（ＣＯＴ）と、露光時の光の反射を防止する反射防止膜を形成する２台のコーティングユニット（ＢＡＲＣ）が計５段に重ねられて配設されている。本実施形態では、３つの塗布ユニットのうち、１つは前述したスリミング工程を実施する際に膨張剤を塗布するための膨張剤塗布ユニット（ＥＸＣＯＴ）であり、残りの２つはフォトレジストを塗布するためのレジスト塗布ユニット（ＣＯＴ）となっている。また第２処理ユニット群Ｇ２には、５台のスピンナ型処理ユニット、例えば、前述したスリミング工程を実施する際に膨張剤を除去するための膨張剤除去ユニット（ＲＥＭ）と４台の現像ユニット（ＤＥＶ）が５段に重ねられて配設されている。
図６に示すように、第３処理ユニット群Ｇ３には、下から、温調ユニット（ＴＣＰ）、カセットステーション１１１と第１主搬送部Ａ１との間での半導体ウエハＷの受け渡し部となるトランジションユニット（ＴＲＳ−Ｇ３）、所望のオーブン型処理ユニット等を設けることができるスペア空間Ｖ、半導体ウエハＷに精度のよい温度管理下で加熱処理を施す３台の高精度温調ユニット（ＣＰＬ−Ｇ３）、半導体ウエハＷに所定の加熱処理を施す４台の高温度熱処理ユニット（ＢＡＫＥ）が、合計１０段に重ねられて配設されている。
また、第４処理ユニット群Ｇ４には、下から、高精度温調ユニット（ＣＰＬ−Ｇ４）、前述したスリミング工程を実施する際に膨張剤を膨張させるための膨張剤膨張用加熱ユニット（ＥＸＢ）、レジスト塗布後の半導体ウエハＷに加熱処理を施す３台のプリベークユニット（ＰＡＢ）、現像処理後の半導体ウエハＷに加熱処理を施す５代のポストベークユニット（ＰＯＳＴ）が、合計１０段に重ねられて配設されている。
また、第５処理ユニット群Ｇ５には、下から、４台の高精度温調ユニット（ＣＰＬ−Ｇ５）、６台の露光後現像前の半導体ウエハＷに加熱処理を施すポストエクスポージャーベークユニット（ＰＥＢ）が、合計１０段に重ねられて配設されている。
第３〜５処理ユニット群Ｇ３〜Ｇ５に設けられている高温度熱処理ユニット（ＢＡＫＥ）、プリベークユニット（ＰＡＢ）、ポストベークユニット（ＰＯＳＴ）、ポストエクスポージャーベークユニット（ＰＥＢ）は、例えば、全て同じ構造を有し、加熱処理ユニットを構成する。また、第４処理ユニット群Ｇ４に設けられた膨張剤膨張用加熱ユニット（ＥＸＢ）には、加熱機構の他に半導体ウエハＷに光（紫外線等）を照射する光照射機構が設けられている。
なお、第３〜５処理ユニット群Ｇ３〜Ｇ５の積み重ね段数およびユニットの配置は、図示するものに限らず、任意に設定することが可能である。
第６処理ユニット群Ｇ６には、下から、２台のアドヒージョンユニット（ＡＤ）と、半導体ウエハＷを加熱するための２台の加熱ユニット（ＨＰ）とが合計４段に重ねられて配設されている。
第７処理ユニット群Ｇ７には、下から、レジスト膜厚を測定する膜厚測定装置（ＦＴＩ）と、半導体ウエハＷのエッジ部のみを選択的に露光する周辺露光装置（ＷＥＥ）とが２段に重ねられて配設されている。
図４に示すように、第１主搬送部Ａ１には第１主ウエハ搬送装置１１６が設けられ、この第１主ウエハ搬送装置１１６は、第１処理ユニット群Ｇ１、第３処理ユニット群Ｇ３、第４処理ユニット群Ｇ４と第６処理ユニット群Ｇ６に備えられた各ユニットに選択的にアクセス可能となっている。
第２主搬送部Ａ２には第２主ウエハ搬送装置１１７が設けられ、この第２主ウエハ搬送装置１１７は、第２処理ユニット群Ｇ２、第４処理ユニット群Ｇ４、第５処理ユニット群Ｇ５、第７処理ユニット群Ｇ７に備えられた各ユニットに選択的にアクセス可能となっている。
第１主ウエハ搬送装置１１６及び第２主ウエハ搬送装置１１７には、半導体ウエハＷを保持するための３本のアームが上下方向に積層するように配設されている。そして、これらのアームに半導体ウエハＷを保持して、Ｘ方向、Ｙ方向、Ｚ方向及びθ方向の各方向に搬送するよう構成されている。
図４に示すように、第１処理ユニット群Ｇ１とカセットステーション１１１との間には液温調ポンプ１２４およびダクト１２８が設けられ、第２処理ユニット群Ｇ２とインターフェイスステーション１１３との間には液温調ポンプ１２５およびダクト１２９が設けられている。液温調ポンプ１２４、１２５は、それぞれ第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するものである。また、ダクト１２８、１２９は、レジスト塗布・現像処理システム１００外に設けられた図示しない空調器からの清浄な空気を各処理ユニット群Ｇ１〜Ｇ５の内部に供給するためのものである。
第１処理ユニット群Ｇ１〜第７処理ユニット群Ｇ７は、メンテナンスのために取り外しが可能となっており、処理ステーション１１２の背面側のパネルも取り外しまたは開閉可能となっている。また、図５に示すように、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２の下方には、第１処理ユニット群Ｇ１と第２処理ユニット群Ｇ２に所定の処理液を供給するケミカルユニット（ＣＨＭ）１２６、１２７が設けられている。
インターフェイスステーション１１３は、処理ステーション１１２側の第１インターフェイスステーション１１３ａと、露光装置１１４側の第２インターフェイスステーション１１３ｂとから構成されており、第１インターフェイスステーション１１３ａには第５処理ユニット群Ｇ５の開口部と対面するように第１ウエハ搬送体１６２が配置され、第２インターフェイスステーション１１３ｂにはＸ方向に移動可能な第２ウエハ搬送体１６３が配置されている。
図６に示すように、第１ウエハ搬送体１６２の背面側には、下から順に、露光装置１１４から搬出された半導体ウエハＷを一時収容するアウト用バッファカセット（ＯＵＴＢＲ）、露光装置１１４に搬送される半導体ウエハＷを一時収容するイン用バッファカセット（ＩＮＢＲ）、周辺露光装置（ＷＥＥ）が積み重ねられて構成された第８処理ユニット群Ｇ８が配置されている。イン用バッファカセット（ＩＮＢＲ）とアウト用バッファカセット（ＯＵＴＢＲ）は、複数枚、例えば２５枚の半導体ウエハＷを収容できるようになっている。
また、第１ウエハ搬送体１６２の正面側には、図５に示すように、下から順に、２段の高精度温調ユニット（ＣＰＬ−Ｇ９）と、トランジションユニット（ＴＲＳ−Ｇ９）とが積み重ねられて構成された第９処理ユニット群Ｇ９が配置されている。
図４に示すように、第１ウエハ搬送体１６２は、Ｚ方向に移動可能かつθ方向に回転可能であり、さらにＸ−Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６２ａを有している。このフォーク１６２ａは、第５処理ユニット群Ｇ５、第８処理ユニット群Ｇ８、第９処理ユニット群Ｇ９の各ユニットに対して選択的にアクセス可能であり、これによりこれらのユニット間での半導体ウエハＷの搬送を行うことが可能となっている。
第２ウエハ搬送体１６３も同様に、Ｘ方向およびＺ方向に移動可能、かつ、θ方向に回転可能であり、さらにＸ−Ｙ面内において進退自在なウエハ受け渡し用のフォーク１６３ａを有している。このフォーク１６３ａは、第９処理ユニット群Ｇ９の各ユニットと、露光装置１１４のインステージ１１４ａおよびアウトステージ１１４ｂに対して選択的にアクセス可能であり、これら各部の間で半導体ウエハＷの搬送を行うことができるようになっている。
図５に示すように、カセットステーション１１１の下部にはこのレジスト塗布・現像処理システム１００全体を制御する集中制御部１１９が設けられている。この集中制御部１１９は、レジスト塗布・現像処理システム１００の各ユニットおよび各搬送機構等の各構成部を制御するＣＰＵを備えたプロセスコントローラと、キーボードやディスプレイ等からなるユーザーインターフェイスと、制御プログラム、レシピ、各種データベース等が格納された記憶部とを備えている。
このように構成されたレジスト塗布・現像処理システム１００を用いて、上述したレジストパターンのスリミング工程等を以下のように実施する。
まず、ウエハカセット（ＣＲ）から処理前の半導体ウエハＷを１枚ずつウエハ搬送機構１２１により取り出し、この半導体ウエハＷを処理ステーション１１２の処理ユニット群Ｇ３に配置されたトランジションユニット（ＴＲＳ−Ｇ３）に搬送する。
次に、半導体ウエハＷに対し、温調ユニット（ＴＣＰ）で温調処理を行った後、第１処理ユニット群Ｇ１に属するコーティングユニット（ＢＡＲＣ）で反射防止膜の形成、加熱ユニット（ＨＰ）における加熱処理、高温度熱処理ユニット（ＢＡＫＥ）におけるベーク処理を行う。コーティングユニット（ＢＡＲＣ）による半導体ウエハＷへの反射防止膜の形成前にアドヒージョンユニット（ＡＤ）によりアドヒージョン処理を行ってもよい。
次に、高精度温調ユニット（ＣＰＬ−Ｇ４）で半導体ウエハＷの温調を行った後、半導体ウエハＷを第１処理ユニット群Ｇ１に属するレジスト塗布ユニット（ＣＯＴ）へ搬送し、レジスト液の塗布処理を行う。
次に、第４処理ユニット群Ｇ４に設けられたプリベークユニット（ＰＡＢ）で半導体ウエハＷにプリベーク処理を施し、周辺露光装置（ＷＥＥ）で周辺露光処理を施した後、高精度温調ユニット（ＣＰＬ−Ｇ９）等で温調する。その後、半導体ウエハＷを第２ウエハ搬送体１６３により露光装置１１４内に搬送する。
露光装置１１４により露光処理がなされた半導体ウエハＷは、第２ウエハ搬送体１６３によってトランジションユニット（ＴＲＳ−Ｇ９）に搬入する。この後、半導体ウエハＷに、第５処理ユニット群Ｇ５に属するポストエクスポージャーベークユニット（ＰＥＢ）によるポストエクスポージャーベーク処理、第２処理ユニット群Ｇ２に属する現像ユニット（ＤＥＶ）による現像処理、ポストベークユニット（ＰＯＳＴ）によるポストベーク処理、高精度温調ユニット（ＣＰＬ−Ｇ３）による温調処理を行う。
以上の手順によって、レジストパターンのパターニングが行われる。次に、上記工程で形成されたレジストパターンを細めるスリミング工程を実施する。
スリミング工程では、まず、半導体ウエハＷに、第１処理ユニット群Ｇ１に属する膨張剤塗布ユニット（ＥＸＣＯＴ）において、膨張剤を塗布する。この膨張剤の塗布は、半導体ウエハＷの表面に膨張剤を供給するとともに、半導体ウエハＷを回転させることによって膨張剤を遠心力によって拡散させるスピンコート法によって行うことができる。
次に、膨張剤を塗布した半導体ウエハＷを、第４処理ユニット群Ｇ４に設けられた膨張剤膨張用加熱ユニット（ＥＸＢ）に搬送し、半導体ウエハＷを加熱するとともに、紫外線等の光を照射することによって、膨張剤を膨張させる。なお、膨張剤として吸水性ポリマーを使用した場合は、前述したように一定の湿度とされた雰囲気を形成して膨張剤に水分を供給し膨張させる膨張剤膨張用ユニットを使用する必要がある。
次に、半導体ウエハＷを、第２処理ユニット群Ｇ２に設けられた膨張剤除去ユニット（ＲＥＭ）に搬送し、膨張させた膨張剤を除去する除去工程を行う。この除去工程では、半導体ウエハＷに前述した各種の溶剤を供給することによって膨張剤の除去を行う。
上記のようにしてレジストパターンのスリミング工程を行った後、必要に応じてレジストパターンの側壁にマスク層を形成する工程等を行ってサイドウォールトランスファープロセス、又は第２レジストパターンの形成等によるダブルパターニングプロセス等を実施する。
なお、膨張剤としてポリシラザン系材料を使用する場合、ポリシラザン系材料が加水分解するとアンモニアが発生するため、リソグラフィーと同じシステム内で処理を行うには、塗布、加熱モジュール内に対してアミンの流入を防止する措置（例えば、気流の制御、別アームの設置等）を取るのが望ましい。一方、リソグラフィーと別にシステムを設けて処理を行うのであれば、特別な装置構成とする必要はない。
以上、本発明を各実施形態について説明したが、本発明は、上述した各実施形態に限定されるものではなく、各種の変形が可能であることは勿論である。
１０……下地層、１１……ポリシリコン層、１２……反射防止膜（ＢＡＲＣ）、１３……フォトレジスト層、１３ａ……フォトレジストパターン、１４……膨張剤。

Claims (6)

  1. 基板にレジスト層を形成する工程と、
    前記レジスト層に対して露光、現像を行い、レジストパターンを形成する工程と、
    前記レジストパターンを細めるスリミング工程と、
    細めた前記レジストパターンの側壁部にマスク材層を形成する工程と、
    細めた前記レジストパターンを除去する工程と
    を具備した半導体装置の製造方法であって、
    前記スリミング工程は、
    前記基板に膨張剤を塗布する塗布工程と、
    前記膨張剤を膨張させる工程と、
    膨張させた前記膨張剤を除去する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 基板に第１レジスト層を形成する工程と、
    前記第１レジスト層に対して露光、現像を行い、第１レジストパターンを形成する工程と、
    前記第１レジストパターンを細める第１スリミング工程と、
    前記基板に第２レジスト層を形成する工程と、
    前記第２レジスト層に対して露光、現像を行い、第２レジストパターンを形成する工程と、
    前記第２レジストパターンを細める第２スリミング工程と、
    を具備した半導体装置の製造方法であって、
    前記第１スリミング工程と前記第２スリミング工程の少なくともいずれか一方は、
    前記基板に膨張剤を塗布する塗布工程と、
    前記膨張剤を膨張させる工程と、
    膨張させた前記膨張剤を除去する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  3. 基板にレジスト層を形成する工程と、
    前記レジスト層に対して露光、現像を行い、レジストパターンを形成する工程と、
    前記レジストパターンを細めるスリミング工程と
    を具備した半導体装置の製造方法であって、
    前記スリミング工程は、
    前記基板に膨張剤を塗布する塗布工程と、
    前記膨張剤を膨張させる工程と、
    膨張させた前記膨張剤を除去する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１〜３いずれか１項記載の半導体装置の製造方法であって、
    前記膨張剤を膨張させる工程は、
    前記膨張剤を加熱する工程、及び、前記膨張剤に光を照射する工程の少なくとも一方を含む
    ことを特徴とする半導体装置の製造方法。
  5. 基板に形成されたレジストパターンを細めるスリミング工程を行う半導体装置の製造装置であって、
    前記基板に膨張剤を塗布する膨張剤塗布手段と、
    前記膨張剤を膨張させる膨張剤膨張手段と、
    膨張させた前記膨張剤を除去する膨張剤除去手段と
    を具備したことを特徴とする半導体装置の製造装置。
  6. 請求項５記載の半導体装置の製造装置であって、
    前記膨張剤膨張手段は、
    前記膨張剤を加熱する加熱手段、及び、前記膨張剤に光を照射する光照射手段の少なくとも一方を含む
    ことを特徴とする半導体装置の製造装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115274A (ja) * 2011-11-29 2013-06-10 Sharp Corp 半導体装置の製造方法、現像装置、及び半導体装置
JP5899082B2 (ja) * 2012-08-08 2016-04-06 富士フイルム株式会社 パターン形成方法、及び、これを用いた電子デバイスの製造方法
JP5926752B2 (ja) * 2014-02-20 2016-05-25 東京エレクトロン株式会社 半導体装置の製造方法及び半導体製造装置
US9349952B1 (en) * 2014-12-08 2016-05-24 Sony Corporation Methods for fabricating a memory device with an enlarged space between neighboring bottom electrodes
US9754785B2 (en) 2015-01-14 2017-09-05 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US9905657B2 (en) 2016-01-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN109950141A (zh) * 2019-04-18 2019-06-28 上海华力微电子有限公司 一种半导体结构的形成方法
KR102779726B1 (ko) * 2020-06-02 2025-03-12 삼성디스플레이 주식회사 발광 소자의 제조 장치 및 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450540A (en) * 1987-08-21 1989-02-27 Nec Corp Isolation of microelement
US5202716A (en) * 1988-02-12 1993-04-13 Tokyo Electron Limited Resist process system
DE4203509A1 (de) * 1992-02-07 1993-08-12 Fichtel & Sachs Ag Mehrgang-antriebsnabe fuer fahrraeder
JP3256064B2 (ja) * 1993-08-18 2002-02-12 富士通株式会社 レジストパターンの形成方法
TW372337B (en) * 1997-03-31 1999-10-21 Mitsubishi Electric Corp Material for forming micropattern and manufacturing method of semiconductor using the material and semiconductor apparatus
US6180320B1 (en) * 1998-03-09 2001-01-30 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a fine pattern, and semiconductor device manufactured thereby
US20010016225A1 (en) * 2000-02-18 2001-08-23 Kunie Ogata Coating film forming apparatus and coating film forming method
JP2001351848A (ja) * 2000-06-07 2001-12-21 Tokyo Electron Ltd 基板処理システム及び基板処理方法
US6492075B1 (en) * 2000-06-16 2002-12-10 Advanced Micro Devices, Inc. Chemical trim process
US6358856B1 (en) * 2000-11-21 2002-03-19 Advanced Micro Devices, Inc. Bright field image reversal for contact hole patterning
JP3953822B2 (ja) * 2002-01-25 2007-08-08 富士通株式会社 レジストパターン薄肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP2005031233A (ja) * 2003-07-09 2005-02-03 Tokyo Ohka Kogyo Co Ltd レジスト組成物、積層体、及びレジストパターン形成方法
US6911399B2 (en) * 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
JP4583860B2 (ja) * 2004-10-04 2010-11-17 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、並びに、半導体装置及びその製造方法
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
WO2008149988A1 (ja) * 2007-06-08 2008-12-11 Tokyo Electron Limited パターニング方法
JP5154395B2 (ja) * 2008-02-28 2013-02-27 東京エレクトロン株式会社 半導体装置の製造方法及びレジスト塗布・現像処理システム
US7862982B2 (en) * 2008-06-12 2011-01-04 International Business Machines Corporation Chemical trim of photoresist lines by means of a tuned overcoat material

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