TWI790014B - 三維單晶堆疊的記憶體結構 - Google Patents
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Abstract
本發明提出了一種三維單晶堆疊的記憶體結構，包含一半導體基底、一場效電晶體位於該半導體基底上、多個後段金屬層位於該場效電晶體以及該半導體基底上、一氧化物半導體場效電晶體位於該多個後段金屬層中，其中該氧化物半導體場效電晶體的汲極與該場效電晶體的閘極連接、以及一鐵電金屬-絕緣層-金屬儲存電容器形成在該些後段金屬層上方，其中該鐵電電容器的下電極與該氧化物半導體場效電晶體的該汲極以及該場效電晶體的該閘極連接，且該場效電晶體、該氧化物半導體場效電晶體、以及該鐵電電容器係由下而上依序堆疊設置於該半導體基底上。
Description
本發明大體上與一種記憶體結構有關，更特定言之，其係關於一種具有氧化物半導體場效電晶體(OSFET)以及鐵電金屬-絕緣層-金屬儲存電容器(FEMIM)的三維單晶堆疊的記憶體結構。
隨著近年來人工智慧(AI)的興起，許多科技領域都正在透過人工智慧、機器學習與深度學習來驅動各種創新技術的實現，正是因為人工智慧系統與人工智慧演算法包含使機器(如電腦)具有資料處理能力、推理以及深度學習的模型，這些人工智慧系統與模型經常被高密度地訓練來執行特定的任務，例如神經語言處理、影像辨識、計畫和決策等諸如此類的任務。
基於人工智慧浪潮來襲以及對於電腦速度要求越來越高，目前全世界採用傳統馮紐曼架構的電腦，即將記憶體跟運算(CPU)分開、兩者之間用匯流排(Bus)傳輸資料之架構，其對於運算量動輒幾億次的AI運算有其限制與瓶頸。當中央處理器的運算速度和記憶體傳輸速率差距越巨大，這樣的瓶頸問題將更嚴重，特別是在發展認知運算方面，其需要有效率地處理大量的資料，這對傳統的馮紐曼架構而言是一大挑戰，其已無法滿足越來越多資料密集型應用，使得記憶體技術亦面臨改朝換代的轉折點。正好記憶體內運算(in-memory computing)之技術非常適用於人工智慧的硬體加速，彼此相得益彰、加速其發展，
記憶體內運算技術因此應運而生成為現今追求的架構，擴大對記憶體內運算的市場。
另一方面，如果用類比資料來做AI運算，是直接在終端分析即時且連續的類比資料，由於不需要轉存成數位資訊到記憶體，也就能省去記憶體與CPU之間資料傳輸的龐大功耗，因此，在類比AI晶片的架構上，必要的電晶體數量可以減少很多。舉例來說，要執行8位元的平行化運算，若用數位資料做乘法運算，需要約3000個電晶體，做加法運算，需要300個電晶體；然而，用類比資料來做乘法與加法運算，總共只需要30個電晶體，功耗大約為原先執行數位運算的1%。
儘管如此，隨著半導體元件微縮到物理極限，如何使用單晶片三維積體電路(Monolithic 3D-IC)架構來克服摩爾定律的限制，以此增加元件積集度、降低功率耗損並整合多功能電路，來達到人工智慧應用之需求，為現今本領域的技術人士仍需努力研究與開發之目標。
根據上述習知技術之現況與需求，本發明於此提出了一種2T1C(兩電晶體一電容)的三維單晶堆疊的記憶體結構，其特點在於使用氧化物半導體場效電晶體(OSFET)作為寫入電晶體，其超低的漏電流與優異的元件變異特性可以達成對類比記憶體的多階類比狀態之控制。再者，發明中使用鐵電金屬-絕緣層-金屬儲存電容器(FEMIM)並將其設置在CMOS製程的後段金屬層的最上方，如此，除了與CMOS製程相容以外，此設計可以方便對鐵電金屬-絕緣層-金屬儲存電容器進行三維結構設計來達到更高的儲存電容，並與OSFET控制電晶體與基底面上的讀取電晶體達到三維單晶堆疊架構，大幅提升元件密度與儲存密度。
本發明的目的在於提出一種三維單晶堆疊的記憶體結構，包含一半
導體基底、一場效電晶體位於該半導體基底上、多個後段金屬層位於該場效電晶體以及該半導體基底上、一氧化物半導體場效電晶體位於該多個後段金屬層中，其中該氧化物半導體場效電晶體的汲極與該場效電晶體的閘極連接、以及一鐵電金屬-絕緣層-金屬儲存電容器形成在該多個後段金屬層最上方。該鐵電金屬-絕緣層-金屬儲存電容器包含一電容介電層夾設於一上電極以及一下電極之間，並且該上電極為該多個後段金屬層中的頂部金屬層，其中該下電極與該氧化物半導體場效電晶體的該汲極以及該場效電晶體的該閘極連接，其中該場效電晶體、該氧化物半導體場效電晶體、以及該鐵電金屬-絕緣層-金屬儲存電容器係由下而上依序堆疊設置於該半導體基底上。
本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。
100:基底
101:淺溝槽隔離結構
102:接觸件
104:導孔件
110:後段互連結構
120:場效電晶體
130:氧化物半導體場效電晶體
140:鐵電金屬-絕緣層-金屬儲存電容器
142:下電極
144:電容介電層
146:上電極
D1,D2:汲極
FN:浮置結點
G1,G2:閘極
Iout:輸出電流
M1~Mn:後段金屬層
VFN:浮置電壓
VH:高位電壓
Vin:輸入電壓
Vout:輸出電壓
VW:寫入電壓
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖為根據本發明較佳實施例中一三維單晶堆疊的記憶體結構的截面示意圖；第2圖為根據本發明實施例中一鐵電金屬-絕緣層-金屬儲存電容器不同型態的截面示意圖；第3圖為根據本發明實施例中三維單晶堆疊記憶體結構在寫入運作時的電路示意圖；第4圖為根據本發明實施例中三維單晶堆疊記憶體結構在讀取運作時的電
路示意圖；以及第5圖為根據本發明實施例中1位元與4位元的數位資料在類比訊號與數位訊號之間轉換的對照圖。
須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可理解文中之描述僅透過例示之方式來進行，而非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以以各種方式來加以組合或重新設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。
閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層(即，直接在某物上)的含義。此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。
如本文中使用的，術語「基底」是指向其上增加後續材料的材料。
可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。
層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成觸點、互連線和/或通孔)和一個或多個介電層。
閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。
閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。
本發明的目的在於提出一種三維單晶堆疊的記憶體結構，其結構中
包含了一場效電晶體(如金氧半場效電晶體MOSFET)與一氧化物半導體場效電晶體(OSFET)來分別作為記憶體結構的寫入電晶體與讀取電晶體，以及包含一高電容的鐵電金屬-絕緣層-金屬儲存電容器來做為記憶體結構的儲存結點，三者共同構成了一2T1C架構的記憶單元(unit cell)，並以三維單晶堆疊的架構整合在同一基底上與半導體製程中。
首先請參照第1圖，其為根據本發明較佳實施例中一三維單晶堆疊的記憶體結構的截面示意圖，透過此截面圖可以了解本發明的記憶體結構在垂直基底的方向上的結構組成。如第1圖所示，本發明的記憶體結構包含一基底100，其作為整個記憶體結構的設置基礎。基底100可以是任何具有承載功能的部件，例如一半導體基底，包括含矽基板、覆矽絕緣體基板(silicon on insulator,SOI)、藍寶石基板等，但並不以此為限。基底100中形成有氧化矽材質的淺溝槽隔離結構101來界定並隔離各個主動區域，圖中僅示出一個主動區域以及其上的部件來作為例示。基底100的主動區域上形成有一場效電晶體120。在本發明實施例中，場效電晶體120可為一金氧半場效電晶體(MOSFET)，其具有閘極G1、源極S1、汲極D1等結構，其中源極S1與汲極D1為基底100的摻雜區，其透過接觸件102與上方的第一金屬層M1電連接。閘極G1位於源極S1與汲極D1之間，其材質可為多晶矽或金屬，可控制源極S1與汲極D1之間的通道開關，並也透過接觸件102與上方的第一金屬層M1電連接。在本發明實施例中，場效電晶體120係作為一讀取電晶體。
復參照第1圖，基底100與場效電晶體120的上方為CMOS製程中的後段(BEOL)互連結構110，其中包含了多個後段金屬層M1~Mn、金屬間介電層(IMD，未示出)以及位於金屬間介電層中的導孔件104，該些後段金屬層M1~Mn透過導孔件104來彼此電連接。在本發明實施例中，後段互連結構110中還設有一氧化物半導體場效電晶體(OSFET)130來作為寫入電晶體，其位置較佳在垂直基底的方向上與下方的場效電晶體120部分重疊。氧化物半導體場效電晶體130
同樣具有閘極G2、源極S2、汲極D2等結構，其中閘極G2本身可為一條字元線(word line)，或是可透過導孔件104與一字元線相接。源極S2與汲極D2則分別位於閘極G2的兩側並連接到下方的後段金屬層Mn，或者是其本身即為後段金屬層Mn的一部分，或是其可透過導孔件104連接到其他的後段金屬層，如一位元線(bit line)等。氧化物半導體場效電晶體130的閘極G2的材料可為一導電層，如銅(Cu)、鋁(Al)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)等金屬層。或者，其材料可為上述金屬元素的氮化物如氮化鈦、氮化鉬、氮化鎢等。又或者，其材料可為導電性的金屬氧化物，如氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦-氧化錫(In2O3-SnO2)、氧化銦-氧化鋅(In2O3-ZnO)等。在本發明實施例中，氧化物半導體場效電晶體130具有由氧化物半導體材料所構成的通道層(未示出)，如氧化鎵(GaOx)、氧化鎵鋅(Ga2ZnxOy)或是氧化銦鎵鋅(indium gallium zinc oxide,IGZO)等材料，特別是具有高載子遷移率與低滲漏電流的C軸取向結晶氧化銦鎵鋅(CAAC-IGZO)。
在本發明實施例中，以氧化物半導體場效電晶體130來作為寫入電晶體，特別是使用氧化銦鎵鋅材料作為通道層的情況下，其優異的線性度以及超低的漏電流(<1nA/cell)非常適合用來作為寫入電晶體來控制類比記憶體的多階儲存態，其在後續實施例中將有進一步的說明。
復參照第1圖。在本發明實施例中，後段互連結構110的最上方係設置有一鐵電金屬-絕緣層-金屬儲存電容器140，其位置較佳在垂直基底的方向上與下方的氧化物半導體場效電晶體130以及場效電晶體120部分重疊。如第1圖所示，鐵電金屬-絕緣層-金屬儲存電容器140包含一上電極146、一下電極142以及一電容介電層144夾設在該上電極146與下電極142之間。在本發明實施例中，下電極142可以透過導孔件104電連接到下方的後段金屬層Mn，上電極146可以是後段互連結構110中的頂金屬層的一部分。上電極146與一下電極142的材料可為金
屬，如銅(Cu)、鋁(Al)、鉬(Mo)、鉻(Cr)、鈦(Ti)、鉭(Ta)等，或者，其材料可為上述金屬元素的氮化物，如氮化鈦、氮化鉬、氮化鎢等。電容介電層144的材料可為鐵電材料構成的單層或多層結構，諸如鋯鈦酸鉛(lead zirconate titanate,PZT)、氧化鉿鋯(hafnium zirconium oxide,HZO)、鈦酸鋇(barium titanate,BaTiO3)、鈦酸鉛(lead titanate,PbTiO3)、以及摻雜氮、矽、鋁、釔、鍶等元素的二氧化鉿(HfO2)等，其中以氧化鉿鋯(hafnium zirconium oxide,HZO)尤佳，可提供較高的電容值與類比記憶體所需的多階儲存態。
須注意在本發明較佳實施例中，場效電晶體120係在CMOS前段製程(FEOL)中設置在基底100表面上，氧化物半導體場效電晶體130則是在CMOS後段製程(BEOL)中設置在後段互連結構110中，而鐵電金屬-絕緣層-金屬儲存電容器140則是設置在後段互連結構110的最上方，且三者較佳會互相重疊。這樣的架構與順序的優點在於可以相容於CMOS製程並能對其整體的熱積存(thermal budget)有更好的控制，並且達到三維單晶堆疊架構所要的增加元件積集度與儲存密度、降低功率耗損、整合多功能電路以及節省製作成本之功效。
另一方面，將整個鐵電金屬-絕緣層-金屬儲存電容器140設置在後段互連結構110最上方的自由空間中，相較於習知技術中儲存結點設置在基底表面上或後段互連結構中之設計，本發明的鐵電金屬-絕緣層-金屬儲存電容器140在設計上有較高的自由度。例如如第2圖所示，鐵電金屬-絕緣層-金屬儲存電容器140可以很容易地設計成具有多個U形或倒U形截面輪廓的態樣，以此來增加單位佈局面積下的電容面積，提升電容值。在倒U形態樣的實施例中，鐵電金屬-絕緣層-金屬儲存電容器140的下電極142可以直接使用下層的導孔件104，上電極146與電容介電層144則呈倒U形態包覆在下電極142的部分側壁上，以此方式即可簡單地增加電容面積。
現在請參照第3圖，其為根據本發明實施例中一三維單晶堆疊記憶體
結構在寫入運作時的電路示意圖。如第3圖，本發明的三維單晶堆疊記憶體結構為2T1C(兩電晶體一電容)架構，其由場效電晶體120、氧化物半導體場效電晶體130以及鐵電金屬-絕緣層-金屬儲存電容器140所共同構成，其中氧化物半導體場效電晶體130的汲極D2會與場效電晶體120的閘極G1以及鐵電金屬-絕緣層-金屬儲存電容器140的下電極142連接到一共同的浮置結點FN。在寫入運作時，氧化物半導體場效電晶體(寫入電晶體)130的閘極G2會因為通入一高位電壓VH而使電晶體的通道開啟，一寫入電壓VW會從氧化物半導體場效電晶體130的源極S2通入並經由開啟的通道到達浮置結點FN處。此時鐵電金屬-絕緣層-金屬儲存電容器140的上電極146以及場效電晶體120的源極S1皆未通入電壓，浮置結點FN處的寫入電壓VW而使其處於其中一類比儲存態，完成寫入運作。在本發明實施例中，由於氧化物半導體場效電晶體130具有極低的關閉漏電流Ioff(<1A/cell)，其可以良好地維持浮置結點FN處的電壓，以適用於以細微的電壓差異來區分的類比多階儲存態。
現在請參照第4圖，其為根據本發明實施例中一三維單晶堆疊記憶體結構在讀取運作時的電路示意圖。在讀取運作中，氧化物半導體場效電晶體130的閘極G2不會通入高位電壓VH，使得氧化物半導體場效電晶體130關閉，而鐵電金屬-絕緣層-金屬儲存電容器140的上電極146則會通入一輸入電壓Vin，使得浮置結點FN的浮置電壓VFN的值變為原本該處寫入電壓VW(如0.2V)與輸入電壓Vin(如0.1V)的加總值(如0.3V)。與此同時，場效電晶體(讀取電晶體)120的源極S1會通入一輸出電壓Vout，其產生一輸出電流Iout經由開啟的通道流經汲極D2至接地端。在此讀取運作中，輸出電流Iout的大小會受到場效電晶體120的閘極G1的開啟程度的影響，亦即受到浮置結點FN處的浮置電壓VFN的值的影響。如此，在輸入電壓Vin固定不變的情形下，原本所寫入的寫入電壓VW即可決定並控制輸出電流Iout的值，也因此，讀取輸出電流Iout的值即可得知浮置結點FN的類比儲存態，完
成讀取運作。
現在請參照第5圖，其為根據本發明實施例中1位元與4位元的數位資料在類比訊號與數位訊號之間轉換的對照圖。如第5圖所示，一般傳統1位元式(1-bit)的數位訊號(“0”或“1”的低位態與高位態)可對應到類比訊號的兩種不同電壓(0V與0.3V)，而4位元式(1-bit)的數位訊號(由“0”及/或“1”所構成的四碼數位資料，共16種)可對應到類比訊號的各種不同電壓(0.00V至0.3V，其電壓間距為0.02V)。在本發明實施例中，由於氧化物半導體場效電晶體130良好的線性度與超低漏電流特性，其在前述的寫入運作中作為寫入電晶體時可以完美地將浮置結點FN處的浮置電壓VFN控制在所要寫入的儲存態所對應的浮置電壓VFN值，故非常適合應用在多階態的AI記憶體內運算中。例如，先將所要輸入的數位訊號經由數位類比轉換器(DAC)轉換成對應的類比訊號，加上氧化物半導體場效電晶體130所施加的寫入電壓VW給予權重來加以控制，以此在AI記憶體中直接進行內運算。運算後的類比訊號結果再經由類比數位轉換器(ADC)轉換回對應的數位訊號來輸出，如此完成記憶體內類比多階態的儲存與運算。
根據前文的實施例可以了解到，本發明提出以低漏電流的氧化物半導體場效電晶體作為寫入電晶體來控制2T1C類比記憶體架構中的多階儲存態，並使用高電容的鐵電金屬-絕緣層-金屬儲存電容器設置在後段金屬層結構上來增加電容面積，並採用三維單晶堆疊設計使結構中的寫入電晶體、讀取電晶體以及鐵電金屬-絕緣層-金屬儲存電容器在垂直基底的方向上彼此重疊，來大幅提升元件密度與儲存密度，是為本發明的特徵與優點所在。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:基底
101:淺溝槽隔離結構
102:接觸件
104:導孔件
110:後段互連結構
120:場效電晶體
130:氧化物半導體場效電晶體
140:鐵電金屬-絕緣層-金屬儲存電容器
142:下電極
144:電容介電層
146:上電極
D1,D2:汲極
FN:浮置結點
G1,G2:閘極
M1~Mn:後段金屬層
Claims (9)
- 一種三維單晶堆疊的記憶體結構，包含：一半導體基底；一場效電晶體，位於該半導體基底上；一後段互連結構，位於該場效電晶體以及該半導體基底上，該後段互連結構包含多個後段金屬層、金屬間介電層以及導孔件(via)；一氧化物半導體場效電晶體，位於該後段互連結構中，其中該氧化物半導體場效電晶體的源極與汲極為該後段互連結構中的其中一該後段金屬層的一部分，並且該汲極藉由該多個後段金屬層與該場效電晶體的閘極連接；以及一鐵電金屬-絕緣層-金屬儲存電容器，形成在該後段互連結構最上方，該鐵電金屬-絕緣層-金屬儲存電容器包含一電容介電層夾設於一上電極以及一下電極之間，該下電極為該後段互連結構中的其中一該導孔件，該上電極與該電容介電層呈倒U形包覆在該下電極部分的側壁上，並且該上電極為該多個後段金屬層中的頂部金屬層，該下電極與該氧化物半導體場效電晶體的該汲極以及該場效電晶體的該閘極連接，其中該場效電晶體、該氧化物半導體場效電晶體、以及該鐵電金屬-絕緣層-金屬儲存電容器係由下而上依序堆疊設置於該半導體基底上。
- 如申請專利範圍第1項所述之三維單晶堆疊的記憶體結構，其中該氧化物半導體場效電晶體的源極與一寫入電壓連接。
- 如申請專利範圍第2項所述之三維單晶堆疊的記憶體結構，其中該鐵電金屬-絕緣層-金屬儲存電容器的上電極與一輸入電壓連接。
- 如申請專利範圍第3項所述之三維單晶堆疊的記憶體結構，其中該氧化物半導體場效電晶體的該汲極與該場效電晶體的該閘極以及該鐵電金屬-絕緣層-金屬儲存電容器的該下電極的共同連接處為一浮置結點，該浮置結點具有一浮置電壓，為該寫入電壓加上該輸入電壓。
- 如申請專利範圍第4項所述之三維單晶堆疊的記憶體結構，其中該場效電晶體的汲極接地而源極與一輸出電壓連接，一輸出電流從該場效電晶體的該汲極往該場效電晶體的該源極流動。
- 如申請專利範圍第5項所述之三維單晶堆疊的記憶體結構，其中該浮置電壓決定該場效電晶體的開關以及該輸出電流的大小。
- 如申請專利範圍第1項所述之三維單晶堆疊的記憶體結構，其中該場效電晶體、該氧化物半導體場效電晶體以及該鐵電金屬-絕緣層-金屬儲存電容器在垂直該半導體基底的方向互相重疊。
- 如申請專利範圍第1項所述之三維單晶堆疊的記憶體結構，其中該氧化物半導體場效電晶體為一氧化銦鎵鋅(IGZO)薄膜電晶體。
- 如申請專利範圍第1項所述之三維單晶堆疊的記憶體結構，其中該電容介電層的材料為氧化鉿鋯。
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