CN116207096A - 三维单晶堆栈的内存结构 - Google Patents

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Abstract

本发明公开一种三维单晶堆栈的内存结构，包含一半导体基底、一场效晶体管位于该半导体基底上、多个后段金属层位于该场效晶体管以及该半导体基底上、一氧化物半导体场效晶体管位于该多个后段金属层中，其中该氧化物半导体场效晶体管的漏极与该场效晶体管的栅极连接、以及一铁电金属‑绝缘层‑金属存储电容器形成在该些后段金属层上方，其中该铁电电容器的下电极与该氧化物半导体场效晶体管的该漏极以及该场效晶体管的该栅极连接，且该场效晶体管、该氧化物半导体场效晶体管、以及该铁电电容器是由下而上依序堆栈设置于该半导体基底上。

Description

三维单晶堆栈的内存结构
技术领域
本发明涉及一种内存结构，更特定言之，其涉及一种具有氧化物半导体场效晶体管(OSFET)以及铁电金属-绝缘层-金属存储电容器(FEMIM)的三维单晶堆栈(堆叠)的内存结构。
背景技术
随着近年来人工智能(AI)的兴起，许多科技领域都正在通过人工智能、机器学习与深度学习来驱动各种创新技术的实现，正是因为人工智能系统与人工智能算法包含使机器(如计算机)具有数据处理能力、推理以及深度学习的模型，这些人工智能系统与模型经常被高密度地训练来执行特定的任务，例如神经语言处理、影像(图像)识别、计划和决策等诸如此类的任务。
基于人工智能浪潮来袭以及对于计算机速度要求越来越高，目前全世界采用传统冯纽曼架构的计算机，即将内存跟运算(CPU)分开、两者之间用总线(Bus)传输数据的架构，其对于运算量动辄几亿次的AI运算有其限制与瓶颈。当中央处理器的指令周期和内存传输速率差距越巨大，这样的瓶颈问题将更严重，特别是在发展认知运算方面，其需要有效率地处理大量的数据，这对传统的冯纽曼架构而言是一大挑战，其已无法满足越来越多数据密集型应用，使得内存技术亦面临改朝换代的转折点。正好内存内运算(in-memorycomputing)的技术非常适用于人工智能的硬件加速，彼此相得益彰、加速其发展，内存内运算技术因此应运而生成为现今追求的架构，扩大对内存内运算的市场。
另一方面，如果用模拟数据来做AI运算，是直接在终端分析实时且连续的模拟数据，由于不需要转存成数字信息到内存，也就能省去内存与CPU之间数据传输的庞大功耗，因此，在模拟AI芯片的架构上，必要的晶体管数量可以减少很多。举例来说，要执行8位的平行化运算，若用数字数据做乘法运算，需要约3000个晶体管，做加法运算，需要300个晶体管；然而，用模拟数据来做乘法与加法运算，总共只需要30个晶体管，功耗大约为原先执行数字运算的1％。
尽管如此，随着半导体组件微缩到物理极限，如何使用单芯片三维集成电路(Monolithic 3D-IC)架构来克服摩尔定律的限制，以此增加组件集成度、降低功率耗损并整合多功能电路，来达到人工智能应用的需求，为现今本领域的技术人士仍需努力研究与开发的目标。
发明内容
根据上述现有技术的现况与需求，本发明于此提出了一种2T1C(两晶体管一电容)的三维单晶堆栈的内存结构，其特点在于使用氧化物半导体场效晶体管(OSFET)作为写入晶体管，其超低的漏电流与优异的组件变异特性可以达成对模拟内存的多阶模拟状态的控制。再者，发明中使用铁电金属-绝缘层-金属存储电容器(FEMIM)并将其设置在CMOS制作工艺的后段金属层的最上方，如此，除了与CMOS制作工艺兼容以外，此设计可以方便对铁电金属-绝缘层-金属存储电容器进行三维结构设计来达到更高的存储电容，并与OSFET控制晶体管与基底面上的读取晶体管达到三维单晶堆栈架构，大幅提升组件密度与存储密度。
本发明的目的在于提出一种三维单晶堆栈的内存结构，包含一半导体基底、一场效晶体管位于该半导体基底上、多个后段金属层位于该场效晶体管以及该半导体基底上、一氧化物半导体场效晶体管位于该多个后段金属层中，其中该氧化物半导体场效晶体管的漏极与该场效晶体管的栅极连接、以及一铁电金属-绝缘层-金属存储电容器形成在该多个后段金属层最上方。该铁电金属-绝缘层-金属存储电容器包含一电容介电层夹设于一上电极以及一下电极之间，并且该上电极为该多个后段金属层中的顶部金属层，其中该下电极与该氧化物半导体场效晶体管的该漏极以及该场效晶体管的该栅极连接，其中该场效晶体管、该氧化物半导体场效晶体管、以及该铁电金属-绝缘层-金属存储电容器是由下而上依序堆栈设置于该半导体基底上。
本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1为本发明优选实施例中一三维单晶堆栈的内存结构的截面示意图；
图2为本发明实施例中一铁电金属-绝缘层-金属存储电容器不同型态的截面示意图；
图3为本发明实施例中三维单晶堆栈内存结构在写入运作时的电路示意图；
图4为本发明实施例中三维单晶堆栈内存结构在读取运作时的电路示意图；以及
图5为本发明实施例中1位与4位的数字数据在模拟信号与数字信号之间转换的对照图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图标说明之故，图标中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的组件特征。
符号说明
100 基底
101 浅沟槽隔离结构
102 接触件
104 导孔件
110 后段互连结构
120 场效晶体管
130 氧化物半导体场效晶体管
140 铁电金属-绝缘层-金属存储电容器
142 下电极
144 电容介电层
146 上电极
D1,D2 漏极
FN 浮置结点
G1,G2 栅极
Iout 输出电流
M1～Mn 后段金属层
VFN 浮置电压
VH 高位电压
Vin 输入电压
Vout 输出电压
VW 写入电压
具体实施方式
现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式来解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。
如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑料或蓝宝石晶片的非导电材料制成。
如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。
阅者通常可以至少部分地从上下文中的用法理解术语。例如，至少部分地取决于上下文，本文所使用的术语「一或多个」可以用于以单数意义描述任何特征、结构或特性，或者可以用于以多个意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如「一」、「一个」、「该」或「所述」之类的术语同样可以被理解为传达单数用法或者传达多个用法。另外，术语「基于」可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确地描述的额外因素，这同样至少部分地取决于上下文。
阅者更能了解到，当「包含」与/或「含有」等词用于本说明书时，其明定了所陈述特征、区域、整体、步骤、操作、要素以及/或部件的存在，但并不排除一或多个其他的特征、区域、整体、步骤、操作、要素、部件以及/或其组合的存在或添加的可能性。
本发明的目的在于提出一种三维单晶堆栈的内存结构，其结构中包含了一场效晶体管(如金属氧化物半导体场效晶体管MOSFET)与一氧化物半导体场效晶体管(OSFET)来分别作为内存结构的写入晶体管与读取晶体管，以及包含一高电容的铁电金属-绝缘层-金属存储电容器来作为内存结构的存储结点，三者共同构成了一2T1C架构的记忆单元(unitcell)，并以三维单晶堆栈的架构整合在同一基底上与半导体制作工艺中。
首先请参照图1，其为根据本发明优选实施例中一三维单晶堆栈的内存结构的截面示意图，通过此截面图可以了解本发明的内存结构在垂直基底的方向上的结构组成。如图1所示，本发明的内存结构包含一基底100，其作为整个内存结构的设置基础。基底100可以是任何具有承载功能的部件，例如一半导体基底，包括含硅基板、覆硅绝缘体基板(silicon on insulator,SOI)、蓝宝石基板等，但并不以此为限。基底100中形成有氧化硅材质的浅沟槽隔离结构101来界定并隔离各个主动区域，图中仅示出一个主动(有源)区域以及其上的部件来作为例示。基底100的主动区域上形成有一场效晶体管120。在本发明实施例中，场效晶体管120可为一金属氧化物半导体场效晶体管(MOSFET)，其具有栅极G1、源极S1、漏极D1等结构，其中源极S1与漏极D1为基底100的掺杂区，其通过接触件102与上方的第一金属层M1电连接。栅极G1位于源极S1与漏极D1之间，其材质可为多晶硅或金属，可控制源极S1与漏极D1之间的通道开关，并也通过接触件102与上方的第一金属层M1电连接。在本发明实施例中，场效晶体管120作为一读取晶体管。
复参照图1，基底100与场效晶体管120的上方为CMOS制作工艺中的后段(BEOL)互连结构110，其中包含了多个后段金属层M1～Mn、金属间介电层(IMD，未示出)以及位于金属间介电层中的导孔件104，该些后段金属层M1～Mn通过导孔件104来彼此电连接。在本发明实施例中，后段互连结构110中还设有一氧化物半导体场效晶体管(OSFET)130来作为写入晶体管，其位置较佳在垂直基底的方向上与下方的场效晶体管120部分重叠。氧化物半导体场效晶体管130同样具有栅极G2、源极S2、漏极D2等结构，其中栅极G2本身可为一条字线(wordline)，或是可通过导孔件104与一字线相接。源极S2与漏极D2则分别位于栅极G2的两侧并连接到下方的后段金属层Mn，或者是其本身即为后段金属层Mn的一部分，或是其可通过导孔件104连接到其他的后段金属层，如一位线(bit line)等。氧化物半导体场效晶体管130的栅极G2的材料可为一导电层，如铜(Cu)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、钽(Ta)等金属层。或者，其材料可为上述金属元素的氮化物如氮化钛、氮化钼、氮化钨等。又或者，其材料可为导电性的金属氧化物，如氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡(In2O3-SnO2)、氧化铟-氧化锌(In2O3-ZnO)等。在本发明实施例中，氧化物半导体场效晶体管130具有由氧化物半导体材料所构成的通道层(未示出)，如氧化镓(GaOx)、氧化镓锌(Ga2ZnxOy)或是氧化铟镓锌(indium gallium zinc oxide,IGZO)等材料，特别是具有高载流子迁移率与低渗漏电流的C轴取向结晶氧化铟镓锌(CAAC-IGZO)。
在本发明实施例中，以氧化物半导体场效晶体管130来作为写入晶体管，特别是使用氧化铟镓锌材料作为通道层的情况下，其优异的线性度以及超低的漏电流(<1nA/cell)非常适合用来作为写入晶体管来控制模拟内存的多阶存储态，其在后续实施例中将有进一步的说明。
复参照图1。在本发明实施例中，后段互连结构110的最上方设置有一铁电金属-绝缘层-金属存储电容器140，其位置较佳在垂直基底的方向上与下方的氧化物半导体场效晶体管130以及场效晶体管120部分重叠。如图1所示，铁电金属-绝缘层-金属存储电容器140包含一上电极146、一下电极142以及一电容介电层144夹设在该上电极146与下电极142之间。在本发明实施例中，下电极142可以通过导孔件104电连接到下方的后段金属层Mn，上电极146可以是后段互连结构110中的顶金属层的一部分。上电极146与一下电极142的材料可为金属，如铜(Cu)、铝(Al)、钼(Mo)、铬(Cr)、钛(Ti)、钽(Ta)等，或者，其材料可为上述金属元素的氮化物，如氮化钛、氮化钼、氮化钨等。电容介电层144的材料可为铁电材料构成的单层或多层结构，诸如锆钛酸铅(lead zirconate titanate,PZT)、氧化铪锆(hafniumzirconium oxide,HZO)、钛酸钡(barium titanate,BaTiO3)、钛酸铅(lead titanate,PbTiO3)、以及掺杂氮、硅、铝、钇、锶等元素的二氧化铪(HfO2)等，其中以氧化铪锆(hafniumzirconium oxide,HZO)尤佳，可提供较高的电容值与模拟内存所需的多阶存储态。
需注意在本发明优选实施例中，场效晶体管120是在CMOS前段制作工艺(FEOL)中设置在基底100表面上，氧化物半导体场效晶体管130则是在CMOS后段制作工艺(BEOL)中设置在后段互连结构110中，而铁电金属-绝缘层-金属存储电容器140则是设置在后段互连结构110的最上方，且三者较佳会互相重叠。这样的架构与顺序的优点在于可以兼容于CMOS制作工艺并能对其整体的热积存(thermal budget)有更好的控制，并且达到三维单晶堆栈架构所要的增加组件集成度与存储密度、降低功率耗损、整合多功能电路以及节省制作成本的功效。
另一方面，将整个铁电金属-绝缘层-金属存储电容器140设置在后段互连结构110最上方的自由空间中，相较于现有技术中存储结点设置在基底表面上或后段互连结构中的设计，本发明的铁电金属-绝缘层-金属存储电容器140在设计上有较高的自由度。例如图2所示，铁电金属-绝缘层-金属存储电容器140可以很容易地设计成具有多个U形或倒U形截面轮廓的态样，以此来增加单位布局面积下的电容面积，提升电容值。在倒U形态样的实施例中，铁电金属-绝缘层-金属存储电容器140的下电极142可以直接使用下层的导孔件104，上电极146与电容介电层144则呈倒U形态包覆在下电极142的部分侧壁上，以此方式即可简单地增加电容面积。
现在请参照图3，其为根据本发明实施例中一三维单晶堆栈内存结构在写入运作时的电路示意图。如图3，本发明的三维单晶堆栈内存结构为2T1C(两晶体管一电容)架构，其由场效晶体管120、氧化物半导体场效晶体管130以及铁电金属-绝缘层-金属存储电容器140所共同构成，其中氧化物半导体场效晶体管130的漏极D2会与场效晶体管120的栅极G1以及铁电金属-绝缘层-金属存储电容器140的下电极142连接到一共同的浮置结点FN。在写入运作时，氧化物半导体场效晶体管(写入晶体管)130的栅极G2会因为通入一高位电压VH而使晶体管的通道开启，一写入电压VW会从氧化物半导体场效晶体管130的源极S2通入并经由开启的通道到达浮置结点FN处。此时铁电金属-绝缘层-金属存储电容器140的上电极146以及场效晶体管120的源极S1都未通入电压，浮置结点FN处的写入电压VW而使其处于其中一模拟存储态，完成写入运作。在本发明实施例中，由于氧化物半导体场效晶体管130具有极低的关闭漏电流Ioff(<1A/cell)，其可以良好地维持浮置结点FN处的电压，以适用于以细微的电压差异来区分的模拟多阶存储态。
现在请参照图4，其为根据本发明实施例中一三维单晶堆栈内存结构在读取运作时的电路示意图。在读取运作中，氧化物半导体场效晶体管130的栅极G2不会通入高位电压VH，使得氧化物半导体场效晶体管130关闭，而铁电金属-绝缘层-金属存储电容器140的上电极146则会通入一输入电压Vin，使得浮置结点FN的浮置电压VFN的值变为原本该处写入电压VW(如0.2V)与输入电压Vin(如0.1V)的加总值(如0.3V)。与此同时，场效晶体管(读取晶体管)120的源极S1会通入一输出电压Vout，其产生一输出电流Iout经由开启的通道流经漏极D2至接地端。在此读取运作中，输出电流Iout的大小会受到场效晶体管120的栅极G1的开启程度的影响，亦即受到浮置结点FN处的浮置电压VFN的值的影响。如此，在输入电压Vin固定不变的情形下，原本所写入的写入电压VW即可决定并控制输出电流Iout的值，也因此，读取输出电流Iout的值即可得知浮置结点FN的模拟存储态，完成读取运作。
现在请参照图5，其为根据本发明实施例中1位与4位的数字数据在模拟信号与数字信号之间转换的对照图。如图5所示，一般传统1位式(1-bit)的数字信号(“0”或“1”的低位态与高位态)可对应到模拟信号的两种不同电压(0V与0.3V)，而4位式(1-bit)的数字信号(由“0”及/或“1”所构成的四码数字数据，共16种)可对应到模拟信号的各种不同电压(0.00V至0.3V，其电压间距为0.02V)。在本发明实施例中，由于氧化物半导体场效晶体管130良好的线性度与超低漏电流特性，其在前述的写入运作中作为写入晶体管时可以完美地将浮置结点FN处的浮置电压VFN控制在所要写入的存储态所对应的浮置电压VFN值，故非常适合应用在多阶态的AI内存内运算中。例如，先将所要输入的数字信号经由数字模拟转换器(DAC)转换成对应的模拟信号，加上氧化物半导体场效晶体管130所施加的写入电压VW给予权重来加以控制，以此在AI内存中直接进行内运算。运算后的模拟信号结果再经由模拟数字转换器(ADC)转换回对应的数字信号来输出，如此完成内存内模拟多阶态的存储与运算。
根据前文的实施例可以了解到，本发明提出以低漏电流的氧化物半导体场效晶体管作为写入晶体管来控制2T1C模拟内存架构中的多阶存储态，并使用高电容的铁电金属-绝缘层-金属存储电容器设置在后段金属层结构上来增加电容面积，并采用三维单晶堆栈设计使结构中的写入晶体管、读取晶体管以及铁电金属-绝缘层-金属存储电容器在垂直基底的方向上彼此重叠，来大幅提升组件密度与存储密度，是为本发明的特征与优点所在。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (10)

1.一种三维单晶堆栈的内存结构，包含：
半导体基底；
场效晶体管，位于该半导体基底上；
多个后段金属层，位于该场效晶体管以及该半导体基底上；
氧化物半导体场效晶体管，位于该多个后段金属层中，其中该氧化物半导体场效晶体管的漏极与该场效晶体管的栅极连接；以及
铁电金属-绝缘层-金属存储电容器，形成在该多个后段金属层最上方，该铁电金属-绝缘层-金属存储电容器包含电容介电层夹设于上电极以及下电极之间，并且该上电极为该多个后段金属层中的顶部金属层，该下电极与该氧化物半导体场效晶体管的该漏极以及该场效晶体管的该栅极连接，其中该场效晶体管、该氧化物半导体场效晶体管、以及该铁电金属-绝缘层-金属存储电容器是由下而上依序堆栈设置于该半导体基底上。
2.如权利要求1所述的三维单晶堆栈的内存结构，其中该氧化物半导体场效晶体管的源极与写入电压连接。
3.如权利要求2所述的三维单晶堆栈的内存结构，其中该铁电金属-绝缘层-金属存储电容器的上电极与输入电压连接。
4.如权利要求3所述的三维单晶堆栈的内存结构，其中该氧化物半导体场效晶体管的该漏极与该场效晶体管的该栅极以及该铁电金属-绝缘层-金属存储电容器的该下电极的共同连接处为浮置结点，该浮置结点具有浮置电压，为该写入电压加上该输入电压。
5.如权利要求4所述的三维单晶堆栈的内存结构，其中该场效晶体管的漏极接地而源极与输出电压连接，输出电流从该场效晶体管的该漏极往该场效晶体管的该源极流动。
6.如权利要求5所述的三维单晶堆栈的内存结构，其中该浮置电压决定该场效晶体管的开关以及该输出电流的大小。
7.如权利要求1所述的三维单晶堆栈的内存结构，其中该场效晶体管、该氧化物半导体场效晶体管以及该铁电金属-绝缘层-金属存储电容器在垂直该半导体基底的方向互相重叠。
8.如权利要求1所述的三维单晶堆栈的内存结构，其中该氧化物半导体场效晶体管为氧化铟镓锌(IGZO)薄膜晶体管。
9.如权利要求1所述的三维单晶堆栈的内存结构，其中该铁电金属-绝缘层-金属存储电容器的该下电极为导孔件(via)，该上电极与该电容介电层呈倒U形包覆在该下电极部分的侧壁上。
10.如权利要求1所述的三维单晶堆栈的内存结构，其中该电容介电层的材料为氧化铪锆。
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