KR102089505B1 - 반도체 장치 - Google Patents

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KR102089505B1
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스구루 혼도
토시히코 사이토
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Abstract

본 발명은, 트랜지스터의 온 특성을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 때에 신뢰성이 높은 구조를 제공하는 것을 과제로 한다.
고플래너형의 트랜지스터에서 산화물 반도체층, 제 1 도전층 및 제 2 도전층의 적층을 포함하는 소스 전극층 또는 드레인 전극층, 게이트 절연층, 및 게이트 전극층이 순서대로 적층된다. 상기 게이트 전극층은 상기 제 1 도전층과 상기 게이트 절연층을 개재하여 중첩하고, 상기 제 2 도전층과 상기 게이트 절연층을 개재하여 비중첩으로 하는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
본 명세서 중에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치의 카테고리에 포함된다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 형성하는 기술이 주목되고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있다. 그 외의 재료로서, 산화물 반도체가 주목되고 있다.
예를 들면, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물을 이용하여 활성층이 형성되는 고플래너형(Coplaner Type), 탑 게이트형 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본국 특개 2006-165528호 공보
반도체 장치의 고속 응답, 고속 구동을 실현하여, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시키기 위해서는, 활성층의 채널 형성 영역이 되는 영역에 대하여 게이트 전극을 확실히 중첩시키는 구조가 적합하다. 상기 구조에 의해, 게이트 전압을 트랜지스터의 소스, 드레인 사이에 있는 채널 형성 영역에 확실히 인가할 수 있고, 소스, 드레인 사이의 저항을 저감할 수 있다.
소스 전극과 드레인 전극 사이에 제공되는 게이트 전극 사이에 이간하여 소스 전극과 드레인 전극이 제공되는 고플래너형의 트랜지스터에서, 상면 또는 단면에서 보았을 때 게이트 전극과, 소스 전극 및 드레인 전극 각각의 사이에서 간극이 존재한다. 상기 간극은 트랜지스터를 동작시킬 때에 저항이 된다.
그러므로 실리콘계 반도체 재료를 이용하는 경우에는, 상기 간극의 영역의 저저항화를 위해, 상술한 간극의 반도체 영역에 불순물을 더하고, 온 특성의 향상을 위해, 활성층의 채널 형성 영역이 되는 영역에 대하여 게이트 전극을 확실히 중첩시킨다. 한편, 반도체 재료로서 산화물 반도체를 이용하는 경우는, 상기 영역의 저저항화를 위해, 소스 전극 및 드레인 전극의 각 엣지부와, 게이트 전극의 엣지부를 일치 또는 중첩시키는 구조가 바람직하다.
그러나, 상면 또는 단면에서 보았을 때, 소스 전극 및 드레인 전극의 각 엣지부와 게이트 전극의 엣지부를 일치 또는 중첩시키는 트랜지스터의 구조에서는, 게이트 전극과 소스 전극 또는 드레인 전극 사이의 단락(short circuit)이 문제가 된다. 이 전극 간의 단락은 게이트 절연층의 소스 전극 및 드레인 전극, 및 산화물 반도체층에 대한 커버리지 불량에 기인한다. 특히 트랜지스터의 미세화에 따른 게이트 절연층의 박막화 시에서는 커버리지 불량이 표면화되기 쉽다.
소스 전극 및 드레인 전극 위, 및 산화물 반도체층 위에 제공되는 게이트 절연층의 커버리지 불량 등은 특히 채널 형성 영역이고, 산화물 반도체층의 일부와 접하는 영역에서 특히 단락이 생기기 쉽다. 대부분의 경우, 소스 전극 및 드레인 전극은 온 특성의 향상을 도모하기 위해 게이트 절연층과 비교해 후막화하여 제공된다. 그러므로, 게이트 절연층을 박막화하여 형성하는 경우에는 소스 전극 및 드레인 전극의 후막화에 따라, 소스 전극 및 드레인 전극의 엣지부 위에서 커버리지 불량이 더욱 증가한다; 그 결과, 전극 간의 단락을 발생시키기 쉬워져 신뢰성의 저하로 이어지게 된다.
본 발명의 일 양태에서는 트랜지스터의 온 특성을 향상시키는 반도체 장치의 고속 응답 및 고속 구동을 위한 신뢰성이 높은 구조를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 트랜지스터에서 산화물 반도체층, 제 1 도전층 및 제 2 도전층의 적층을 포함하는 소스 전극층 또는 드레인 전극층, 게이트 절연층, 및 게이트 전극층이 순서대로 적층된 반도체 장치이다. 게이트 전극층은 제 1 도전층과 게이트 절연층을 개재하여 중첩하고, 제 2 도전층과 게이트 절연층을 개재하여 비중첩으로 한다.
본 발명의 일 양태는 절연 표면을 갖는 기판 위에 제공된 산화물 반도체층과, 산화물 반도체층 위에 부분적으로 제공된 제 1 도전층과, 제 1 도전층 위에 부분적으로 제공된 제 2 도전층과, 산화물 반도체층 위, 제 1 도전층 위 및 제 2 도전층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층 위에 제공된 게이트 전극층을 가지는 반도체 장치이다. 게이트 전극층은 제 1 도전층과 게이트 절연층을 개재하여 중첩하고, 제 2 도전층과 게이트 절연층을 개재하여 비중첩으로 한다.
본 발명의 일 양태는 절연 표면을 갖는 기판 위에 제공된 산화물 반도체층과, 산화물 반도체층 위에 부분적으로 제공된 제 1 도전층과, 제 1 도전층 위에 부분적으로 제공된 제 2 도전층과, 제 2 도전층 위에 제공된 절연층과, 산화물 반도체층 위, 제 1 도전층 위, 제 2 도전층 위 및 절연층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층 위에 제공된 게이트 전극층을 가지는 반도체 장치이다. 게이트 전극층은 제 1 도전층과 게이트 절연층을 개재하여 중첩하고, 제 2 도전층과 게이트 절연층을 개재하여 비중첩으로 한다.
본 발명의 일 양태는 절연 표면을 갖는 기판 위에 제공된 산화물 반도체층과, 산화물 반도체층 위에 부분적으로 제공된 제 1 도전층과, 제 1 도전층 위에 부분적으로 제공된 절연층과, 절연층 위에 부분적으로 제공되고, 절연층의 개구부에서 제 1 도전층에 접촉하여 제공된 제 2 도전층과, 산화물 반도체층 위, 제 1 도전층 위, 제 2 도전층 위 및 절연층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층 위에 제공된 게이트 전극층을 가지는 반도체 장치이다. 게이트 전극층은 제 1 도전층과 게이트 절연층을 개재하여 중첩하고, 제 2 도전층과 게이트 절연층을 개재하여 비중첩으로 한다.
본 발명의 일 양태는 절연 표면을 갖는 기판 위의, 매립 도전층을 부분적으로 갖는 절연층 위에 제공된 산화물 반도체층과, 산화물 반도체층 위에 부분적으로 제공된 제 1 도전층과, 제 1 도전층 위에 부분적으로 제공된 제 2 도전층과, 산화물 반도체층 위, 제 1 도전층 위 및 제 2 도전층 위에 제공된 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층 위에 제공된 게이트 전극층을 가지는 반도체 장치이다. 게이트 전극층은 제 1 도전층과 게이트 절연층을 개재하여 중첩하고, 제 2 도전층과 게이트 절연층을 개재하여 비중첩으로 한다.
본 발명의 일 양태에서 매립 도전층을 부분적으로 갖는 절연층은 산화물 반도체층의 개구부에서 매립 도전층이 제 1 도전층에 접촉하여 제공되는 반도체 장치가 바람직하다.
본 발명의 일 양태에서 매립 도전층을 부분적으로 갖는 절연층은 매립 도전층 위에, 매립 산화물 반도체층을 갖는 반도체 장치가 바람직하다.
본 발명의 일 양태에서 매립 도전층 및 매립 산화물 반도체층을 부분적으로 갖는 절연층은 산화물 반도체층의 개구부에서 매립 산화물 반도체층이 제 1 도전층에 접촉하여 제공되는 반도체 장치가 바람직하다.
본 발명의 일 양태에서 제 1 도전층의 막 두께는 5nm 이상 20nm 이하인 반도체 장치가 바람직하다.
본 발명의 일 양태에서 게이트 절연층의 막 두께는 10nm 이상 20nm 이하인 반도체 장치가 바람직하다.
본 발명의 일 양태에서 산화물 반도체층의 막 두께는 5nm 이상 20nm 이하인 반도체 장치가 바람직하다.
본 발명의 일 양태에서 절연 표면을 갖는 기판 위에는 버퍼층이 제공되는 반도체 장치가 바람직하다.
본 발명의 일 양태에서 버퍼층은 알루미늄, 갈륨, 지르코늄, 하프늄, 또는 희토류 원소로부터 선택된 하나 이상의 원소의 산화물을 포함하는 층인 반도체 장치가 바람직하다.
본 발명의 일 양태에서 산화물 반도체층은 c축 배향한 결정을 가지는 반도체 장치가 바람직하다.
보다 고성능인 반도체 장치를 실현하기 위하여, 본 발명의 일 양태에 따라, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 때에 신뢰성이 높은 구조를 제공할 수 있다.
도 1은 반도체 장치의 일형태를 설명하는 도면이다.
도 2의 (A) 내지 도 2의 (E)는 반도체 장치의 제작 방법의 일형태를 설명하는 도면이다.
도 3의 (A) 및 도 3의 (B)는 반도체 장치의 일형태를 설명하는 도면이다.
도 4는 반도체 장치의 일형태를 설명하는 도면이다.
도 5의 (A) 및 도 5의 (B)는 반도체 장치의 일형태를 설명하는 도면이다.
도 6의 (A) 및 도 6의 (B)는 반도체 장치의 일형태를 설명하는 도면이다.
도 7의 (A) 내지 도 7의 (C)는 반도체 장치의 일형태를 설명하는 도면이다.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 일형태를 도시하는 단면도, 평면도 및 회로도이다.
도 9의 (A) 및 도 9의 (B)는 반도체 장치의 일형태를 도시하는 회로도 및 사시도이다.
도 10의 (A)는 반도체 장치의 일형태를 도시하는 평면도이고, 도 10의 (B) 및 도 10의 (C)는 반도체 장치의 일형태를 도시하는 단면도이다.
도 11의 (A) 및 도 11의 (B)는 반도체 장치의 일형태를 도시하는 회로도이다.
도 12는 반도체 장치의 일형태를 도시하는 블록도이다.
도 13은 반도체 장치의 일형태를 도시하는 블록도이다.
도 14는 반도체 장치의 일형태를 도시하는 블록도이다.
도 15의 (A) 내지 도 15의 (E)는 반도체 장치를 이용한 전자 기기의 일형태를 나타내는 도면이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 단, 본 발명의 구성은 많은 다른 형태로 실시하는 것이 가능하며, 본 발명의 취지 및 그 범위로부터 벗어나는 일 없이 그 실시형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서 본 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
단, 각 실시형태의 도면 등에서 도시하는 각 구조의 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 표기하고 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한 본 명세서에서 이용하는 제 1, 제 2, 제 3, 내지 제 N(N은 자연수)이라고 하는 용어는 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것이 아님을 부기한다.
(실시형태 1)
본 실시형태에서는 개시하는 발명의 일 양태에 해당하는 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1, 도 2의 (A) 내지 도 2의 (E), 도 3의 (A) 및 도 3의 (B) 그리고 도 4를 이용하여 설명한다.
도 1은 반도체 장치의 구조의 일례인 트랜지스터(420)의 단면도이다. 트랜지스터(420)는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조를 가지지만, 채널 형성 영역이 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조를 가져도 좋다.
트랜지스터(420)는 절연 표면을 갖는 기판(400) 위에 버퍼층(436), 산화물 반도체층(403), 제 1 도전층(405a, 405b), 제 2 도전층(465a, 465b), 절연층(407), 게이트 절연층(402), 게이트 전극층(401), 층간 절연층(408)을 포함한다(도 1 참조).
본 실시형태에서 개시하는 도 1의 구조에서는 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시킨다. 또한 본 실시형태에서 개시하는 도 1의 구조에서는 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
본 실시형태에서 개시하는 도 1의 구조에서는 트랜지스터(420)의 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a, 405b)의 엣지부와, 트랜지스터의 게이트 전극이 되는 게이트 전극층(401)의 엣지부를 중첩할 수 있다. 그러므로, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 수 있다.
또한 본 실시형태에서 개시하는 도 1의 구조는 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a, 405b)을 박막화하여 형성할 수 있다. 제 1 도전층(405a, 405b)을 박막화하여 형성함으로써, 특히 산화물 반도체층(403)의 채널 형성 영역 주변에서 게이트 절연층(402)을 형성할 때의 표면의 단차를 작게 할 수 있다. 따라서, 게이트 절연층(402)은 커버리지를 양호하게 하여 형성할 수 있다. 커버리지 불량을 저감함으로써 전극 간의 단락의 발생을 억제하고, 신뢰성의 향상을 도모할 수 있다. 더하여, 본 실시형태에서 개시하는 도 1의 구조에서는 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 2 도전층(465a, 465b)의 엣지부와 게이트 전극이 되는 게이트 전극층(401)의 엣지부가 중첩하는 것을 막을 수 있기 때문에, 제 1 도전층(405a, 405b)과 비교하여 제 2 도전층(465a, 465b)을 후막화해도 전극 간의 단락이 없다. 따라서, 제 2 도전층(465a, 465b)을 후막화함으로써 전극 사이에서의 단락을 일으키는 일 없이 소스 전극 및 드레인 전극을 흐르는 전류를 크게 할 수 있다.
또한 본 실시형태에서 개시하는 도 1의 구조에서는, 제 1 도전층(405a, 405b)을 박막화함으로써, 에칭 등의 공정에 의해 제 1 도전층(405a, 405b)을 형성할 때의 소요 기간을 짧게 할 수 있다. 그러므로 제 1 도전층(405a, 405b)을 에칭 등의 공정으로 형성할 때에 생기는 산화물 반도체층(403)으로의 대미지를 저감할 수 있다. 그러므로, 신뢰성의 향상을 도모할 수 있다.
또한 본 실시형태에서 개시하는 도 1의 구조는 게이트 절연층(402)을 박막화한 고플래너 구조가 제공될 수 있고, 평탄성을 높인 버퍼층(436) 위에 산화물 반도체층(403)을 박막화하여 제공할 수 있다. 게이트 절연층(402) 및 산화물 반도체층(403)을 박막화함으로써, 온 특성의 향상을 도모할 수 있음과 동시에 트랜지스터를 완전 공핍형으로 동작시키는 것도 가능하다. 트랜지스터를 완전 공핍형으로 동작시킴으로써 고집적화, 고속 구동화, 저소비 전력화를 도모할 수 있다.
또한, 본 실시형태에서 개시하는 도 1의 구조에서는 제 2 도전층(465a, 465b)과 절연층(407)이 서로 중첩하고, 측면을 에칭 등의 가공에 의해 테이퍼 형상으로 할 수 있다. 그러므로 제 2 도전층(465a, 465b)을 후막화해도 양호한 커버리지를 얻을 수 있다.
상기에 설명한 바와 같이, 본 실시형태에서 개시하는 도 1의 구조에서는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한 본 실시형태에서 개시하는 도 1의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다. 이 경우, 산화물 반도체를 채널 형성 영역에 이용하는 트랜지스터를 미세화할 수 있어 바람직하다.
이어서, 도 2의 (A) 내지 도 2의 (E)에 도 1에서 나타낸 트랜지스터(420)의 제작 방법의 일례를 도시한다.
먼저, 절연 표면을 갖는 기판(400) 위에 버퍼층(436)을 형성한다. 버퍼층(436)은 버퍼층(436) 위에 형성되는 산화물 반도체층(403)과 절연 표면을 갖는 기판(400)과의 반응을 억제하기 위한 층이다.
절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 큰 제약은 없지만, 적어도 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 단결정 반도체 기판 또는 실리콘이나 탄화 실리콘 등의 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판; 등을 기판(400)으로서 이용할 수 있고, 반도체 소자가 제공된 기판이 기판(400)으로서 이용될 수 있다.
버퍼층(436)은 산화물 반도체층(403)과 접촉하는 층이기 때문에 산화물 반도체층(403)과 동종의 성분으로 이루어진 산화물을 이용하여 형성하는 것이 바람직하다. 구체적으로는 알루미늄(Al), 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf) 등의 산화물 반도체층(403)의 구성 원소, 또는, 알루미늄, 갈륨 등과 동족의 원소인 희토류 원소로부터 선택된 하나 이상의 원소의 산화물을 포함하는 층으로 하는 것이 바람직하다. 이들 원소 중, III족 원소인 알루미늄, 갈륨, 또는 희토류 원소의 산화물을 이용하는 것이 보다 바람직하다. 희토류 원소로서는 스칸듐(Sc), 이트륨(Y), 세륨(Ce), 사마륨(Sm) 또는 가돌리늄(Gd)을 이용하는 것이 바람직하다. 이러한 재료는 산화물 반도체층(403)과 상성(相性)이 좋고, 이를 버퍼층(436)에 이용함으로써 산화물 반도체층(403)과 버퍼층(436) 사이의 계면의 상태를 양호하게 할 수 있다. 또한, 산화물 반도체층(403)의 결정성을 향상시킬 수 있다.
산화물 반도체층(403)을 트랜지스터(420)의 활성층으로서 이용하기 때문에 버퍼층(436)의 에너지 갭은 산화물 반도체층(403)보다 큰 것이 요구되고; 버퍼층(436)은 절연성을 갖는 것이 바람직하다.
버퍼층(436)은 단층이어도 적층이어도 좋다.
버퍼층(436)의 제작 방법으로서는 특별히 한정은 없고; 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성할 수 있다.
버퍼층(436)의 표면은 평탄화 처리를 행해도 좋다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계 연마(Chemical Mechanical Polishing：CMP)법), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
다음으로, 버퍼층(436) 위에 산화물 반도체층(403)을 형성한다.
산화물 반도체층(403)을 형성할 때, 가능한 한 산화물 반도체층(403)에 포함되는 수소 농도를 저감시키는 것이 바람직하다. 예를 들면, 스퍼터링법을 이용하여 산화물 반도체층(403)을 형성하는 경우에, 수소 농도를 저감시키기 위해서는, 수소, 물, 수산기 및 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 고순도의 산소 또는 희가스와 산소와의 고순도의 혼합 가스를 적절히 스퍼터링 장치의 처리실 내에 분위기 가스로서 공급한다.
또한, 산화물 반도체층(403), 버퍼층(436)을 대기에 노출하지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 반도체층(403), 버퍼층(436)을 대기에 노출하지 않고 연속해서 형성함으로써, 이들 계면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수 있다.
또한, 기판(400)을 고온으로 유지한 상태에서 산화물 반도체층(403)을 형성하는 것도 산화물 반도체층(403) 중에 포함될 수 있는 불순물 농도를 저감하는 것에 유효하다. 기판(400)을 가열하는 온도로서는 150℃ 이상 450℃ 이하로 하면 좋고; 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 산화물 반도체층(403)의 형성 시에 기판(400)을 고온에서 가열함으로써, 결정성을 갖는 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(403)에 이용하는 산화물 반도체로서는 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 이들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
다른 스태빌라이저로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)으로부터 선택된 란타노이드의 어느 일종 혹은 복수종을 포함해도 좋다.
예를 들면, 산화물 반도체로서 다음의 것들이 이용될 수 있다: 산화 인듐; 산화 주석; 산화 아연; 이원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물; 삼원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물; 사원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
단, 여기서, 예를 들면 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 포함하는 산화물이라는 뜻으로, In과 Ga와 Zn의 비율에는 제한이 없다. In-Ga-Zn계 산화물은 In과 Ga와 Zn 이외의 금속 원소가 포함되어 있어도 좋다.
산화물 반도체층(403)은 형성 시에 산소가 많이 포함되는 조건(예를 들면, 산소 100％의 분위기 하에서 스퍼터링법으로 형성하는 등)으로 성막하고, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서 화학 양론적 조성에 대하여 산소의 함유량이 과잉된 영역이 포함되어 있음) 것이 바람직하다.
산화물 반도체층(403)의 형성 시에 이용하는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
단, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 얻어지는 고순도화된 산화물 반도체(purified oxide semiconductor)는 i형(진성 반도체) 또는 i형에 한없이 가깝다. 그러므로, 상기 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다. 또한, 산화물 반도체의 밴드 갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체층을 이용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
특별히 언급이 없는 한, 본 명세서에서 오프 전류란 n채널형 트랜지스터에서는 드레인 단자를 소스 단자와 게이트보다 높은 전위로 한 상태에서 소스 단자의 전위를 기준으로 했을 때의 게이트의 전위가 0 이하일 때, 소스 단자와 드레인 단자의 사이에 흐르는 전류를 의미한다.
산화물 반도체는 단결정, 다결정(폴리 크리스탈이라고도 함) 또는 비정질 등의 상태를 가질 수 있다. 특히 산화물 반도체층(403)으로서 이용하는 산화물 반도체는 결정 영역 및 어몰퍼스 영역을 포함하는 혼합층이고, 결정성을 갖는 산화물 반도체로 하는 것이 바람직하다.
결정성을 갖는 산화물 반도체에서는 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 보다 높은 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하며; 구체적으로는 평균면 조도(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
Ra는 JIS B 0601：2001(ISO4287：1997)에 의해 정의되어 있는 산술 평균 조도를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것으로, '기준면으로부터 지정면까지의 편차의 절대값을 평균한 값'으로 표현할 수 있고, 아래의 식으로 정의된다:
Figure 112014036333142-pct00001
이 수학식에서, 지정면이란 조도 계측의 대상이 되는 면으로, 좌표((x1，y1，f(x1，y1)), (x1，y2，f(x1，y2)), (x2，y1，f(x2，y1)), (x2，y2，f(x2，y2))의 4점으로 표현되는 사각형의 영역으로 하고, S0는 지정면을 xy평면에 투영한 장방형의 면적을 나타내고, Z0는 기준면의 높이(지정면의 평균 높이)를 나타낸다. Ra은 원자 간력 현미경(AFM：Atomic Force Microscope)으로 평가 가능하다.
결정성을 갖는 산화물 반도체는, 바람직하게는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)로 한다.
CAAC-OS는 완전한 단결정은 아니고, 완전한 비정질도 아니다. CAAC-OS는 비정질상에 포함되는 수 nm부터 수십 nm의 결정부 및 비정질을 갖는 결정-비정질 혼상 구조인 산화물 반도체이다. 투과형 전자 현미경(TEM：Transmission Electron Microscope)으로는 CAAC-OS에서 비정질부와 결정부와의 경계가 명확하지 않다. 또한, CAAC-OS에는 입계(grain boundary라고도 함)는 확인할 수 없다. CAAC-OS가 입계를 포함하지 않기 때문에 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다.
CAAC-OS에 포함되는 결정부에서는, c축이 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬하고, 또한 ab면에 수직인 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열이 형성되고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 단, 결정부끼리는 각각 a축 및 b축의 방향이 달라도 좋다.
단, CAAC-OS 중의 비정질부 및 결정부가 차지하는 비율이 균일하지 않아도 좋다. 예를 들면, CAAC-OS의 표면측으로부터 결정 성장시키는 경우, CAAC-OS의 표면 근방은 결정부가 차지하는 비율이 높아지고, 피형성면 근방은 비정질부가 차지하는 비율이 높아지는 경우가 있다.
CAAC-OS에 포함되는 결정부의 c축은 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬하기 때문에, CAAC-OS형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라 결정부끼리의 c축의 방향이 다른 경우가 있다. 결정부의 c축의 방향은 CAAC-OS가 형성된 때의 피형성면 또는 표면에 수직인 방향이 된다. 결정부는 성막 후 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS를 이용함으로써 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성의 변동이 저감되기 때문에, 신뢰성이 높은 트랜지스터가 제공될 수 있다.
상술한 산화물 반도체층(403)의 일례로서는 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타겟을 이용한 스퍼터링법으로 성막된 In-Ga-Zn계 산화물을 들 수 있다. 산화물 반도체층(403)은 1nm 이상 30nm 이하(바람직하게는 5nm 이상 20nm 이하)로 형성할 수 있다.
CAAC-OS는 예를 들면, 다결정인 산화물 반도체 스퍼터링용 타겟을 이용한, 스퍼터링법에 의해 형성된다. 상기 스퍼터링용 타겟에 이온이 충돌하면 스퍼터링용 타겟에 포함되는 결정 영역이 a-b면을 따라 벽개하여, a-b면에 평행한 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자로서 박리할 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써 CAAC-OS를 형성할 수 있다.
In-Ga-Zn계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In：Ga：Zn＝1：1：1, 4：2：3, 3：1：2, 1：1：2, 2：1：3, 또는 3：1：4로 나타내어지는 In-Ga-Zn계 산화물의 타겟을 이용한다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물의 타겟을 이용하여 산화물 반도체층을 형성함으로써 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 또한, In, Ga, 및 Zn을 포함하는 타겟의 충전률은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 미만이다. 충전률이 높은 타겟을 이용함으로써, 형성한 산화물 반도체층은 치밀한 층이 된다.
산화물 반도체층은 다음과 같이 형성하면 좋다: 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용하여 형성하면 좋다. 형성 시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 형성함으로써, 형성한 산화물 반도체층에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 클라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 배기 수단으로서는 콜드 트랩이 제공된 터보 텀프여도 좋다. 클라이오 펌프를 이용하여 형성실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 상기 처리실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
스퍼터링법 등으로 형성된 산화물 반도체층 중에는 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 그러므로 산화물 반도체층 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해, 산화물 반도체층에 대하여 감압 분위기 하, 질소나 희가스 등의 비활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 ―55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서 가열 처리를 실시한다.
산화물 반도체층에 가열 처리를 실시함으로써, 산화물 반도체층 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하 정도 동안 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에; 유리 기판의 변형점을 넘는 온도라도 열처리할 수 있다.
산화물 반도체층 중의 수분 또는 수소를 탈리시키기 위한 열처리는 산화물 반도체층(403)의 형성 후라도 나중에 형성하는 층간 절연층(408)의 형성 전이라면, 트랜지스터(420)의 제작 공정에서 어느 타이밍에 행해도 좋다. 또한, 탈수화 또는 탈수소화를 위한 열처리는 복수회 행해도 좋고, 다른 가열 처리와 겸해도 좋다.
상기 가열 처리에 의해 산화물 반도체층으로부터 산소가 탈리하고, 산화물 반도체층 내에 산소 결손이 형성되는 경우가 있다. 따라서, 후의 공정에서 산화물 반도체층과 접하는 게이트 절연층으로서, 산소를 포함하는 게이트 절연층을 이용하는 것이 바람직하다. 그리고, 산소를 포함하는 게이트 절연층을 형성한 후, 가열 처리를 실시함으로써 상기 게이트 절연층으로부터 산화물 반도체층에 산소가 공급되도록 한다. 상기 구성에 의해, 도너가 되는 산소 결손을 저감하고, 산화물 반도체층의 산화물 반도체의 화학 양론적 조성을 만족시킬 수 있다. 그 결과, 산화물 반도체층을 i형에 가까워지게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기적 특성의 편차를 경감하고, 전기적 특성의 향상을 실현할 수 있다.
산소를 산화물 반도체층에 공급하기 위한 가열 처리는 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다.
또한, 층 내에 산소를 공급하기 위해, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함함)를 더해도 좋다.
탈수화 또는 탈수소화 처리를 행한 산화물 반도체층(403)에 산소를 도입하여 층 내에 산소를 도입함으로써, 산화물 반도체층(403)을 고순도화, 및 i형화할 수 있다. 고순도화하고, i형화한 산화물 반도체층(403)을 갖는 트랜지스터는, 전기 특성 변동이 억제되어 있고; 전기적으로 안정적이다.
산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산화물 반도체층(403)은 층상의 산화물 반도체층을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(403)으로 가공하여 형성할 수 있다.
산화물 반도체층(403)의 에칭을 위해서는, 드라이 에칭이나 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 예를 들면, 산화물 반도체층(403)의 웨트 에칭에 이용하는 에칭액으로서는 인산과 초산과 질산을 섞은 용액 등을 이용할 수 있다. 또한, ITO07N(관동 화학사(KANTO CHEMICAL CO., INC.)제)을 이용해도 좋다.
도 2의 (A)에서는 섬 형상의 산화물 반도체층(403)은 엣지부에 20도 내지 50도의 테이퍼를 갖고 있다. 엣지부가 하면에 대해 수직이면 산소가 빠지기 쉬워 산소 결손을 일으키기 쉽지만; 엣지부를 테이퍼함으로써 산소 결손을 억제할 수 있다. 상기 산소 결손의 억제에 의해, 트랜지스터(420)의 리크 전류(기생 채널)의 발생을 저감할 수 있다.
이어서, 산화물 반도체층(403) 위 및 버퍼층(436) 위에 소스 전극층 및 드레인 전극층(이와 같은 층에서 형성되는 배선을 포함함)이 되는 제 1 도전층(405)을 형성한다.
상기 제 1 도전층(405)은 후의 가열 처리에 견딜 수 있는 재료를 이용하여 형성된다. 소스 전극층, 및 드레인 전극층에 이용하는 제 1 도전층(405)으로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다.
Al, Cu 등의 금속막을 제 1 도전층(405)으로서 이용하는 경우에는 상기 금속막의 하측 또는 상측 중 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하는 것이 바람직하다.
또한, 소스 전극층, 및 드레인 전극층에 이용하는 제 1 도전층(405)으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2; ITO라고 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 이용할 수 있다.
상술한 제 1 도전층(405)은 후에 형성하는 제 2 도전층(465)보다 박막화해 두는 것이 바람직하다. 구체적으로는 후에 형성하는 게이트 절연층(402)이 커버리지 불량을 일으키지 않을 정도로 박막화해 두는 것이 바람직하며; 제 1 도전층(405)은 1nm 이상 30nm 이하(바람직하게는 10nm 이상 20nm 이하)로 형성하면 좋다.
이어서, 제 1 도전층(405) 위에 소스 전극층 및 드레인 전극층(이와 같은 층에서 형성되는 배선을 포함함)이 되는 제 2 도전층(465)을 형성한다.
상기 제 2 도전층(465)은 후의 가열 처리에 견딜 수 있는 재료를 이용하여 형성한다. 소스 전극층, 및 드레인 전극층에 이용하는 제 2 도전층(465)으로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다.
또한, Al, Cu 등의 금속막의 하측 또는 상측 중 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 해도 좋다.
또한, 소스 전극층, 및 드레인 전극층에 이용하는 제 2 도전층(465)으로서는 도전성의 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3―SnO2, ITO로 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 더한 것을 이용할 수 있다.
제 2 도전층(465)에 Al, Cu 등의 금속막을 단층으로 이용하는 경우에는 특히, 제 1 도전층(405)에는 Ti, Mo, W 등의 고융점 금속막 또는 이들 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 이용하는 것이 바람직하다. 상기 구조에 의해 제 2 도전층(465)에 Al, Cu를 이용함으로써 배선 저항을 저감할 수 있음과 동시에, 산화물 반도체층과 Al, Cu가 직접 접촉함으로써 Al, Cu가 산화되어 저항이 증가하는 등의 문제를 저감할 수 있다. 또한 제 2 도전층(465)은 후의 공정(도 2의 (B)에서의 공정)에서 에칭을 행할 때, 제 1 도전층(405)보다 선택비가 높은 조건이 되는 재료를 선택해 두는 것이 바람직하다.
상술한 제 2 도전층(465)은 제 1 도전층(465)보다 후막화해 두는 것이 바람직하다. 구체적으로는 제 2 도전층(465)은 소스 전극 또는 드레인 전극으로서 기능할 때, 배선 저항이 커지지 않는 정도로 하여 형성하면 좋고, 두께는 특별히 한정되지 않는다.
이어서, 제 2 도전층(465) 위에 절연층(407)을 형성한다. 절연층(407)은 필수 구성 요소는 아니지만, 후의 공정에서 제 1 도전층(405) 및 제 2 도전층(465)을 가공할 때의 마스크로서, 또는 소스 전극 또는 드레인 전극의 상면을 보호하는 보호층으로서 유효하다.
절연층(407)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 절연층(407)은 산화 규소, 질화 규소, 산화 질화 규소, 질화 산화 규소, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하도록 형성하는 것이 바람직하다. 절연층(407)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다. 절연층(407)의 두께는 특별히 한정되지 않는다.
이상이 도 2의 (A)까지의 공정의 설명이다.
이어서, 포토리소그래피 공정에 의해 절연층(407) 위에 레지스트 마스크를 형성하고, 제 2 도전층(465) 및 절연층(407)에 대하여 부분적으로 에칭 처리를 행하여 제 2 도전층(465a, 465b)을 형성한 후, 레지스트 마스크를 제거한다. 상기 에칭 처리에 의해, 제 2 도전층(465) 및 절연층(407)이 산화물 반도체층(403) 위에서 분리된다. 분리된 제 2 도전층(465a, 465b)은 트랜지스터(420)의 소스 전극층, 드레인 전극층이 된다.
이상이 도 2의 (B)까지의 공정의 설명이다.
이어서, 포토리소그래피 공정에 의해 제 1 도전층(405) 위에 레지스트 마스크를 형성하고, 부분적으로 에칭 처리를 행하여 제 1 도전층(405a, 405b)을 형성한 후, 레지스트 마스크를 제거한다. 상기 에칭 처리에 의해, 제 1 도전층(405)이 산화물 반도체층(403) 위에서 분리된다. 분리된 제 1 도전층(405a, 405b)은 트랜지스터(420)의 소스 전극층, 드레인 전극층이 된다.
제 1 도전층(405)을 제 2 도전층(465)보다 박막화하여 형성해 둠으로써, 산화물 반도체층(403) 위에 형성된 제 1 도전층(405)의 두께를 균일하게 하는 것이 가능해진다. 또한 제 1 도전층(405)을 박막화하여 형성해 둠으로써, 상술한 에칭 공정에 의해 제 1 도전층(405)을 가공할 때의 소요 기간을 짧게 할 수 있다. 그러므로 제 1 도전층(405)을 가공할 때에 생기는 산화물 반도체층(403)으로의 대미지를 저감할 수 있다. 그러므로, 신뢰성의 향상을 도모할 수 있다.
이상이 도 2(C)까지의 공정의 설명이다.
이어서, 산화물 반도체층(403), 제 1 도전층(405a, 405b), 제 2 도전층(465a, 465b) 및 절연층(407)을 덮도록 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은 1nm 이상 20nm 이하, 보다 바람직하게는 10nm 이상 20nm 이하의 두께로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용하여 형성할 수 있다. 게이트 절연층(402)은 스퍼터링 타겟 표면에 대하여 대략 수직으로 복수의 기판 표면이 세팅된 상태에서 성막을 행할 스퍼터링 장치를 이용하여 형성해도 좋다.
게이트 절연층(402)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 질화 산화 실리콘막을 이용하여 형성할 수 있다.
게이트 절연층(402)은 산화물 반도체층(403)과 접촉하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연층(402)은 층 내(벌크 중)에 적어도 화학 양론적 조성을 넘는 양의 산소를 포함하는 것이 바람직하고; 예를 들면, 게이트 절연층(402)으로서 산화 실리콘을 이용하는 경우에는 SiO2 ＋α(단, α＞0)로 한다.
본 실시형태에서는 게이트 절연층(402)으로서 SiO2 ＋α(단, α＞0인 산화 실리콘을 이용한다. 이 산화 실리콘을 게이트 절연층(402)으로서 이용함으로써 산화물 반도체층(403)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다.
게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxＯy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 이용함으로써 게이트 리크 전류를 저감할 수 있다. 또한, 게이트 절연층(402)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
그리고, 게이트 전극층(401)을 플라즈마 CVD법 또는 스퍼터링법 등에 의해 게이트 절연층(402) 위에 형성한다.
게이트 전극층(401)의 재료는 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 이용해도 좋다. 게이트 전극층(401)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
게이트 전극층(401)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 이용하여 형성할 수도 있다. 게이트 전극층(401)은 상기 도전성 재료와, 상기 금속 재료의 적층 구조를 가질 수 있다.
게이트 절연층(402)과 접촉하는 게이트 전극층(401)의 일층으로서, 질소를 포함하는 금속 산화물, 구체적으로는 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지고, 게이트 전극층으로서 이용한 경우 트랜지스터의 전기 특성의 문턱 전압을 플러스로 할 수 있고, 이른바 노멀리 오프(normally-off)형 스위칭 소자를 제공할 수 있다.
이상이 도 2(D)까지의 공정의 설명이다.
이어서, 게이트 절연층(402), 게이트 전극층(401) 위에 층간 절연층(408)을 형성한다(도 2의 (E) 참조).
층간 절연층(408)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 형성할 수 있다. 층간 절연층(408)은 대표적으로는 산화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 산화 갈륨 등의 무기 절연층 등을 이용할 수 있다.
층간 절연층(408)으로서 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 지르코늄, 산화 란탄, 산화 바륨, 또는 금속 질화물(예를 들면, 질화 알루미늄막)도 이용할 수 있다.
층간 절연층(408)은 단층이어도 적층이어도 좋고; 예를 들면 산화 실리콘막 및 산화 알루미늄막의 적층을 이용할 수 있다.
층간 절연층(408)은 스퍼터링법 등, 층간 절연층(408)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성하는 것이 바람직하다. 층간 절연층(408)은 산소를 과잉으로 포함하는 막으로 하면 산화물 반도체층(403)에 접촉하는 게이트 절연층(402)을 통하여 산화물 반도체층(403)으로의 산소의 공급원이 되기 때문에 바람직하다.
본 실시형태에서는 층간 절연층(408)으로서 막 두께 100nm의 산화 실리콘막을, 스퍼터링법을 이용하여 형성한다. 산화 실리콘막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다.
산화물 반도체층의 성막 시와 마찬가지로, 층간 절연층(408)의 성막실 내의 잔류 수분을 제거하기 위해서는 흡착형의 진공 펌프(클라이오 펌프 등)를 이용하는 것이 바람직하다. 클라이오 펌프를 이용하여 배기한 성막실에서 층간 절연층(408)을 성막함으로써, 층간 절연층(408)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 층간 절연층(408)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는 콜드 트랩이 제공된 터보 분자 펌프를 이용하면 좋다.
층간 절연층(408)을 성막할 때에 이용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체층(403) 위에 제공되는 층간 절연층(408)으로서 이용할 수 있는 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소 양쪽 모두에 대하여 막을 통과시키지 않는 높은 차단 효과(블록 효과)를 가진다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체층(403)으로의 혼입, 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체층(403)으로부터의 방출을 방지하는 보호막으로서 기능한다.
또한, 트랜지스터에 기인한 표면 요철을 저감하기 위해 평탄화 절연막을 형성해도 좋다. 평탄화 절연막으로서는 폴리이미드, 아크릴, 벤조사이클로부테인계 수지, 등의 유기 재료를 이용할 수 있다. 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 이용할 수 있다. 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 좋다.
본 실시형태에서 개시하는 트랜지스터의 구조에서는 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a) 및 제 1 도전층(405b) 간의 거리 Lc가 트랜지스터(420)의 채널 길이가 된다. 본 실시형태에서 개시하는 구조에서 게이트 전극층(401)의 채널 길이 방향의 길이를 Lg로 하고, 채널 길이를 Lc로 하면 도 3의 (A)에 도시하는 바와 같이 같은 길이가 되거나, 혹은 도 3의 (B)에 도시하는 바와 같이 Lg가 Lc보다 길어지도록 할 수 있다. 즉, 본 실시형태에서 개시하는 트랜지스터의 구조에 따르면, 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a, 405b)의 엣지부와 게이트 전극이 되는 게이트 전극층(401)의 엣지부를 중첩하여 제공할 수 있는 구조이다. 그러므로, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 수 있다.
이상의 공정으로 본 실시형태의 트랜지스터(420)가 제작된다(도 2의 (E) 참조). 인듐, 아연, 및 산소를 적어도 포함하는 산화물 반도체층(403)을 이용하여 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩하고, 또한 커버리지를 양호하게 한 트랜지스터를 제공할 수 있다. 따라서, 트랜지스터의 온 특성을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 때에 신뢰성이 높은 구성을 제공할 수 있다.
여기서, 도 1에 도시한 트랜지스터(420)의 변형예에 대하여, 도 4를 이용하여 설명한다. 도 4의 설명에서 도 1과 동일 부분 또는 같은 기능을 갖는 부분에 대해서는 반복되는 설명은 생략한다. 또한 같은 부분의 상세한 설명은 생략한다.
도 4에 도시하는 트랜지스터의 구조는 제 1 도전층과 제 2 도전층을 직접 적층하는 도 1의 트랜지스터의 구조와 달리, 제 1 도전층과 제 2 도전층과의 사이에 절연층을 제공하는 구조이다.
도 4는 도 1의 트랜지스터(420)의 구조와는 다른 일례인 트랜지스터(430)의 단면도이다.
트랜지스터(430)는 절연 표면을 갖는 기판(400) 위에 버퍼층(436), 산화물 반도체층(403), 제 1 도전층(405a) 및 제 1 도전층(405b), 제 2 도전층(465a) 및 제 2 도전층(465b), 절연층(417), 게이트 절연층(402), 게이트 전극층(401), 층간 절연층(408)을 포함한다(도 4 참조).
도 4의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(430)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키고 있다. 도 4의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(430)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
그러므로 도 4의 구조는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩하여 제공할 수 있고, 온 특성을 향상시킬 수 있다. 또한 도 4의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다.
또한 특히, 도 4의 구조는 제 1 도전층(405a, 405b)과 제 2 도전층(465a, 465b)과의 사이에 절연층(417)을 제공하고, 개구부(418)에서 직접 접속하고 있다. 상기 구조로 함으로써, 트랜지스터(430)를 제작할 때 제 1 도전층과 제 2 도전층과의 에칭의 선택비가 작아도 소정의 형상으로 가공할 수 있다. 그러므로, 같은 재료가 제 1 도전층과 제 2 도전층에 이용될 수 있다.
상기에 설명한 바와 같이, 본 실시형태에서 개시하는 구조에서는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한 본 실시형태에서 개시하는 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다. 이 경우, 산화물 반도체가 채널 형성 영역에 이용되는 트랜지스터를 미세화할 수 있어 바람직하다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 다른 일형태를 도 5의 (A), 도 5의 (B) 및 도 6의 (A), 도 6의 (B)를 이용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은 상기 실시형태와 동일하게 행할 수 있고, 반복되는 설명은 생략한다. 또한 같은 부분의 상세한 설명은 생략한다.
도 5의 (A)는 실시형태 1에서 나타낸 반도체 장치의 구조와는 다른 일례인 트랜지스터(440)의 단면도이다.
트랜지스터(440)는 절연 표면을 갖는 기판(400) 위에 매립 도전층(481a, 481b)이 제공된 절연층(491), 산화물 반도체층(403), 제 1 도전층(405a, 405b), 제 2 도전층(465a, 465b), 게이트 절연층(402), 게이트 전극층(401), 층간 절연층(408)을 포함한다(도 5의 (A) 참조).
도 5의 (A)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(440)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키고 있다. 또한 도 5의 (A)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(440)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
그러므로 도 5의 (A)의 구조는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한 도 5의 (A)의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다.
또한 특히, 본 실시형태에서 개시하는 도 5의 (A)의 구조는 트랜지스터(440)의 하부에 매립 도전층(481a, 481b)이 제공된 절연층(491)을 제공하고, 매립 도전층(481a, 481b)이 산화물 반도체층(403)을 개재하여, 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)에 중첩하여 제공된다. 트랜지스터(440)의 하부에 매립 도전층(481a, 481b)을 제공하는 구조으로 함으로써, 게이트 절연층(402) 및 층간 절연층(408)에 개구부를 제공하는 일 없이, 트랜지스터 사이 및 외부에 제공된 제어 회로와 접속할 수 있다. 매립 도전층(481a, 481b)은 트랜지스터(440)와의 접촉 면적을 크게 취할 수 있기 때문에, 콘택트 저항을 저감할 수 있다.
매립 도전층(481a, 481b)은 다음과 같이 형성해도 좋다: 절연층(491)에 형성된 각 개구부에 상기 개구부를 메우도록 매립 도전층(481a, 481b)을 제공하고, 표면은 CMP법으로 연마한다.
매립 도전층(481a, 481b)으로서는 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 이용할 수 있다.
Al, Cu 등의 금속막을 매립 도전층(481a, 481b)으로서 이용하는 경우에는 상기 금속막의 하측 또는 상측 중 한쪽 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들 금속 질화물막(질화 티탄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하는 것이 바람직하다.
또한, 매립 도전층(481a, 481b)으로서는 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO로 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 더한 것을 이용할 수 있다.
절연층(491)은 CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 절연층(491)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈 등을 포함하도록 형성하는 것이 바람직하다. 절연층(491)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
도 5의 (B)는 도 5의 (A)와 다른 구조인 트랜지스터(450)의 단면도이다.
트랜지스터(450)는 절연 표면을 갖는 기판(400) 위에 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 제공된 절연층(491)과, 산화물 반도체층(403)과, 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)과, 게이트 절연층(402)과, 게이트 전극층(401)과, 층간 절연층(408)을 포함한다(도 5의 (B) 참조).
도 5의 (B)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(450)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키고 있다. 또한 도 5의 (B)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(450)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
그러므로 도 5의 (B)의 구조는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한 도 5의 (B)의 구성에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다.
또한 특히, 본 실시형태에서 개시하는 도 5의 (B)의 구조는 트랜지스터(450)의 하부에 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 제공된 절연층(491)을 제공하고, 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 산화물 반도체층(403)을 개재하여, 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)에 중첩하여 제공된다. 트랜지스터(450)의 하부에 매립 도전층(481a, 481b)을 제공하는 구조로 함으로써, 게이트 절연층(402) 및 층간 절연층(408)에 개구부를 제공하는 일 없이, 트랜지스터 사이 및 외부에 제공된 제어 회로와 접속할 수 있다. 또한 매립 도전층(481a, 481b)과 트랜지스터(450)와의 사이에 매립 산화물 반도체층(482a, 482b)을 제공하는 구성으로 함으로써, 매립 도전층(481a, 481b)과 트랜지스터(450)와의 접속을 양호하게 할 수 있다. 매립 도전층(481a, 481b)은 트랜지스터(450)와의 접촉 면적을 크게 취할 수 있고, 더하여 매립 산화물 반도체층(482a, 482b)은 트랜지스터(450)와의 접속을 양호하게 할 수 있기 때문에, 콘택트 저항을 저감할 수 있다.
매립 산화물 반도체층(482a, 482b)은 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저로서, 이들에 더하여 갈륨(Ga)을 더하는 것이 바람직하다. 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 스태빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다. 스태빌라이저로서 지르코늄(Zr)을 포함하는 것이 바람직하다.
매립 산화물 반도체층(482a, 482b)로서는 산화물 반도체층에 도전성을 부여한 금속 산화물을 이용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO로 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 더한 것을 이용할 수 있다.
또한 도 6의 (A)는 도 5의 (A)에서 도시한 반도체 장치의 구조와는 다른 일례인 트랜지스터(460)의 단면도이다.
트랜지스터(460)는 절연 표면을 갖는 기판(400) 위에 매립 도전층(481a, 481b)이 제공된 절연층(491)과, 산화물 반도체층(403)과, 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)과, 게이트 절연층(402)과, 게이트 전극층(401)과, 층간 절연층(408)을 포함한다(도 6의 (A) 참조).
도 6의 (A)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(460)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하려 게이트 전극층(401)과 중첩시키고 있다. 또한 도 6의 (A)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(460)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
그러므로 도 6의 (A)의 구조는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩하여 제공할 수 있고, 온 특성을 향상시킬 수 있다. 또한 도 6의 (A)의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다.
또한 특히, 본 실시형태에서 개시하는 도 6의 (A)의 구조는 도 5의 (A)의 구조와 마찬가지로, 트랜지스터(460)의 하부에 매립 도전층(481a, 481b)이 제공된 절연층(491)을 제공하고, 매립 도전층(481a, 481b)이 산화물 반도체층(403)을 개재하여, 제 1 도전층(405a, 405b)과 제 2 도전층(465a, 465b)에 중첩하여 제공된다. 트랜지스터(460)의 하부에 매립 도전층(481a, 481b)을 제공하는 구성으로 함으로써, 게이트 절연층(402) 및 층간 절연층(408)에 개구부를 제공하는 일 없이, 트랜지스터 사이 및 외부에 제공된 제어 회로를 접속할 수 있다. 매립 도전층(481a, 481b)은 트랜지스터(460)와의 접촉 면적을 크게 취할 수 있기 때문에, 콘택트 저항을 저감할 수 있다.
또한 특히, 본 실시형태에서 개시하는 도 6의 (A)의 구조는 산화물 반도체층(403)에 개구부(485)를 제공하고, 제 1 도전층(405a, 405b)과 매립 도전층(481a, 481b)을 직접 접속하는 구조로 하고 있다. 상기 구조로 함으로써, 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층, 제 2 도전층 및 매립 도전층을 흐르는 전류를 크게 할 수 있다.
도 6의 (B)는 도 6의 (A)와 다른 구조인 트랜지스터(470)의 단면도이다.
트랜지스터(470)는 절연 표면을 갖는 기판(400) 위에 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 제공된 절연층(491)과, 산화물 반도체층(403)과 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)과, 게이트 절연층(402)과, 게이트 전극층(401)과, 층간 절연층(408)을 갖는다(도 6의 (B) 참조).
도 6의 (B)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(470)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시킨다. 또한 도 6의 (B)의 구조는 도 1의 구조와 마찬가지로, 트랜지스터(470)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
그러므로 도 6의 (B)의 구조는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩하여 제공할 수 있고, 온 특성을 향상시킬 수 있다. 또한 도 6의 (B)의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다.
또한 특히, 본 실시형태에서 개시하는 도 6의 (B)의 구조는 트랜지스터(470)의 하부에 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 제공된 절연층(491)을 제공하고, 매립 도전층(481a, 481b) 및 매립 산화물 반도체층(482a, 482b)이 산화물 반도체층(403)을 개재하여, 제 1 도전층(405a, 405b)과 제 2 도전층(465a, 465b)에 중첩하여 제공된다. 트랜지스터(470)의 하부에 매립 도전층(481a, 481b)을 제공하는 구조로 함으로써, 게이트 절연층(402) 및 층간 절연층(408)에 개구부를 제공하는 일 없이, 트랜지스터 사이 및 외부에 제공되는 제어 회로와 접속할 수 있다. 또한 매립 도전층(481a, 481b)과 트랜지스터(470) 사이에 매립 산화물 반도체층(482a, 482b)을 제공하는 구조로 함으로써, 매립 도전층(481a, 481b)과 트랜지스터(470)와의 접속을 양호하게 할 수 있다. 매립 도전층(481a, 481b)은 트랜지스터(470)와의 접촉 면적을 크게 취할 수 있고, 더하여 매립 산화물 반도체층(482a, 482b)은 트랜지스터(470)와의 접속을 양호하게 할 수 있기 때문에 콘택트 저항을 저감할 수 있다.
또한 특히 본 실시형태에서 개시하는 도 6의 (B)의 구조는 산화물 반도체층(403)에 개구부(485)가 형성되고, 제 1 도전층(405a, 405b)과, 매립 산화물 반도체층(482a, 482b)을 직접 접속하는 구조로 하고 있다. 상기 구조로 함으로써, 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층, 제 2 도전층, 매립 산화물 반도체층 및 매립 도전층을 흐르는 전류를 크게 할 수 있다.
상기에 설명한 바와 같이, 본 실시형태의 구조에서는 상기 실시형태 1과 마찬가지로, 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩하여 제공할 수 있고, 온 특성을 향상시킬 수 있다. 또한 본 실시형태의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다. 이 경우, 산화물 반도체가 채널 형성 영역에 이용되는 트랜지스터를 미세화하여 형성할 수 있어 바람직하다. 또한, 특히 본 실시형태의 구조에서는 매립 도전층을 제공하고, 트랜지스터와의 콘택트 저항을 저감할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는 반도체 장치의 다른 일형태를 도 7의 (A) 내지 도 7의 (C)를 이용하여 설명한다. 상기 실시형태와 동일 부분 또는 같은 기능을 갖는 부분, 및 공정은 상기 실시형태와 동일하게 행할 수 있고, 반복되는 설명은 생략한다. 또한 같은 부분의 상세한 설명은 생략한다.
본 실시형태에서 도 7의 (A)는 실시형태 1에서 나타낸 도 1에 의한 트랜지스터(420)의 평면도이고, 도 7의 (B)는 도 7의 (A)의 X―Y에서의 단면도이고, 도 7의 (C)는 도 7의 (A)의 V―W에서의 단면도이다.
도 7의 (A) 내지 도 7의 (C)에 도시하는 트랜지스터(420)의 구성은 도 1과 마찬가지로 절연 표면을 갖는 기판(400) 위에 버퍼층(436)과, 산화물 반도체층(403)과, 제 1 도전층(405a, 405b)과, 제 2 도전층(465a, 465b)과, 절연층(407)과, 게이트 절연층(402)과, 게이트 전극층(401)과, 층간 절연층(408)을 포함한다.
본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 도 1과 마찬가지로, 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 1 도전층(405a, 405b)을 산화물 반도체층(403)과 중첩하는 제 1 도전층(405a, 405b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키고 있다. 또한 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 트랜지스터(420)의 소스 전극 및 드레인 전극으로서 기능하는 제 2 도전층(465a, 465b)을 산화물 반도체층(403)과 중첩하는 제 2 도전층(465a, 465b)의 각 영역에서 게이트 절연층(402)을 개재하여 게이트 전극층(401)과 중첩시키지 않는다.
본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a, 405b)의 엣지부와 게이트 전극이 되는 게이트 전극층(401)의 엣지부를 중첩하여 제공할 수 있다. 그러므로, 트랜지스터의 온 특성(예를 들면, 온 전류나 전계 효과 이동도)을 향상시켜 반도체 장치의 고속 응답, 고속 구동을 실현할 수 있다.
또한 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 1 도전층(405a, 405b)을 박막화할 수 있다. 제 1 도전층(405a, 405b)을 박막화함으로써, 특히 산화물 반도체층(403)의 채널 형성 영역 주변에서 게이트 절연층(402)을 형성할 때의 표면의 단차를 작게 할 수 있다. 따라서, 게이트 절연층(402)은 커버리지를 양호하게 하여 형성할 수 있다. 커버리지 불량을 저감함으로써, 전극 간의 단락의 발생을 억제하고, 신뢰성의 향상을 도모할 수 있다.
제 1 도전층(405a, 405b)을 박막화함으로써, 산화물 반도체층(403) 위에 형성된 제 1 도전층(405)의 두께를 균일하게 할 수 있다. 또한 제 1 도전층(405)을 박막화하여 형성해 둠으로써, 에칭 등의 공정에 의해 제 1 도전층(405a, 405b)을 가공할 때의 소요 기간을 짧게 할 수 있다. 그러므로 제 1 도전층(405a, 405b)을 에칭 등의 공정으로 가공할 때에 생기는 산화물 반도체층(403)에 대한 대미지를 저감할 수 있다. 그러므로, 신뢰성의 향상을 도모할 수 있다.
또한 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 게이트 절연층(402) 뿐만 아니라, 산화물 반도체층(403)을 박막화할 수 있다. 게이트 절연층(402) 및 산화물 반도체층(403)을 박막화함으로써, 온 특성의 향상을 도모할 수 있을 뿐만 아니라, 트랜지스터를 완전 공핍형으로 동작시키는 것도 가능하다. 트랜지스터를 완전 공핍형으로 동작시킴으로써 고집적화, 고속 구동화, 저소비 전력화를 도모할 수 있다.
더하여, 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 트랜지스터의 소스 전극 및 드레인 전극이 되는 제 2 도전층(465a, 465b)의 엣지부와 게이트 전극이 되는 게이트 전극층(401)의 엣지부를 중첩시키는 것을 방지할 수 있기 때문에, 제 1 도전층(405a, 405b)과 비교하여 제 2 도전층(465a, 465b)을 후막화해도 전극 간의 단락이 발생하지 않는다. 따라서, 제 2 도전층(465a, 465b)을 후막화함으로써, 전극 사이에서의 단락을 일으키는 일 없이, 소스 전극 및 드레인 전극을 흐르는 전류를 크게 할 수 있다.
또한 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조는 제 2 도전층(465a, 465b)과 절연층(407)을 중첩하여 제공하고, 측면을 에칭 등의 가공에 의해 테이퍼 형상으로 할 수 있다. 그러므로 제 2 도전층(465a, 465b)을 후막화해도 양호한 커버리지를 얻을 수 있다.
상기에 설명한 바와 같이, 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조에서는 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한 본 실시형태에서 개시하는 도 7의 (A) 내지 도 7의 (C)의 구조에서는 게이트 절연층의 커버리지 불량을 저감함으로써, 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다. 이 경우, 산화물 반도체가 채널 형성 영역에 이용되는 트랜지스터를 미세화할 수 있어 바람직하다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 3에 나타내는 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 반도체 장치의 일례를 도면을 이용하여 설명한다. 본 실시형태의 반도체 장치에 포함되는 트랜지스터(162)로서 실시형태 1 내지 3에 기재된 트랜지스터이다.
트랜지스터(162)는 오프 전류가 작기 때문에, 트랜지스터(162)는 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작을 필요로 하지 않거나, 혹은, 리프레쉬 동작의 빈도가 매우 적은 반도체 기억 장치가 제공될 수 있으므로 소비 전력을 충분히 저감할 수 있다.
도 8의 (A) 내지 도 8의 (C)는 반도체 장치의 구조의 일례이다. 도 8의 (A)에 반도체 장치의 단면도를, 도 8의 (B)에 반도체 장치의 평면도를, 도 8의 (C)에 반도체 장치의 회로도를 각각 도시한다. 여기서, 도 8의 (A)는 도 8의 (B)의 C1―C2, 및 D1―D2에서의 단면에 상당한다.
도 8의 (A) 및 도 8의 (B)에 도시하는 반도체 장치는 하부에 제 1 반도체 재료를 이용한 트랜지스터(160)를 포함하고, 상부에 제 2 반도체 재료를 이용한 트랜지스터(162)를 포함한다. 트랜지스터(162)는 실시형태 1 내지 3에서 나타낸 구조와 동일한 구조로 할 수 있다.
제 1 반도체 재료와 제 2 반도체 재료는 다른 금제대폭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편으로, 산화물 반도체를 이용한 트랜지스터는 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 것도 없다. 개시하는 발명의 기술적인 본질은 정보를 유지하기 위해 산화물 반도체를 트랜지스터(162)에 이용하는 점에 있기 때문에; 반도체 장치에 이용되는 재료 또는 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
도 8의 (A)에서 트랜지스터(160)는 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(100)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우듯이 제공된 불순물 영역(120)과, 불순물 영역(120)에 접촉하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108) 위에 제공된 게이트 전극층(110)을 포함한다.
기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮도록 절연층(128) 및 층간 절연층(130)이 제공된다. 고집적화를 실현하기 위해서는, 도 8의 (A)에 도시하는 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구조로 하는 것이 바람직하다. 한편으로, 트랜지스터(160)의 특성을 중시하는 경우에는 게이트 전극층(110)의 측면에 사이드 월 절연층이 형성되고, 불순물 영역(120)은 불순물 농도가 다른 영역을 포함해도 좋다.
도 8의 (A)에 도시하는 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체층(144)은 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 이용함으로써 트랜지스터(162)는 매우 뛰어난 오프 특성으로 제공될 수 있다.
트랜지스터(162) 위에는 단층 또는 적층 구조를 가지는 절연층(150)이 제공된다. 또한, 절연층(150)을 개재하여, 트랜지스터(162)의 전극층이 되는 제 1 도전층(140a) 및 제 2 도전층(141a)과 중첩하는 영역에는 도전층(148b)이 제공되어 있으며, 제 1 도전층(140a) 및 제 2 도전층(141a)과, 절연층(142) 및 절연층(150)과, 도전층(148b)에 의해 용량 소자(164)가 형성된다. 즉, 트랜지스터(162)의 제 1 도전층(140a) 및 제 2 도전층(141a)은 용량 소자(164) 중 한쪽의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 한쪽의 전극으로서 기능한다. 용량이 불필요한 경우에는 용량 소자(164)를 제공하지 않아도 좋다. 또한, 용량 소자(164)는 별도로 트랜지스터(162) 위에 제공되어도 좋다.
트랜지스터(162) 및 용량 소자(164)의 위에는 절연층(152)이 제공된다. 그리고, 절연층(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 제공된다. 도 8의 (A)에는 도시하지 않았지만, 배선(156)은 절연층(150), 절연층(152) 및 게이트 절연층(146) 등에 형성된 개구에 형성된 전극을 통하여 제 2 도전층(141a) 및 제 2 도전층(141b)에 접속된다.
제 1 도전층(140a) 및 제 1 도전층(140b)은 실시형태 1에서 설명한 바와 같이, 트랜지스터(162)의 게이트 전극이 되는 도전층(148a)의 일부와 중첩된다. 제 2 도전층(141a) 및 제 2 도전층(141b)은 실시형태 1에서 설명한 바와 같이, 트랜지스터(162)의 게이트 전극이 되는 도전층(148a)의 일부와 중첩하지 않는다. 그 결과, 트랜지스터의 소스 전극 및 드레인 전극을 흐르는 전류를 저감시키는 일 없이, 트랜지스터의 소스 전극 및 드레인 전극과 게이트 전극을 중첩할 수 있고, 온 특성을 향상시킬 수 있다. 또한, 게이트 절연층의 커버리지 불량을 저감함으로써 산화물 반도체층 및 게이트 절연층을 박막화할 수 있다. 따라서, 트랜지스터를 미세화할 수 있다.
도 8의 (A) 및 도 8의 (B)에서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩하도록 제공되어 있으며; 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩하는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩하도록 제공된다. 예를 들면, 용량 소자(164) 중 한쪽 전극인 제 1 도전층(140a)은 트랜지스터(160)의 게이트 전극층(110)과 적어도 일부가 중첩하여 제공된다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감할 수 있고; 따라서, 고집적화를 도모할 수 있다.
다음으로, 도 8의 (A) 및 도 8의 (B)에 대응하는 회로 구성의 일례를 도 8의 (C)에 도시한다.
도 8의 (C)에서 제 1 배선(1st Line)은 트랜지스터(160)의 소스 전극에 접속되어 있다. 제 2 배선(2nd Line)은 트랜지스터(160)의 드레인 전극에 접속되어 있다. 제 3 배선(3rd Line)은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 한쪽에 접속되어 있다. 제 4 배선(4th Line)은 트랜지스터(162)의 게이트 전극에 접속되어 있다. 트랜지스터(160)의 게이트 전극은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 한쪽과, 용량 소자(164)의 전극 중 한쪽에 접속되어 있다. 제 5 배선(5th Line)은 용량 소자(164)의 전극의 다른 한쪽에 접속되어 있다.
도 8의 (C)에 도시하는 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 이용하여, 다음과 같이 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대하여 설명한다. 먼저, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하고, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극, 및 용량 소자(164) 중 한쪽 전극에 인가된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 인가된다(기입). 여기에서는 다른 두 개의 전위 레벨(H 레벨, L 레벨) 중 어느 하나가 인가되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극에 공급된 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음으로 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 인가한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극의 전위에 따라 제 2 배선은 다른 전위를 취한다. 이 다른 전위는 트랜지스터(160)를 n채널형으로 하면 트랜지스터(160)의 게이트 전극에 H레벨이 부여되어 있는 경우의 외관 상의 문턱 전압 Vth _H가, 트랜지스터(160)의 게이트 전극에 L레벨이 부여되어 있는 경우의 외관 상의 문턱 전압 Vth _L보다 낮아지기 때문이다. 여기서, 외관 상의 문턱 전압이란 트랜지스터(160)를 '온 상태'로 하기 위해 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L 사이의 전위 V0로 함으로써 트랜지스터(160)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들면, 기입에서 H레벨이 부여되어 있던 경우에는 제 5 배선의 전위가 V0(＞Vth _H)이 되면 트랜지스터(160)는 '온 상태'가 된다. 데이터 기입에서 L레벨이 부여되어 있던 경우에는 제 5 배선의 전위가 V0(＜Vth _L)이 되어도 트랜지스터(160)는 '오프 상태'인 채이다. 그러므로, 제 2 배선의 전위로부터 유지되어 있는 정보를 판독할 수 있다.
메모리셀을 어레이 형상으로 배치하여 이용하는 경우, 소정의 메모리셀의 정보만을 판독할 수 있을 것이 필요해진다. 이처럼 정보를 판독하지 않는 경우에는 게이트 전극의 상태에 관계없이 트랜지스터(160)가 '오프 상태'가 되도록 전위, 즉, Vth _H보다 작은 전위를 제 5 배선에 공급하면 좋고, 또는, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 '온 상태'가 되도록 전위, 즉, Vth _L보다 큰 전위를 제 5 배선에 부여하면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역이 산화물 반도체를 이용하여 형성되고, 오프 전류가 매우 작은 트랜지스터가 적용되기 때문에, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 달리, 플로팅 게이트로의 전자의 주입과 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화 등의 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서 정보의 기입이 행해지기 때문에 고속의 동작도 용이하게 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 3에 나타내는 트랜지스터를 포함하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 반도체 장치의 구조에 대해 도 9 및 도 10을 이용하여 설명한다; 이 구조는 실시형태 4에 나타낸 구조와 다르다. 본 실시형태의 반도체 장치에 포함되는 트랜지스터(162)는 실시형태 1 내지 3에 기재된 트랜지스터이다.
도 9의 (A)는 반도체 장치의 회로 구성의 일례를 도시하고, 도 9의 (B)는 반도체 장치의 일례를 도시하는 개념도이다. 먼저, 도 9의 (A)에 도시하는 반도체 장치에 대해 설명을 행하고, 이어서 도 9의 (B)에 도시하는 반도체 장치에 대해 아래에 설명을 행한다.
도 9의 (A)에 도시하는 반도체 장치에서 비트선(BL)은 트랜지스터(162)의 소스 전극 또는 드레인 전극이 되는 한쪽 전극에 접속된다. 워드선(WL)은 트랜지스터(162)의 게이트 전극에 접속된다. 트랜지스터(162)의 소스 전극 또는 드레인 전극이 되는 다른 한쪽의 전극은 용량 소자(254) 중 한쪽 전극에 접속된다.
산화물 반도체를 이용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖고 있다. 그러므로, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254) 중 한쪽 전극의 전위(혹은 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음으로, 도 9의 (A)에 도시하는 반도체 장치(메모리셀(250))에 정보의 기입 및 유지를 행하는 경우에 대하여 설명한다.
먼저, 워드선(WL)의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선(BL)의 전위가 용량 소자(254) 중 한쪽 전극에 공급된다(기입). 그 후, 워드선(WL)의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 한다. 따라서, 용량 소자(254) 중 한쪽 전극의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 용량 소자(254) 중 한쪽 전극의 전위(혹은 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지할 수 있다.
다음으로, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선(BL)과 용량 소자(254) 중 한쪽 전극이 도통하여, 비트선(BL)과 용량 소자(254) 중 한쪽 전극의 사이에서 전하가 재분배된다. 그 결과, 비트선(BL)의 전위가 변화된다. 비트선(BL)의 전위의 변화량은 용량 소자(254) 중 한쪽 전극의 전위(혹은 용량 소자(254)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들면, 용량 소자(254) 중 한쪽 전극의 전위를 V, 용량 소자(254)의 정전 용량을 C, 비트선(BL)의 정전 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선(BL)의 전위를 VB0라고 하면, 전하가 재분배된 후의 비트선(BL)의 전위는 (CB×VB0＋C×V)／(CB＋C)이다. 따라서, 메모리셀(250)의 상태로서 용량 소자(254) 중 한쪽 전극의 전위가 V1과 V0(V1＞V0)인 2 상태를 취한다고 하면 전위 V1을 유지하고 있는 경우의 비트선(BL)의 전위(＝CB×VB0＋C×V1)／(CB＋C))는 전위 V0를 유지하고 있는 경우의 비트선(BL)의 전위(＝CB×VB0＋C×V0)／(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 비트선(BL)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이처럼 도 9의 (A)에 도시하는 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징 때문에 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음으로, 도 9의 (B)에 도시하는 반도체 장치에 대해 설명을 행한다.
도 9의 (B)에 도시하는 반도체 장치는 상부에 기억 회로로서 도 9의 (A)에 도시한 복수의 메모리셀(250)을 포함하는 메모리셀 어레이(251a) 및 메모리셀 어레이(251b)를 포함하고, 하부에 메모리셀 어레이(251a) 및 메모리셀 어레이(251b)를 동작시키기 위해 필요한 주변 회로(253)를 포함한다. 주변 회로(253)는 메모리셀 어레이(251)(메모리셀 어레이(251a) 및 메모리셀 어레이(251b))에 접속되어 있다.
도 9의 (B)에 도시한 구조로 함으로써, 주변 회로(253)를 메모리셀 어레이(251)의 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터는, 트랜지스터(162)와는 다른 반도체 재료를 이용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 이용할 수 있고; 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 이용해도 좋다. 이러한 반도체 재료를 이용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의해 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.
도 9의 (B)에 도시한 반도체 장치에서는 예를 들면, 2개의 메모리셀 어레이(메모리셀 어레이(251a)와 메모리셀 어레이(251b))가 적층됐지만, 적층되는 메모리셀 어레이의 수는 이에 한정되지 않는다. 3개 이상의 메모리셀 어레이를 적층해도 좋다.
다음으로, 도 9의 (A)에 도시한 메모리셀(250)의 구체적인 구조에 대하여 도 10의 (A) 내지 도 10의 (C)를 이용하여 설명을 행한다.
도 10의 (A) 내지 도 10의 (C)는 메모리셀(250)의 구조의 일례이다. 도 10의 (A)에 메모리셀(250)의 평면도를, 도 10의 (B)에 도 10의 (A)의 선분 A-B에서의 단면도를 각각 도시한다.
도 10의 (A) 및 도 10의 (B)에 도시하는 트랜지스터(162)는 실시형태 1 내지 3에서 나타낸 트랜지스터의 구조와 동일하게 할 수 있다.
도 10의 (B)에 도시하는 바와 같이, 매립 도전층(502) 및 매립 도전층(504) 위에 트랜지스터(162)가 제공된다. 매립 도전층(502)은 도 10의 (A)에서 비트선(BL)으로서 기능하는 배선이고, 트랜지스터(162)의 제 1 도전층(145a)과 접촉한다. 매립 도전층(504)은 도 10의 (A)에서 용량 소자(254) 중 한쪽 전극으로서 기능하고, 트랜지스터(162)의 제 1 도전층(145b)과 접촉한다. 또한, 트랜지스터(162)의 제 1 도전층(145a) 위에는 제 2 도전층(146a)이 접촉하여 제공된다. 트랜지스터(162)의 제 1 도전층(145b) 위에는 제 2 도전층(146b)이 접촉하여 제공된다. 트랜지스터(162) 위에서 제 2 도전층(146b)은 용량 소자(254) 중 한쪽 전극으로서 기능한다. 또한 트랜지스터(162) 위에서 제 2 도전층(146b)과 중첩하는 영역에 제공된 도전층(506)은 용량 소자(254)의 다른 한쪽의 전극으로서 기능한다.
도 10의 (A)에 도시하는 바와 같이, 용량 소자(254)의 다른 한쪽의 도전층(506)은 용량선(508)에 접속된다. 게이트 절연층(147)을 개재하여 산화물 반도체층(144) 위에 제공된 게이트 전극으로서 기능하는 도전층(148a)은 워드선(509)에 접속된다.
도 10의 (C)는 메모리셀 어레이(251)와 주변 회로의 접속부에서의 단면도이다. 주변 회로는 예를 들면 n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)를 포함하는 구조로 할 수 있다. n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)는 산화물 반도체 이외의 반도체 재료(실리콘 등)를 이용하여 형성하는 것이 바람직하다. 이러한 재료를 이용함으로써 주변 회로에 포함되는 트랜지스터의 고속 동작을 도모할 수 있다.
도 10의 (A)에 도시하는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
이상과 같이, 상부에 다층으로 형성된 복수의 메모리셀은 산화물 반도체를 이용한 트랜지스터를 포함한다. 인듐, 아연, 및 산소를 적어도 포함하는 비단결정의 산화물 반도체를 이용한 트랜지스터는 오프 전류가 작기 때문에 이를 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 용량 소자(254)는 도 10의 (B)에서 도시하는 바와 같이 매립 도전층(504), 산화물 반도체층(144), 게이트 절연층(147), 도전층(506)이 적층되는 것에 의해 형성된다.
이처럼 산화물 반도체 이외의 재료를 이용한 트랜지스터를 이용한 주변 회로와, 산화물 반도체를 이용한 트랜지스터를 이용한 기억 회로를 일체로 제공함으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 제공할 수 있다. 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는 앞의 실시형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 11의 (A), 도 11의 (B) 및 도 12 내지 도 14를 이용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에서는 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서는 응답이 느리고, 화상 처리에는 적합하지 않기 때문이다. 한편으로, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 이용한 경우, 이하의 특징을 가진다.
통상의 SRAM은 도 11의 (A)에 도시하는 바와 같이 1개의 메모리셀이 트랜지스터(801)∼트랜지스터(806)의 6개의 트랜지스터를 포함하고, 이것을 X 디코더(807), Y 디코더(808)로 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 형성하고, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리셀이 6 트랜지스터를 포함하기 때문에, 셀면적이 크다는 결점이 있다. 디자인 룰의 최소 사이즈를 F로 한 후에 SRAM의 메모리 셀면적은 통상 100∼150 F2이다. 이 때문에 SRAM은 비트당 단가가 각종 메모리의 중에서 가장 높다.
이에 비해, DRAM은 메모리셀이 도 11의 (B)에 도시하는 바와 같이 트랜지스터(811), 유지 용량(812)를 포함하고, 이를 X 디코더(813), Y 디코더(814)로 구동하고 있다. 1개의 셀이 1 트랜지스터 1 용량을 포함하고, 메모리셀의 면적이 작다. DRAM의 메모리셀 면적은 통상 10 F2이하이다. 단, DRAM은 항상 리프레쉬가 필요하고, 재기입을 행하지 않는 경우에도 전력을 소비한다.
그러나, 앞의 실시형태에서 설명한 반도체 장치의 메모리셀 면적은 10 F2 전후이고, 또한 빈번한 리프레쉬는 불필요하다. 따라서, 메모리셀 면적이 축소되고, 또한 소비 전력이 저감될 수 있다.
도 12에 휴대 기기의 블록도를 도시한다. 도 12에 도시하는 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등을 포함한다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)를 포함한다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(909)를 포함한다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM을 포함하고, 이 부분에 앞의 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다.
도 13에 디스플레이의 메모리 회로(950)에 앞의 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한다. 도 13에 도시하는 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)를 포함한다. 또한, 메모리 회로는 화상 데이터(입력 화상 데이터)를 보내는 신호선, 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독, 및 제어를 행할 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
먼저, 한 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통해 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955), 및 디스플레이 컨트롤러(956)를 통해 디스플레이(957)에 전송되어 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상 30∼60Hz 정도의 주기로 메모리(952)와 스위치(955)를 통해 디스플레이 컨트롤러(956)에 의해 판독된다.
다음으로, 예를 들면 화면을 표시되는 데이터가 유저에 의해 변화할 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통해 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통해 기억 화상 데이터 A는 판독되고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 다 기억되면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955), 및 디스플레이 컨트롤러(956)를 통해 디스플레이(957)에 기억 화상 데이터 B가 전송되고, 표시가 행해진다. 이 판독은 또한 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이처럼 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기입과 화상 데이터의 판독을 행함으로써 디스플레이(957)의 표시를 행한다. 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지는 않고; 1개의 메모리를 메모리(952) 및 메모리(953)로 분할하여 사용해도 좋다. 앞의 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다.
도 14에 전자 서적의 블록도를 도시한다. 도 14에 도시하는 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)를 포함한다.
여기에서는, 도 14의 메모리 회로(1007)에 앞의 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 기억하는 기능을 가진다. 기능의 예로서는 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때에, 특정 부분에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시 색을 변경하거나, 밑줄을 긋거나, 문자를 크게 하거나, 문자의 서체를 바꾸는 등에 의해 주위와의 차이를 만드는 것이다. 그리고나서, 유저가 지정한 부분의 정보를 기억하고, 유지한다. 이 정보를 장기적으로 보존하기 위해서는 플래시 메모리(1004)에 카피해도 좋다. 이러한 경우에서도, 앞의 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력이 충분히 저감될 수 있다.
이상과 같이, 본 실시형태에 나타내는 휴대 기기에는 앞의 실시형태에 관한 반도체 장치가 제공된다. 그러므로, 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 발명의 일 양태에 관한 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 양태에 관한 반도체 장치를 이용할 수 있는 전자 기기로서 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라와 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 15의 (A) 내지 도 15의 (E)에 도시한다.
도 15의 (A)는 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 포함하는 휴대형 게임기를 나타낸다. 휴대형 게임기의 구동 회로에 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 휴대형 게임기의 동작 속도를 빠르게 할 수 있다. 혹은, 본 발명의 일 양태에 관한 반도체 장치는 휴대형 게임기를 소형화할 수 있다. 도 15의 (A)에 도시한 휴대형 게임기는 2개의 표시부(5003)와 표시부(5004)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이 2개에 한정되지 않는다.
도 15의 (B)는 하우징(5201), 표시부(5202), 지지대(5203) 등을 포함하는 표시 기기를 나타낸다. 표시 기기의 구동 회로에 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써 표시 기기의 동작 속도를 빠르게 할 수 있다. 혹은, 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 표시 기기를 소형화할 수 있다. 표시 기기에는 퍼스널 컴퓨터용, TV 방송 수신용, 광고 표시용 등의 모든 정보 표시용 표시 기기가 포함된다.
도 15의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 포함하는 노트형 퍼스널 컴퓨터를 나타낸다. 노트형 퍼스널 컴퓨터의 구동 회로에 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 노트형 퍼스널 컴퓨터의 동작 속도를 빠르게 할 수 있다. 혹은, 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 노트형 퍼스널 컴퓨터를 소형화할 수 있다.
도 15의 (D)는 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 포함하는 휴대 정보 단말을 나타낸다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되어 있으며, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)에 의해 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)에 의해 변화할 수 있다. 제 1 표시부(5603)에 표시되는 영상은 접속부(5605)에서 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환되어도 좋다. 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽에 사용되는 위치 입력 장치로서의 기능이 부가된 반도체 표시 장치를 이용하도록 해도 좋다. 위치 입력 장치로서의 기능은 반도체 표시 장치에 터치 패널을 제공함으로써 제공될 수 있다. 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 반도체 표시 장치의 화소부에 제공함으로써도 제공될 수 있다. 휴대 정보 단말의 구동 회로에 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 휴대 정보 단말의 동작 속도를 빠르게 할 수 있다. 혹은, 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써 휴대 정보 단말을 소형화할 수 있다.
도 15의 (E)는 휴대 전화이고, 하우징(5801), 표시부(5802), 음성 입력부(5803), 음성 출력부(5804), 조작 키(5805), 수광부(5806) 등을 포함하는 휴대 전화를 나타낸다. 수광부(5806)에서 수신한 빛을 전기 신호로 변환함으로써, 외부의 화상을 전송할 수 있다. 휴대 전화의 구동 회로에 본 발명의 일 양태에 관한 반도체 장치를 적용함으로써 휴대 전화의 동작 속도를 빠르게 할 수 있다. 혹은, 본 발명의 일 양태에 관한 반도체 장치를 이용함으로써 휴대 전화를 소형화할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100：기판 106：소자 분리 절연층
108：게이트 절연층 110：게이트 전극층
116：채널 형성 영역 120：불순물영역
124：금속간 화합물 영역 128：절연층
130：층간 절연층 140a：도전층
140b：도전층 141a：도전층
141b：도전층 142：절연층
144：산화물 반도체층 145a：도전층
145b：도전층 146：게이트 절연층
148a：도전층 148b：도전층
150：절연층 152：절연층
153：도전층 156：배선
160：트랜지스터 162：트랜지스터
164：용량 소자 250：메모리셀
251：메모리셀 어레이 251a：메모리셀 어레이
251b：메모리셀 어레이 253：주변 회로
254：용량 소자 400：기판
401：게이트 전극층 402：게이트 절연층
403：산화물 반도체층 405：도전층
405a：도전층 405b：도전층
407：절연층 408：층간 절연층
417：절연층 418：개구부
420：트랜지스터 430：트랜지스터
436：버퍼층 440：트랜지스터
450：트랜지스터 460：트랜지스터
465：도전층 465a：도전층
465b：도전층 470：트랜지스터
481a：매립 도전층 481b：매립 도전층
482a：산화물 반도체층 482b：산화물 반도체층
485：개구부 491：절연층
502：매립 도전층 504：매립 도전층
506：도전층 508：용량선
509：워드선 510：n채널형 트랜지스터
512：p채널형 트랜지스터 801：트랜지스터
803：트랜지스터 804：트랜지스터
805：트랜지스터 806：트랜지스터
807：X 디코더 808：Y 디코더
811：트랜지스터 812：유지용량
813：X 디코더 814：Y 디코더
901：RF 회로 902：아날로그 베이스 밴드 회로
903：디지털 베이스 밴드 회로 904：배터리
905：전원 회로 906：어플리케이션 프로세서
907：CPU 908：DSP
909：인터페이스 910：플래시 메모리
911：디스플레이 컨트롤러 912：메모리 회로
913：디스플레이 914：표시부
915：소스 드라이버 916：게이트 드라이버
917：음성 회로 918：키보드
919：터치 센서 950：메모리 회로
951：메모리 컨트롤러 952：메모리
953：메모리 954：스위치
955：스위치 956：디스플레이 컨트롤러
957：디스플레이 1001：배터리
1002：전원 회로 1003：마이크로 프로세서
1004：플래시 메모리 1005：음성 회로
1006：키보드 1007：메모리 회로
1008：터치 패널 1009：디스플레이
1010：디스플레이 컨트롤러 5001：하우징
5002：하우징 5003：표시부
5004：표시부 5005：마이크로폰
5006：스피커 5007：조작 키
5008：스타일러스 5201：하우징
5202：표시부 5203：지지대
5401：하우징 5402：표시부
5403：키보드 5404：포인팅 디바이스
5601：하우징 5602：하우징
5603：표시부 5604：표시부
5605：접속부 5606：조작 키
5801：하우징 5802：표시부
5803：음성 입력부 5804：음성 출력부
5805：조작 키 5806：수광부

Claims (32)

  1. 반도체 장치로서,
    절연 표면을 포함하는 기판;
    상기 기판 위의 절연층;
    상기 절연층의 개구부에 매립된 매립 도전층;
    상기 절연층의 개구부에 매립되고, 상기 매립 도전층 위에 있는 매립 산화물 반도체층;
    상기 절연층 및 상기 매립 산화물 반도체층 위에 있고, 상기 절연층 및 상기 매립 산화물 반도체층과 접촉하는 산화물 반도체층;
    상기 산화물 반도체층 위의 제 1 도전층;
    상기 제 1 도전층 위의 제 2 도전층;
    상기 산화물 반도체층, 상기 제 1 도전층, 및 상기 제 2 도전층 위의 게이트 절연층; 및
    상기 게이트 절연층을 개재하여 상기 산화물 반도체층 위에 있는 게이트 전극층을 포함하고,
    상기 매립 산화물 반도체층은 상기 산화물 반도체층의 개구부에서 상기 제 1 도전층과 접촉하고,
    상기 게이트 전극층은 상기 게이트 절연층을 개재하여 상기 제 1 도전층과 부분적으로 중첩하고, 상기 제 2 도전층과 중첩하지 않고,
    상기 제 1 도전층은 상기 산화물 반도체층과 부분적으로 중첩하고,
    상기 제 2 도전층은 상기 제 1 도전층 및 상기 산화물 반도체층과 부분적으로 중첩하는, 반도체 장치.
  2. 삭제
  3. 삭제
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  21. 삭제
  22. 삭제
  23. 반도체 장치로서,
    절연 표면을 포함하는 기판;
    상기 절연 표면 위의 절연층;
    상기 절연층의 개구부에 매립된 매립 도전층;
    상기 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 부분적으로 제공된 제 1 도전층;
    상기 제 1 도전층 위에 부분적으로 제공된 제 2 도전층;
    상기 산화물 반도체층, 상기 제 1 도전층, 및 상기 제 2 도전층 위에 제공된 게이트 절연층; 및
    상기 게이트 절연층을 개재하여 상기 산화물 반도체층 위에 제공된 게이트 전극층을 포함하고,
    상기 매립 도전층은 상기 산화물 반도체층과 접촉하고,
    상기 제 1 도전층 및 상기 제 2 도전층은 상기 매립 도전층과 중첩하고,
    상기 매립 도전층은 상기 산화물 반도체층의 개구부에서 상기 제 1 도전층과 접촉하고,
    상기 게이트 전극층은 상기 게이트 절연층을 개재하여 상기 제 1 도전층과 중첩하고, 상기 제 2 도전층과 중첩하지 않는, 반도체 장치.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 1 항 또는 제 23 항에 있어서,
    상기 제 1 도전층의 두께는 5nm 이상 20nm 이하인, 반도체 장치.
  28. 제 1 항 또는 제 23 항에 있어서,
    상기 게이트 절연층의 두께는 10nm 이상 20nm 이하인, 반도체 장치.
  29. 제 1 항 또는 제 23 항에 있어서,
    상기 산화물 반도체층의 두께는 5nm 이상 20nm 이하인, 반도체 장치.
  30. 삭제
  31. 삭제
  32. 제 1 항 또는 제 23 항에 있어서,
    상기 산화물 반도체층은 c축이 배향된 결정(crystal)들을 포함하는, 반도체 장치.
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