KR102124296B1 - 반도체 장치 - Google Patents
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Abstract
본 발명은 양호한 전기 특성을 유지하면서 미세화를 달성한 반도체 장치를 제공한다. 또한, 신뢰성이 높은 반도체 장치를 제공한다.
게이트 전극층을 마스크로서 사용하는 불순물 도입 처리에 의하여 자기 정합적으로 채널 형성 영역과 한 쌍의 저저항 영역이 형성된 산화물 반도체층을 갖고, 게이트 전극층을 끼우도록 제공된 한 쌍의 배선층이 저저항 영역과 전기적으로 접속되어 있고, 배선층이 형성되는 영역 하부에 저저항 영역과 접하는 전극층이 제공되어 있는 반도체 장치이다.
게이트 전극층을 마스크로서 사용하는 불순물 도입 처리에 의하여 자기 정합적으로 채널 형성 영역과 한 쌍의 저저항 영역이 형성된 산화물 반도체층을 갖고, 게이트 전극층을 끼우도록 제공된 한 쌍의 배선층이 저저항 영역과 전기적으로 접속되어 있고, 배선층이 형성되는 영역 하부에 저저항 영역과 접하는 전극층이 제공되어 있는 반도체 장치이다.
Description
본 발명의 일 형태는 반도체 장치, 및 상기 반도체 장치의 제작 방법에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함한 비정질 산화물을 사용한 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조).
그런데, 산화물 반도체를 사용한 트랜지스터에 있어서도 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 저가격화 등을 달성하기 위해서는 트랜지스터의 미세화를 도모하는 것이 중요하다.
그러나 한편으로는, 미세화를 도모하는 것으로 인하여 불량이 생긴다. 예를 들어, 트랜지스터의 미세화를 도모하면, 트랜지스터의 반도체층과 배선층과의 접촉 면적이 작아져 콘택트 저항이 높아지는 등의 문제가 생긴다. 콘택트 저항이 높게 되는 것으로 인하여 트랜지스터의 온 전류가 작게 되는 등의 전기 특성의 악화 등 문제가 생긴다.
또한, 산화물 반도체를 사용한 트랜지스터는 편차가 크므로, 열, 바이어스, 또는 빛 등의 영향으로 전기 특성이 변동되는 경우가 있다. 그래서, 신뢰성이 높고 전기 특성의 편차가 작은 산화물 반도체를 사용한 반도체 장치가 요구되고 있다.
따라서, 본 발명의 일 형태는 양호한 전기 특성을 유지하면서 미세화를 달성한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 상기 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태의 반도체 장치에 포함되는 산화물 반도체층은 불순물의 도입 처리에 의하여 제공된 저저항 영역을 포함하며, 저저항 영역에 있어서 배선층과 접한다. 그러므로, 산화물 반도체층과 배선층과의 콘택트 저항이 저감되어 전기 특성이 우수한 반도체 장치로 할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치는 산화물 반도체층과 전극층이 중첩되는 영역에 있어서 산화물 반도체층과 배선층이 접한다. 그러므로, 산화물 반도체층과 배선층을 전기적으로 접속시키기 위한 개구를 형성함에 있어서 개구와 중첩되는 영역의 산화물 반도체층의 막 두께가 감소되더라도, 전극층에 의하여 배선층과 반도체층과의 전기적인 접속이 확보되어 신뢰성이 우수한 반도체 장치를 제공할 수 있다.
따라서, 본 발명의 일 형태의 반도체 장치는 제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공되며 제 1 전극층과 중첩된 제 1 개구를 통하여 제 1 저저항 영역과 전기적으로 접속된 제 1 배선층과, 절연층 및 게이트 절연층에 제공되며 제 2 전극층과 중첩된 제 2 개구를 통하여 제 2 저저항 영역과 전기적으로 접속된 제 2 배선층을 갖는 반도체 장치이다.
또한, 본 발명의 일 형태는 제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공되며 제 1 전극층과 중첩된 제 1 개구를 통하여 제 1 저저항 영역과 접하는 제 1 배선층과, 절연층 및 게이트 절연층에 제공되며 제 2 전극층과 중첩된 제 2 개구를 통하여 제 2 저저항 영역과 접하는 제 2 배선층을 갖는 반도체 장치이다.
산화물 반도체층에 있어서 제 1 배선층과 접하는 영역, 및 산화물 반도체층에 있어서 제 2 배선층과 접하는 영역의 막 두께는, 산화물 반도체층의 채널 형성 영역의 막 두께보다 얇은 경우가 있다.
제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공된 제 1 개구를 통하여 제 1 전극층과 접하는 제 1 배선층과, 절연층 및 게이트 절연층에 제공된 제 2 개구를 통하여 제 2 전극층과 접하는 제 2 배선층을 갖는 반도체 장치이다.
제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공된 제 1 개구를 통하여 제 1 전극층과 접하는 제 1 배선층과, 절연층 및 게이트 절연층에 제공되며 제 2 전극층과 중첩된 제 2 개구를 통하여 제 2 저저항 영역과 전기적으로 접속된 제 2 배선층과, 절연층 및 게이트 절연층에 제공되며 제 1 전극층과 중첩된 제 3 개구를 통하여 제 1 저저항 영역과 접하는 제 3 배선층을 갖는 반도체 장치이다.
제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공된 제 1 개구를 통하여 제 1 전극층과 접하는 제 1 배선층과, 절연층 및 게이트 절연층에 제공되며 제 2 전극층과 중첩된 제 2 개구를 통하여 제 2 저저항 영역과 접하는 제 2 배선층과, 절연층 및 게이트 절연층에 제공되며 제 1 전극층과 중첩된 제 3 개구를 통하여 제 1 저저항 영역과 접하는 제 3 배선층을 갖는 반도체 장치이다.
산화물 반도체층에 있어서 제 2 배선층과 접하는 영역, 및 산화물 반도체층에 있어서 제 3 배선층과 접하는 영역의 막 두께는, 산화물 반도체층의 채널 형성 영역의 막 두께보다 얇은 경우가 있다.
제 1 전극층 및 제 2 전극층과, 제 1 전극층 및 제 2 전극층 위에 제공되며, 제 1 전극층과 접하는 제 1 저저항 영역, 제 2 전극층과 접하는 제 2 저저항 영역, 및 제 1 저저항 영역 및 제 2 저저항 영역에 끼워진 채널 형성 영역을 포함한 산화물 반도체층과, 산화물 반도체층 위의 게이트 절연층과, 게이트 절연층 위에서 채널 형성 영역과 중첩된 게이트 전극층과, 게이트 절연층 및 게이트 전극층 위의 절연층과, 절연층 및 게이트 절연층에 제공된 제 1 개구를 통하여 제 1 전극층과 접하는 제 1 배선층과, 절연층 및 게이트 절연층에 제공된 제 2 개구를 통하여 제 2 전극층과 접하는 제 2 배선층과, 절연층 및 게이트 절연층에 제공되며 제 1 전극층과 중첩된 제 3 개구를 통하여 제 1 저저항 영역과 접하는 제 3 배선층을 갖는 반도체 장치이다.
또한, 제 1 배선층 및 제 2 배선층에는 각각 상이한 재료가 사용되고 있어도 좋다. 또한, 제 1 배선층 내지 제 3 배선층 각각에는, 적어도 2종류의 다른 재료가 사용되고 있어도 좋다.
또한, 절연층은 산화 알루미늄층을 포함하여도 좋다. 산화 알루미늄은 수소나 물 등에 대한 블로킹성을 가지므로, 절연층으로서 사용함으로써 외부로부터 혼입하는 수소나 물 등이 산화물 반도체층으로 혼입하는 것을 방지할 수 있다. 또한, 산화 알루미늄은, 산소에 대한 블로킹성을 가지므로, 산화물 반도체층에 포함되는 산소가 외부로 확산되는 것을 억제할 수도 있다. 산화 알루미늄층에 의하여 수소나 물이 산화물 반도체층으로 혼입하는 것을 방지함과 함께, 산화물 반도체층에 포함되는 산소가 외부로 방출되는 것을 억제할 수 있으므로, 반도체 장치의 전기 특성이 변동되는 것을 억제할 수 있다.
또한, 산화물 반도체층에, 결정 상태에서의 화학량론적 조성에 대하여 산소가 과잉의 영역이 적어도 일부 포함되어 있는 것이 바람직하다. 이 경우, 산소의 함유량은 산화물 반도체의 화학량론비를 넘는 정도로 한다. 또는, 산소의 함유량은 단결정의 경우의 산소의 양을 넘는 정도로 한다. 산화물 반도체의 격자간에 산소가 존재하는 경우도 있다.
또한, 전극층(제 1 전극층 및 제 2 전극층도 포함함)은 산화물 반도체를 포함하여도 좋고, 전극층은 금속 재료 또는 합금 재료를 포함하여도 좋다.
또한, 본 발명의 일 형태의 반도체 장치의 제작 방법은 제 1 전극층 및 제 2 전극층을 형성하고, 제 1 전극층 및 제 2 전극층 위에 산화물 반도체층을 형성하고, 산화물 반도체층 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 제 1 전극층 및 제 2 전극층에 끼워진 영역과 중첩되도록 게이트 전극층을 형성하고, 게이트 전극층을 마스크로서 사용하여 산화물 반도체층으로 불순물을 도입하여 자기정합적으로 저저항 영역을 형성하고, 게이트 절연층 및 게이트 전극층 위에 절연층을 형성하고, 절연층 및 게이트 절연층 위에 산화물 반도체층에 도달하며 제 1 전극층과 중첩되는 제 1 개구 및 산화물 반도체층에 도달하며 제 2 전극층과 중첩되는 제 2 개구를 형성하고, 제 1 개구, 제 2 개구를 통하여 각각 산화물 반도체층과 전기적으로 접속되는 제 1 배선층 및 제 2 배선층을 형성한다.
또한, 상기 제작 방법에 있어서 제 1 전극층 및 제 2 전극층이 되는 도전막에 질소 플라즈마 처리를 수행하고, 그 후에 도전막에 선택적으로 에칭을 수행하여 제 1 전극층 및 제 2 전극층을 형성하는 것이 바람직하다.
또한, 상기 제작 방법에 있어서 불순물의 도입 방법으로서는 이온 도핑법, 이온 임플랜테이션법 등을 사용할 수 있다.
또한, 본 명세서 등에 있어서 ‘위’나 ‘아래’라는 용어는 구성 요소의 위치 관계가 ‘바로 위’ 또는 ‘바로 아래’임을 한정하는 것은 아니다. 예를 들어, ‘절연층 위의 게이트 전극층’의 표현은 절연층과 게이트 전극층 사이에 다른 구성 요소가 포함된 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 ‘전극층’이나 ‘배선층’이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, ‘전극층’은 ‘배선층’의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, ‘전극층’이나 ‘배선층’이라는 용어는 복수의 ‘전극층’이나 ‘배선층’이 일체가 되어 형성되어 있는 경우도 포함한다.
또한, ‘소스’나 ‘드레인’의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀔 수 있다. 그러므로, 본 명세서에 있어서 ‘소스’나 ‘드레인’이라는 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서 ‘전기적으로 접속’이라는 표현에는 ‘어떠한 전기적 작용을 갖는 것’을 통하여 접속되어 있는 경우가 포함된다. 여기서, ‘어떠한 전기적 작용을 갖는 것’은 접속 대상간에서 전기 신호의 주고 받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다.
예를 들어, ‘어떠한 전기적 작용을 갖는 것’에는 전극이나 배선 등이 포함된다.
본 발명의 일 형태는 양호한 전기 특성을 갖고 미세화가 달성된 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태는 상기 반도체 장치의 제작 방법을 제공할 수 있다.
도 1a는 본 발명의 일 형태의 반도체 장치의 상면도이고, 도 1b는 본 발명의 일 형태의 반도체 장치의 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태의 반도체 장치의 단면도.
도 3a 내지 도 3d는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 6a는 실시예 트랜지스터 1의 전기 특성을 나타낸 도면이고, 도 6b는 비교예 트랜지스터의 전기 특성을 나타낸 도면.
도 7은 실시예 트랜지스터 2의 전기 특성을 나타낸 도면.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b는 반도체 장치의 일 형태를 도시한 상면도이고, 도 8c는 반도체 장치의 일 형태를 도시한 회로도.
도 9a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 9b는 반도체 장치의 일 형태를 도시한 사시도.
도 10a는 반도체 장치의 일 형태를 도시한 상면도이고, 도 10b는 반도체 장치의 일 형태를 도시한 단면도이고, 도 10c는 반도체 장치의 일 형태를 도시한 단면도.
도 11a 및 도 11b는 반도체 장치의 일 형태를 도시한 회로도.
도 12는 반도체 장치의 일 형태를 도시한 블록도.
도 13은 반도체 장치의 일 형태를 도시한 블록도.
도 14는 반도체 장치의 일 형태를 도시한 블록도.
도 15a는 본 발명의 일 형태의 반도체 장치의 상면도이고, 도 15b는 반도체 장치의 일 형태를 도시한 단면도.
도 16a 내지 도 16c는 반도체 장치의 일 형태를 도시한 단면도.
도 17a 내지 도 17c는 반도체 장치의 일 형태를 도시한 단면도.
도 18a 내지 도 18c는 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 19a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 19b는 반도체 장치의 일 형태를 도시한 상면도.
도 20a는 반도체 장치의 일 형태를 도시한 상면도이고, 도 20b는 반도체 장치의 일 형태를 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태의 반도체 장치의 단면도.
도 3a 내지 도 3d는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 4a 내지 도 4c는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 6a는 실시예 트랜지스터 1의 전기 특성을 나타낸 도면이고, 도 6b는 비교예 트랜지스터의 전기 특성을 나타낸 도면.
도 7은 실시예 트랜지스터 2의 전기 특성을 나타낸 도면.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b는 반도체 장치의 일 형태를 도시한 상면도이고, 도 8c는 반도체 장치의 일 형태를 도시한 회로도.
도 9a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 9b는 반도체 장치의 일 형태를 도시한 사시도.
도 10a는 반도체 장치의 일 형태를 도시한 상면도이고, 도 10b는 반도체 장치의 일 형태를 도시한 단면도이고, 도 10c는 반도체 장치의 일 형태를 도시한 단면도.
도 11a 및 도 11b는 반도체 장치의 일 형태를 도시한 회로도.
도 12는 반도체 장치의 일 형태를 도시한 블록도.
도 13은 반도체 장치의 일 형태를 도시한 블록도.
도 14는 반도체 장치의 일 형태를 도시한 블록도.
도 15a는 본 발명의 일 형태의 반도체 장치의 상면도이고, 도 15b는 반도체 장치의 일 형태를 도시한 단면도.
도 16a 내지 도 16c는 반도체 장치의 일 형태를 도시한 단면도.
도 17a 내지 도 17c는 반도체 장치의 일 형태를 도시한 단면도.
도 18a 내지 도 18c는 반도체 장치의 제작 방법에 대하여 설명하는 도면.
도 19a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 19b는 반도체 장치의 일 형태를 도시한 상면도.
도 20a는 반도체 장치의 일 형태를 도시한 상면도이고, 도 20b는 반도체 장치의 일 형태를 도시한 단면도.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 아니하며, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
이하에서 설명하는 실시형태에 있어서 같은 것을 가리키는 부호는 다른 도면간에서 공통적으로 사용하는 경우가 있다. 또한, 도면에 나타낸 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태에서 설명함에 있어서의 명확성을 위하여 과장하여 나타낸 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치의 기본적인 구성, 및 제작 방법에 대하여 도면을 사용하여 설명한다. 도 1a 및 도 1b는 본 발명의 일 형태의 반도체 장치를 도시한 것이다. 도 1a는 본 발명의 일 형태인 트랜지스터의 상면도를 도시한 것이고, 도 1b는 도 1a를 일점 쇄선 A1-A2에서 절단한 단면도를 도시한 것이다.
도 1a 및 도 1b에 도시된 트랜지스터(420)는 기판(400) 위의 하지 절연층(436)과, 하지 절연층(436) 위의 전극층(405a) 및 전극층(405b)과, 하지 절연층(436), 전극층(405a), 및 전극층(405b) 위의 산화물 반도체층(409)과, 산화물 반도체층(409)을 덮는 게이트 절연층(402)과, 게이트 절연층(402) 위의 게이트 전극층(401)과, 게이트 절연층(402) 및 게이트 전극층(401) 위의 절연층(407)과, 절연층(407) 및 게이트 절연층(402)에 형성된 개구를 통하여 산화물 반도체층(409)과 전기적으로 접속되는 배선층(465a) 및 배선층(465b)을 갖는다.
산화물 반도체층(409)은 게이트 전극층(401)과 중첩된 채널 형성 영역(403)과, 불순물이 도입되어 저항이 저감된 저저항 영역(404a) 및 저저항 영역(404b)을 갖는다. 저저항 영역(404a) 및 저저항 영역(404b)은 채널 형성 영역(403)을 끼우며 배선층(465a) 및 배선층(465b)과 각각 접한다.
배선층(465a) 및 배선층(465b)은 산화물 반도체층(409)이 포함하는 저저항 영역(404a) 및 저저항 영역(404b)과 접하므로, 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)과의 콘택트 저항이 저감된다.
전극층(405a) 및 전극층(405b)은 산화물 반도체, 금속 재료, 또는 합금 재료를 사용하여 형성할 수 있다. 전극층(405a) 및 전극층(405b)에 산화물 반도체 재료를 사용하면, 산화물 반도체층(409)과의 콘택트 저항을 더 저감시킬 수 있다.
일반적으로, 배선층(465a) 및 배선층(465b)은 절연층(407) 및 게이트 절연층(402)에 개구를 형성하고, 상기 개구에 도전성 재료를 충전함으로써 제작한다. 그러므로, 산화물 반도체층(409)에 있어서 배선층(465a) 및 배선층(465b)과 접하는 영역은 개구를 형성함에 있어서의 에칭에 의하여 동시에 에칭되어, 막 두께가 감소되거나 또는 제거되는 경우가 있다. 산화물 반도체층의 막 두께가 감소되면, 배선층과의 전기적인 접속에 편차가 생긴다. 또한, 개구를 형성함에 있어서 산화물 반도체층이 제거되면 배선층과 전기적으로 접속시킬 수 없게 된다. 이에 따라, 반도체 장치의 신뢰성이 저하되는 등 문제가 생긴다. 특히, 트랜지스터가 미세화되어 산화물 반도체층의 막 두께가 얇은 경우에 이 문제는 현저할 수 있다.
그러나, 본 발명의 일 형태의 반도체 장치인 트랜지스터(420)는 산화물 반도체층(409)과 전극층(405a) 및 전극층(405b)이 중첩되는 영역에 있어서 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)이 접하므로, 산화물 반도체층(409)의 막 두께가 감소되더라도 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)과의 전기적인 접속을 확보할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 2a 및 도 2b는, 개구를 형성함에 있어서 산화물 반도체층의 막 두께가 감소되거나, 또는 산화물 반도체층이 제거된 트랜지스터의 구성예를 도시한 것이다.
도 2a에 도시된 트랜지스터(430)에서는 개구를 형성함에 있어서 상기 개구 주변의 산화물 반도체층(409)이 제거되어, 개구가 전극층(405a) 및 전극층(405b)에 도달되어 있다. 따라서, 트랜지스터(430)에서는 배선층(465a) 및 배선층(465b)이 각각 전극층(405a) 및 전극층(405b)과 접한다.
또한, 도 2b에 도시된 트랜지스터(440)에서는 개구를 형성함에 있어서 산화물 반도체층(409)의 일부가 에칭되어 막 두께가 감소되어 있다. 트랜지스터(440)에 포함된 산화물 반도체층(409)에 있어서 배선층(465a) 및 배선층(465b)과 접하는 영역의 막 두께는 채널 형성 영역(403)의 막 두께보다 얇다.
상술한 바와 같이, 트랜지스터(430) 및 트랜지스터(440)는 산화물 반도체층(409)과 중첩하여 제공된 전극층(405a) 및 전극층(405b)에 의하여, 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)과의 전기적인 접속을 확보할 수 있다. 따라서, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
또한, 도 2c에 도시된 트랜지스터(450)와 같이, 산화물 반도체층(409)이 전극층(405a) 및 전극층(405b) 전체 면을 덮지 않고 전극층(405a) 및 전극층(405b) 상면의 일부와 측면에 접하여 제공되어 있어도 좋다. 산화물 반도체층(409)을 전극층(405a) 및 전극층(405b) 상면의 일부와 측면에 접하도록 제공함으로써, 산화물 반도체층(409)과 전극층(405a) 또는 전극층(405b)과의 접촉 면적을 조정할 수 있으므로, 그 콘택트 저항을 적절히 설정하는 것이 가능하게 된다. 또한, 전극층, 산화물 반도체층, 또는 배선층의 배치의 자유도를 향상시킬 수 있다.
또한, 배선층(465a) 및 배선층(465b)은 산화물 반도체층(409)이 중첩되지 않은 영역에서 전극층(405a) 및 전극층(405b)과 접하여도 좋다. 또한, 전극층(405a) 및 전극층(405b)이 산화물 반도체 재료로 형성되어 있으면, 산화물 반도체층을 섬 형상으로 가공함에 있어서 전극층(405a) 및 전극층(405b)의 일부가 에칭되는 경우도 있다. 그러므로, 트랜지스터(450)와 같이, 전극층(405a) 및 전극층(405b)에 있어서 산화물 반도체층(409)과 접하는 영역의 막 두께는 배선층(465a) 및 배선층(465b)과 접하는 영역의 막 두께보다 두껍게 되는 경우가 있다.
또한, 전극층(405a) 및 전극층(405b)이 산화물 반도체로 형성되어 있으면, 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)과의 계면은 명확하지 않은 경우가 있다. 예를 들어, 전극층(405a) 및 전극층(405b)이 산화물 반도체층(409)과 같은 조성의 산화물 반도체 재료로 형성된 경우, 계면을 명확히 결정하기 어렵다. 또한, 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)이 상이한 조성의 산화물 반도체 재료로 형성되어 있더라도 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)과의 계면은 일부가 혼합되어 계면이 명확하지 않게 되는 경우가 있다. 또한, 본 명세서에서는 계면이 명확하지 않은 경우에도, 이해하기 쉽게 설명하기 위하여 편의상 계면이라고 표현하는 경우가 있다.
이어서 도 1a 및 도 1b에 도시된 트랜지스터(420)의 제작 방법의 일례에 대하여 도 3a 내지 도 5b를 사용하여 설명한다.
우선, 기판(400) 위에 하지 절연층(436)을 형성한다.
사용이 가능한 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판, 또한 이들 기판 위에 반도체 소자가 제공된 것 등을 사용할 수 있다.
하지 절연층(436)은 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 하지 절연층(436)을 스퍼터링법을 사용하여 형성하면, 수소 등 불순물을 저감시킬 수 있다.
하지 절연층(436)으로서는 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화 질화 실리콘, 질화 산화 실리콘, 산화 하프늄, 또는 산화 탄탈 등의 산화물 절연층을 사용하는 것이 바람직하다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 사용할 수 있다. 적층 구조로 하는 경우 예를 들어, 기판과 접하는 하지 절연층으로서 CVD법으로 형성한 산화 실리콘막을 사용하고, 산화물 반도체층(409)과 접하는 하지 절연층으로서 스퍼터링법으로 형성한 산화 실리콘막을 사용하는 구성으로 하여도 좋다. 산화물 절연층과 접하는 절연층을 수소 농도가 저감된 산화물 절연층으로 함으로써, 산화물 반도체층(409)에 수소가 확산되는 것을 억제함과 함께, 하지 절연층(436)이 되는 산화물 절연층으로부터 산화물 반도체층(409)의 산소 결함으로 산소가 공급되므로, 트랜지스터(420)의 전기 특성을 양호하게 할 수 있다.
또한, 여기서 산화 질화 실리콘이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말하고, 예를 들어, 적어도 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하인 범위로 포함된 것을 말한다. 다만, 상기 범위는, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 범위이다. 또한, 구성 원소의 함유 비율은 그 합계가 100atoms%를 넘지 않는 값을 취한다.
하지 절연층(436)은, 산화물 반도체층(409)과 접하므로, 층 내(벌크 내)에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 하지 절연층(436)으로서, 산화 실리콘층을 사용하는 경우에는 SiO(2+α)(다만 α>0)로 한다.
이어서, 하지 절연층(436) 위에 전극층(405a) 및 전극층(405b)이 되는 도전막(405)을 형성한다(도 3a 참조). 도전막(405)에는 나중의 가열 처리에 견딜 수 있는 재료를 사용한다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막, 질화 탄탈막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막과, Ti, Mo, W 등의 고융점 금속막을 적층시킨 구성으로 하여도 좋다. 또한, Ti, Mo, W 등의 고융점 금속막은 Al, Cu 등의 금속막의 하측 또는 상측, 또는 하측과 상측 양쪽 모두에 제공하는 구성으로 하여도 좋다. 또한, 도전막(405)을 산화물 반도체 재료로 형성하여도 좋다. 산화물 반도체로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
도전막(405)에 산화물 반도체를 사용하는 경우, 산화물 반도체층(409)과 같은 산화물 반도체 재료를 사용하여도 좋고, 다른 산화물 반도체 재료를 사용하여도 좋다. 특히, 도전막(405) 및 산화물 반도체층(409)에 같은 산화물 반도체 재료를 사용하면, 도전막(405)과 산화물 반도체층(409)과의 콘택트 저항을 낮출 수 있으므로, 전기 특성이 양호한 트랜지스터를 제작할 수 있다. 예를 들어, 산화물 반도체 재료로서 In-Ga-Zn계 산화물을 사용하는 경우, 도전막(405)에도 In-Ga-Zn계 산화물을 사용하면 좋다. 또한, 산화물 반도체에 대해서는 나중에 상세한 사항을 설명한다.
또한, 도전막(405)에 금속 재료 또는 합금 재료를 사용하는 경우, 나중에 제공하는 배선층(465a) 및 배선층(465b)과 같은 재료를 사용하여도 좋고 다른 재료를 사용하여도 좋다. 도전막(405)과 배선층(465a) 및 배선층(465b)에 같은 재료를 사용하면, 전극층(405a)과 배선층(465a)과의 콘택트 저항을 낮출 수 있다.
또한, 여기서 도전막(405)에 질소 플라즈마 처리를 수행하여도 좋다. 질소 플라즈마 처리를 수행함으로써, 전극층(405a) 및 전극층(405b)과 나중에 형성되는 산화물 반도체층(409)과의 콘택트 저항을 저감시킬 수 있다.
이어서, 포토리소그래피 공정에 의하여 도전막(405) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 전극층(405a) 및 전극층(405b)을 형성한 후 레지스트 마스크를 제거한다(도 3b 참조).
이어서, 전극층(405a) 및 전극층(405b)을 덮도록 산화물 반도체막을 형성한다. 상기 산화물 반도체막 위에 레지스트마스크를 제공하고 섬 형상으로 에칭한 후, 레지스트마스크를 제거하여 산화물 반도체층(409)을 형성한다(도 3c 참조). 산화물 반도체층(409)은 전극층(405a) 및 전극층(405b)을 전체 면을 덮는 구성이 아니어도 좋고, 도 2b 및 도 2c에 도시된 트랜지스터(440) 및 트랜지스터(450)와 같이, 전극층(405a) 및 전극층(405b)은 적어도 일부가 산화물 반도체층과 접하여 있으면 양쪽 모두 또는 한쪽은 전체 면이 산화물 반도체층으로 덮이지 않은 구성으로 하여도 좋다.
산화물 반도체층(409)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서 그들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 스테빌라이저로서는 이 외에도 주석(Sn), 하프늄(Hf), 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu), 지르코늄(Zr) 중 어느 1종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 의미하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속이 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0, 또 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)인 In-Ga-Zn계 산화물이나 그 조성 근방인 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2), 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그 조성 근방인 산화물을 사용하면 좋다.
또한, 예를 들어, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이란, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 말한다. r로서는 예를 들어, 0.05로 하면 좋다. 다른 산화물도 이와 마찬가지다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 사용하면 비교적 용이하게 높은 이동도를 얻을 수 있다. 다만, In-Ga-Zn계 산화물을 사용하여도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 향상시킬 수 있다.
또한, 산화물 반도체막은 비정질 구조라도 좋고, 결정 구조를 가져도 좋다. 산화물 반도체막의 바람직한 일 형태로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 있다. CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함된 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막에서는 입계로 인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되고, 또한 ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층 형상으로 배열되거나, 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부간에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 ‘수직’이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 ‘평행’이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포는 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 일치되므로, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 영역에 따라 결정성이 상이한 산화물 반도체층을 사용하여도 좋다. 예를 들어, 채널 형성 영역(403)은 저저항 영역(404a) 및 저저항 영역(404b)보다 높은 결정성을 가져도 좋다. 구체적으로는, 채널 형성 영역(403)의 산화물 반도체는 CAAC-OS막으로 형성하고, 저저항 영역(404a) 및 저저항 영역(404b)에 있어서 전극층(405a) 및 전극층(405b)과 접하는 영역은 비정질 구조로 할 수도 있다.
또한, 일례로서, 산화물 반도체층을 In-Zn계 금속 산화물로 형성하는 경우에는 타깃의 원자수비를 In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더 바람직하게는 In/Zn=1 내지 10으로 한다. Zn의 원자수비를 바람직한 범위로 함으로써, 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 포함시키기 위하여 금속 산화물의 원자수비 In:Zn:O=X:Y:Z를, Z>1.5X+Y로 하는 것이 바람직하다.
산화물 반도체층으로서 In-Ga-Zn계 산화물을 스퍼터링법으로 형성하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타나는 In-Ga-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막을 형성함으로써, 다결정 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체층으로서 In-Sn-Zn계 산화물을 스퍼터링법으로 형성하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타나는 In-Sn-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체층을 형성함으로써, 다결정 또는 CAAC가 형성되기 쉬워진다.
또한, 여기서 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이면 좋다. 타깃의 충전율을 높임으로써, 형성되는 산화물 반도체층을 치밀화시킬 수 있다.
또한, 산화물 반도체층에 적용할 수 있는 금속 산화물은 에너지갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감시킬 수 있다.
산화물 반도체층에 포함되는 수소는 가능한 한 적은 것이 바람직하다. 이 수소는 수소 원자 외에 수소 분자, 물, 수산기, 또는 이들 이외의 수소화물로서 포함되는 경우도 있다.
또한, 산화물 반도체층의 알칼리 금속 및 알칼리 토금속은 적게 하는 것이 바람직하고, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어가 생성될 수 있어 트랜지스터의 오프 전류를 증대시키는 원인이 되기 때문이다.
산화물 반도체층(409)은 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성할 수 있다.
산화물 반도체층(409)의 두께는 1nm 이상 100nm 이하로 한다. 트랜지스터(420)에서는, 산화물 반도체층(409)은 전극층(405a) 및 전극층(405b)과 중첩되는 영역에 있어서 배선층(465a) 및 배선층(465b)과 접한다. 따라서, 트랜지스터의 미세화로 인하여 산화물 반도체층이 박막화되더라도 산화물 반도체층(409)과 중첩하여 제공된 전극층(405a) 및 전극층(405b)에 의하여, 산화물 반도체층(409)과 배선층(465a) 및 배선층(465b)과의 전기적인 접속을 확보할 수 있다.
산화물 반도체층(409)은 바람직하게는 스퍼터링법에 의하여, 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 형성한다. 형성시의 기판 가열 온도가 높을수록 얻어지는 산화물 반도체층(409)의 불순물 농도는 낮아진다. 또한, 산화물 반도체층(409) 내의 원자 배열이 가지런해지고 고밀도화되며, 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉽게 된다.
또한, CAAC-OS막을 형성하는 경우 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 ab면으로부터 벽개(劈開)되어 ab면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지한 채 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막시에 불순물이 혼입되는 것을 저감시킴으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막시의 기판 가열 온도를 높임으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 성막시의 기판 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 성막시의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 나타낸다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수비로 혼합하고, 가압 처리를 수행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비란 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, 산소 가스 분위기하에서 형성함에 의해서도 희가스 등의 불필요한 원자가 포함되지 않으므로 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다. 다만, 산소 가스와 희가스의 혼합 분위기로 하여도 좋고, 이 경우는 산소 가스의 비율은 30vol.％ 이상, 바람직하게는 50vol.％ 이상, 더 바람직하게는 80vol.％ 이상으로 한다. 또한, 산화물 반도체막의 형성에 사용하는 아르곤 및 산소에는 물, 수소 등이 포함되지 않은 것이 바람직하다. 예를 들어, 아르곤의 순도를 9N(노점 -121℃, 물 0.1ppb, 수소 0.5ppb), 산소의 순도를 8N(노점 -112℃, 물 1ppb, 수소 1ppb)으로 하는 것이 바람직하다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있으므로 이것을 사용하여 트랜지스터를 제작한 경우의 계면 산란을 저감시킬 수 있고, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다.
또한, Ra는 JIS B 0601:2001(ISO4287:1997)로 정의된 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것으로서, ‘기준면으로부터 지정면까지의 편차의 절대값을 평균한 값’으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이며 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 연결된 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자 힘 현미경(AFM: Atomic Force Microscope)에 의한 측정이 가능하다.
또한, 기준면은 지정면의 평균 높이에서의 xy 평면에 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0으로 할 때 기준면의 높이도 Z0으로 나타난다.
이와 같이, 산화물 반도체층이 형성되는 하지 절연층의 평균 면 거칠기를 0.3nm 이하로 하기 위해서는 평탄화 처리를 수행하면 좋다. 평탄화 처리는 산화물 반도체막을 형성하기 전에 수행하면 좋다.
예를 들어, 평탄화 처리로서 드라이 에칭 등을 수행하면 좋다. 여기서, 에칭 가스로서는 염소, 염화 붕소, 염화 실리콘, 또는 사염화탄소 등의 염소계 가스, 사불화 탄소, 불화황, 또는 불화 질소 등의 불소계 가스 등을 사용하면 좋다.
또한, 산화물 반도체층(409)에는 화학량론비에 대하여 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면, 형성되는 산화물 반도체층(409)의 산소 결손으로 인한 캐리어의 생성을 억제할 수 있다. 산소를 과잉으로 포함시키기 위해서는 형성시에 산소를 많이 포함하게 되는 조건으로 형성하여도 좋고, 산화물 반도체막을 형성한 후에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 막 내에 산소를 과잉으로 포함시켜도 좋다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플렌테이션법, 플라즈마 처리 등을 사용할 수 있다.
또한, 산화물 반도체층에 가열 처리를 수행함으로써 불순물 농도를 저감시킬 수 있다. 가열 처리는 감압 분위기, 불활성 분위기, 또는 산화성 분위기에서 수행한다.
가열 처리는 감압 분위기 또는 불활성 분위기에서 가열 처리를 수행한 후, 온도를 유지하면서 산화성 분위기로 전환하고 가열 처리를 더 수행하면 바람직하다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 실시한 경우에 산화물 반도체층 내의 불순물 농도를 저감시킬 수 있는 반면 동시에 산소 결손도 발생하지만, 이 때 발생된 산소 결손을 산화성 분위기하에서 가열 처리를 함으로써 저감시킬 수 있기 때문이다.
산화물 반도체층은 형성시의 기판 가열에 더하여 추가적으로 가열 처리를 수행함으로써, 막 내의 불순물 준위를 매우 작게 할 수 있다. 이 결과, 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도 가까이까지 높이는 것이 가능해진다.
또한, 하지 절연층으로서 산화물 절연층을 사용한 경우, 산화물 절연층 위에 산화물 반도체층이 제공된 상태에서 가열함으로써, 산화물 반도체층으로 산소를 공급할 수 있어 산화물 반도체층의 산소 결함을 저감시키고 반도체 특성을 양호하게 할 수 있다. 산화물 반도체층 및 산화물 절연층에 대하여, 적어도 일부가 접한 상태에서 가열 공정을 수행함으로써 산화물 반도체층으로 산소를 공급하여도 좋다. 또한, 가열 처리는 산화물 반도체막을 섬 형상으로 가공하기 전에 수행하여도 좋고, 섬 형상으로 가공한 후에 수행하여도 좋다. 다만, 섬 형상으로 가공하기 전에 가열 처리를 수행함으로써, 하지 절연층으로부터 외부로 방출되는 산소의 양이 적고 더 많은 산소를 산화물 반도체층으로 공급할 수 있어 바람직하다.
이어서, 산화물 반도체층(409) 위에 게이트 절연층(402)을 형성한다(도 3d 참조).
게이트 절연층의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy, x>0, y>0), 질소가 첨가된 하프늄실리케이트, 하프늄알루미네이트(HfAlxOy, x>0, y>0)), 산화 란탄 등의 High-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
게이트 절연층(402)의 막 두께는 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연층(402)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 게이트 절연층(402)은, 하지 절연층(436)과 마찬가지로 산화물 반도체층과 접하므로, 층 내(벌크 내)에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다.
다음에, 게이트 절연층(402)을 개재(介在)하여 산화물 반도체층(409) 위에 있으며 전극층(405a) 및 전극층(405b)에 끼워진 영역과 중첩되는 게이트 전극층(401)을 형성한다(도 4a 참조).
게이트 전극층(401)은 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(402)과 접하는 게이트 전극층(401)의 하나의 층으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV, 또는 5.5eV 이상의 일함수를 갖고, 게이트 전극으로서 사용한 경우에는 트랜지스터의 전기적 특성인 임계값 전압을 플러스로 할 수 있어 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
이어서, 게이트 전극층(401)을 마스크로서 사용하여 산화물 반도체층(409)으로 불순물 원소를 도입한다. 따라서, 산화물 반도체층(409)에 있어서 게이트 전극층(401)과 중첩되지 않은 영역에 자기 정합적으로 저저항 영역(404a) 및 저저항 영역(404b)이 형성된다(도 4b 참조). 또한, 불순물 원소가 도입되지 않은 영역에는 채널 형성 영역(403)이 형성된다.
따라서, 산화물 반도체층(409)에는, 게이트 전극층과 중첩되는 채널 형성 영역(403)과, 채널 형성 영역(403)을 끼우며 채널 형성 영역(403)보다 저항이 낮은 저저항 영역(404a) 및 저저항 영역(404b)이 형성된다. 불순물의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 이머전 이온 임플렌테이션법 등을 사용할 수 있다.
도입하는 불순물 원소에는 인, 붕소, 질소, 비소, 아르곤, 알루미늄, 또는 이들을 포함한 분자 이온 등을 사용할 수 있다. 이들 원소의 도즈량은 1×1013ions/cm2 내지 5×1016ions/cm2로 하는 것이 바람직하다. 또한, 불순물 원소로서 인을 도입하는 경우, 가속 전압을 0.5kV 내지 80kV로 하는 것이 바람직하다.
또한, 산화물 반도체층(409)으로 불순물 원소를 도입하는 처리는, 여러 번 수행하여도 좋다. 산화물 반도체층(409)으로 불순물 원소를 도입하는 처리를 여러 번 수행하는 경우, 불순물 원소는 여러 번 모두에 있어서 동일하여도 좋고, 한 번의 처리마다 바꾸어도 좋다.
채널 길이 방향으로 채널 형성 영역을 끼우는 저저항 영역을 포함한 산화물 반도체층을 가짐으로써, 산화물 반도체층에 있어서 소스 전극 및 드레인 전극과 전기적으로 접속된 영역의 저항이 작게 되어 트랜지스터는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)가 높고 고속 동작, 고속 응답이 가능한 전기 특성이 우수한 반도체 장치로 할 수 있다.
저저항 영역(404a) 및 저저항 영역(404b)은 산화물 반도체층(409)의 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 전극층(405a) 및 전극층(405b)을 산화물 반도체 재료로 형성한 경우, 전극층(405a) 및 전극층(405b)도 산화물 반도체층(409)의 소스 영역 또는 드레인 영역으로서 기능한다. 전극층(405a) 및 전극층(405b)을 산화물 반도체 재료로 형성함으로써, 소스 영역 및 드레인 영역의 막 두께를 두껍게 할 수 있게 되고, 배선층과 산화물 반도체층과의 콘택트 저항을 저감시킬 수 있다. 또한, 채널 형성 영역은 전극층과 중첩되지 않으므로, 박막화를 동시에 달성할 수 있다. 따라서, 트랜지스터의 단채널 효과를 억제할 수 있다. 따라서, 전기 특성이 우수한 반도체 장치를 제작할 수 있다.
또한, 전극층(405a) 및 전극층(405b)이 산화물 반도체 재료로 형성되어 있는 경우, 상기 산화물 반도체층(409)으로의 불순물 원소 도입시에 전극층(405a) 및 전극층(405b)으로도 불순물 원소를 도입하여 전극층(405a) 및 전극층(405b)도 저저항화할 수 있다. 전극층(405a) 및 전극층(405b)은 저저항화된 영역에 있어서 산화물 반도체층(409) 또는 배선층(465a) 및 배선층(465b)과 접하므로, 콘택트 저항이 낮으며 온 특성이 우수한 반도체 장치로 할 수 있다.
다음에, 게이트 전극층(401) 및 게이트 절연층(402)을 덮도록 절연층(407)을 형성한다(도 4c 참조). 절연층으로는, 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연층의 단층 구조 또는 적층 구조를 사용할 수 있다.
예를 들어, 절연층(407)으로서 산화물 절연층을 사용한 경우, 산화물 반도체층(409)으로 다시 수분이나 수소 등의 불순물이 혼입되지 않도록, 이들 불순물이 외부로부터 침입하는 것을 방지하는 보호 절연층을 제공하는 것이 바람직하다. 보호 절연층으로서는 무기 절연층을 사용하고, 질화 실리콘막, 산화 알루미늄막, 산화 질화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등의 무기 절연층을 사용하면 좋다. 특히, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대한 차단 효과(블록 효과)가 높은 산화 알루미늄막은 적합하다.
절연층(407)으로서 산화 알루미늄을 사용하면, 수소, 수분, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물과 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과가 높으므로, 제작 공정중 및 제작 공정후에 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체층으로 혼입하는 것을 방지함과 함께, 산화물 반도체층의 주성분 재료인 산소가 방출되는 것을 방지하는 보호막으로서 기능한다.
절연층을 형성한 후에 가열 공정을 더 수행하여도 좋다. 예를 들어, 대기중에서 100℃ 이상 200℃ 이하로 1시간 이상 30시간 이하의 가열 공정을 수행하여도 좋다. 이 가열 공정은 일정한 가열 온도를 유지하며 가열하여도 좋고, 실온에서 100℃ 이상 200℃ 이하의 가열 온도까지의 승온(昇溫)과, 가열 온도에서 실온까지의 강온(降溫)을 여러 번 반복하여 수행하여도 좋다.
산화물 반도체층을 산화 알루미늄층으로 덮은 상태에서 가열 처리를 수행하면, 가열 처리로 인하여 산화물 반도체층으로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 산화 알루미늄층을 절연층에 포함시키면, 고순도이며 산소를 과잉으로 포함한 산화물 반도체층을 얻을 수 있다.
다음에, 전극층(405a) 및 전극층(405b)과 각각 중첩되는 영역에 절연층(407) 및 게이트 절연층(402)을 관통하여 산화물 반도체층(409)에 도달하는 개구(455a) 및 개구(455b)를 제공한다(도 5a 참조). 개구는 마스크 등을 사용하여 선택적으로 에칭함으로써 형성된다. 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋으며, 양쪽 모두를 조합하여 개구를 형성하여도 좋다. 또한, 상기 개구는 산화물 반도체층(409)에 도달하면 좋고 형상은 특별히 한정되지 않는다. 다만, 도 5a 및 도 5b에 도시된 바와 같이 테이퍼 형상으로 함으로써 나중에 형성하는 배선층을 단선됨이 없이 형성할 수 있어 적합하다.
개구의 형성 공정에 있어서 게이트 절연층(402) 및 절연층(407)을 에칭함으로 인하여 산화물 반도체층(409)도 에칭되어 산화물 반도체층(409)에 있어서 개구와 중첩된 영역은 막 두께가 감소되는 경우가 있다. 본 실시형태의 트랜지스터는 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)이 중첩된 영역에 개구가 형성되므로, 에칭으로 인하여 산화물 반도체층의 막 두께가 감소되더라도 산화물 반도체층과 배선층과의 전기적인 접속을 확보할 수 있다.
이어서, 개구에 도전 재료를 충전하여 배선층(465a) 및 배선층(465b)을 형성한다(도 5b 참조). 배선층(465a) 및 배선층(465b)에는 상술한 게이트 전극층(401)에 사용한 재료와 같은 재료를 사용할 수 있다.
상술한 공정에 의하여 트랜지스터(420)를 제작할 수 있다.
또한, 도 5b에는 배선층이 게이트 절연층(402)과 산화물 반도체층(409)과의 계면에서 접하는 트랜지스터를 도시하였으나 배선층(465a) 및 배선층(465b)은 산화물 반도체층 또는 전극층까지 도달되도록 형성하여도 좋다. 예를 들어, 도 2b에 도시된 트랜지스터(440)와 같이, 산화물 반도체층(409)의 층 내에서 배선층(465a) 및 배선층(465b)이 산화물 반도체층과 접하거나, 또는 도 2c에 도시된 트랜지스터(450)와 같이, 배선층(465a) 및 배선층(465b)과 전극층(405a) 및 전극층(405b)이 각각 접하는 구성으로 하여도 좋다.
또한, 도시되어 있지 않지만, 트랜지스터(420) 위에 절연층을 제공하여도 좋다. 절연층으로는, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 또는 질화 산화 알루미늄막 등의 무기 절연막의 단층 구조 또는 적층 구조를 사용할 수 있다.
절연층을 형성한 후에 가열 공정을 더 수행하여도 좋다. 예를 들어, 대기중에서 100℃ 이상 200℃ 이하로 1시간 이상 30시간 이하의 가열 공정을 수행하여도 좋다. 이 가열 공정은 일정한 가열 온도를 유지하며 가열하여도 좋고, 실온에서 100℃ 이상 200℃ 이하의 가열 온도까지의 승온과, 가열 온도에서 실온까지의 강온을 여러 번 반복하여 수행하여도 좋다.
또한, 트랜지스터(420)에 기인하는 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성된 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
본 실시형태에 나타낸 반도체 장치는 배선층과 산화물 반도체층이 저저항 영역에 있어서 접하므로, 산화물 반도체층과 배선층과의 콘택트 저항이 저감된다. 따라서, 온 전류가 높고 고속 응답, 고속 동작이 가능한 전기 특성이 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에 나타낸 반도체 장치는 산화물 반도체층과 전극층이 중첩되는 영역에 있어서 산화물 반도체층과 배선층이 전기적으로 접속된다. 전극층이 제공되어 있음으로써, 산화물 반도체층과 배선층이 접속되는 영역에 있어서 배선층을 형성함에 있어서 배선층이 제공되는 개구와 중첩되는 영역의 산화물 반도체층의 막 두께가 감소되더라도 배선층과 산화물 반도체층과의 전기적인 접속을 확보할 수 있다. 따라서, 신뢰성이 우수한 반도체 장치로 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 반도체 장치와는 다른 형태의 반도체 장치에 대하여 기재한다. 또한, 본 실시형태에서는 실시형태 1과 같은 개소에는 동일한 부호를 사용하며 이들에 대한 상세한 설명은 생략한다.
도 15a 및 도 15b는 본 발명의 일 형태의 트랜지스터를 도시한 것이다. 도 15a는 본 발명의 일 형태인 반도체 장치의 상면도를 도시한 것이고, 도 15b는 도 15a를 일점 쇄선 A3-A4에서 절단한 단면도를 도시한 것이다.
도 15a 및 도 15b에 도시된 트랜지스터(1420)는 기판(400) 위의 하지 절연층(436)과, 하지 절연층(436) 위의 전극층(405a) 및 전극층(405b)과, 하지 절연층(436), 전극층(405a), 및 전극층(405b) 위의 산화물 반도체층(409)과, 산화물 반도체층(409)을 덮는 게이트 절연층(402)과, 게이트 절연층(402) 위의 게이트 전극층(401)과, 게이트 절연층(402) 및 게이트 전극층(401) 위의 절연층(407)과, 절연층(407) 및 게이트 절연층(402)에 형성된 개구를 통하여 산화물 반도체층(409)과 접하는 배선층(465a) 및 배선층(465b)과, 절연층(407), 게이트 절연층(402), 및 산화물 반도체층(409)에 제공된 개구를 통하여 전극층(405a)과 접하는 배선층(465c)을 갖는다.
산화물 반도체층(409)은 게이트 전극층(401)과 중첩된 채널 형성 영역(403)과, 불순물이 첨가되어 저항이 저감된 저저항 영역(404a) 및 저저항 영역(404b)을 갖는다. 저저항 영역(404a) 및 저저항 영역(404b)은 채널 형성 영역(403)을 끼우며 저저항 영역(404a)은 배선층(465a)과 접하고 저저항 영역(404b)은 배선층(465b)과 접한다. 또한, 저저항 영역(404a)은 전극층(405a)을 통하여 배선층(465c)과 전기적으로 접속되어 있다.
본 실시형태에 나타낸 트랜지스터(1420)는 전극층(405a) 측에 복수의 배선층(465a) 및 배선층(465c)을 갖는다는 점에서 실시형태 1에 기재된 트랜지스터와 다르다.
배선층(465a) 및 배선층(465c) 중 어느 한쪽은 트랜지스터(1420)의 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 배선층(465b)은 트랜지스터(1420)의 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다. 배선층(465a)은 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(404a)과 직접 접하고, 배선층(465c)은 전극층(405a)을 통하여 저저항 영역(404a)과 전기적으로 접속되어 있다. 따라서, 배선층(465a)과 산화물 반도체층(409)과의 콘택트 저항과, 배선층(465c)과 산화물 반도체층(409)과의 콘택트 저항은 상이하다.
그러므로, 트랜지스터(1420)는 배선층(465a) 및 배선층(465c) 중 어느 쪽을 소스 전극층 또는 드레인 전극층으로서 사용하는지를 적절히 선택함으로써 용도나 목적에 따라 상이한 전기적 특성을 실현할 수 있는 반도체 장치로서 이용할 수 있다.
예를 들어, 배선층(465a) 및 배선층(465c) 중 어느 쪽을 트랜지스터(1420)의 소스 전극층 또는 드레인 전극층에 사용하는지를 적절히 선택하는 회로를 제공하고, 상기 회로가 필요한 전류값에 따라 배선층(465a) 및 배선층(465c) 중 어느 쪽을 소스 전극층 또는 드레인 전극층으로서 사용하는지를 선택한다. 어느 쪽 배선층이 선택되는지에 따라 트랜지스터 내를 흐르는 전류가 다르므로, 트랜지스터의 전류값을 선택할 수 있다. 트랜지스터의 온 전류를 선택적으로 변화시킬 수 있으므로, 트랜지스터(1420)를 사용한 반도체 회로는 설계의 자유도를 향상시킬 수 있다.
배선층(465a) 및 배선층(465c)에는 같은 재료를 사용하여도 좋고, 상이한 재료를 사용하여도 좋다. 산화물 반도체층과 전극층과의 콘택트 저항, 및 산화물 반도체층과 배선층과의 콘택트 저항은 필요한 온 전류에 따라 적절히 설정하면 좋다.
또한, 도 16c에 도시된 트랜지스터(1450)에서는 개구를 형성함에 있어서 산화물 반도체층(409)의 일부가 에칭되어 막 두께가 감소되어 있다. 트랜지스터(1450)에 포함된 산화물 반도체층(409)에 있어서 배선층(465a) 및 배선층(465b)과 접하는 영역의 막 두께는 채널 형성 영역(403)의 막 두께보다 얇다.
상술한 바와 같이, 트랜지스터(1430) 및 트랜지스터(1450)는 산화물 반도체층(409)과 중첩하여 제공된 전극층(405a)에 의하여, 산화물 반도체층(409)과 배선층(465c)과의 전기적인 접속을 확보할 수 있다. 따라서, 신뢰성이 향상된 반도체 장치를 수율 좋게 제공할 수 있다.
또한, 배선층(465b)도 저저항 영역(404b)과 직접 접하여도 좋고, 전극층(405b)을 통하여 저저항 영역(404b)과 전기적으로 접속되어도 좋다. 따라서, 도 16a 및 도 16b에 도시된 트랜지스터(1430) 및 트랜지스터(1440)와 같이 배선층(465b)이 전극층(405b)에 도달되어 있어도 좋다. 또한, 트랜지스터(1430) 및 트랜지스터(1440)에서는 배선층(465b)이 형성되는 개구와, 배선층(465c)이 형성되는 개구를 동시에 제작하여도 좋다.
또한, 도 16b, 도 16c, 도 17a, 도 17b, 및 도 17c에 도시된 트랜지스터(1440) 내지 트랜지스터(1480)와 같이 산화물 반도체층(409)이 전극층(405a) 및 전극층(405b) 전체 면을 덮지 않고 전극층(405a) 및 전극층(405b) 상면의 일부와 측면에 접하여 제공되어 있어도 좋다.
산화물 반도체층(409)을 전극층(405a) 및 전극층(405b) 상면의 일부와 측면에 접하도록 제공함으로써, 산화물 반도체층(409)과 전극층(405a) 또는 전극층(405b)과의 접촉 면적을 조정할 수 있고, 그 콘택트 저항을 적절히 설정하는 것이 가능하게 된다.
또한, 전극층, 산화물 반도체층, 또는 배선층의 레이아웃의 자유도를 향상시킬 수 있어 트랜지스터의 설계의 자유도가 높게 되므로, 트랜지스터의 미세화를 달성할 수 있다.
또한, 도 16b, 도 16c, 도 17b, 및 도 17c에 도시된 트랜지스터(1440), 트랜지스터(1450), 및 트랜지스터(1480)와 같이 배선층(465b) 및/또는 배선층(465c)은 산화물 반도체층(409)이 중첩되지 않은 영역에 있어서 전극층(405a) 또는 전극층(405b)과 접하여도 좋다.
또한, 전극층(405a) 및 전극층(405b)이 산화물 반도체 재료로 형성되어 있으면, 산화물 반도체층을 섬 형상으로 가공함에 있어서 전극층(405a) 및 전극층(405b)의 일부가 에칭되는 경우도 있다. 그러므로, 도 17a에 도시된 트랜지스터(1460)와 같이 전극층(405a) 및 전극층(405b)에 있어서 산화물 반도체층(409)과 접하는 영역의 막 두께는 산화물 반도체층(409)과 중첩되지 않은 영역의 막 두께보다 두껍게 되는 경우가 있다.
또한, 도시되어 있지 않지만, 저저항 영역(404b) 측에 배선층을 더 제공하여도 좋다. 저저항 영역(404b) 측에 제공되는 배선층은 적어도 저저항 영역(404b)과 접하는 배선층과, 전극층(405b)과 접하는 배선층을 포함한다. 저저항 영역(404b)과 접하는 배선층 및 전극층(405b)과 접하는 배선층 중 어느 쪽을 소스 전극층 또는 드레인 전극층에 사용하는지에 따라 소스 전극층 또는 드레인 전극층과 산화물 반도체층과의 저항이 다르므로, 반도체 장치의 전류값을 제어할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 반도체 장치는 배선층의 배치, 배선층과 산화물 반도체층 또는 전극층과의 접속 관계를 자유로이 선택할 수 있으므로, 레이아웃의 자유도가 향상되어 반도체 장치의 미세화를 달성할 수 있다.
또한, 도 16c에 도시된 트랜지스터(1450)에서는 개구를 형성함에 있어서 산화물 반도체층(409)의 일부가 에칭되어 막 두께가 감소되어 있다. 트랜지스터(1450)에 포함된 산화물 반도체층(409)에 있어서 배선층(465a) 및 배선층(465b)과 접하는 영역의 막 두께는 채널 형성 영역(403)의 막 두께보다 얇다.
상술한 바와 같이, 트랜지스터(1430) 및 트랜지스터(1450)는 산화물 반도체층(409)과 중첩하여 제공된 전극층(405b)에 의하여, 산화물 반도체층(409)과 배선층(465b)과의 전기적인 접속을 확보할 수 있다. 따라서, 신뢰성이 향상된 반도체 장치를 수율 좋게 제공할 수 있다.
또한, 배선층(465a) 및 배선층(465c)에는 같은 재료를 사용하여도 좋고, 상이한 재료를 사용하여도 좋다. 배선층(465a)은 저저항 영역(404a)과 접하고, 배선층(465c)은 전극층(405a)을 통하여 저저항 영역(404a)과 전기적으로 접속되므로, 배선층(465c)과 산화물 반도체층(409)의 콘택트 저항은 배선층(465a)과 산화물 반도체층(409)과의 저항보다 높다.
배선층(465c)에 배선층(465a)보다 도전율이 낮은 재료를 사용함으로써 배선층(465a)과 산화물 반도체층(409)의 저항과, 배선층(465c)과 산화물 반도체층(409)의 저항의 차이가 크게 되고, 배선층(465a) 및 배선층(465c) 중 어느 쪽을 소스 전극층 또는 드레인 전극층에 사용하는지에 따라 트랜지스터로 흐르는 전류값의 차이가 크게 되어 회로 설계의 자유도를 향상시킬 수 있다.
또한, 전극층(405a)에 사용하는 재료를 적절히 바꿈으로써 배선층(465a)과 전극층(405a)과의 콘택트 저항과, 배선층(465c)과 전극층(405a)과의 콘택트 저항을 변화시켜도 좋다.
이어서 도 15a 및 도 15b에 도시된 트랜지스터(1420)의 제작 방법의 일례에 대하여 도 18a 내지 도 18c를 사용하여 설명한다. 다만, 도 18a에 도시된 반도체 장치는 실시형태 1에 기재된 도 5a에 도시된 반도체 장치에 대응된다. 따라서, 도 18a에 도시된 구성의 제작 방법은 실시형태 1의 기재를 참조하면 좋다.
다음에, 절연층(407), 게이트 절연층(402), 및 산화물 반도체층(409)을 관통하여 전극층(405a)에 도달하는 개구(455c)를 제공한다(도 18b 참조). 개구는 마스크 등을 사용하여 선택적으로 에칭함으로써 형성된다. 에칭은 드라이 에칭이라도 좋고 웨트 에칭이라도 좋으며, 양쪽 모두를 조합하여 개구를 형성하여도 좋다. 또한, 상기 개구는 전극층(405a)에 도달하면 좋고 형상은 특별히 한정되지 않는다. 다만, 도 18b에 도시된 바와 같이 테이퍼 형상으로 함으로써 나중에 형성하는 배선층을 단선됨이 없이 형성할 수 있어 적합하다.
개구의 제작 공정에 있어서 게이트 절연층(402) 및 절연층(407)을 에칭함으로 인하여 산화물 반도체층(409)도 에칭되어 산화물 반도체층(409)에 있어서 개구와 중첩된 영역은 막 두께가 감소되는 경우가 있다. 본 실시형태의 트랜지스터는 전극층(405a) 및 전극층(405b)과 산화물 반도체층(409)이 중첩된 영역에 개구가 형성되므로, 에칭으로 인하여 산화물 반도체층의 막 두께가 감소되더라도 산화물 반도체층과 배선층과의 전기적인 접속을 확보할 수 있다.
이어서, 개구에 도전 재료를 충전하여 배선층(465a), 배선층(465b), 및 배선층(465c)을 형성한다(도 18c 참조). 배선층(465a), 배선층(465b), 및 배선층(465c)에는 상술한 게이트 전극층에 사용한 재료와 같은 재료를 사용할 수 있다. 또한, 배선층(465a)과 배선층(465b)에 각각 상이한 재료를 사용하면, 배선층(465a)과 배선층(465b) 중 어느 한쪽을 소스 전극층 또는 드레인 전극층에 사용하는지에 따라 트랜지스터로 흐르는 전류값의 차이가 크게 되므로 회로 설계의 자유도가 향상된다.
또한, 배선층(465a), 배선층(465b), 및 배선층(465c)을 적층 구조로 하고, 배선층(465a), 배선층(465b), 및 배선층(465c) 각각이 적어도 2종류의 다른 금속을 포함하여도 좋다. 예를 들어, 개구(455a), 개구(455b), 및/또는 개구(455c)에 있어서 전극층(405a)과 접하는 면에 도금법 등에 의하여 금속막을 형성한 후, 상기 개구에 상기 금속막의 재료와 상이한 도전 재료를 충전하여 배선층(465a), 배선층(465b), 및 배선층(465c)을 형성하여도 좋다. 금속막은 배선층에 사용하는 금속 재료보다 도전율이 낮은 재료를 사용하는 것이 바람직하다. 도금법에 의하여 금속막을 형성함으로써, 배선층(465a), 배선층(465b), 및 배선층(465c)과 산화물 반도체층(409)과의 콘택트 저항을 적절히 설정할 수 있다.
상술한 공정에 의하여 트랜지스터(1420)를 제작할 수 있다.
본 실시형태에 나타낸 반도체 장치는 배선층과 산화물 반도체층이 저저항 영역에 있어서 접하므로, 산화물 반도체층과 배선층과의 콘택트 저항이 저감된다. 따라서, 온 전류가 높고 고속 응답, 고속 동작이 가능한 전기 특성이 우수한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태에 나타낸 반도체 장치는 산화물 반도체층과 전극층이 중첩되는 영역에 있어서 산화물 반도체층과 배선층이 전기적으로 접속된다. 전극층이 제공되어 있음으로써, 산화물 반도체층과 배선층이 접속되는 영역에 있어서 배선층을 형성함에 있어서 배선층이 제공되는 개구와 중첩되는 영역의 산화물 반도체층의 막 두께가 감소되더라도 배선층과 산화물 반도체층과의 전기적인 접속을 확보할 수 있다. 따라서, 신뢰성이 우수한 반도체 장치로 할 수 있다.
본 실시형태에 기재된 반도체 장치는 전극층과 접하는 제 1 배선층과, 전극층 위의 산화물 반도체층과 접하는 제 2 배선층과, 게이트 전극층을 갖고, 제 1 배선층 및 제 2 배선층은 게이트 전극층으로부터 보아 동일한 측에서 전극층 및 산화물 반도체층과 각각 접하는 트랜지스터이다. 따라서, 전극층과 접하는 배선층과, 산화물 반도체층과 접하는 배선층 중 어느 쪽을 소스 전극층 또는 드레인 전극층으로서 사용하는지에 따라, 배선층과 산화물 반도체층과의 저항이 다르므로 트랜지스터의 전류값이 다르게 된다.
그러므로, 본 실시형태에 기재된 트랜지스터의 어느 배선층을 소스 전극층 또는 드레인 전극층으로서 이용하는지를 선택하는 회로를 제공함으로써, 하나의 트랜지스터의 있어서 상이한 온 전류를 선택적으로 흘릴 수 있으므로, 회로 설계의 자유도가 향상된 반도체 장치로 할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며 기록 횟수에도 제한이 없는 반도체 장치의 일례를 도면을 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터 중 어느 구조나 적용할 수 있다.
트랜지스터(162)는 오프 전류가 작으므로 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있어 소비 전력을 충분히 저감시킬 수 있다.
도 8a 내지 도 8c는 반도체 장치의 구성의 일례를 도시한 것이다. 도 8a는 반도체 장치의 단면도, 도 8b는 반도체 장치의 평면도, 도 8c는 반도체 장치의 회로도를 각각 도시한 것이다. 여기서, 도 8a는 도 8b를 B1-B2, 및 C1-C2에서 절단한 단면도에 상당한다.
도 8a 및 도 8b에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간에 걸친 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수 있음은 물론이다. 또한, 개시된 발명의 기술적인 본질은 정보를 유지하기 위하여 산화물 반도체를 트랜지스터(162)에 사용한다는 점에 있으므로, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것들에 한정할 필요는 없다.
도 8a에 도시된 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 제공된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108) 위에 제공된 게이트 전극층(110)을 갖는다. 또한, 도면에 있어서 소스 전극이나 드레인 전극이 명시적으로 도시되어 있지 않은 경우가 있으나, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재된 경우에는 소스 영역이 포함될 수 있다.
또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되어 있고, 트랜지스터(160)를 덮도록 절연층(130)이 제공되어 있다. 또한, 고집적화를 실현하기 위해서는 도 8a에 도시된 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는 게이트 전극층(110) 측면에 사이드 월 절연층을 제공하여, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)으로 하여도 좋다.
도 8a에 도시된 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체층(144)은 고순도화되어 있는 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 오프 특성이 매우 우수한 트랜지스터(162)를 얻을 수 있다.
산화물 반도체층(144)에는 불순물을 도입하는 처리가 수행된다. 게이트 전극층(148a)을 마스크로서 사용하여 산화물 반도체층(144)으로 불순물을 도입하는 처리를 수행함으로써 산화물 반도체층에 저저항 영역(144a), 저저항 영역(144b), 및 채널 형성 영역(144c)을 자기 정합적으로 형성한다.
저저항 영역(144a) 및 저저항 영역(144b)은 채널 형성 영역(144c)보다 불순물 농도가 높다. 불순물 농도를 높게 함으로써 산화물 반도체층 내의 캐리어 밀도가 증가되어 배선층과 산화물 반도체층 사이의 콘택트 저항이 낮게 되므로, 배선층과 산화물 반도체층 사이에서 양호한 오믹 콘택트를 얻을 수 있고, 온 전류나 이동도가 향상되며 고속 응답이 가능하게 된다. 또한, 저저항화된 영역에서 오믹 콘택트를 얻을 수 있어 쇼트키 접합의 경우와 비교하여 열적으로도 안정된 동작이 가능하게 된다.
트랜지스터(162) 위에는 절연층(150)이 단층 구조 또는 적층 구조로 제공되어 있다. 또한, 산화물 반도체층(144) 및 게이트 절연층(146)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(148b)이 제공되어 있고, 전극층(142a)과 산화물 반도체층(144)과 게이트 절연층(146)과 도전층(148b)으로 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)가 제공되지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162) 상방에 제공하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(150) 및 절연층(152)이 제공되어 있다. 그리고, 절연층(152) 위에는 저저항 영역(144a) 및 저저항 영역(144b)에 각각 접속되는 배선층(156a) 및 배선층(156b)이 제공되어 있다. 배선층(156a)은 절연층(150), 절연층(152), 및 게이트 절연층(146)에 형성된 개구(157a)를 통하여 저저항 영역(144a) 및 전극층(142a)과 전기적으로 접속된다. 또한, 배선층(156b)은 절연층(150), 절연층(152), 및 게이트 절연층(146)에 형성된 개구(157b)를 통하여 저저항 영역(144b) 및 전극층(142b)과 전기적으로 접속된다.
또한, 전극층 및 저저항 영역에 중첩되는 배선층은 저저항 영역을 관통하더라도 저저항 영역 아래에 접하는 전극층에 의하여 전기적 접속이 확보되므로, 개구를 형성함에 있어서 정밀한 얼라인먼트를 필요로 하지 아니하며 신뢰성이 높은 트랜지스터를 형성할 수 있다. 또한, 게이트 전극층(148a)으로부터 보아 저저항 영역(144a) 측에 배선층이 복수로 제공된 구조로 함으로써 레이아웃의 자유도가 높게 되어 반도체 장치의 고정세화를 도모할 수 있다.
도 8a 및 도 8b에 있어서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 제공되고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 제공되는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 제공된다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적 저감을 도모할 수 있어 고집적화를 도모할 수 있다.
도 19a 및 도 19b는 트랜지스터(162)로서 실시형태 2에 기재된 트랜지스터를 사용한 예를 도시한 것이다. 도 19a는 반도체 장치의 단면도를 도시한 것이고, 도 19b는 반도체 장치의 평면도를 도시한 것이다. 여기서, 도 19a는 도 19b를 B3-B4, 및 C3-C4에서 절단한 단면도에 상당한다. 또한, 도 19a 및 도 19b에 도시된 반도체 장치에 있어서 도 8a 내지 도 8c에 도시된 반도체 장치와 같은 개소에는 동일한 부호를 사용하여 상세한 설명은 생략한다.
도 19a에 도시된 트랜지스터(162)는 전극층(142a)과 전기적으로 접속되는 배선층(156c)이 제공되어 있다는 점에서 도 8a 내지 도 8c에 도시된 트랜지스터(162)와 다르다. 배선층(156c) 및 배선층(156a)은 절연층(150), 절연층(152), 게이트 절연층(146), 및 산화물 반도체층(144) 등에 형성된 개구(157c) 및 개구(157a)를 통하여, 각각 전극층(142a) 및 저저항 영역(144a)과 전기적으로 접속된다. 또한, 배선층(156b)은 절연층(150), 절연층(152), 및 게이트 절연층(146) 등에 형성된 개구(157b)를 통하여 저저항 영역(144b)과 전기적으로 접속된다.
트랜지스터(162)는 배선층(156a) 및 배선층(156c)과 산화물 반도체층(144)과의 저항이 각각 상이하므로, 배선층(156a) 및 배선층(156c) 중 어느 쪽을 소스 전극층 또는 드레인 전극층으로서 이용하는지에 따라 트랜지스터(162)의 전류를 제어할 수 있다.
다음에, 도 8a, 도 8b, 도 19a, 및 도 19b에 대응되는 회로 구성의 일례를 도시한 도 8c를 참조한다.
도 8c에 있어서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 한쪽은 용량 소자(164)의 다른 쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 8c에 도시된 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층 및 용량 소자(164)로 주어진다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 주어진다(기록). 여기서는, 2개의 다른 전위 레벨을 주는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 것이 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극층에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 준 상태에서 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 이것은, 일반적으로 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 주어진 경우의 외견상 임계값 Vth _H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 주어진 경우의 외견상 임계값 Vth _L보다 낮기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 ‘온 상태’로 하기 위하여 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth _L 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극층에 주어진 전하를 판별할 수 있다. 예를 들어, 기록함에 있어서 High 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(>Vth _H)가 되면 트랜지스터(160)는 ‘온 상태’가 된다. Low 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(<Vth _L)가 되어도 트랜지스터(160)는 ‘오프 상태’인 채이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 ‘오프 상태’가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 주면 좋다. 또한, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 ‘온 상태’가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 주면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에서도 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 기재된 반도체 장치에서는 정보의 기록함에 있어서 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑아낼 필요가 없으므로 게이트 절연층의 열화 등 문제가 전혀 생기지 않는다. 즉, 개시된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보가 기록되므로 고속 동작도 용이하게 실현할 수 있다.
본 실시형태에 기재된 트랜지스터(162)는 본 명세서에 개시된, 전극층을 산화물 반도체층 하부에 접하도록 형성하고, 게이트 전극층을 마스크로서 사용하여 산화물 반도체층으로 불순물을 도입하는 처리를 수행함으로써, 트랜지스터(162)의 양호한 전기적 특성을 유지하고 오프 전류를 충분히 저감시킬 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
상술한 바와 같이, 상기와 같은 트랜지스터는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높고 고속 동작, 고속 응답이 가능하다. 또한, 미세화도 달성할 수 있다. 따라서, 상기 트랜지스터를 사용함으로써 고성능 및 고신뢰성의 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터가 사용되어 있고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 기록 횟수에 대해서도 제한이 없는 반도체 장치에 대하여, 실시형태 3에 기재된 구성과 다른 구성에 대하여 도 9a 내지 도 10c를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는 트랜지스터(162)로서 실시형태 1 및 실시형태 2에 기재된 트랜지스터를 적용하여 구성된다. 트랜지스터(162)로서는 실시형태 1 및 실시형태 2에 기재된 트랜지스터 중 어느 구조나 적용할 수 있다.
도 9a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 9b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 9a에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 9b에 도시된 반도체 장치에 대하여 이하에서 설명한다.
도 9a에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
다음에, 도 9a에 도시된 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지될 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통되어, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 이 결과, 비트선 BL의 전위가 변화한다. 비트선 BL의 전위 변화량은 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)에 따라 다른 값을 취한다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 함)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB*VB0+C*V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취한다면, 전위 V1을 유지하는 경우의 비트선 BL의 전위(=(CB*VB0+C*V1)/(CB+C))는 전위 V0을 유지하는 경우의 비트선 BL의 전위(=(CB*VB0+C*V0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이와 같이, 도 9a에 도시된 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징 때문에, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도를 매우 적게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
다음에, 도 9b에 도시된 반도체 장치에 대하여 설명한다.
도 9b에 도시된 반도체 장치는 상부에 기억 회로로서 도 9a에 도시된 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 9b에 도시된 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공할 수 있어 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(162)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 도 9b에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층시키는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이가 적층된 구성으로 하여도 좋다.
다음에, 도 9a에 도시된 메모리 셀(250)의 구체적인 구성에 대하여 도 10a 내지 도 10c, 및 도 20a 및 도 20b를 사용하여 설명한다.
도 10a 내지 도 10c는 메모리 셀(250)의 구성의 일례를 도시한 것이다. 도 10a는 메모리 셀(250)의 평면도를 도시한 것이고, 도 10b는 도 10a를 선분 D1-D2에서 절단한 단면도를 도시한 것이다.
도 10a 및 도 10b에 도시된 트랜지스터(162)는 실시형태 1에 기재된 구성과 같은 구성으로 할 수 있다.
도 10b에 도시된 전극(502)은 도 9a에 도시된 비트선 BL로서 기능하는 배선이며, 트랜지스터(162)의 저저항 영역과 접하여 제공되어 있다. 또한, 전극(504)은 도 9a에 도시된 용량 소자(254)의 한쪽 전극으로서 기능하며, 트랜지스터(162)의 저저항 영역과 접하여 제공되어 있다. 트랜지스터(162) 위에서 전극(504)과 중첩되는 영역에 제공된 전극(506)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
또한, 도 10a에 도시된 바와 같이, 용량 소자(254)의 다른 쪽 전극(506)은 용량선(508)과 전기적으로 접속된다. 게이트 절연층(146)을 개재하여 산화물 반도체층(144) 위에 제공된 게이트 전극층(148a)은 워드선(509)과 전기적으로 접속된다.
이어서, 도 20a 및 도 20b를 참조하여 메모리 셀(250)의 다른 구성에 대하여 기재한다. 도 20a는 메모리 셀(250)의 평면도를 도시한 것이고, 도 20b는 도 20a를 선분 D3-D4에서 절단한 단면도를 도시한 것이다.
도 20a 및 도 20b에 도시된 트랜지스터(162)는 실시형태 2에 기재된 구성과 같은 구성으로 할 수 있다.
도 20b에 도시된 전극(502)은 도 9a에 도시된 비트선 BL로서 기능하는 배선이며, 트랜지스터(162)의 저저항 영역과 접하여 제공되어 있다. 또한, 전극(504)은 도 9a에 도시된 용량 소자(254)의 한쪽 전극으로서 기능하며, 트랜지스터(162)의 저저항 영역과 접하여 제공되어 있다. 트랜지스터(162) 위에서 전극(504)과 중첩되는 영역에 제공된 전극(506)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
또한, 도 20a에 도시된 바와 같이, 용량 소자(254)의 다른 쪽 전극(506)은 용량선(508)과 전기적으로 접속된다. 게이트 절연층(146)을 개재하여 산화물 반도체층(144) 위에 제공된 게이트 전극층(148a)은 워드선(509)과 전기적으로 접속된다.
도 20a에 도시된 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적 저감을 도모할 수 있어 고집적화를 도모할 수 있다.
또한, 도 20a 및 도 20b에 도시된 반도체 장치는 배선층을 선택함으로써 전류를 제어할 수 있는 트랜지스터가 사용되고 있으므로, 기록 시간 단축이나 기억 용량 향상을 도모할 수 있다.
도 10c는 메모리 셀 어레이(251)와 주변 회로와의 접속부를 절단한 단면도를 도시한 것이다. 주변 회로는 예를 들어, n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)를 포함하는 구성으로 할 수 있다. n채널형 트랜지스터(510) 및 p채널형 트랜지스터(512)에 사용하는 반도체 재료로서는 산화물 반도체 이외의 반도체 재료(실리콘 등)를 사용하는 것이 바람직하다. 이와 같은 재료를 사용함으로써, 주변 회로에 포함되는 트랜지스터의 고속 동작화를 도모할 수 있다.
도 10a에 도시된 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적 저감을 도모할 수 있어 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 고순도화되고 진성화된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작으므로, 이것을 사용함으로써 오랜 기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되어 소비 전력을 충분히 저감시킬 수 있다. 또한, 용량 소자(254)는 도 10b 및 도 20b에 도시된 바와 같이, 전극(504), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(506)이 적층되어 형성된다.
상술한 바와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의적으로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 종래에 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 11a 내지 도 14를 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에는 화상 데이터의 임시 기억 등을 위하여 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유는, 플래시 메모리는 응답이 느려 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우 이하와 같은 특징이 있다.
일반적인 SRAM은 도 11a에 도시된 바와 같이, 1개의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 이것을 X디코더(807) 및 Y디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6개의 트랜지스터로 구성되어 있으므로, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때에 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 그러므로, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, DRAM은 메모리 셀이 도 11b에 도시된 바와 같이, 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X디코더(813) 및 Y디코더(814)로 구동시킨다. 1개의 셀이 1개의 트랜지스터와 1개의 용량을 갖는 구성으로 되어 있어 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하이다. 다만, DRAM은 항상 리프레시 동작이 필요하여 재기록을 수행하지 않는 경우에도 소비 전력을 소비한다.
그러나, 상술한 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이며 빈번한 리프레시를 필요로 하지 않는다. 따라서, 메모리 셀 면적이 축소되고, 또 소비 전력을 저감시킬 수 있다.
도 12는 휴대 기기의 블록도를 도시한 것이다. 도 12에 도시된 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있지만 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하며, 소비 전력이 충분히 저감된 휴대 기기를 제공할 수 있다.
도 13은 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 13에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)에는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독, 및 제어를 수행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시를 수행하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되어 있지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고, 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않는 경우, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에 예를 들어, 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 정기적으로 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시가 수행된다. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이, 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 수행함으로써, 디스플레이(957)의 표시를 수행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리일 필요는 없고, 1개의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하게 되며, 소비 전력을 충분히 저감시킬 수 있다.
도 14는 전자 서적의 블록도를 도시한 것이다. 도 14에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 및 디스플레이 컨트롤러(1010)로 구성된다.
도 14의 메모리 회로(1007)에 상술한 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 사용자가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 사용자가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란, 사용자가 전자 서적을 읽을 때 특정 개소를 마킹, 예를 들어 표시의 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 마킹하여 주위와의 차이를 나타내는 것을 말한다. 메모리 회로(1007)는 단기적인 정보 기억에 사용하고, 장기적인 정보 저장은 메모리 회로(1007)가 유지하는 데이터를 플래시 메모리(1004)에 복사하여 수행하여도 좋다. 이와 같은 경우에도 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하게 되며, 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 수행되고, 장기간에 걸친 기억 유지가 가능하며, 소비 전력이 저감된 휴대 기기가 실현된다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 실시형태 1에 기재된 산화물 반도체층 하부에 전극층이 제공된 트랜지스터를 제작하고 전기 특성 평가를 수행하였다.
실시예 트랜지스터로서, 도 1a 및 도 1b에 도시된 트랜지스터(420)의 구조를 갖는 실시예 트랜지스터 1과, 실시예 트랜지스터와 같은 구성을 가지며 전극층(405a), 전극층(405b)이 제공되지 않은 비교예 트랜지스터를 제작하였다. 이하에 실시예 트랜지스터 1과 비교예 트랜지스터의 제작 방법을 기재한다.
우선, 실시예 트랜지스터의 제작 방법을 기재한다.
유리 기판 위에 스퍼터링법을 사용하여 하지 절연층(436)으로서 막 두께 300nm의 산화 실리콘막을 형성하였다(성막 조건: 산소(산소50sccm) 분위기하, 압력 0.4Pa, 전원 전력(전원 출력) 1.5kW, 유리 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃).
이어서, 산화 실리콘막 표면에 화학적 기계적 연마법에 의하여 연마 처리(연마압 0.001MPa, 연마 시간 0.5분)를 수행하여 산화 실리콘막 표면의 평균 면 거칠기(Ra)를 약 0.15nm로 하였다.
다음에, 전극층(405a), 전극층(405b)이 되는 제 1 산화물 반도체막을 형성하였다. 산화 실리콘막 표면의 연마 처리 후, 제 1 산화물 반도체막으로서 In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하여 스퍼터링법에 의하여 막 두께 30nm의 In-Ga-Zn계 산화물막을 형성하였다. 성막 조건은 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 300℃로 하였다.
제 1 산화물 반도체막을 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공하여, 전극층(405a), 전극층(405b)을 형성하였다.
다음에, 전극층(405a), 전극층(405b) 위에 제 2 산화물 반도체막을 형성하였다. 또한, 제 2 산화물 반도체막으로서 In:Ga:Zn=3:1:2[원자수비]의 산화물 타깃을 사용하여 스퍼터링법에 의하여 막 두께 10nm의 In-Ga-Zn계 산화물막을 형성하였다. 성막 조건은 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 하였다.
제 2 산화물 반도체막을 ICP 에칭법에 의하여 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공하여, 산화물 반도체층(409)을 형성하였다.
다음에, CVD법에 의하여 산화 질화 실리콘막을 막 두께 20nm로 형성하여 게이트 절연층(402)을 형성하였다.
이어서, 게이트 절연층(402) 위에 스퍼터링법에 의하여 막 두께 30nm의 질화 탄탈막(성막 조건: 아르곤 및 질소(Ar:N2=50sccm:10sccm) 분위기하, 압력 0.6Pa, 전원 전력 1kW)과, 막 두께 135nm의 텅스텐막(성막 조건: 아르곤(Ar=100sccm) 분위기하, 압력 2.0Pa, 전원 전력 4kW)의 적층을 형성하고, 에칭법에 의하여 에칭((제 1 에칭 조건: 에칭 가스(CF4:Cl2:O2=60sccm:50sccm:45sccm), 전원 전력 3kW, 바이어스 전력 50W, 압력 0.67Pa), (제 2 에칭 조건: 에칭 가스(Cl2=100sccm), 전원 전력 2kW, 바이어스 전력 50W), (제 3 에칭 조건: 에칭 가스(NF3:N2=20sccm:80sccm), 전원 전력 2kW))하여 게이트 전극층(401)을 형성하였다.
게이트 전극층(401)을 마스크로서 사용하여 이온 주입법에 의하여 산화물 반도체층(409)에 인(P) 이온을 주입하였다. 또한, 인(P) 이온의 주입 조건은 가속 전압 30kV, 도즈량을 1.0×1015ions/cm2로 하였다.
절연층(407)으로서 CVD법에 의하여 산화 질화 실리콘막을 막 두께 300nm로 형성하였다.
게이트 절연층(402) 및 절연층(407)을 ICP 에칭법에 의하여 에칭((제 1 에칭 조건: 에칭 가스(CHF3:He=50sccm:100sccm), 전원 전력 475W, 바이어스 전력 300W, 압력 5.5Pa), (제 2 에칭 조건: 에칭 가스(CHF3:He=7.5sccm:142.5sccm), 전원 전력 475W, 바이어스 전력 300W, 압력 5.5Pa), (제 3 에칭 조건: 에칭 가스(CHF3:He=50sccm:100sccm), 전원 전력 475W, 바이어스 전력 150W, 압력 5.5Pa), (제 4 에칭 조건: 에칭 가스(CHF3:He=7.5sccm:142.5sccm), 전원 전력 475W, 바이어스 전력 150W, 압력 5.5Pa))하여 개구(455a) 및 개구(455b)를 형성하였다.
상기 개구에 스퍼터링법에 의하여 막 두께 300nm의 몰리브덴막(성막 조건: 아르곤(Ar=50sccm) 분위기하, 압력 0.3Pa, 전원 전력 2kW)을 형성하고, 에칭(에칭 조건: 에칭 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm), 전원 전력 3kW, 바이어스 전력 140W, 압력 0.67Pa)하여 배선층(465a) 및 배선층(465b)을 형성하였다.
다음에, 절연층(407), 배선층(465a) 및 배선층(465b) 위에 폴리이미드를 1.5μm 도포하고, 300℃의 온도로 대기 분위기하에서 1시간 동안의 가열 처리를 수행하였다.
상술한 공정에 의하여 실시예 트랜지스터 1을 제작하였다.
다음에, 비교예 트랜지스터의 제작 방법에 대하여 기재한다.
비교예 트랜지스터는 제 1 산화물 반도체막의 제공까지는 실시예 트랜지스터 1과 마찬가지의 공정에 의하여 제작하였다. 그 후, 제 1 산화물 반도체막을 ICP 에칭법에 의하여 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 제 1 산화물 반도체막을 모두 제거하였다.
이어서, 실시예 트랜지스터 1과 마찬가지로 제 2 산화물 반도체막을 형성하고, 그 후도 실시예 트랜지스터 1과 같은 공정에 의하여 비교예 트랜지스터를 제작하였다.
또한, 실시예 트랜지스터 1 및 비교예 트랜지스터는 채널 길이(L)를 0.9μm, 채널 폭(W)을 10μm, 게이트 전극층(401)과 전극층(405a) 및 전극층(405b) 사이의 거리를 0.2μm로 하였다.
이어서, 실시예 트랜지스터 1 및 비교예 트랜지스터의 전기 특성 평가를 수행하였다.
도 6a는 실시예 트랜지스터 1의 드레인 전압(Vd)이 1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 6a 중의 점선), 및 드레인 전압(Vd)이 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 6a 중의 실선)을 나타낸 것이다.
도 6a에 나타낸 바와 같이, 실시예 트랜지스터 1은 스위칭 소자로서의 전기 특성을 나타내며, 드레인 전압이 1V, 게이트 전압이 3V일 때 온 전류의 평균값은 5.8μA이었다.
한편, 도 6b는 비교예 트랜지스터의 드레인 전압(Vd)이 1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 6b 중의 점선), 및 드레인 전압(Vd)이 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 6b 중의 실선)을 나타낸 것이다.
도 6b에 나타낸 바와 같이, 비교예 트랜지스터는 스위칭 소자로서의 전기 특성을 나타내며, 드레인 전압이 1V, 게이트 전압이 3V일 때 온 전류는 1.5μA이었다.
상술한 바와 같이, 실시예 트랜지스터 1은 드레인 전압이 1V, 게이트 전압이 3V일 때 비교예 트랜지스터와 비교하여 4배에 가까운 온 전류 특성을 나타내었다. 따라서, 본 실시예에서 제작한 산화물 반도체층 하부에 전극층이 제공된 실시예 트랜지스터는 온 특성이 우수한 트랜지스터인 것이 확인되었다.
(실시예 2)
본 실시예에서는 산화물 반도체층에 산소가 주입되어 있으며 산화물 반도체층 위에 산화 알루미늄층을 포함한 절연층이 제공된 구성을 갖는 트랜지스터를 제작하고 전기 특성 평가를 수행하였다.
트랜지스터로서 도 1a 및 도 1b에 도시된 트랜지스터(420)의 구조를 갖는 실시예 트랜지스터 2를 제작하였다. 실시예 트랜지스터 2의 제작 방법을 이하에 기재한다.
본 실시예에서는 반도체 기판으로서 실리콘 기판을 사용하였다. 우선, 반도체 기판을 HCl 분위기하에서 열산화시켜 기판 표면에 두께 100nm의 열산화막을 형성하였다. 열산화의 조건은 950℃로 4시간 동안, 열산화의 분위기는 HCl이 산소에 대하여 3vol%의 비율로 포함된 것으로 하였다.
다음에, 실리콘 기판 위에 스퍼터링법을 사용하여 하지 절연층(436)으로서 막 두께 300nm의 산화 실리콘막을 형성하였다(성막 조건: 산소(산소50sccm) 분위기하, 압력 0.4Pa, 전원 전력(전원 출력) 1.5kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 100℃).
다음에, 산화 실리콘막 표면에 화학적 기계적 연마법에 의하여 연마 처리(연마압 0.001MPa, 연마 시간 0.5분)를 수행하여 산화 실리콘막 표면의 평균 면 거칠기(Ra)를 약 0.15nm로 하였다.
이어서, 전극층(405a), 전극층(405b)이 되는 제 1 산화물 반도체막을 형성하였다. 산화 실리콘막 표면의 연마 처리 후, 제 1 산화물 반도체막으로서 In:Ga:Zn=1:1:1[원자수비]의 산화물 타깃을 사용하여 스퍼터링법에 의하여 막 두께 30nm의 In-Ga-Zn계 산화물막을 형성하였다. 성막 조건은 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 300℃로 하였다.
제 1 산화물 반도체막을 ICP 에칭법에 의하여, 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 전극층(405a), 전극층(405b)을 형성하였다.
다음에, 전극층(405a), 전극층(405b) 위에 제 2 산화물 반도체막을 형성하였다. 또한, 제 2 산화물 반도체로서 In:Ga:Zn=3:1:2[원자수비]의 산화물 타깃을 사용하여 스퍼터링법에 의하여 막 두께 20nm의 In-Ga-Zn계 산화물막을 형성하였다. 성막 조건은 아르곤 및 산소(아르곤:산소=30sccm:15sccm) 분위기하, 압력 0.4Pa, 전원 전력 0.5kW, 기판 온도 200℃로 하였다.
제 2 산화물 반도체막을 ICP 에칭법에 의하여 에칭(에칭 조건: 에칭 가스(BCl3:Cl2=60sccm:20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9Pa)하여 섬 형상으로 가공하여, 산화물 반도체층(409)을 형성하였다.
이어서, 이온 주입법에 의하여 산화물 반도체층(409)에 산소 이온을 주입하였다. 또한, 산소 이온의 주입 조건은 가속 전압 5kV, 도즈량을 5.0×1015ions/cm2로 하였다.
다음에, CVD법에 의하여 산화 질화 실리콘막을 막 두께 20nm로 형성하여 게이트 절연층(402)을 형성하였다.
게이트 절연층(402) 위에 스퍼터링법에 의하여 막 두께 30nm의 질화 탄탈막(성막 조건: 아르곤 및 질소(Ar:N2=50sccm:10sccm) 분위기하, 압력 0.6Pa, 전원 전력 1kW)과, 막 두께 135nm의 텅스텐막(성막 조건: 아르곤(100sccm) 분위기하, 압력 2.0Pa, 전원 전력 4kW)의 적층을 형성하고, 에칭법에 의하여 에칭((제 1 에칭 조건: 에칭 가스(CF4:Cl2:O2=55sccm:45sccm:55sccm), 전원 전력 3kW, 바이어스 전력 110W, 압력 0.67Pa), (제 2 에칭 조건: 에칭 가스(Cl2=100sccm), 전원 전력 2kW, 바이어스 전력 50W), (제 3 에칭 조건: 에칭 가스(Cl2=100sccm), 전원 전력 1kW, 바이어스 전력 25W))하여 게이트 전극층(401)을 형성하였다.
게이트 전극층(401)을 마스크로서 사용하여 이온 주입법에 의하여 산화물 반도체층(409)에 인(P) 이온을 주입하였다. 또한, 인(P) 이온의 주입 조건은 가속 전압 30kV, 도즈량을 1.0×1015ions/cm2로 하였다.
절연층(407)으로서, 게이트 전극층(401) 위에 스퍼터링법에 의하여 산화 알루미늄층(성막 조건: 아르곤 및 산소(아르곤:산소=25sccm:25sccm) 분위기하, 압력 0.4Pa, 전원 전력 2.5kW, 실리콘 기판과 타깃 사이의 거리 60mm, 기판 온도 250℃)을 50nm로 형성하고, CVD법에 의하여 산화 질화 실리콘막을 300nm 적층하였다.
게이트 절연층(402) 및 절연층(407)에 산화물 반도체층(409)에 도달하는 개구(455a) 및 개구(455b)를 형성하고, 상기 개구에 스퍼터링법에 의하여 막 두께 300nm의 몰리브덴막(성막 조건: 아르곤(Ar=50sccm) 분위기하, 압력 0.3Pa, 전원 전력 2kW)을 형성하고, 에칭(에칭 조건: 에칭 가스(Cl2:CF4:O2=45sccm:55sccm:55sccm), 전원 전력 3kW, 바이어스 전력 140W, 압력 0.67Pa)하여 배선층(465a) 및 배선층(465b)을 형성하였다.
다음에, 절연층(407), 배선층(465a) 및 배선층(465b) 위에 폴리이미드를 1.5μm 도포하고, 300℃의 온도로 대기 분위기하에서 1시간 동안의 가열 처리를 수행하였다.
상술한 공정에 의하여 실시예 트랜지스터 2를 제작하였다.
또한, 실시예 트랜지스터 2는 채널 길이(L)를 0.25μm, 채널 폭(W)을 10μm, 게이트 전극층(401)과 전극층(405a) 및 전극층(405b) 사이의 거리를 0.2μm로 하였다.
이어서, 실시예 트랜지스터 2의 전기 특성 평가를 수행하였다.
도 7은 실시예 트랜지스터 2의 드레인 전압(Vd)이 1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 7 중의 굵은 선), 및 드레인 전압(Vd)이 0.1V일 때의 게이트 전압(Vg)-드레인 전류(Id) 특성(도 7 중의 가는 선), 및 전계 효과 이동도(도 7 중의 점선)을 나타낸 것이다.
도 7에 도시된 바와 같이, 실시예 트랜지스터 2는 스위칭 소자로서의 전기 특성을 나타내었으며, 드레인 전압(Vd)이 0.1V일 때 5.8cm2/Vs의 전계 효과 이동도가 얻어졌다.
이상으로부터 본 실시예의 트랜지스터는 채널 길이 0.25μm이라는 미세한 구조를 갖더라도 스위칭 소자로서 충분한 전기 특성을 나타내며 높은 이동도를 나타내는 것이 확인되었다.
100: 기판 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극층
116: 채널 형성 영역 120: 불순물 영역
124: 금속간 화합물 영역 130: 절연층
142a: 전극층 142b: 전극층
144: 산화물 반도체층 144a: 저저항 영역
144b: 저저항 영역 144c: 채널 형성 영역
146: 게이트 절연층 148a: 게이트 전극층
148b: 도전층 150: 절연층
152: 절연층 156a: 배선층
156b: 배선층 156c: 배선층
157a: 개구 157b: 개구
157c: 개구 160: 트랜지스터
162: 트랜지스터 164: 용량 소자
250: 메모리 셀 251: 메모리 셀 어레이
251a: 메모리 셀 어레이 251b: 메모리 셀 어레이
253: 주변 회로 254: 용량 소자
400: 기판 401: 게이트 전극층
402: 게이트 절연층 403: 채널 형성 영역
404a: 저저항 영역 404b: 저저항 영역
405: 도전막 405a: 전극층
405b: 전극층 407: 절연층
409: 산화물 반도체층 420: 트랜지스터
430: 트랜지스터 436: 하지 절연층
440: 트랜지스터 450: 트랜지스터
455a: 개구 455b: 개구
455c: 개구 465a: 배선층
465b: 배선층 465c: 배선층
502: 전극 504: 전극
506: 전극 508: 용량선
509: 워드선 510: n채널형 트랜지스터
512: p채널형 트랜지스터 801: 트랜지스터
803: 트랜지스터 804: 트랜지스터
805: 트랜지스터 806: 트랜지스터
807: X 디코더 808: Y 디코더
811: 트랜지스터 812: 유지 용량
813: X 디코더 814: Y 디코더
901: RF 회로 902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로 904: 배터리
905: 전원 회로 906: 애플리케이션 프로세서
907: CPU 908: DSP
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
1420: 트랜지스터 1430: 트랜지스터
1440: 트랜지스터 1450: 트랜지스터
1460: 트랜지스터 1480: 트랜지스터
108: 게이트 절연층 110: 게이트 전극층
116: 채널 형성 영역 120: 불순물 영역
124: 금속간 화합물 영역 130: 절연층
142a: 전극층 142b: 전극층
144: 산화물 반도체층 144a: 저저항 영역
144b: 저저항 영역 144c: 채널 형성 영역
146: 게이트 절연층 148a: 게이트 전극층
148b: 도전층 150: 절연층
152: 절연층 156a: 배선층
156b: 배선층 156c: 배선층
157a: 개구 157b: 개구
157c: 개구 160: 트랜지스터
162: 트랜지스터 164: 용량 소자
250: 메모리 셀 251: 메모리 셀 어레이
251a: 메모리 셀 어레이 251b: 메모리 셀 어레이
253: 주변 회로 254: 용량 소자
400: 기판 401: 게이트 전극층
402: 게이트 절연층 403: 채널 형성 영역
404a: 저저항 영역 404b: 저저항 영역
405: 도전막 405a: 전극층
405b: 전극층 407: 절연층
409: 산화물 반도체층 420: 트랜지스터
430: 트랜지스터 436: 하지 절연층
440: 트랜지스터 450: 트랜지스터
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455c: 개구 465a: 배선층
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502: 전극 504: 전극
506: 전극 508: 용량선
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803: 트랜지스터 804: 트랜지스터
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811: 트랜지스터 812: 유지 용량
813: X 디코더 814: Y 디코더
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903: 디지털 베이스 밴드 회로 904: 배터리
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907: CPU 908: DSP
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러
1420: 트랜지스터 1430: 트랜지스터
1440: 트랜지스터 1450: 트랜지스터
1460: 트랜지스터 1480: 트랜지스터
Claims (28)
- 반도체 장치에 있어서,
스퍼터링법에 의해 형성된 산화물 절연층으로서, 상기 산화물 절연층은 적어도 화학량론적 조성을 넘는 양의 산소를 포함하는, 상기 산화물 절연층과;
제 1 도전층과;
제 2 도전층과;
상기 제 1 도전층 및 상기 제 2 도전층 위에 있으며 상기 제 1 도전층 및 상기 제 2 도전층과 전기적으로 접속되는 산화물 반도체층과;
상기 산화물 반도체층 위의 제 1 절연층과;
상기 제 1 절연층을 개재하여 상기 산화물 반도체층 위에 있는 게이트 전극층과;
상기 제 1 절연층 위에 있으며 상기 산화물 반도체층과 전기적으로 접속된 제 1 배선층으로서, 상기 제 1 도전층과 중첩되는, 상기 제 1 배선층과;
상기 제 1 절연층 위에 있으며 상기 산화물 반도체층과 전기적으로 접속된 제 2 배선층으로서, 상기 제 2 도전층과 중첩되는, 상기 제 2 배선층을 포함하고,
상기 제 1 도전층, 상기 제 2 도전층, 및 상기 산화물 반도체층 각각은 상기 산화물 절연층 위에 있고 상기 산화물 절연층의 상면에 접하고,
상기 산화물 반도체층이 상기 산화물 절연층 위에 제공된 상태에서 열처리가 수행되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 배선층은 상기 산화물 반도체층의 제 1 개구를 통하여 상기 제 1 도전층과 접하고,
상기 제 2 배선층은 상기 산화물 반도체층의 제 2 개구를 통하여 상기 제 2 도전층과 접하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 배선층은 상기 산화물 반도체층의 제 1 부분과 접하고,
상기 게이트 전극층은 상기 산화물 반도체층의 제 2 부분과 중첩되고,
상기 제 1 부분은 상기 제 2 부분보다 얇은, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 배선층은 상기 제 1 도전층과 접하고,
상기 제 2 배선층은 상기 제 2 도전층과 접하고,
상기 제 1 배선층 및 상기 제 2 배선층 각각은 상기 산화물 반도체층과 접하지 않는, 반도체 장치. - 제 1 항에 있어서,
상기 게이트 전극층 위의 제 2 절연층을 더 포함하고,
상기 제 1 배선층은 상기 제 1 절연층 및 상기 제 2 절연층의 개구를 통하여 상기 산화물 반도체층과 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 산화물 반도체층은 제 1 영역과, 제 2 영역과, 상기 제 1 영역과 상기 제 2 영역 사이의 채널 형성 영역을 포함하고,
상기 채널 형성 영역은 상기 게이트 전극층과 중첩되고,
상기 제 1 영역의 저항과 상기 제 2 영역의 저항 각각은 상기 채널 형성 영역의 저항보다 낮은, 반도체 장치. - 반도체 장치에 있어서,
스퍼터링법에 의해 형성된 산화물 절연층으로서, 상기 산화물 절연층은 적어도 화학량론적 조성을 넘는 양의 산소를 포함하는, 상기 산화물 절연층과;
제 1 도전층과;
제 2 도전층과;
상기 제 1 도전층 및 상기 제 2 도전층 위의 산화물 반도체층으로서, 상기 제 1 도전층과 접하는 제 1 저저항 영역과, 상기 제 2 도전층과 접하는 제 2 저저항 영역과, 상기 제 1 저저항 영역과 상기 제 2 저저항 영역 사이의 채널 형성 영역을 포함하는, 상기 산화물 반도체층과;
상기 산화물 반도체층 위의 게이트 절연층과;
상기 게이트 절연층 위의 게이트 전극층으로서, 상기 채널 형성 영역과 중첩되는, 상기 게이트 전극층과;
상기 게이트 절연층 및 상기 게이트 전극층 위의 절연층과;
제 1 개구를 통하여 상기 제 1 저저항 영역에 전기적으로 접속된 제 1 배선층으로서, 상기 제 1 개구는 상기 절연층 및 상기 게이트 절연층에 제공되며 상기 제 1 도전층과 중첩되는, 상기 제 1 배선층과;
제 2 개구를 통하여 상기 제 2 저저항 영역에 전기적으로 접속된 제 2 배선층으로서, 상기 제 2 개구는 상기 절연층 및 상기 게이트 절연층에 제공되며 상기 제 2 도전층과 중첩되는, 상기 제 2 배선층을 포함하고,
상기 제 1 도전층, 상기 제 2 도전층, 및 상기 산화물 반도체층 각각은 상기 산화물 절연층 위에 있고 상기 산화물 절연층의 상면에 접하고,
상기 산화물 반도체층이 상기 산화물 절연층 위에 제공된 상태에서 열처리가 수행되는, 반도체 장치. - 제 7 항에 있어서,
상기 제 1 배선층은 상기 제 1 저저항 영역과 접하고,
상기 제 2 배선층은 상기 제 2 저저항 영역과 접하는, 반도체 장치. - 제 7 항에 있어서,
상기 절연층 및 상기 게이트 절연층에 제공된 제 3 개구를 통하여 상기 제 1 도전층과 접하는 제 3 배선층을 더 포함하는, 반도체 장치. - 제 9 항에 있어서,
상기 제 2 배선층은 상기 제 2 저저항 영역과 접하는, 반도체 장치. - 제 8 항 또는 제 10 항에 있어서,
상기 산화물 반도체층의 제 1 영역은 상기 제 1 배선층과 접하고, 상기 산화물 반도체층의 제 2 영역은 상기 제 2 배선층과 접하고,
상기 제 1 영역 및 상기 제 2 영역 각각은 상기 채널 형성 영역보다 얇은, 반도체 장치. - 반도체 장치에 있어서,
스퍼터링법에 의해 형성된 산화물 절연층으로서, 상기 산화물 절연층은 적어도 화학량론적 조성을 넘는 양의 산소를 포함하는, 상기 산화물 절연층과;
제 1 도전층과;
제 2 도전층과;
상기 제 1 도전층 및 상기 제 2 도전층 위의 산화물 반도체층으로서, 상기 제 1 도전층과 접하는 제 1 저저항 영역과, 상기 제 2 도전층과 접하는 제 2 저저항 영역과, 상기 제 1 저저항 영역과 상기 제 2 저저항 영역 사이의 채널 형성 영역을 포함하는, 상기 산화물 반도체층과;
상기 산화물 반도체층 위의 게이트 절연층과;
상기 게이트 절연층 위의 게이트 전극층으로서, 상기 채널 형성 영역과 중첩되는, 상기 게이트 전극층과;
상기 게이트 절연층 및 상기 게이트 전극층 위의 절연층과;
제 1 개구를 통하여 상기 제 1 도전층과 접하는 제 1 배선층으로서, 상기 제 1 개구는 상기 절연층 및 상기 게이트 절연층에 제공되는, 상기 제 1 배선층과;
제 2 개구를 통하여 상기 제 2 도전층과 접하는 제 2 배선층으로서, 상기 제 2 개구는 상기 절연층 및 상기 게이트 절연층에 제공되는, 상기 제 2 배선층을 포함하고,
상기 제 1 도전층, 상기 제 2 도전층, 및 상기 산화물 반도체층 각각은 상기 산화물 절연층 위에 있고 상기 산화물 절연층의 상면에 접하고,
상기 산화물 반도체층이 상기 산화물 절연층 위에 제공된 상태에서 열처리가 수행되는, 반도체 장치. - 제 12 항에 있어서,
상기 절연층 및 상기 게이트 절연층에 제공되며 상기 제 1 도전층과 중첩하는 제 3 개구를 통하여, 상기 제 1 저저항 영역과 접하는 제 3 배선층을 더 포함하는, 반도체 장치. - 제 7 항 또는 제 12 항에 있어서,
상기 절연층은 산화 알루미늄층을 포함하는, 반도체 장치. - 제 7 항 또는 제 12 항에 있어서,
상기 제 1 도전층 및 상기 제 2 도전층 각각은 산화물 반도체를 포함하는, 반도체 장치. - 제 7 항 또는 제 12 항에 있어서,
상기 제 1 도전층 및 상기 제 2 도전층 각각은 금속 재료 또는 합금 재료를 포함하는, 반도체 장치. - 제 9 항 또는 제 13 항에 있어서,
상기 제 1 배선층, 상기 제 2 배선층, 및 상기 제 3 배선층 각각은 적어도 2종류의 다른 재료를 포함하는, 반도체 장치. - 제 1 항, 제 7 항 및 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 결정 상태에서의 화학량론적 조성에 대하여 산소가 과잉으로 포함된 영역을 적어도 일부 포함하는, 반도체 장치. - 제 1 항, 제 7 항 및 제 12 항 중 어느 한 항에 있어서,
상기 산화물 반도체층은 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치.
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