KR20130011942A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

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oxide
trench
transistor
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KR1020120078118A
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아키히로 이시즈카
신야 사사가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 단채널 효과가 억제됨으로써 미세화를 실현하면서 안정된 전기적 특성을 부여하는 반도체 장치를 제공한다. 또한, 상기 반도체 장치의 제작 방법을 제공한다.
산화물 절연층에 형성된 트렌치에 트렌치를 따라 형성되는 산화물 반도체막과, 산화물 반도체막과 접촉된 소스 전극 및 드레인 전극과, 산화물 반도체막 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극을 갖는 반도체 장치(트랜지스터)를 형성한다. 상기 트렌치는 하단 코너부에 곡면을 갖고, 측부가 산화물 절연층 상면에 대략 수직인 측면을 갖는다. 또한, 트렌치의 상단의 폭이 트렌치의 측면의 폭의 1배 이상 1.5배 이하다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 명세서에서 기재하는 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치 등의 전자 디바이스에 널리 응용되고 있다. 또한, 트랜지스터에 적용할 수 있는 반도체 박막으로서 산화물 반도체 등의 와이드 갭 반도체를 사용하는 기술이 주목을 받고 있다.
예를 들어, 특허 문헌 1에서는 In-Ga-Zn계 산화물로 구성된 산화물 반도체가 박막 트랜지스터의 채널 형성 영역에 적용할 수 있는 것이 확인되어 있다.
일본 특개2004-103957호 공보
그런데, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
그러나, 트랜지스터를 미세화하면, 단채널 효과의 문제가 생긴다. 단채널 효과란 트랜지스터의 미세화에 따라 현재화되는 전기적 특성의 열화다. 단채널 효과는 드레인의 전계의 효과가 소스까지 미치는 것에 기인한다. 단채널 효과의 구체적인 예로서 임계값 전압의 저하, S값(subthreshold swing value)의 증대, 누설 전류의 증대 등을 들 수 있다.
특히 산화물 반도체를 사용한 트랜지스터는 실리콘을 사용한 트랜지스터와 달리 도핑함에 의하여 임계값을 제어하기 어렵기 때문에 단채널 효과가 나타나기 쉬운 경향이 있다.
그래서, 기재하는 발명은 미세화를 실현하면서 안정된 전기적 특성을 부여하는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한, 상기 반도체 장치를 제작하는 방법을 제공하는 것을 목적 중 하나로 한다.
상기 과제를 해결하기 위하여 산화물 절연층에 트렌치를 형성하고 상기 트렌치와 접촉시켜 산화물 반도체막의 채널 형성 영역을 형성함으로써 채널 형성 영역을 깊이 방향(기판에 수직인 방향)으로 연장시킨다. 이로써, 트랜지스터의 미세화를 실현하면서 실효적인 채널 길이를 연장시킬 수 있다.
상기 산화물 반도체막의 채널 길이 방향의 단면 형상은 트렌치의 단면 형상을 따르는 형상을 갖는다. 따라서, 트렌치의 깊이가 깊어질수록 트랜지스터의 채널 길이가 길어지는 구조다. 따라서, 소스 전극과 드레인 전극 사이의 거리를 좁게 하더라도 트렌치의 깊이를 적절히 설정함으로써 산화물 반도체막의 채널 길이를 연장할 수 있고, 단채널 효과를 억제할 수 있다.
또한, 트렌치의 하단 코너부는 곡면을 포함한 구조가 된다. 트렌치의 하단 코너부는 산화물 반도체막이 형성되기 어려우므로 하단 코너부에서 산화물 반도체막이 단절될 경우가 있다. 따라서, 트렌치의 하단 코너부에 곡면을 형성함으로써 산화물 반도체막의 단절을 억제하고 안정된 전기적 특성을 부여할 수 있다.
또한, 트렌치의 측부는 산화물 절연층 상면과 대략 수직인 측면을 갖는다. 따라서, 트렌치를 따라 형성되는 산화물 반도체막의 채널 길이를 길게 하여 단채널 효과를 억제함과 함께 트랜지스터를 미세화할 수 있다.
또한, 본 명세서에서“트렌치의 측부”란 트렌치에서 산화물 절연층 상면과 대략 수직이고 대향하는 2개의 측면을 포함한 부분을 가리키고, “트렌치의 측면의 폭”이란 트렌치의 측면 중 하나로부터 트렌치의 대향하는 다른 하나의 측면을 향하여 산화물 절연층 상면과 평행한 방향의 가장 짧은 거리를 가리킨다. “트렌치의 바닥부”란 대향하는 2개의 측부 사이에 있고 트렌치의 깊이가 가장 깊은 부분을 포함하는 개소를 가리킨다.
트렌치의 측부와 바닥부가 교차되는 영역을 트렌치의 하단 코너부로 하고, 트렌치의 측부와 산화물 절연층 상면이 교차되는 영역을 트렌치의 상단 코너부로 한다. 또한, “트렌치의 상단의 폭”이란 채널 길이 방향의 단면에서 산화물 절연층 상면과 트렌치의 측면 중 하나가 교차되는 점과 산화물 절연층 상면과 트렌치의 측면 중 대향하는 다른 하나가 교차되는 점을 이은 길이 또는 산화물 절연층 상면과 트렌치의 측면 중 하나의 연장선이 교차되는 점과 산화물 절연층 상면과 트렌치의 측면 중 대향되는 다른 하나의 연장선이 교차되는 점을 이은 길이를 가리킨다.
따라서, 본 발명의 일 형태는 트렌치가 형성된 산화물 절연층과, 산화물 절연층의 트렌치의 바닥부, 하단 코너부, 및 측부와 접촉된 산화물 반도체막과, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극과, 산화물 반도체막 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극을 갖고, 트렌치의 측부는 산화물 절연층 상면과 대략 수직인 측면을 포함하고, 상단의 폭은 측면의 폭의 1배 이상 1.5배 이하이고, 바닥부 또는 바닥부와 측부가 교차되는 하단 코너부는 곡면을 포함하는 반도체 장치다.
본 발명의 일 형태인 반도체 장치는 산화물 반도체막을 산화물 절연층에 형성된 트렌치와 접촉시켜 형성함으로써 산화물 반도체막의 채널 길이 방향의 단면 형상이 트렌치의 단면 형상을 따르는 형상을 갖고, 트렌치의 깊이가 깊어질수록 트랜지스터의 채널 길이가 길어지는 구성이다. 따라서, 소스 전극과 드레인 전극의 거리를 좁게 하더라도 산화물 반도체막의 채널 길이를 확보할 수 있어 단채널 효과를 억제할 수 있다. 또한, 산화물 절연층과 접촉하여 산화물 반도체막이 형성되기 때문에 산화물 절연층으로부터 산화물 반도체막에 산소를 공급할 수 있어 산화물 반도체막 내의 산소 결함을 저감시킬 수 있다.
또한, 트렌치의 측부가 산화물 절연층 상면과 대략 수직인 측면을 갖기 때문에 트렌치의 상단부의 폭이 트렌치의 측면의 폭보다 넓어지지 않으므로 미세한 트랜지스터를 형성할 수 있다. 또한, 여기서는 “대략 수직”이란 80° 내지 100°를 가리킨다.
또한, 트렌치의 하단 코너부에 곡면을 갖기 때문에 산화물 반도체막이 트렌치의 하단 코너부에서 단절되는 일이 없어 안정된 전기적 특성을 부여할 수 있다. 또한, 트렌치의 상단부의 폭이 트렌치의 측면의 폭의 1배 이상 1.5배 이하가 되기 때문에 미세화를 실현할 수 있다.
또한, 상기 트렌치의 하단 코너부가 갖는 곡면은 곡률 반경이 20nm 이상 70nm 이하인 것이 바람직하다. 하단 코너부가 완만한 경사를 가지면, 산화물 반도체막이 하단 코너부에서 단절되는 일이 없어 안정된 전기적 특성을 얻을 수 있다. 또한, 트렌치의 상단 코너부에도 곡면을 가져도 좋다. 트렌치의 상단 코너부에도 곡면을 가짐으로써 산화물 반도체막의 피복성이 향상되어 전기적으로 안정된 반도체 장치를 제공할 수 있다.
또한, 상기 트렌치의 측면의 폭을 0.2μm 이상 0.3μm 이하의 미소한 폭으로 함으로써, 상기 트렌치를 형성하더라도 트랜지스터의 미세화를 실현할 수 있다.
또한, 본 발명의 일 형태는 산화물 절연층을 형성하고, 산화물 절연층에 바이어스 전압을 인가하여 제 1 플라즈마 에칭 처리를 실시함으로써 산화물 절연층 상면에 대략 수직인 측면을 갖는 오목부를 형성하고, 오목부에 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가하여 제 2 플라즈마 에칭 처리를 실시함으로써 하단 코너부에 곡면을 갖는 트렌치를 형성하고, 산화물 절연층의 트렌치의 바닥부, 하단 코너부, 및 측부와 접촉된 산화물 반도체막을 형성하고, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하고, 산화물 반도체막 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태는 산화물 절연층을 형성하고, 산화물 절연층에 바이어스 전압을 인가하여 제 1 플라즈마 에칭 처리를 실시함으로써 산화물 절연층 상면에 대략 수직인 측면을 갖는 오목부를 형성하고, 오목부에 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가하여 행해지는 제 2 플라즈마 에칭 처리와 희가스 분위기하에서 행해지는 제 3 플라즈마 에칭 처리에 의하여 하단 코너부 및 상단 코너부에 곡면을 갖는 트렌치를 형성하고, 산화물 절연층의 트렌치의 바닥부, 하단 코너부, 및 측부와 접촉된 산화물 반도체막을 형성하고, 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하고, 산화물 반도체막 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 일 형태인 반도체 장치의 제작 방법에서 제 2 플라즈마 에칭 처리에서 인가하는 바이어스 전압의 전력 밀도는 0W/cm2 이상 0.03W/cm2 이하로 하는 것이 바람직하다.
또한, 본 명세서 등에서 “제 1”,“제 2”, “제 3”등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며 개수를 한정하는 것이 아님을 부기한다.
본 발명의 일 형태를 사용함으로써 미세화를 실현하면서 안정된 전기 특성을 부여하는 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치를 용이하게 제작하는 방법을 제공할 수 있다.
도 1a는 본 발명의 일 형태인 반도체 장치의 상면도이고, 도 1b는 본 발명의 일 형태인 반도체 장치의 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 도시한 도면.
도 3a 및 도 3b는 본 발명의 일 형태인 반도체 장치의 제작 방법을 도시한 도면.
도 4a는 본 발명의 일 형태인 반도체 장치의 상면도이고, 도 4b는 본 발명의 일 형태인 반도체 장치의 단면도.
도 5a는 본 발명의 일 형태인 반도체 장치를 도시한 단면도이고, 도 5b는 본 발명의 일 형태인 반도체 장치를 도시한 평면도이고, 도 5c는 본 발명의 일 형태인 반도체 장치를 도시한 회로도.
도 6a는 본 발명의 일 형태인 반도체 장치를 도시한 회로도이고, 도 6b는 본 발명의 일 형태인 반도체 장치를 도시한 사시도.
도 7a는 본 발명의 일 형태인 반도체 장치를 도시한 단면도이고, 도 7b는 본 발명의 일 형태인 반도체 장치를 도시한 평면도.
도 8a 및 도 8b는 본 발명의 일 형태인 반도체 장치를 도시한 회로도.
도 9는 본 발명의 일 형태인 반도체 장치의 일례를 도시한 블록도.
도 10은 본 발명의 일 형태인 반도체 장치의 일례를 도시한 블록도.
도 11은 본 발명의 일 형태인 반도체 장치의 일례를 도시한 블록도.
도 12는 실시예 1의 비교예 시료의 단면 TEM 사진.
도 13은 실시예 1의 실시예 시료의 단면 TEM 사진.
도 14a 및 도 14b는 실시예 2의 실시예 시료의 단면 TEM 사진.
본 발명의 실시형태의 일례에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 쉽게 이해할 수 있도록 실제 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 기재된 발명은 반드시 도면 등에 도시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서 “전기적으로 접속되어 있다”라는 표현에는 “어떠한 전기적 작용을 갖는 것”을 통하여 접속되어 있는 경우가 포함된다. 여기서, “어떤 전기적 작용을 갖는 것”은 접속 대상 사이에서 전기 신호를 주고받고 할 수 있는 것이면 특별히 제한을 받지 않는다. 예를 들어, “어떤 전기적 작용을 갖는 것”에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 코일, 용량 소자, 그 외 각종 기능을 갖는 소자 등이 포함된다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우 또는 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수도 있다. 따라서, 본 명세서에서는 소스나 드레인의 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 기본적인 구성 및 제작 방법에 대하여 도면을 사용하여 설명한다. 도 1a 및 도 1b에 본 발명의 일 형태인 반도체 장치를 도시하였다. 도 1a는 본 발명의 일 형태인 반도체 장치의 상면도를 도시한 것이고, 도 1b는 도 1a의 1점 쇄선 A1-A2의 단면도다.
도 1a 및 도 1b에 도시된 트랜지스터(162)는 트렌치(131)가 형성된 산화물 절연층(130)과, 산화물 반도체막(144), 게이트 절연층(146), 소스 전극 또는 드레인 전극으로서 기능하는 도전층(142a), 도전층(142b), 게이트 전극(148)을 갖는다. 도시하지 않았지만, 트랜지스터(162)는 기판 위에 형성되어 있다.
트렌치(131)는 하단 코너부에 곡면을 갖는다. 또한, 트렌치(131)의 하단 코너부가 포함한 곡면의 곡률 반경은 20nm 이상 70nm 이하가 바람직하고, 더 바람직하게는 20nm 이상 30nm 이하라면 좋다. 트렌치(131)의 하단 코너부에 곡면이 형성됨으로써 산화물 절연층(130) 위에 형성된 산화물 반도체막(144)이 트렌치(131)의 하단 코너부에서 단절되지 않으므로 트랜지스터(162)는 안정된 전기적 특성을 얻을 수 있다.
또한, 트렌치(131)의 측부는 산화물 절연층 상면에 대략 수직인 측면을 갖는다. 또한, 본 명세서에서 “대략 수직”이란 80° 이상 100° 이하를 가리킨다. 또한, 트렌치의 상단의 폭(도 1b에 도시된 L2)은 트렌치의 측면의 폭(도 1b에 도시된 L1)의 1배 이상 1.5배 이하인 것이 바람직하다. 트렌치의 측면이 산화물 절연층 상면에 대략 수직이기 때문에 트렌치의 깊이(도 1b에 도시된 d)를 깊게 하더라도 트렌치의 측면과 트렌치의 상단의 폭이 거의 같고, 트렌치의 상단의 폭이 트렌치의 측면의 폭보다 넓어지지 않는다. 트렌치의 상단의 폭이 트렌치의 측면보다 넓어지지 않기 때문에 미세화를 실현할 수 있다.
도 2a 내지 도 3b에 트랜지스터(162)의 제작 방법의 일례를 도시하였다.
우선, 기판 위에 산화물 절연층(130)을 형성한다.
사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필수적이다. 예를 들어 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세리믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판, 또한 이들 기판 위에 반도체 소자가 형성된 것 예를 들어 MOSFET 구조의 트랜지스터를 포함한 구동 회로가 형성된 반도체 기판, 용량이 형성된 반도체 기판 등을 사용할 수 있다.
산화물 절연층(130)은 막 두께가 1nm 이상 100nm 이하가 되도록 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 산화물 절연층(130)을 스퍼터링법을 사용하여 형성하면 수소 등의 불순물이 충분히 저감된 산화물 절연층을 형성할 수 있다.
산화물 절연층(130)으로서는 산화실리콘, 산화갈륨, 산화알루미늄, 산화질화실리콘, 질화산화실리콘, 산화하프늄, 또는 산화탄탈 등을 사용하는 것이 바람직하다. 또한, 이들 화합물을 단층 구조 또는 2층 이상의 적층 구조로 형성하여 사용할 수 있다. 적층 구조로 할 때 예를 들어 기판과 접촉된 산화물 절연층에 CVD법으로 형성한 산화실리콘막을 사용하고, 산화물 반도체막(144)과 접촉된 산화물 절연층에 스퍼터링법으로 형성한 산화실리콘막을 사용하는 구성으로 하여도 좋다. 산화물 반도체막(144)과 접촉된 절연층을 수소 농도가 저감된 산화물 절연층으로 함으로써 산화물 반도체막(144)으로 수소가 확산되는 것을 억제할 뿐만 아니라 산화물 반도체막(144)의 산소 결함에 산화물 절연층(130)으로부터 산소가 공급되기 때문에 트랜지스터의 전기 특성이 양호하게 된다.
여기서, 산화질화 실리콘이란 그 조성에서 질소보다 산소의 함유량이 많은 것이며 예를 들어 적어도 산소가 50at.% 이상 70at.% 이하, 질소가 0.5at.% 이상 15at.% 이하, 실리콘이 25at.% 이상 35at.% 이하의 범위로 함유된 것을 가리킨다. 또한, 질화산화실리콘이란 그 조성에서 산소보다 질소의 함유량이 많은 것이며 예를 들어 적어도 산소가 5at.% 이상 30at.% 이하, 질소가 20at.% 이상 55at.% 이하, 실리콘이 25at.% 이상 35at.% 이하의 범위로 함유된 것을 가리킨다. 다만, 상기한 범위는 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우의 범위다. 또한, 구성 원소의 함유 비율은 그 합계가 100at.%를 넘지 않는 값을 갖는다.
산화물 절연층(130)은 산화물 반도체막(144)과 접촉되기 때문에 막 내(벌크 내)에 적어도 화학량론적 조성비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화물 절연층(130)으로서 산화실리콘막을 사용하는 경우에는 SiO(2+α)(다만, α>0)로 한다.
그리고, 산화물 절연층에 복수의 트렌치(131)(홈이라고도 부름)를 형성함으로써 트렌치(131)를 갖는 산화물 절연층(130)을 형성한다. 트렌치(131)는 포토리소그래피법을 사용한 드라이 에칭법을 사용하여 제작할 수 있다.
예를 들어 반응성 이온 에칭(RIE：Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법, 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 이용할 수 있다. 또한, 에칭 가스로서는 3불화메탄(CHF3), 4불화탄소(CF4), 수소, 헬륨, 아르곤 등의 희가스를 적절히 혼합하여 사용할 수 있다.
본 실시형태에서는 ICP 에칭 장치를 사용하여 절연층에 오목부를 형성하는 제 1 플라즈마 에칭 처리와 상기 오목부에 곡면을 형성함으로써 하단 코너부에 곡면을 갖는 트렌치(131)를 형성하는 제 2 플라즈마 에칭 처리의 2번의 플라즈마 에칭 처리를 행함으로써 도 1b에 도시한 바와 같은 하단 코너부에 곡면을 갖는 트렌치(131)를 형성한다.
우선, 산화물 절연층(130) 상면에 선택적으로 레지스트 마스크(151)를 형성하고, 상기 레지스트 마스크를 사용하여 산화물 절연층(130)에 제 1 플라즈마 에칭 처리를 실시하여 오목부를 형성한다(도 2a 참조).
제 1 플라즈마 에칭 처리는 ICP 에칭 장치 내에 에칭 가스를 봉입하고 장치 내에 고주파 전압과 바이어스 전압을 인가함으로써 행한다. 제 1 플라즈마 에칭 처리에서 인가하는 전압으로서는 예를 들어 전원 전력 475W, 바이어스 전력 300W가 되는 전압으로 한다.
또한, 제 1 플라즈마 에칭 처리에 이용하는 에칭 가스로서는 예를 들어 염소를 함유한 가스(염소계 가스 예를 들어 염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유한 가스(불소계 가스 예를 들어 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스, 이들 가스를 적절히 혼합한 가스 등을 사용할 수 있다.
에칭 가스에 고전압을 인가함으로써 플라즈마가 발생되고 이 플라즈마 내에서 발생된 이온, 라디칼 등의 화학적으로 활성인 여기종이 산화물 절연층(130)과 반응한다. 상기 반응에 의하여 산화물 절연층(130)이 에칭되어 오목부가 형성된다. 또한, 제 1 플라즈마 에칭 처리에서는 대전한 이온이 바이어스 전압에 의하여 기판 측에 끌림으로써 방향성을 갖는 이방성 에칭 처리를 행할 수 있다.
이어서, 제 1 플라즈마 에칭 처리에 의하여 형성된 오목부에 제 2 플라즈마 에칭 처리를 행함으로써, 오목부의 하단 코너부에 곡면을 형성한다(도 2b 참조). 제 2 플라즈마 에칭 처리에서는 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가한다. 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가함으로써 에칭 장치 내에 발생한 이온과 라디칼이 기판 측에 강렬하게 끌리는 일이 없고 등방성 에칭 처리를 행할 수 있다. 따라서, 제 1 플라즈마 에칭 처리에 의하여 형성된 오목부의 하단 코너부가 등방적으로 에칭됨으로써 곡면을 형성할 수 있다.
제 2 플라즈마 에칭 처리에서 인가하는 바이어스 전압은 산화물 절연층에 가해지는 전력 밀도가 0.03W/cm2 이하, 더 바람직하게는 0.009W/cm2 이하가 되는 전압으로 하는 것이 좋다. 또는 제 2 플라즈마 에칭 처리에서 바이어스 전압을 인가하지 않아도 좋다. 제 2 플라즈마 에칭 처리에서 높은 바이어스 전압 예를 들어 전력 밀도가 0.8W/cm2가 되는 전압을 인가하면 제 1 플라즈마 에칭 처리와 마찬가지로 이방성 에칭이 되기 때문에 제 1 플라즈마 에칭 처리 후와 마찬가지로 하단 코너부가 곡면을 갖지 않는 형상이 된다. 결과적으로, 하단 코너부에서 이후 형성하는 산화물 반도체막이 단절될 경우가 있다.
상기 방법을 사용하여 형성한 트렌치(131)는 측부에 산화물 절연층 상면에 대략 수직인 측면을 갖는다. 따라서, 트렌치의 측면의 폭보다 트렌치의 상단의 폭이 넓어지기 어려워 트랜지스터의 미세화를 실현할 수 있다. 트렌치의 상단의 폭은 트렌치의 측면의 폭의 1배 이상 1.5배 이하가 되는 것이 바람직하다.
본 실시형태에서는 바이어스 전압을 인가하는 제 1 플라즈마 에칭 처리와 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가하거나 또는 바이어스 전압을 인가하지 않는 제 2 플라즈마 에칭 처리를 조합함으로써 하단 코너부에 곡면을 갖는 트렌치를 형성한다.
여기서 제작한 트렌치(131)는 하단 코너부에 곡면을 포함하고, 상기 곡면의 곡률 반경은 20nm 이상 70nm 이하(바람직하게는 20nm 이상 30nm 이하)다. 또한, 트렌치(131)의 측부는 산화물 절연층(130) 상면에 대략 수직인 측면을 갖고, 트렌치(131)의 상단의 폭은 트렌치(131)의 측면의 폭의 1배 이상 1.5배 이하다. 따라서, 단채널 효과를 억제하면서 미세화를 실현하는 트랜지스터를 제작할 수 있다.
다음에, O2 애싱 등에 의하여 레지스트 마스크(151)를 제거한 후, 트렌치(131)를 덮도록 산화물 반도체막(144)을 형성한다(도 2c 참조).
산화물 반도체막(144)에 사용하는 산화물 반도체로서 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn을 함유한 것이 바람직하다. 또한 상기 산화물을 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저로서 이들에 추가적으로 갈륨(Ga)을 함유한 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 함유한 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 함유한 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 함유한 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu), 지르코늄(Zr) 중 하나 또는 복수 종류를 함유하여도 좋다.
예를 들어, 산화물 반도체로서 단원계 금속 산화물인 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어 In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0이면서 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0이면서 n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1 (=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3 (=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어 In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라고 하는 것은 a, b, 및 c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말한다. r로서는 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지다.
또한, 산화물 반도체막(144)은 단결정, 다결정(폴리크리스탈이라고도 함), 비정질 등의 상태를 갖는다.
바람직하게는 산화물 반도체막(144)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막이 형성될 면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또 ab면에 수직인 방향에서 관찰할 때 삼각형 또는 육각형 원자 배열을 갖고, c축에 수직인 방향에서 관찰할 때 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재한 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재한 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성될 면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향이 된다. 성막에 의하여 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사됨으로 인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체막(144)은 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 형성할 수 있다.
산화물 반도체막(144)은 바람직하게는 스퍼터링법에 의하여 기판 가열 온도 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하로 산소 가스 분위기하에서 형성한다. 산화물 반도체막(144)의 두께는 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 막 형성시의 기판 가열 온도가 높을수록 얻어지는 산화물 반도체막(144) 내의 불순물 농도는 낮아진다. 또한, 산화물 반도체막(144) 내의 원자 배열이 가지런하게 되고 고밀도화되므로 다결정 또는 CAAC가 형성되기 쉬워진다.
또한, 산소 가스 분위기하에서 성막함으로써 희가스 등의 불필요한 원자가 함유되지 않기 때문에 다결정 산화물 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다. 다만, 산소 가스와 희가스의 혼합 분위기로 하여도 좋고, 그 경우에는 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상, 더 바람직하게는 80vol.% 이상으로 한다. 또한, 산화물 반도체막의 형성에 사용하는 아르곤 및 산소는 물, 수소 등이 포함되지 않은 것이 바람직하다. 예를 들어, 아르곤을 순도 9N(노점 -121℃, 물 0.1ppb, 수소 0.5ppb), 산소를 순도 8N(노점 -112℃, 물 1ppb, 수소 1ppb)으로 하는 것이 바람직하다. 또한, 산화물 반도체막(144)은 얇을수록 트랜지스터의 단채널 효과가 저감된다. 다만, 지나치게 얇으면 계면 산란의 영향이 강해져 전계 효과 이동도의 저하가 일어나는 경우가 있다.
비정질 상태의 산화물 반도체는 평탄한 표면을 비교적 용이하게 얻을 수 있기 때문에 이것을 사용하여 트랜지스터를 제작할 때의 계면 산란을 저감할 수 있고, 비교적 높은 이동도를 비교적 용이하게 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는 벌크 내의 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체보다 높은 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601:2001(ISO4287:1997)로 정의되는 상술 평균 거칠기를 곡면에 적용할 수 있도록 3차원으로 확장한 것이며 “기준면으로부터　지정면까지의 편차의 절대값을 평균한 값”으로 표현할 수 있고 다음 수학식 1로 정의된다.
Figure pat00001
여기서, 지정면이란 거칠기가 계측되는 면이며, 좌표(x1, y1, f(x1, y1))(x1, y2, f(x1, y2))(x2, y1, f(x2, y1))(x2, y2, f(x2, y2))의 4지점을 연결하여 이루어진 사각형의 영역으로 하고, 지정면을 XY 평면에 투영한 장방형 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. Ra는 원자힘 현미경(AFM:Atomic Force Microscope)으로 측정할 수 있다. 또한, 지정면이란 모든 측정 데이터가 나타내는 면이며, 3개의 파라미터(X, Y, Z)로 이루어지고, Z=F(X, Y)로 표기된다.
또한, 기준면은 지정면의 평균 높이에서 XY 평면과 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0로 할 때 기준면의 높이도 Z0로 나타내어진다.
이와 같이, 산화물 반도체막이 형성되는 산화물 절연층의 평균 면 거칠기를 0.3nm 이하로 하기 위해서는 평탄화 처리를 행하면 좋다. 평탄화 처리는 산화물 반도체막을 형성하기 전에 행하면 좋다.
예를 들어, 평탄화 처리로서 화학적 기계적 연마(Chemical Mechanical Polishing：CMP) 처리를 행하면 좋다. 여기서, CMP 처리는 1번 이상 행하면 좋다. 여러 차례 나누어 CMP 처리를 수행하는 경우에는 높은 연마 레이트로 1차 연마를 행한 후 낮은 연마 레이트로 마무리 연마를 행하는 것이 바람직하다.
또한, 산화물 절연층을 평탄화시키기 위해서는 CMP 처리 대신에 드라이 에칭 등을 행하여도 좋다. 여기서, 에칭 가스로서는 염소, 염화붕소, 염화실리콘, 4염화탄소 등의 염소계 가스, 4불화탄소, 불화황, 불화질소 등의 불소계 가스 등을 사용하면 좋다.
본 실시형태에서는 산화물 절연층에 트렌치를 형성하는 플라즈마 에칭 처리에서 산화물 절연층을 평탄화시킬 수도 있다. 플라즈마 처리에 의하여 피처리면에 불활성 가스의 이온이 조사됨으로써 스퍼터링 효과에 의하여 피처리면의 미세한 요철이 평탄화된다. 이와 같은 플라즈마 처리는 역 스퍼터링이라고도 불린다. 희가스를 사용하는 플라즈마 처리는 산화물 절연층의 평탄화에 특히 바람직하다.
또한, 산화물 절연층을 평탄화시키기 위해서는 상기 처리 중 어느 것을 사용하여도 좋다. 예를 들어, 역 스퍼터링만을 행하여도 좋고, CMP 처리를 행한 후에 드라이 에칭을 행하여도 좋다. 다만, 산화물 반도체막의 피형성면인 산화물 절연층에 물 등이 혼입되지 않도록 하기 위해서는 드라이 에칭 또는 역 스퍼터링을 사용하는 것이 바람직하다.
또한, 금속 산화물에는 화학량론비보다 과잉으로 산소를 함유시키는 것이 바람직하다. 산소를 과잉으로 함유시키면, 형성되는 산화물 반도체막의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 산화물 반도체막(144)을 In-Zn계 금속 산화물로 형성하는 경우에는 타깃의 조성비를 원자수비로 In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더 바람직하게는 In/Zn=1 내지 10으로 한다. Zn의 원자수비를 바람직한 범위로 함으로써 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 함유시키기 위하여 금속 산화물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z＞1.5X＋Y를 만족시키는 것이 바람직하다.
또한, 산화물 반도체막(144)으로서 In-Ga-Zn-O계 재료를 스퍼터링법으로 성막하는 경우에는 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 3:1:4로 나타내어지는 In-Ga-Zn-O 타깃을 사용한다. 상기 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막(144)을 형성함으로써 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체막(144)으로서 In-Sn-Zn-O계 재료를 스퍼터링법으로 형성하는 경우에는 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 20:45:35로 나타내어지는 In-Sn-Zn-O 타깃을 사용한다. 상기 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막(144)을 형성함으로써 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 여기서 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이면 좋다. 타깃의 충전율을 높게 함으로써, 형성되는 산화물 반도체막을 치밀하게 할 수 있다.
또한, 산화물 반도체막에 적용할 수 있는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감시킬 수 있다.
또한, 산화물 반도체막에는 수소가 함유된다. 이 수소는 수소 원자 외 수소 분자, 물, 수산기, 기타 수소화물로서 함유되는 경우도 있다. 산화물 반도체막에 포함되는 수소는 가능한 한 적은 것이 바람직하다.
또한, 산화물 반도체막의 알칼리 금속 및 알칼리 토금속은 적게 하는 것이 바람직하고, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면, 트랜지스터의 오프 전류를 증대시키는 원인이 되는 캐리어가 생성되는 경우가 있기 때문이다.
또한, 산화물 반도체막에 가열 처리를 행함으로써 불순물 농도를 저감시킬 수 있다. 가열 처리는 감압 분위기하, 불활성 분위기하, 또는 산화성 분위기하에서 행한다.
가열 처리는 감압 분위기하 또는 불활성 분위기하에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 절환하고 가열 처리를 더 행하면 바람직하다. 이것은 감압 분위기하 또는 불활성 분위기하에서 가열 처리를 행하면, 산화물 반도체막(144) 내의 불순물 농도를 저감시킬 수 있지만, 동시에 산소 결손도 발생하기 때문이고, 이 때 발생한 산소 결손을 산화성 분위기에서의 가열 처리에 의하여 저감시킬 수 있다.
산화물 반도체막(144)은 성막시의 기판 가열에 추가적으로 가열 처리를 행함으로써, 막 내의 불순물 준위를 매우 작게 할 수 있다. 결과적으로 트랜지스터의 전계 효과 이동도를 이상적인 전계 효과 이동도 가까이까지 높일 수 있다.
또한, 산화물 절연층(130) 위에 산화물 반도체막(144)이 형성된 상태에서 가열됨으로써 산화물 반도체막(144)에 산소를 공급할 수 있으므로 산화물 반도체막(144)의 산소 결함을 저감시켜 반도체 특성을 양호하게 할 수 있다. 산화물 반도체막(144) 및 산화물 절연층(130)을 적어도 일부가 접촉된 상태에서 가열 공정을 행함으로써 산화물 반도체막(144)으로 산소를 공급하여도 좋다.
또한, 산화물 반도체막(144)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다. 산소의 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 산소의 도입은 노출된 산화물 반도체막(144)에 직접 행하여도 좋고, 게이트 절연층(146) 등을 통과시켜 행하여도 좋다.
산화물 반도체막(144)은 섬 형상으로 가공하여도 좋고, 형상을 가공하지 않고, 그대로 막 형상으로 형성하여도 좋다. 또한, 산화물 반도체막을 소자마다 분리하는 절연층으로 이루어진 소자 분리 영역을 형성하여도 좋다. 소자 분리 영역에도 트렌치 구조를 사용할 수 있다.
또한, 산화물 반도체막(144)을 섬 형상으로 가공하는 경우에는, 산화물 반도체막(144)에 행하는 에칭은 드라이 에칭 및 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽 모두를 사용하여도 좋다. 예를 들어, 산화물 반도체막(144)의 웨트 에칭에 사용하는 에칭 용액으로서는 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL Co., Inc 제조)를 사용하여도 좋다.
이어서, 산화물 반도체막(144) 위에 소스 전극 및 드레인 전극이 되는 도전막을 형성한다. 상기 도전막은 이후의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극 및 드레인 전극에 사용하는 도전 재료로서는 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속 또는 상기한 원소를 성분으로 하는 금속 질화물(질화티타늄, 질화몰리브덴, 질화텅스텐) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속 아래측 및 위측 중 하나 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속 또는 이들의 금속질화물(질화티타늄, 질화몰리브덴, 질화텅스텐)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극 및 드레인 전극에 사용하는 도전막을 도전성의 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 인듐주석 산화물(In2O3-SnO2), 인듐아연 산화물(In2O3-ZnO), 또는 이들 금속 산화물에 산화실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭하여 소스 전극 또는 드레인 전극으로서 기능하는 도전층(142a) 및 도전층(142b)을 형성한 후, 레지스트 마스크를 제거한다.
본 실시형태에서는 도전막으로서 Ti막을 사용하고, 산화물 반도체막(144)으로서 In-Ga-Zn-O계 산화물 반도체를 사용하므로, 에칭액으로서 암모니아 과수(암모니아, 물, 과산화 수소수의 혼합액)를 사용한다.
또한, 본 실시형태에서는 산화물 반도체막(144)을 형성한 후에 소스 전극 및 드레인 전극이 되는 도전층(142a) 및 도전층(142b)을 형성하고 산화물 반도체막(144) 상면에서 도전층(142a) 및 도전층(142b)이 접촉된 구성으로 하였지만, 본 발명의 일 형태인 반도체 장치는 이것에 한정되지 않고 산화물 반도체막(144)을 형성하기 전에 도전층(142a) 및 도전층(142b)을 형성하고 산화물 반도체막 아래 면에서 접촉되는 구성으로 하여도 좋다. 또한, 이 경우에는 산화물 반도체막의 피복성을 향상시키기 위하여 도전층(142a) 및 도전층(142b)이 테이퍼를 갖는 것이 바람직하다.
다음에, 산화물 반도체막(144)의 일부 및 소스 전극 또는 드레인 전극으로서 기능하는 도전층(142a) 및 도전층(142b)을 덮는 게이트 절연층(146)을 형성한다. 또한, 채널 폭 방향의 트렌치의 측부 및 바닥부에도 게이트 절연층(146)을 형성한다(도 3a 참조).
게이트 절연층(146)은 막 두께를 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태로 성막하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 게이트 절연층(146)의 재료로서 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy, x>0, y>0), 하프늄알루미네이트(HfAlxOy, x>0, y>0), 산화란탄 등의 High-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(146)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 절연층(146) 위에 게이트 전극(148)이 되는 도전층이 트렌치 내에 충전되도록 형성하고, 게이트 전극(148)을 게이트 절연층(146) 위에 형성한다(도 3b 참조). 게이트 전극(148)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(148)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(148)은 단층 구조와 적층 구조의 어느 쪽을 가져도 좋다.
또한, 게이트 전극(148)의 재료는 인듐주석 산화물, 산화텅스텐을 함유한 인듐 산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐아연 산화물, 산화실리콘이 첨가된 인듐주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(146)과 접촉되는 게이트 전극(148)의 하나의 층으로서 질소를 함유한 금속 산화물 구체적으로는 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV, 바람직하게는 5.5eV 이상의 일 함수를 갖고, 게이트 전극으로서 사용한 경우에는 트랜지스터의 전기적 특성의 임계값 전압을 플러스로 할 수 있어 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
상술한 공정에 의하여 트랜지스터(162)가 형성된다.
또한, 트랜지스터(162)는 도 4a 및 도 4b에 도시한 바와 같이 하단 코너부 및 상단 코너부에 곡면을 갖는 트렌치(231)를 가져도 좋다. 여기서, 하단 코너부 및 상단 코너부에 곡면을 갖는 트렌치(231)의 제작 방법에 대하여 설명한다.
트렌치(231)의 제작 방법은 다음과 같다． 우선, 산화물 절연층(130)에 하단 코너부에 곡면을 갖는 트렌치(131)를 형성하는 공정까지는 상기 트렌치(131)의 제작 방법과 같은 방법을 사용할 수 있다. 그 후, 상기 트렌치에 희가스를 사용한 플라즈마 에칭 처리(제 3 플라즈마 에칭 처리)를 실시함으로써 트렌치(131)의 상단 코너부에도 곡면을 형성하여 하단 코너부 및 상단 코너부에 곡면을 갖는 트렌치(231)를 형성할 수 있다.
제 3 플라즈마 에칭 처리는 트렌치(131)가 형성된 산화물 절연층(130)에 희가스 원소, 바람직하게는 아르곤, 크립톤, 크세논 등의 질량이 큰 희가스 원소를 사용하여 행한다. 제 3 플라즈마 에칭 처리의 조건은 적어도 상단 코너부에서 곡률 반경이 20nm 이상 60nm 이하인 곡면이 형성되도록 산화물 절연층(130)의 재료 및 트렌치(131)의 형상 등에 맞추어 적절히 설정하면 좋다.
예를 들어 산화실리콘막으로 이루어진 절연층에 행하는 제 3 플라즈마 에칭 처리의 조건의 일례로서 ICP 장치를 사용하고, 가스로서 아르곤(Ar=100sccm)을 사용하고, 전원 전력 500W, 바이어스 전력 100W, 압력 1.35Pa, 기판 온도 -10℃, 180초의 조건을 사용할 수 있다.
제 3 플라즈마 에칭 처리를 행함으로써 하단 코너부 및 상단 코너부에 곡면을 갖는 트렌치를 형성할 수 있으므로 산화물 절연층(130) 위에 형성되는 산화물 반도체막(144)의 피복성이 향상되어 전기적 특성이 안정된 트랜지스터를 제공할 수 있다.
또한, 도시하지 않았지만, 트랜지스터(162) 위에 절연층을 형성하여도 좋다. 절연층으로는 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 산화하프늄막, 산화갈륨막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
절연층 위에 절연층을 더 적층하여도 좋다. 특히, 절연층으로서 산화물 절연층을 사용한 경우에는, 수분이나 수소 등의 불순물이 산화물 반도체막(144)에 다시 혼입되지 않도록 이들이 외부로부터 침입하는 것을 막는 보호 절연층을 형성하는 것이 바람직하다. 보호 절연층은 질화 실리콘막, 산화알루미늄막, 질화산화실리콘막, 질화알루미늄막, 질화산화알루미늄막 등의 무기 절연물을 사용하면 좋다. 예를 들어 수소, 수분 등의 불순물 및 산소의 양쪽 모두에 막을 통과시키지 않는 차단 효과(블록 효과)가 높은 산화알루미늄막을 사용할 수 있다.
절연층을 형성한 후, 가열 공정을 더 행하여도 좋다. 예를 들어 대기 중에서 100℃ 이상 200℃ 이하로 1시간 이상 30시간 이하 가열 공정을 행하여도 좋다. 이 가열 공정은 일정한 가열 온도를 유지하여 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃ 이하의 가열 온도로의 승온과, 가열 온도로부터 실온까지의 강온을 복수회 반복하여 행하여도 좋다.
또한, 트랜지스터(162)에 기인한 표면 요철을 저감시키기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
본 실시형태에서 기재한 반도체 장치는 트렌치 구조를 형성하고 그 안에 트랜지스터를 형성함으로써 깊이 방향으로 채널 길이를 얻을 수 있기 때문에 미세화를 달성하면서 단채널 효과가 억제된 반도체 장치를 제공할 수 있다. 또한, 상기 트렌치의 상단 코너부 및 하단 코너부에 곡면을 형성함으로써 산화물 반도체막의 피복성을 향상시켜 전기적으로 안정된 반도체 장치를 제공할 수 있다.
또한, 상기 트렌치의 상단의 폭은 트렌치의 측면의 폭의 1배 이상 1.5배 이하이기 때문에 트렌치를 갖는 트랜지스터의 미세화를 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태 1에 기재된 트랜지스터(162)를 사용하여 전력이 공급되지 않더라도 기억 내용을 유지할 수 있고 또 기록 횟수의 제한도 없는 반도체 장치의 일례를 도면을 사용하여 설명한다.
트랜지스터(162)는 오프 전류가 작기 때문에 이것을 이용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
도 5a 내지 도 5c는 반도체 장치의 구성의 일례다. 도 5a는 반도체 장치의 단면도를 도시한 것이고, 도 5b는 반도체 장치의 평면도를 도시한 것이고, 도 5c는 반도체 장치의 회로도를 도시한 것이다. 여기서, 도 5a는 도 5b의 C1-C2 및 D1-D2로 절단한 단면에 상당한다.
도 5a와 도 5b에 도시된 반도체 장치는 아래 쪽 부분에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 위쪽 부분에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1과 구성이 동일하기 때문에 도 5a 및 도 5b에서 도 1a 및 도 1b와 같은 개소는 같은 부호를 사용하여 설명한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작을 할 수 있다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성에 의하여 오랜 시간 동안 전하를 유지할 수 있게 한다.
또한, 상기 트랜지스터의 양쪽 모두를 n채널형 트랜지스터인 것으로 하여 설명하였지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 트랜지스터(162)에 사용하는 점에 기재되는 발명의 기술적 본질이 있기 때문에 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기에 기재된 것에 한정할 필요는 없다.
도 5a에 도시된 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)과 접촉된 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 갖는다.
도 5a 내지 도 5c에는 도시하지 않았지만, 트랜지스터(160)의 금속 화합물 영역(124)의 일부에는 전극이 접속되어 있다. 여기서, 전극은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 절연층(128) 및 산화물 절연층(130)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는 도 5a에 도시된 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않은 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는 게이트 전극(110) 측면에 사이드 월 절연층을 형성하여 불순물 농도가 다른 영역을 포함하는 불순물 영역(120)을 형성하여도 좋다.
트랜지스터(160) 위에는 트랜지스터(162)가 형성되어 있다. 또한, 트랜지스터(162)는 상기 실시형태에 기재된 트랜지스터와 같은 구성을 갖기 때문에 상세한 설명은 생략한다.
트랜지스터(162)는 산화물 반도체막(144)을 갖는 트렌치 구조의 트랜지스터다. 트렌치 구조를 갖는 트랜지스터를 사용함으로써 단채널 효과를 억제할 수 있다. 또한, 본 발명의 일 형태의 트랜지스터는 트렌치의 측부에 산화물 절연층 상면에 대략 수직인 측면을 갖고, 트렌치 상단의 폭이 트렌치의 측면의 폭의 1배 이상 1.5배 이하이기 때문에 상기 트렌치의 상단의 폭을 좁게 하는 미세한 트랜지스터를 제작할 수 있고, 반도체 장치를 고집적화할 수 있다.
트랜지스터(162) 위에는 절연층(150)이 단층 구조 또는 적층 구조로 형성되어 있다. 또한, 게이트 절연층(146) 및 절연층(150)을 개재(介在)하여 트랜지스터(162)의 도전층(142a)과 중첩된 영역에는 도전층(148b)이 형성되어 있고, 도전층(142a)과 게이트 절연층(146)과 절연층(150)과 도전층(148b)으로 용량 소자(164)가 구성되어 있다. 즉, 트랜지스터(162)의 도전층(142a)은 용량 소자(164)의 전극 중 하나로서 기능하고, 도전층(148b)은 용량 소자(164)의 전극 중 다른 하나로서 기능한다. 또한, 용량이 불필요한 경우에는 도전층(148b)이 형성되지 않은 구성으로 할 수도 있다. 또한, 용량 소자(164)는 트랜지스터(162) 상방에 별도로 형성하여도 좋다. 예를 들어 트렌치형 용량 소자나 스택형 용량 소자를 트랜지스터(162) 위쪽 또는 트랜지스터(160) 아래 쪽에 별도로 형성함으로써 3차원적으로 적층하여 고집적화를 더 도모하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(152)이 형성되어 있다. 또한, 절연층(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 형성되어 있다. 도 5a에 도시하지 않았지만, 배선(156)은 절연층(150) 및 절연층(152) 등에 형성된 개구에 형성된 전극을 통하여 도전층(142b)과 전기적으로 접속되어 있다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 산화물 반도체막(144)의 일부와 중첩하도록 형성되는 것이 바람직하다.
도 5a 및 도 5b에서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(144)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적을 저감시켜 고집적화를 도모할 수 있다.
또한, 금속 화합물 영역(124), 도전층(142b), 및 배선(156)의 전기적 접속은 직접 행하여도 좋고 그 사이의 절연층에 전극을 형성하고 상기 전극을 통하여 행하여도 좋다. 또한, 그 사이에 개재하는 전극은 복수라도 좋다.
도 5c는 도 5a 및 도 5b에 대응한 회로 구성의 일례를 도시한 것이다.
도 5c에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극이 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극이 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나가 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극이 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자(164)의 전극 중 하나와 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 전극 중 다른 하나는 전기적으로 접속되어 있다.
도 5c에 도시한 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서는 다른 2개의 전위 레벨을 주는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태로 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제 2 배선은 상이한 전위가 된다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 공급된 경우의 외견상 임계값 Vth_H는 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 공급된 경우의 외견상 임계값 Vth_L보다 낮아지기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0로 설정함으로써 트랜지스터(160)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작에서 High 레벨 전하가 공급된 경우에는 제 5 배선의 전위가 V0(＞Vth_H)이 되면 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 공급된 경우에는 제 5 배선의 전위가 V0(＜Vth_L)이 되어도 트랜지스터(160)는 그대로 "오프 상태"다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 "오프 상태"가 되는 전위 즉 Vth_H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는 게이트 전극의 상태에 상관없이 트랜지스터(160)가 "온 상태"가 되는 전위 즉 Vth_L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작을 행할 필요가 없거나 또는 리프레쉬 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않더라도(다만, 전위는 고정되어 있는 것이 바람직함) 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는 정보의 기록에 높은 전압이 불필요하므로 소자의 열화 문제도 없다. 예를 들어 종래의 비휘발성 메모리와 달리 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없으므로 게이트 절연층의 열화 문제가 전혀 생기지 않는다. 즉 기재하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없고 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는 트렌치 구조를 채용함으로써 평면 면적을 축소할 수 있으므로 고집적화가 가능하다. 또한, 본 실시형태에 기재된 반도체 장치는 트렌치를 따라 산화물 반도체막이 형성되기 때문에 트랜지스터를 고집적화하더라도 채널 길이를 확보할 수 있어 단채널 효과가 억제된 반도체 장치를 제공할 수 있다. 또한, 상기 트렌치의 측부는 산화물 절연층 상면에 대략 수직인 면을 갖고 트렌치의 상단의 폭은 트렌치의 측면의 폭의 1배 이상 1.5배 이하이기 때문에 상기 트렌치의 측면의 폭이 좁은 미세한 트랜지스터를 제작할 수 있어 반도체 장치를 더 고집적화할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 기재된 트랜지스터(162)를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용을 유지할 수 있고 또 기록 횟수에도 제한이 없는 반도체 장치에 대하여 실시형태 2에 기재된 구성과 다른 구성에 대하여 도 6a 내지 도 7b를 사용하여 설명한다.
도 6a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 6b는 반도체 장치의 일례를 도시한 개념도다. 우선, 도 6a에 도시한 반도체 장치에 대하여 설명하고, 이어서 도 6b에 도시한 반도체 장치에 대하여 설명한다.
도 6a에 도시한 반도체 장치에서 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)를 매우 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 6a에 도시한 반도체 장치(메모리 셀(250))에 정보를 기록하고 유지시키는 동작에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)는 오랜 시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트선 BL과 용량 소자(254)가 도통하여 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 결과적으로 비트선 BL의 전위가 변화한다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB*VB0+C*V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 가지면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB*VB0+C*V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이와 같이 도 6a에 도시한 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작은 특징 때문에 용량 소자(254)에 축적된 전하를 오랜 기간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않더라도 기억된 내용을 오랜 기간에 걸쳐 유지할 수 있다.
다음에, 도 6b에 도시된 반도체 장치에 대하여 설명한다.
도 6b에 도시된 반도체 장치는 위쪽 부분에 기억 회로로서 도 6a에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 갖고, 아래 쪽 부분에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 6b에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 밑에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성된 트랜지스터는 트랜지스터(162)와 다른 반도체 재료를 사용하여 형성하는 것이 더 바람직하다. 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 외 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 적합하게 실현할 수 있다.
또한, 도 6b에 도시한 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만 적층하는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리셀 어레이를 적층하는 구성으로 하여도 좋다.
다음에, 도 6a에서 도시한 메모리 셀(250)의 구체적인 구성에 대하여 도 7a 및 도 7b를 사용하여 설명한다.
도 7a 및 도 7b는 메모리 셀(250)의 구성의 일례다. 도 7a는 메모리 셀(250)의 단면도를 도시한 것이고, 도 7b는 메모리 셀(250)의 평면도를 도시한 것이다. 여기서, 도 7a는 도 7b의 F1-F2 및 G1-G2로 절단한 단면에 상당한다.
도 7a 및 도 7b에 도시한 트랜지스터(162)는 실시형태 1에 기재된 구성과 동일하기 때문에 도 1a 및 도 1b와 같은 개소는 같은 부호를 사용하여 설명하고 상세한 설명은 생략한다.
트랜지스터(162) 위에는 절연층(256)이 단층 구조 또는 적층 구조로 형성되어 있다. 또한, 절연층(256)을 개재하여 트랜지스터(162)의 도전층(142a)과 중첩되는 영역에는 도전층(262)이 형성되어 있고, 도전층(142a)과 절연층(256)과 도전층(262)으로 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 도전층(142a)은 용량 소자(254)의 전극 중 하나로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는 절연층(258)이 형성되어 있다. 또한, 절연층(258) 위에는 메모리 셀(250)과 인접된 메모리 셀(250)을 접속하기 위한 배선(260)이 형성되어 있다. 도시하지 않았지만, 배선(260)은 절연층(256) 및 절연층(258) 등에 형성된 개구를 통하여 트랜지스터(162)의 도전층(142b)과 전기적으로 접속되어 있다. 다만, 다른 도전층을 개구에 형성하고 상기 다른 도전층을 통하여 배선(260)과 도전층(142b)을 전기적으로 접속시켜도 좋다. 또한, 배선(260)은 도 6a의 회로도의 비트선 BL에 상당한다.
도 7a 및 도 7b에서 트랜지스터(162)의 도전층(142b)은 인접된 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써 반도체 장치의 점유 면적을 저감할 수 있기 때문에 고집적화를 도모할 수 있다.
상술한 바와 같이, 위쪽 부분에 다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작의 빈도를 매우 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다.
상술한 바와 같이 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 저감된 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써, 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는 트렌치 구조를 채용함으로써 평면 면적을 축소할 수 있으므로 고집적화가 가능하다. 또한, 본 실시형태에 기재된 반도체 장치는 트렌치를 따라 산화물 반도체막이 형성되기 때문에 트랜지스터를 고집적화하더라도 채널 길이를 확보할 수 있고, 단채널 효과가 억제된 반도체 장치를 제공할 수 있다. 또한, 상기 트렌치의 측부는 산화물 절연층 상면에 대략 수직인 측면을 갖고, 트렌치의 상단의 폭은 트렌치의 측면의 폭의 1배 이상 1.5배 이하이기 때문에 상기 트렌치의 측면의 폭을 좁게 하는 미세한 트랜지스터를 제작할 수 있어 반도체 장치를 더 고집적화할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8a 내지 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에서 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용된다. SRAM 또는 DRAM이 사용되는 이유는 플래시 메모리는 응답이 느리고 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우에는 다음과 같은 특징이 있다.
일반적인 SRAM은 도 8a에 도시한 바와 같이 하나의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X디코더(807), Y디코더(808)로 구동한다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)가 인버터를 구성하여 고속 구동을 가능하게 한다. 그러나, 하나의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에 셀 면적이 크다는 단점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 그래서, SRAM은 비트당 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 8b에 도시된 바와 같이 DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 그것을 X디코더(813) 및 Y디코더(814)로 구동한다. 하나의 셀이 하나의 트랜지스터에 하나의 용량을 갖는 구성이므로 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 다만, DRAM은 항상 리프레쉬 동작을 행할 필요가 있기 때문에 재기록을 행하지 않는 경우라도 전력을 소비한다.
그러나, 상기 실시형태에 기재된 반도체 장치의 메모리 셀 면적은 10F2 전후이며 빈번한 리프레쉬 동작은 행할 필요가 없다. 따라서, 메모리 셀 면적을 축소하고 또 소비 전력을 저감할 수 있다.
도 9는 휴대 기기의 블록도를 도시한 것이다. 도 9에 도시한 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시형태에 기재된 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속이고 오랜 기간 동안의 기억 유지가 가능하고, 소비 전력을 충분히 저감할 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상술한 실시형태에 기재된 반도체 장치를 사용한 예를 도시한 것이다. 도 10에 도시한 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)는 신호선을 통하여 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시하지 않았음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 송신되어 표시된다.
입력 화상 데이터 A에 변경이 없는 경우에는, 기억 화상 데이터 A는 보통 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여 디스플레이 컨트롤러(956)에 의하여 판독된다.
다음에, 예를 들어 유저가 화면을 재기록하는 조작을 행하였을 때(즉 입력 화상 데이터 A에 변경이 있는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되면, 디스플레이(957)의 다음의 프레임에서 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 송신되어 표시된다. 이 판독은 그 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
상술한 바와 같이 메모리(952) 및 메모리(953)는 화상 데이터의 기록과 화상 데이터의 판독을 교대로 행함으로써 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리인 것에 한정되지 않고, 하나의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에 기재된 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속이고, 오랜 기간 동안의 기억 유지가 가능하고, 소비 전력을 충분히 저감할 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11에 도시한 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상기 실시형태에 기재된 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어 유저가 하이라이트 기능을 사용하는 경우에는, 메모리 회로(1007)는 유저가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란 유저가 전자 서적을 읽고 있을 때 예를 들어 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등 특정 개소를 마킹함으로써 주위와의 차이를 나타내는 것을 가리킨다. 메모리 회로(1007)는 정보의 단기적인 기억에 사용하고, 정보를 장기적으로 저장하기 위하여 메모리 회로(1007)에 저장된 데이터를 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에도 상기 실시형태에 기재된 반도체 장치를 채용함으로써 정보의 기록 및 판독을 고속으로 행할 수 있고, 오랜 기간 동안 기억을 유지할 수 있고, 소비 전력을 충분히 저감할 수 있다.
상술한 바와 같이 본 실시형태에 기재된 휴대 기기에는 상기 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속이고 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 저감된 휴대 기기가 실현된다. 또한, 본 발명의 일 형태의 트랜지스터는 트렌치 구조를 채용함으로써 평면 면적을 축소할 수 있으므로 고집적화가 가능하다. 또한, 본 발명의 일 형태인 트랜지스터는 트렌치를 따라 산화물 반도체막이 형성되기 때문에 트랜지스터를 고집적화하더라도 채널 길이를 확보할 수 있어 단채널 효과가 억제된다. 또한, 상기 트렌치의 측부는 산화물 절연층 상면에 대략 수직인 측면을 갖고 트렌치의 상단의 폭은 트렌치의 측면의 폭의 1배 이상 1.5배 이하이기 때문에 상기 트렌치의 측면의 폭이 좁은 미세한 트랜지스터를 제작할 수 있어 반도체 장치를 더 고집적화할 수 있다.
본 실시형태에 기재된 구성이나 방법 등은 다른 실시형태에 기재된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 시료로서 본 발명의 일 형태인 트랜지스터에 사용할 수 있는 트렌치를 포함한 산화물 절연층을 제작하였다. 이것을 실시예 시료 1로 한다. 또한, 비교예로서 실시예 시료 1과 다른 제작 방법으로 트렌치를 포함한 산화물 절연층을 제작하였다. 비교예 시료 및 실시예 시료 1의 제작 방법에 대하여 설명한다.
우선, 실시예 시료 1 및 비교예 시료 양쪽 모두에서 산화물 절연층으로서 실리콘 기판 위에 스퍼터링법을 사용하여 산화실리콘막을 막 두께 400nm로 형성하였다.
산화실리콘막의 성막 조건은 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm로 하고, 압력 0.4Pa, 전원 2kW, 아르곤 및 산소(아르곤 유량 25sccm：산소 유량 25sccm) 분위기하, 기판 온도 100℃의 조건으로 하였다.
실시예 시료 1은 포토리소그래피 공정에 의하여 산화실리콘막 위에 레지스트 마스크를 형성하고 레지스트 마스크를 사용하여 산화실리콘막을 에칭함으로써 트렌치를 형성하였다. 에칭 공정으로서는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 3불화메탄(CHF3), 헬륨(He), 및 메탄(CH4)(CHF3:He:CH4= 22.5sccm: 127.5sccm: 5sccm)을 사용하고, 전원 전력 475W, 바이어스 전력 300W, 압력 3.5Pa, 기판 온도 70℃, 60초의 조건으로 에칭(제 1 플라즈마 에칭)을 행하였다.
그 후, 다른 조건으로 에칭(제 2 플라즈마 에칭 처리)을 행하였다. 제 2 플라즈마 에칭 처리는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 6불화황(SF6)(SF6=100sccm)을 사용하고, 전원 전력 3000W, 바이어스 전력 0W, 압력 0.67Pa, 기판 온도 40℃, 80초의 조건으로 행하였다.
한편, 비교예 시료로서는 산화실리콘막 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고 레지스트 마스크를 사용하여 산화실리콘막을 에칭하여 트렌치를 형성하였다. 에칭 공정으로서는 실시예 시료 1의 제 1 플라즈마 에칭과 같은 조건을 사용하였다.
실시예 시료 1 및 비교예 시료 모두에서 에칭 공정 후에 산소에 의한 애싱(전원 전력 200W, 압력 66.5Pa(0.5Torr), 120초 동안)을 행하였다. 또한, 트렌치의 단면에서의 깊이(도 1b에서의 d)는 약 250nm, 측면의 폭(도 1b에서의 L1)은 약 300nm로 하였다.
다음에, 박리액을 사용하여 산화실리콘막으로부터 레지스트 마스크를 제거한 후, 아르곤 분위기하에서 평탄화 처리를 행하였다. 평탄화 처리는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 아르곤 가스(Ar)(Ar=100sccm)을 사용하고, 전원 전력 500W, 바이어스 전력 100W, 압력 1.35Pa, 180초의 조건으로 행하였다.
상술한 공정을 거쳐 얻어진 실시예 시료 1의 단면 TEM(Transmission Electron Microscopy(투과형 전자 현미경)) 사진을 도 12에 도시하였고, 비교예 시료의 단면 TEM 사진을 도 13에 도시하였다.
도 12에 도시한 바와 같이 실시예 시료 1은 산화물 절연층(630a)에 트렌치 구조가 형성되어 있다. 트렌치의 하단 코너부(631a)는 곡면을 갖는다. 하단 코너부(631a)가 갖는 곡면의 곡률 반경은 25nm 내지 65nm이다. 따라서, 실시예 시료 1에서는 곡률 반경이 20nm 이상 70nm 이하의 하단 코너부를 제작할 수 있었다. 한편, 도 13에 도시한 비교예 시료에서는 산화물 절연층(630b)에 트렌치가 형성되고 트렌치의 하단 코너부(631b)는 모서리 형상을 갖는다.
또한, 실시예 시료 1의 측부는 산화물 절연층 상면과 대략 수직인 측면을 갖고, 트렌치의 상단의 폭이 트렌치의 측부보다 넓어지지 않는다.
상술한 바와 같이, 본 실시예에서 제작한 실시예 시료 1은 하단 코너부에 곡면을 갖고, 측부에 산화물 절연층 상면과 대략 수직인 측면을 갖고, 트렌치의 상단의 폭이 트렌치의 측면의 폭의 1배 이상 1.5배 이하인 것이 확인되었다.
본 실시예에서 기재한 바와 같은 산화물 절연층에 형성된 트렌치에 트랜지스터를 제작함으로써 단채널 효과가 억제되어 전기적 특성이 안정된 트랜지스터를 제공할 수 있다. 또한, 본 실시예에서 기재한 바와 같은 산화물 절연층에 형성된 트렌치를 사용함으로써 트랜지스터의 미세화를 실현할 수 있다.
(실시예 2)
본 실시예에서는 트렌치를 포함한 산화물 절연층을 형성하고, 상기 트렌치 위에 산화물 반도체막을 형성한 시료를 제작하고, 산화물 반도체막의 피복성을 관찰하였다.
본 실시예에서 사용한 시료의 제작 방법은 다음과 같다． 또한, 본 실시예에서 제작한 시료를 실시예 시료 2로 한다.
우선, 산화물 절연층으로서 실리콘 기판 위에 스퍼터링법에 의하여 산화실리콘막을 막 두께 400nm로 형성하였다.
산화실리콘막의 성막 조건은 타깃으로서 산화실리콘(SiO2) 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm로 하고, 압력 0.4Pa, 전원 2kW, 아르곤 및 산소(아르곤 유량 25sccm: 산소 유량 25sccm) 분위기하, 기판 온도 100℃의 조건으로 하였다.
다음에, 산화실리콘막 위에 포토리소그래피 공정에 의하여 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 산화실리콘막을 에칭함으로써 트렌치를 형성하였다. 에칭 공정으로서는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 3불화메탄(CHF3), 헬륨(He), 및 메탄(CH4)(CHF3:He:CH4= 22.5sccm: 127.5sccm: 5sccm)을 사용하고, 전원 전력 475W, 바이어스 전력 300W, 압력 3.5Pa, 기판 온도 70℃, 60초의 조건으로 행하는 제 1 플라즈마 에칭 처리와, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 3불화메탄(CHF3), 헬륨(He), 및 메탄(CH4) (CHF3:He:CH4= 22.5sccm: 127.5sccm: 5sccm)을 사용하고, 전원 전력 3000W, 바이어스 전력 0W, 압력 3.5Pa, 기판 온도 70℃, 60초의 조건으로 행하는 제 2 플라즈마 에칭 처리를 행하였다.
에칭 공정 후에 산소에 의한 애싱(전원 전력 200W, 압력 66.5Pa(0.5Torr), 120초)을 행하였다. 트렌치의 단면에서의 측면의 길이(도 1b에서의 트렌치의 깊이 d)는 약 250nm, 측면의 폭(도 1b에서의 L1)은 약 300nm로 하였다.
박리액을 사용하여 산화실리콘막 위로부터 레지스트 마스크를 제거하고, 트렌치의 측부, 트렌치의 바닥부, 및 절연층의 상면과 접촉된 산화물 반도체막으로서 스퍼터링법에 의하여 In-Ga-Zn-O막을 형성하였다.
본 실시예에서는 기판을 400℃로 가열하면서 산화물 반도체막을 형성하였다. 또한, In-Ga-Zn-O막을 형성하는 조건은 조성 비율이 In:Ga:Zn＝1:1:1[atom비율]인 산화물 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하의 조건으로 하였다. 산화물 반도체막은 막 두께는 20nm가 되도록 형성하였다.
상술한 공정을 거쳐 얻어진 실시예 시료 2의 단면 TEM 사진을 도 14a 및 도 14b에 도시하였다. 또한, 도 14b는 도 14a에 도시한 단면 TEM 사진의 확대도다.
도 14a에 도시된 실시예 시료 2는 트렌치가 형성된 산화물 절연층(730)과 상기 트렌치를 따라 형성된 산화물 반도체막(744)을 갖는다. 트렌치의 하단 코너부(731)에는 곡면이 형성되어 있다. 도 14b에 도시된 바와 같이, 상기 트렌치를 따라 형성된 산화물 반도체막(744)은 트렌치의 코너부에서도 막 두께가 얇아지지 않고 양호한 피복성을 나타낸다.
상술한 바와 같이, 하단 코너부에 곡면을 갖는 트렌치를 따라 형성되는 산화물 반도체막은 양호한 피복성을 갖고 형성되는 것이 확인되었다. 따라서, 본 실시예에 기재된 제작 방법을 사용하여 형성한 트렌치를 갖는 트랜지스터는 안정된 전기적 특성을 얻을 수 있다.
100 : 기판 106 : 소자 분리 절연층
108 : 게이트 절연층 110 : 게이트 전극
116 : 채널 형성 영역 120 : 불순물 영역
124 : 금속 화합물 영역 130 : 절연층
131 : 트렌치 142a : 도전층
142b : 도전층 144 : 산화물 반도체막
146 : 게이트 절연층 148 : 게이트 전극
148b : 도전층 150 : 절연층
151 : 레지스트 마스크 152 : 절연층
156 : 배선 160 : 트랜지스터
162 : 트랜지스터 164 : 용량 소자
231 : 트렌치 250 : 메모리 셀
251 : 메모리 셀 어레이 251a : 메모리 셀 어레이
251b : 메모리 셀 어레이 253 : 주변 회로
254 : 용량 소자 256 : 절연층
258 : 절연층 260 : 배선
262 : 도전층 630a : 산화물 절연층
630b: 산화물 절연층 631a: 하단 코너부
730: 산화물 절연층 731: 하단 코너부
744: 산화물 반도체막 801: 트랜지스터
803: 트랜지스터 804: 트랜지스터
805: 트랜지스터 806: 트랜지스터
807: X디코더 808: Y디코더
811: 트랜지스터 812: 유지 용량
813: X디코더 814: Y디코더
901: RF회로 902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로 904: 배터리
905: 전원 회로 906: 애플리케이션 프로세서
907: CPU 908: DSP
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010: 디스플레이 컨트롤러

Claims (16)

  1. 반도체 장치에 있어서,
    산화물 절연층과;
    상기 산화물 절연층에 형성된 트렌치와;
    상기 트렌치의 바닥부와 측부와 접촉된 산화물 반도체막과;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극과;
    상기 산화물 반도체막 위의 게이트 절연층과;
    상기 게이트 절연층 위에 게이트 전극을 포함하고,
    상기 측부는 상기 산화물 절연층의 상면과 대략 수직인 측면을 갖고,
    상기 트렌치의 상단의 폭은 상기 측면의 폭의 1배 이상 1.5배 이하이고,
    상기 바닥부 및 상기 바닥부와 상기 측부 중 하나가 교차되는 하단 코너부 중 적어도 하나는 곡면을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하단 코너부의 곡률 반경이 20nm 이상 70nm 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 절연층의 상단 코너부는 곡면을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 측면의 폭은 0.2μm 이상 0.3μm 이하인, 반도체 장치.
  5. 반도체 장치의 제작 방법에 있어서,
    산화물 절연층을 형성하는 단계와;
    제 1 플라즈마 에칭 처리와 제 2 플라즈마 에칭 처리를 행함으로써 상기 산화물 절연층에 하단 코너부가 곡면을 갖는 트렌치를 형성하는 단계와;
    상기 산화물 절연층의 상기 트렌치의 바닥부, 상기 하단 코너부, 측부와 접촉되어 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 산화물 반도체막 위의 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위의 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 1 플라즈마 에칭 처리는 상기 산화물 절연층의 상면과 대략 수직인 측면을 갖는 오목부를 형성하기 위하여 상기 산화물 절연층에 바이어스 전압을 인가하여 행해지고,
    상기 제 2 플라즈마 에칭 처리는 상기 오목부에 상기 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가하여 행해지는, 반도체 장치의 제작 방법.
  6. 제 5 항에 있어서,
    상기 하단 코너부의 곡률 반경이 20nm 이상 70nm 이하인, 반도체 장치의 제작 방법.
  7. 제 5 항에 있어서,
    상기 산화물 절연층의 상단 코너부는 곡면을 포함하는, 반도체 장치의 제작 방법.
  8. 제 5 항에 있어서,
    상기 트렌치의 상기 측면의 폭은 0.2μm 이상 0.3μm 이하인, 반도체 장치의 제작 방법.
  9. 제 5 항에 있어서,
    상기 트렌치의 상단의 폭은 상기 트렌치의 상기 측면의 폭의 1배 이상 1.5배 이하인, 반도체 장치의 제작 방법.
  10. 제 5 항에 있어서,
    상기 제 2 플라즈마 에칭 처리에서 사용되는 상기 바이어스 전압의 전력 밀도는 0W/cm2 이상 0.03W/cm2 이하인, 반도체 장치의 제작 방법.
  11. 반도체 장치의 제작 방법에 있어서,
    산화물 절연층을 형성하는 단계와;
    제 1 플라즈마 에칭 처리, 제 2 플라즈마 에칭 처리, 및 제 3 플라즈마 에칭 처리를 행함으로써 상기 산화물 절연층에 하단 코너부와 상단 코너부가 곡면을 갖는 트렌치를 형성하는 단계와;
    상기 산화물 절연층의 상기 트렌치의 바닥부, 상기 하단 코너부, 측부와 접촉되어 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막과 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 산화물 반도체막 위의 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위의 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 1 플라즈마 에칭 처리는 상기 산화물 절연층의 상면과 대략 수직인 측면을 갖는 오목부를 형성하기 위하여 상기 산화물 절연층에 바이어스 전압을 인가하여 행해지고,
    상기 제 2 플라즈마 에칭 처리는 상기 오목부에 상기 제 1 플라즈마 에칭 처리보다 낮은 바이어스 전압을 인가하여 행해지고,
    상기 제 3 플라즈마 에칭 처리는 희가스 분위기하에서 행해지는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 하단 코너부의 곡률 반경이 20nm 이상 70nm 이하인, 반도체 장치의 제작 방법.
  13. 제 11 항에 있어서,
    상기 산화물 절연층의 상단 코너부는 곡면을 포함하는, 반도체 장치의 제작 방법.
  14. 제 11 항에 있어서,
    상기 트렌치의 상기 측면의 폭은 0.2μm 이상 0.3μm 이하인, 반도체 장치의 제작 방법.
  15. 제 11 항에 있어서,
    상기 트렌치의 상단의 폭은 상기 트렌치의 상기 측면의 폭의 1배 이상 1.5배 이하인, 반도체 장치의 제작 방법.
  16. 제 11 항에 있어서,
    상기 제 2 플라즈마 에칭 처리에서 사용되는 상기 바이어스 전압의 전력 밀도는 0W/cm2 이상 0.03W/cm2 이하인, 반도체 장치의 제작 방법.
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