KR20200028916A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR20200028916A
KR20200028916A KR1020200028043A KR20200028043A KR20200028916A KR 20200028916 A KR20200028916 A KR 20200028916A KR 1020200028043 A KR1020200028043 A KR 1020200028043A KR 20200028043 A KR20200028043 A KR 20200028043A KR 20200028916 A KR20200028916 A KR 20200028916A
Authority
KR
South Korea
Prior art keywords
layer
electrode layer
insulating layer
oxide semiconductor
transistor
Prior art date
Application number
KR1020200028043A
Other languages
English (en)
Other versions
KR102255584B1 (ko
Inventor
신야 사사가와
모토무 구라타
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20200028916A publication Critical patent/KR20200028916A/ko
Application granted granted Critical
Publication of KR102255584B1 publication Critical patent/KR102255584B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 미세한 구조인 경우에도 높은 전기 특성을 갖는 트랜지스터를 제공한다.
산화물 반도체층의 채널 길이 방향의 측면의 한쪽에 접하는 소스 전극층과, 다른 쪽에 접하는 드레인 전극층을 포함한 트랜지스터로 한다. 또한, 게이트 절연층을 개재하여 채널 형성 영역과 중첩되는 영역에 게이트 전극층을 갖고, 게이트 절연층을 개재하여 소스 전극층 또는 드레인 전극층과 중첩되는 영역에, 게이트 전극층의 측면과 접하도록, 게이트 전극층의 일부로서 기능하는 도전층을 갖는 구성으로 함으로써, 미세한 채널 길이를 유지하면서 Lov 영역을 형성한다. 게이트 전극층의 측면에 접하도록 형성된 도전층은, 게이트 전극층을 덮는 도전막 및 절연층을 형성한 후, 절연층을 가공하여 측벽 절연층으로 하고, 측벽 절연층을 마스크로 하여 도전막을 가공함으로써 형성된다. 따라서, 게이트 전극층의 측면에 접하도록 미세한 도전층을 자기정합적으로 형성할 수 있다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 반도체 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연, In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에 기재되어 있다.
일본 공개 특허 출원 제2007-123861호 일본 공개 특허 출원 제2007-96055호
트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
반도체 장치의 고속 응답, 고속 구동을 실현하기 위해서는, 미세화된 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)이 향상되는 것이 바람직하다. 트랜지스터의 온 전류의 저하를 억제하기 위해서는, 게이트 전극층이, 게이트 절연층을 개재(介在)하여 소스 전극층 또는 드레인 전극층과 중첩되는 영역(이하, 본 명세서에서 Lov 영역이라고도 표기함)을 제공하는 것이 유효하다.
그런데, Lov 영역을 형성하기 위해서는, 선 폭이 가는 산화물 반도체층과 선 폭이 가는 게이트 전극층의 정밀한 얼라인먼트(alignment)가 요구되고, 트랜지스터가 미세화됨에 따라 그 요구 정밀도는 더 높아진다. 따라서, 트랜지스터가 미세화됨에 따라 제작 공정에 있어서 수율이 저하될 우려가 있다.
따라서, 본 발명의 일 형태는, 양호한 특성을 유지하면서 미세화를 달성한 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
또한, 본 발명의 일 형태는, 미세한 구조에서도 높은 전기 특성을 갖는 트랜지스터를 수율 좋게 제공하는 것을 목적 중 하나로 한다.
본 발명의 일 형태에서는, 채널 형성 영역과, 채널 형성 영역을 개재한 한 쌍의 불순물 영역을 포함한 산화물 반도체층을 갖는 트랜지스터에 있어서, 산화물 반도체층의 채널 길이 방향의 측면의 한쪽에 접하는 소스 전극층과, 다른 쪽에 접하는 드레인 전극층을 형성한다. 또한, 게이트 절연층을 개재하여 채널 형성 영역과 중첩되는 영역에 게이트 전극층을 갖고, 게이트 절연층을 개재하여 소스 전극층 또는 드레인 전극층과 중첩되는 영역에, 게이트 전극층의 채널 길이 방향의 측면에 접하도록 게이트 전극층의 일부로서 기능하는 도전층을 갖는 구성으로 함으로써, 미세한 채널 길이를 유지하면서 Lov 영역을 형성한다. 게이트 전극층의 채널 길이 방향의 측면에 접하여 형성된 도전층은 게이트 전극층을 덮는 도전막 및 절연층을 형성한 후, 절연층을 가공하여 측벽 절연층으로 하고, 측벽 절연층을 마스크로 하여 도전막을 가공함으로써 형성된다. 따라서, 게이트 전극층의 측면에 접하여 미세한 도전층을 자기정합적으로 형성할 수 있다. 보다 구체적으로는 예를 들어 이하의 구성으로 할 수 있다.
본 발명의 일 형태는, 소스 전극층 및 드레인 전극층과 제 1 불순물 영역, 제 2 불순물 영역, 및 제 1 불순물 영역과 제 2 불순물 영역에 개재된 채널 형성 영역을 포함하고, 제 1 불순물 영역의 채널 길이 방향의 측면에서 소스 전극층과 접하며 제 2 불순물 영역의 채널 길이 방향의 측면에서 드레인 전극층과 접하는 산화물 반도체층과, 산화물 반도체층, 소스 전극층 및 드레인 전극층의 상면에 접하는 게이트 절연층과, 게이트 절연층을 개재하여 채널 형성 영역과 중첩되는 게이트 전극층과, 게이트 전극층의 측면에 접하며 채널 길이 방향에서 게이트 절연층을 개재하여 소스 전극층 및 드레인 전극층과 적어도 일부가 중첩되는 도전층과, 도전층의 게이트 전극층과 대향하는 측면에 형성된 측벽 절연층을 갖고, 도전층의 측단부는 측벽 절연층의 측단부와 일치하는 반도체 장치이다.
상기 반도체 장치에서, 게이트 전극층과 중첩되는 영역의 게이트 절연층의 막 두께는 도전층과 중첩되는 영역의 게이트 절연층의 막 두께보다 두꺼운 경우가 있다.
또한, 상기 반도체 장치에서, 도전층과 중첩되는 영역의 게이트 절연층의 막 두께는 도전층과 중첩되지 않으며 또한 게이트 전극층과 중첩되지 않는 영역의 게이트 절연층의 막 두께보다 두꺼운 경우가 있다.
또한, 본 발명의 다른 일 형태는, 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층을 덮는 산화물 반도체층을 형성하고, 소스 전극층 및 드레인 전극층과 중첩되는 영역의 산화물 반도체층을 화학적 기계 연마법으로 제거하여 개구를 갖는 산화물 반도체층으로 하고, 개구를 갖는 산화물 반도체층을 가공하여 소스 전극층과 드레인 전극층 사이에 배치된 섬 형상의 산화물 반도체층을 형성하고, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 산화물 반도체층과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체층에 불순물을 도입하고, 산화물 반도체층에 자기정합적으로 제 1 불순물 영역 및 제 2 불순물 영역을 형성하고, 게이트 절연층 및 게이트 전극층 위에 도전막을 형성하고, 도전막 위에 절연층을 형성하고, 절연층을 가공하여 도전막을 개재하여 게이트 전극층의 측면에 접하는 측벽 절연층을 형성하고, 측벽 절연층을 마스크로 하여 도전막을 에칭함으로써, 게이트 전극층의 측면에 접하는 도전층을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 발명의 다른 일 형태는, 섬 형상의 산화물 반도체층을 형성하고, 산화물 반도체층을 덮는 제 1 도전막을 형성하고, 산화물 반도체층과 중첩되는 제 1 도전막을 화학적 기계 연마법으로 제거하여 개구를 갖는 제 1 도전막으로 하고, 개구를 갖는 제 1 도전막을 가공하여 소스 전극층 및 드레인 전극층을 형성하고, 산화물 반도체층, 소스 전극층 및 드레인 전극층 위에 게이트 절연층을 형성하고, 게이트 절연층을 개재하여 산화물 반도체층과 중첩되는 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체층에 불순물을 도입하여, 산화물 반도체층에 자기정합적으로 제 1 불순물 영역 및 제 2 불순물 영역을 형성하고, 게이트 절연층 및 게이트 전극층 위에 제 2 도전막을 형성하고, 제 2 도전막 위에 절연층을 형성하고, 절연층을 가공하여 제 2 도전막을 개재하여 게이트 전극층의 측면에 접하는 측벽 절연층을 형성하고, 측벽 절연층을 마스크로 하여 제 2 도전막을 에칭함으로써, 게이트 전극층의 측면에 접하는 도전층을 형성하는 반도체 장치의 제작 방법이다.
또한, 본 명세서 등에서, "일치"란 대략 일치하는 것도 포함한다. 예를 들어, 같은 마스크를 사용하여 에칭한 적층 구조의 층 A의 단부면과 층 B의 단부면은 일치하는 것으로 한다.
또한, 산화물 반도체는, 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질(아몰퍼스라고도 함) 등의 상태를 갖는다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용한 트랜지스터는 동작시킬 때의 캐리어(전자)의 계면 산란을 저감할 수 있고, 비교적 용이하게, 비교적 높은 전계 효과 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 더 저감할 수 있고, 표면의 평탄성을 높이면 상기 결정성을 갖는 산화물 반도체를 사용한 트랜지스터는 비정질 상태의 산화물 반도체를 사용한 트랜지스터 이상의 전계 효과 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 0.15nm 이하, 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra란, JIS B 0601:2001(ISO4287:1997)로 정의된 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, ‘기준면으로부터 지정면까지의 편차의 절대값을 평균한 값’으로 표현할 수 있고, 이하의 수학식으로 정의된다.
[수학식 1]
Figure pat00001
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면을 가리키며, 좌표[x1, y1, f(x1, y1)][x1, y2, f(x1, y2)][x2, y1, f(x2, y1)][x2, y2, f(x2, y2)]의 4점으로 연결되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0라 한다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)에 의하여 측정할 수 있다.
본 발명의 일 형태의 반도체 장치는, 게이트 전극층을 마스크로 하여 자기정합적으로 산화물 반도체층에 불순물 영역을 형성한 후, 상기 게이트 전극층의 채널 길이 방향의 측면에 접하고, 소스 전극층 및 드레인 전극층과 중첩되는 도전층을 형성한다. 이로써, 미세한 채널 길이를 유지하면서 Lov 영역을 형성할 수 있어, 온 전류의 저하가 억제된 미세한 구조의 트랜지스터를 제공할 수 있다.
또한, 게이트 전극층의 일부로서 기능하는 도전층은, 도전막을 개재하여 게이트 전극층 위에 형성된 절연층을 자기정합적으로 측벽 절연층으로 가공한 후, 상기 측벽 절연층을 마스크로 하여 도전막을 에칭함으로써 형성되고, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
따라서, 본 발명의 일 형태에 의하여, 양호한 특성을 유지하면서 미세화를 달성한 반도체 장치를 제공할 수 있다.
도 1a는 반도체 장치의 일 형태를 도시한 평면도이고 도 1b는 단면도.
도 2a는 반도체 장치의 일 형태를 도시한 평면도이고 도 2b는 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 4a 내지 도 4d는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 5a는 반도체 장치의 일 형태를 도시한 평면도이고 도 5b는 단면도.
도 6a 내지 도 6d는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 7a 내지 도 7c는 반도체 장치의 일 형태를 도시한 단면도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b는 평면도이고, 도 8c는 회로도.
도 9a는 반도체 장치의 일 형태를 도시한 회로도이고 도 9b는 사시도.
도 10a는 반도체 장치의 일 형태를 도시한 단면도이고 도 10b는 평면도.
도 11a 및 도 11b는 반도체 장치의 일 형태를 도시한 회로도.
도 12는 반도체 장치의 일 형태를 도시한 블록도.
도 13은 반도체 장치의 일 형태를 도시한 블록도.
도 14는 반도체 장치의 일 형태를 도시한 블록도.
도 15는 실시예 시료의 단면 STEM 사진.
본 발명의 실시형태의 일례에 대하여 도면을 사용하여 이하에서 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서 등에 있어서, 제 1, 제 2 등으로서 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태에 대하여 도 1a 내지 도 4d를 사용하여 설명한다.
도 1a 및 도 1b에 반도체 장치의 예로서 트랜지스터(420)의 평면도 및 단면도를 도시하였다. 도 1a는 트랜지스터(420)의 평면도이고, 도 1b는 도 1a의 X1-Y1에서의 단면도이다. 또한, 도 1a에서는, 번잡해지는 것을 피하기 위하여, 트랜지스터(420)의 구성 요소의 일부(예를 들어 절연층(407) 등)를 생략하여 도시하였다.
도 1a 및 도 1b에 도시한 트랜지스터(420)는, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)과, 소스 전극층(405a) 및 드레인 전극층(405b)과, 불순물 영역(403a), 불순물 영역(403b), 및 채널 형성 영역(403c)을 포함한 산화물 반도체층(403)과, 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)의 상면과 접하는 게이트 절연층(402)과, 게이트 절연층(402)을 개재하여 채널 형성 영역(403c)과 중첩되는 게이트 전극층(401)과, 게이트 전극층(401)의 측면에 접하는 도전층(411)과, 도전층(411)의 게이트 전극층(401)과 대향하는 측면에 형성된 측벽 절연층(412)을 포함하여 구성된다.
산화물 반도체층(403)은, 불순물 영역(403a)의 채널 길이 방향의 측면에서 소스 전극층(405a)과 접하고, 불순물 영역(403b)의 채널 길이 방향의 측면에서 드레인 전극층(405b)과 접한다.
또한, 트랜지스터(420)의 채널 길이 방향의 단면에 있어서, 도전층(411)의 적어도 일부는 게이트 절연층(402)을 개재하여 소스 전극층(405a) 및 드레인 전극층(405b) 위에 형성되어 있다. 도전층(411)은, 게이트 전극층(401)의 측면에 접하여 형성되며 게이트 전극층(401)의 일부로서 기능할 수 있기 때문에, 채널 길이 방향의 단면에 있어서 게이트 절연층(402)을 개재하여 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 영역을 Lov 영역으로 할 수 있다.
또한, 도전층(411)의 게이트 전극층(401)과 대향하는 측면의 일부에 접하도록 측벽 절연층(412)이 형성되어 있다. 도전층(411)은 제작 공정에서 게이트 전극층(401)을 덮는 도전막을, 측벽 절연층(412)을 마스크로 하여 가공함으로써 형성된다. 따라서, 도전층(411)의 측단부는 측벽 절연층(412)의 측단부와 일치한다.
또한, Lov 영역의 길이가 길면 상기 영역에 생기는 기생 용량이 확대될 우려가 있지만, 본 실시형태에서는 도전층(411)을 개재하여 게이트 전극층(401)의 측면에 자기정합적으로 형성된 측벽 절연층(412)의 길이에 의하여 Lov 영역의 길이를 제어할 수 있다. 따라서, 미세한 Lov 영역을 정밀하게 가공할 수 있다.
또한, 도 1a 및 도 1b에 도시한 트랜지스터(420)는, 측벽 절연층(412) 및 게이트 전극층(401) 위에 형성된 절연층(406) 및 절연층(407)과, 절연층(407) 위에 형성된 배선층(435a) 및 배선층(435b)을 구성 요소로 포함하여도 좋다. 배선층(435a)은 절연층(406), 절연층(407) 및 게이트 절연층(402)에 제공된 개구를 통하여 소스 전극층(405a)과 전기적으로 접속되고, 배선층(435b)은 절연층(406), 절연층(407) 및 게이트 절연층(402)에 제공된 개구를 통하여 드레인 전극층(405b)과 전기적으로 접속된다.
산화물 반도체층(403)은, 게이트 전극층(401)을 마스크로 하여 도펀트를 도입함으로써 자기정합적으로 형성된 불순물 영역(403a) 및 불순물 영역(403b)을 포함한다. 상기 영역은 트랜지스터(420)의 소스 영역 또는 드레인 영역으로서 기능시킬 수 있으며, 채널 형성 영역(403c)보다 저저항화된 영역이다. 불순물 영역(403a) 및 불순물 영역(403b)을 형성함으로써, 상기 한 쌍의 불순물 영역 사이에 형성된 채널 형성 영역(403c)에 가해지는 전계를 완화시킬 수 있다. 또한, 소스 전극층(405a) 및 드레인 전극층(405b) 각각이 불순물 영역과 접하는 구성으로 함으로써, 산화물 반도체층(403)과, 소스 전극층(405a) 및 드레인 전극층(405b)의 콘택트 저항을 저감할 수 있다.
또한, 산화물 반도체층(403)의 채널 길이 방향의 길이를 게이트 전극층(401)의 채널 길이 방향의 길이보다 길게 함으로써, 게이트 전극층(401)을 형성하기 위한 얼라인먼트의 자유도를 더 향상시킬 수 있고, 산화물 반도체층(403)에 불순물 영역을 형성함으로써 트랜지스터(420)의 채널 길이를 축소할 수 있다. 따라서, 미세화된 트랜지스터를 수율 좋게 제작할 수 있다.
불순물 영역(403a) 및 불순물 영역(403b)에 포함되는 도펀트는, 산화물 반도체층(403)의 도전율을 변화시키는 불순물이다. 도펀트로서는, 제 15 족 원소(대표적으로는 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 티타늄(Ti), 및 아연(Zn) 중에서 선택된 하나 이상의 원소를 사용할 수 있다. 또한, 도펀트의 도입 방법으로서 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다.
또한, 산화물 반도체층(403)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 것이 바람직하다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC－OS막은 비정질상으로 결정부 및 비정질부를 갖는 결정－비정질 혼상 구조의 산화물 반도체층이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 따라서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 보아서 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 성막하거나 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
도 2a 및 도 2b에 본 실시형태에 따른 반도체 장치의 다른 예로서 트랜지스터(422)의 평면도 및 단면도를 도시하였다. 도 2a는 트랜지스터(422)의 평면도이며, 도 2b는 도 2a의 X2-Y2에서의 단면도이다. 또한, 도 2a에서는 번잡해지는 것을 피하기 위하여, 트랜지스터(422)의 구성 요소의 일부(예를 들어 절연층(407) 등)를 생략하여 도시하였다.
도 2a 및 도 2b에 도시한 트랜지스터(422)는 도 1에 도시한 트랜지스터(420)와 마찬가지로, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)과, 소스 전극층(405a) 및 드레인 전극층(405b)과, 불순물 영역(403a), 불순물 영역(403b) 및 채널 형성 영역(403c)을 포함한 산화물 반도체층(403)과, 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)의 상면과 접하는 게이트 절연층(402)과, 게이트 절연층(402)을 개재하여 채널 형성 영역(403c)과 중첩되는 게이트 전극층(401)과, 게이트 전극층(401)의 측면에 접하는 도전층(411)과, 도전층(411)의 게이트 전극층(401)과 대향하는 측면에 형성된 측벽 절연층(412)을 포함하여 구성된다.
도 2a 및 도 2b에 도시한 트랜지스터(422)에 포함되는 산화물 반도체층(403)은, 소스 전극층(405a) 또는 드레인 전극층(405b)과 접하는 측면에서 테이퍼 형상을 갖는 점에서 도 1a 및 도 1b에 도시한 트랜지스터(420)와 상이하다. 트랜지스터(422)에서 산화물 반도체층(403)의 테이퍼각은 예를 들어 20° 이상 50° 이하로 할 수 있다. 또한, 여기서 "테이퍼각"이란, 테이퍼 형상을 갖는 층(여기서는 산화물 반도체층(403))을 그 단면에 수직인 방향으로부터 관찰할 때, 상기 테이퍼 형상을 갖는 층의 측면과 저면이 이루는 경사각을 나타낸다.
산화물 반도체층(403)의 측면을 테이퍼 형상으로 함으로써, 소스 전극층(405a) 또는 드레인 전극층(405b)과의 접촉 면적을 확대할 수 있기 때문에, 콘택트 저항을 더 저감시킬 수 있다.
또한, 산화물 반도체층(403)이 결정성을 갖는 산화물 반도체인 경우, 산화물 반도체층(403)이 테이퍼 형상을 가짐으로써, 산화물 반도체층(403)의 측면으로부터 산소가 탈리함에 기인한 산소 결손의 발생을 억제하여, 트랜지스터(422)의 누설 전류의 발생을 저감할 수 있다.
이하에서, 도 3a 내지 도 4d를 사용하여 본 실시형태의 트랜지스터의 제작 공정의 예에 대하여 설명한다. 또한, 이하에서는 트랜지스터(422)의 제작 방법을 예로 들어 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리 공정에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요하다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘을 재료로 한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄을 재료로 한 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을 기판(400)으로서 사용하여도 좋다.
또한, 기판(400)으로서 가요성 기판을 사용하여 반도체 장치를 제작하여도 좋다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체층(403)을 포함하는 트랜지스터(422)를 직접 제작하여도 좋고, 다른 제작 기판에 산화물 반도체층(403)을 포함하는 트랜지스터(422)를 제작하고, 그 후에 제작 기판으로부터 박리하고 가요성 기판으로 전치하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위하여, 제작 기판과 산화물 반도체층을 포함하는 트랜지스터(422) 사이에 박리층을 형성하면 좋다.
하지 절연층(436)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 이들 혼합 재료를 포함한 막의 단층 구조 또는 적층 구조로 할 수 있다. 다만, 하지 절연층(436)은 산화물 절연막을 포함한 단층 구조 또는 적층 구조로 하고, 상기 산화물 절연막이 후에 형성될 산화물 반도체층(403)과 접하는 구조로 하는 것이 바람직하다. 또한, 하지 절연층(436)을 반드시 형성하지 않아도 좋다.
하지 절연층(436)은 화학량론적 조성을 넘는 산소를 포함한 영역(이하, 산소 과잉 영역이라고도 표기함)을 가지면, 하지 절연층(436)에 포함되는 과잉의 산소에 의하여 후에 형성될 산화물 반도체층(403)의 산소 결손을 보전할 수 있기 때문에 바람직하다. 하지 절연층(436)이 적층 구조인 경우에는, 적어도 산화물 반도체층(403)과 접하는 층에 산소 과잉 영역을 갖는 것이 바람직하다. 하지 절연층(436)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어, 산소 분위기하에서 하지 절연층(436)을 형성하면 좋다. 또는, 형성 후의 하지 절연층(436)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 함유함)를 도입하고, 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
다음에, 하지 절연층(436) 위에 산화물 반도체층을 형성하고, 섬 형상으로 가공하여 산화물 반도체층(403)을 형성한다(도 3a 참조). 산화물 반도체층(403)의 막 두께는, 예를 들어 3nm 내지 30nm, 바람직하게는 5nm 내지 20nm로 한다.
산화물 반도체층은 단층 구조라도 좋고 적층 구조라도 좋다. 또한, 비정질 구조라도 좋고 결정성이라도 좋다. 산화물 반도체층을 비정질 구조로 하는 경우에는 후의 제작 공정에서, 산화물 반도체층에 가열 처리를 행함으로써, 결정성 산화물 반도체층으로 하여도 좋다. 비정질 산화물 반도체층을 결정화시키는 가열 처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃ 이상, 더 바람직하게는 550℃ 이상으로 한다. 또한, 상기 가열 처리는 제작 공정에서의 다른 가열 처리와 겸할 수도 있다.
산화물 반도체층의 형성 방법은, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD(Chemical Vapor Deposition)법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체층은 스퍼터링 타깃 표면에 대략 수직으로 복수의 기판 표면이 고정된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
산화물 반도체층을 형성할 때, 산화물 반도체층에 함유되는 수소 농도를 최대한 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어 스퍼터링법을 사용하여 형성하는 경우에는 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 성막함으로써, 형성된 산화물 반도체층의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어, 수소 분자, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등의 배기 능력이 높기 때문에, 상기 성막실에서 형성한 산화물 반도체층에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 반도체층을 스퍼터링법으로 형성하는 경우에는, 성막에 사용하는 금속 산화물 타깃의 상대 밀도(충전율(充塡率))는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 기판(400)을 고온으로 유지한 상태에서 산화물 반도체층을 형성하는 것도, 산화물 반도체층 중에 함유될 수 있는 불순물 농도를 저감시키는데 유효하다. 기판(400)을 가열하는 온도로서는, 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도가 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 성막시에 기판을 고온으로 가열함으로써, 결정성 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(403)에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 불균일을 감소시키기 위한 스테빌라이저로서, 이들 이외에 갈륨(Ga)을 추가적으로 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1 종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서는 예를 들어 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn= 2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 그것 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 그것 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계 값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 저감함으로써 이동도를 올릴 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성 근방인 것은, a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족하는 것을 의미한다. r로서는, 예를 들어, 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
또한, 산화물 반도체층을 형성할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
산화물 반도체층(403)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 얻는 방법으로서 3가지 방법을 들 수 있다. 첫 번째 방법은 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체층을 형성하고, 표면에 대략 수직으로 c축 배향시키는 방법이다. 두 번째 방법은 두께가 얇은 산화물 반도체층을 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하여 표면에 대략 수직으로 c축 배향시키는 방법이다. 세 번째 방법은 첫 번째 층을 얇은 막 두께로 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행한 후, 두 번째 층을 형성하여 표면에 대략 수직으로 c축 배향시키는 방법이다.
산화물 반도체층을 형성하기 전에, 산화물 반도체층의 피형성면에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 RF 전원을 사용하여 기판측에 전압을 인가함으로써, 기판 근방에 플라즈마를 형성하여 기판의 표면을 개질하는 방법을 말한다. 또한, 아르곤 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다. 역 스퍼터링을 행하면, 산화물 반도체층의 형성 표면에 부착되어 있는 가루 상태 물질(파티클, 쓰레기라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리를 복수 횟수 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 이들을 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 산화물 반도체층의 형성 표면의 요철 상태에 맞추어 적절하게 설정하면 좋다.
또한, 산화물 반도체층(403)에, 상기 산화물 반도체층(403)에 함유되는 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하는 것이 바람직하다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하 등에서 행할 수 있다.
이 가열 처리에 의하여, n형의 도전성을 부여하는 불순물인 수소를 산화물 반도체로부터 제거할 수 있다. 예를 들어, 탈수화 또는 탈수소화 처리 후의 산화물 반도체층(403)에 포함되는 수소 농도를, 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하로 할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 산화물 반도체층을 형성한 후이면 트랜지스터(422)의 제작 공정에 있어서 어느 타이밍으로 행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수 횟수 행하여도 좋고, 다른 가열 처리와 겸하여도 좋다.
또한, 하지 절연층(436)으로서 산소를 함유한 하지 절연층(436)을 형성하는 경우에는, 탈수화 또는 탈수소화를 위한 가열 처리를 산화물 반도체층을 섬 형상으로 가공하기 전에 행하면, 하지 절연층(436)에 포함되는 산소가 가열 처리에 기인하여 막 외부로 방출되는 것을 방지할 수 있기 때문에 바람직하다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 산화물 반도체층(403)을 가열한 후, 가열 온도를 유지한 채 또는 그 가열 온도에서 서서히 냉각하면서 동일한 노에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 동시에 감소된 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층(403)을 고순도화 및 i형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체층에 산소(적어도 산소 라디칼, 산소 원자, 및 산소 이온 중 어느 것을 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다.
탈수화 또는 탈수소화 처리한 산화물 반도체층에 산소를 도입하여 막 내에 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 i형(진성)화할 수 있다. 고순도화되고, i형(진성)화된 산화물 반도체층을 갖는 트랜지스터는, 전기 특성의 변동이 억제되어 전기적으로 안정적이다.
산소를 도입하는 공정에 있어서는, 산화물 반도체층에 산소를 도입하는 경우에는, 산화물 반도체층에 직접 도입하여도 좋고, 나중에 형성될 게이트 절연층(402)이나 절연층(406) 등의 다른 막을 통과하여 산화물 반도체층(403)에 산소를 도입하여도 좋다. 산소를 다른 막을 통과하여 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하면 좋지만, 노출된 산화물 반도체층(403)에 산소를 직접 도입하는 경우에는, 상기 방법에 추가하여 플라즈마 처리 등도 사용할 수 있다.
산화물 반도체층에 대한 산소의 도입은 산화물 반도체층을 형성한 후이면, 그 타이밍은 특별히 한정되지 않는다. 또한, 산화물 반도체층에 대한 산소의 도입은 복수 횟수 행하여도 좋다.
다음에, 산화물 반도체층(403) 위에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막(405)을 형성한다(도 3b 참조).
도전막(405)의 재료로서는, 가열 처리에 견딜 수 있는 재료를 사용한다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측 중 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층한 구성으로 하여도 좋다. 또는, 도전성 금속 산화물을 사용하여 도전막(405)을 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2, ITO라고 약기함), 산화 인듐 산화 아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화 실리콘을 포함시킨 것을 사용할 수 있다.
다음에, 도전막(405)에 연마(절삭, 연삭) 처리를 행하여, 산화물 반도체층(403)이 노출되도록 도전막(405)의 일부를 제거한다. 상기 연마 처리에 의하여, 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)이 제거되어, 상기 영역에 개구를 갖는 도전막이 형성된다. 연마(절삭, 연삭) 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 처리를 적합하게 사용할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)을 제거한다.
또한, CMP 처리는 1번만 행하여도 좋고, 복수 횟수 행하여도 좋다. 복수 횟수로 나누어서 CMP 처리를 행하는 경우에는 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써, 도전막(405) 및 산화물 반도체층(403)의 표면의 평탄성을 더 향상시킬 수 있다.
또한, 본 실시형태에서는, 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)을 제거하기 위하여 CMP 처리를 사용하였지만, 다른 연마(연삭, 절삭) 처리를 사용하여도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합하여도 좋다. 예를 들어, CMP 처리 후에 드라이 에칭 처리나 플라즈마 처리(역 스퍼터링 등)를 행하여, 처리 표면의 평탄성의 향상을 도모하여도 좋다. 연마 처리로서 에칭 처리나 플라즈마 처리 등을 조합하여 행하는 경우에는, 공정 순서는 특별히 한정되지 않고, 도전막(405)의 재료, 막 두께, 및 표면의 요철 상태에 따라 적절히 설정하면 좋다.
다음에, 산화물 반도체층(403)이 노출되며 개구를 갖는 도전막(405)을, 포토리소그래피 공정에 의하여 제작한 마스크를 사용한 선택적인 에칭 처리를 행하여, 소스 전극층(405a) 및 드레인 전극층(405b)(이것과 같은 층으로 형성되는 배선도 포함함)을 형성한다(도 3c 참조).
또한, 본 실시형태에서는 도전막(405)을 형성하고, 연마 처리에 의하여 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)을 제거한 후에, 선택적으로 에칭 처리하여 소스 전극층(405a) 및 드레인 전극층(405b)으로 가공하는 방법을 도시하였지만, 본 발명의 실시형태는 이것에 한정되지 않는다. 형성 후의 도전막(405)을 선택적으로 에칭 처리한 후, 연마 처리에 의하여 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)을 제거하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하여도 좋다.
본 실시형태에서 기재하는 트랜지스터의 제작 방법에서는, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성할 때, 산화물 반도체층(403)과 중첩되는 영역의 도전막(405)을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 처리를 행하지 않기 때문에, 산화물 반도체층(403)의 길이가 미세화되는 경우에도 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터(422)를 수율 좋게 제작할 수 있다.
또한, 본 실시형태에서는, 소스 전극층(405a) 및 드레인 전극층(405b)의 상단부는 산화물 반도체층(403)의 상단부와 대략 일치한다. 다만, 소스 전극층(405a) 및 드레인 전극층(405b)의 형상은 도전막(405)의 일부를 제거하기 위한 연마 처리의 조건에 따라 상이하다. 예를 들어, 소스 전극층(405a) 및 드레인 전극층(405b)의 막 두께는, 산화물 반도체층(403)의 막 두께보다 작은 경우가 있다.
다음에, 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 1nm 이상 20nm 이하의 막 두께로, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용하여 형성할 수 있다. 또한, 게이트 절연층(402)은, 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 설치된 상태로 성막을 행하는 스퍼터링 장치를 사용하여 형성하여도 좋다.
또한, 게이트 절연층(402)의 두께가 두꺼울수록 단채널 효과가 현저해지고, 임계값 전압이 마이너스측으로 변동하기 쉬운 경향이 된다. 하지만, 본 실시형태의 트랜지스터의 제작 방법에서는, 소스 전극층(405a), 드레인 전극층(405b) 및 산화물 반도체층(403)의 상면이 연마 처리에 의하여 평탄화되어 있기 때문에, 얇은 막 두께의 게이트 절연층(402)을 피복성 좋게 형성할 수 있다.
게이트 절연층(402)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 질화 실리콘, 산화 질화 실리콘, 산화 질화 알루미늄, 또는 질화 산화 실리콘 등을 사용할 수 있다. 게이트 절연층(402)은, 산화물 반도체층(403)과 접하는 부분에서 산소를 함유하는 것이 바람직하다. 특히, 게이트 절연층(402)은, 막 내(벌크 내)에 적어도 화학량론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하며, 예를 들어 게이트 절연층(402)으로서 산화 실리콘막을 사용하는 경우에는, SiO2+α(다만, α>0)로 하는 것이 바람직하다. 본 실시형태에서는 게이트 절연층(402)으로서 SiO2+α(다만, α>0)인 산화 실리콘막을 사용한다. 이 산화 실리콘막을 게이트 절연층(402)으로서 사용함으로써, 산화물 반도체층(403)에 산소를 공급할 수 있고 특성을 양호하게 할 수 있다.
또한, 게이트 절연층(402)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트, 질소가 첨가된 하프늄실리케이트, 하프늄알루미네이트, 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 하지 절연층(436)과 마찬가지로, 게이트 절연층(402)이 산소 과잉 영역을 가지면, 게이트 절연층(402)에 함유되는 과잉의 산소에 의하여 산화물 반도체층(403)의 산소 결손을 보전할 수 있기 때문에 바람직하다. 게이트 절연층(402)이 적층 구조인 경우에는, 적어도 산화물 반도체층(403)과 접하는 층에서 산소 과잉 영역을 갖는 것이 바람직하다. 게이트 절연층(402)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어 산소 분위기하에서 게이트 절연층(402)을 형성하면 좋다. 또는, 형성 후의 게이트 절연층(402)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 함유함)를 도입하여 산소 과잉 영역을 형성하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
또한, 형성 후의 게이트 절연층(402)에 산소를 도입하는 경우에는, 상기 산소 도입 처리에 의하여 동시에 산화물 반도체층(403)에 산소를 도입하여도 좋다. 또한, 게이트 절연층(402)에 산소를 도입한 후에 가열 처리를 행하는 것이 바람직하다. 가열 처리의 온도는, 예를 들어 300℃ 이상 450℃ 이하로 할 수 있다. 또한, 상기 가열 처리는, 산화물 반도체층(403)으로부터의 탈수화 처리 또는 탈수소화 처리와 겸할 수 있다.
또한, 게이트 절연층(402)에 대한 산소의 도입 처리는, 게이트 절연층(402)을 형성한 후이면 그 타이밍은 특별히 한정되지 않는다. 또한, 산소의 도입 방법을 복수 조합하여 사용할 수도 있다. 예를 들어, 게이트 절연층(402)을 형성한 후에, 이온 주입법 및 플라즈마 처리에 의하여 산소를 도입하고 가열 처리를 행하여도 좋다. 또는, 게이트 절연층(402)을 형성한 후에, 플라즈마 처리에 의하여 산소를 도입하고, 후의 공정에서 절연층(406)을 형성한 후에 이온 주입법에 의하여 산소를 다시 도입하고 가열 처리를 행하여도 좋고, 플라즈마 처리와 이온 주입 처리를 행하는 순서를 바꿔도 좋다.
다음에, 게이트 절연층(402)을 개재하여 섬 형상의 산화물 반도체층(403) 위에 게이트 전극층(401)을 형성한다. 게이트 전극층(401)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있다. 또한, 게이트 전극층(401)에 사용되는 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소를 포함한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(401)의 재료는, 인듐 주석 산화물, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(402)과 접하는 게이트 전극층(401)의 하나의 층으로서 질소를 포함한 금속 산화물, 구체적으로는 질소를 포함한 In-Ga-Zn-O막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 Sn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 임계값 전압을 플러스측으로 변동시킬 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
또한, 게이트 전극층(401)은 게이트 절연층(402) 위에 형성된 도전막(도시하지 않았음)을 마스크를 사용하여 가공함으로써 형성할 수 있다. 여기서, 가공에 사용하는 마스크는, 포토리소그래피법 등에 의하여 형성된 마스크에 슬림화 처리를 행하여, 더 미세한 패턴을 갖는 마스크로 하는 것이 바람직하다.
슬림화 처리로서는 예를 들어, 라디칼 상태의 산소(산소 라디칼) 등을 사용하는 애싱 처리를 적용할 수 있다. 다만, 슬림화 처리는 포토리소그래피법 등에 의하여 형성된 마스크를 보다 미세한 패턴으로 가공할 수 있는 처리이면 애싱 처리에 한정할 필요는 없다. 또한, 슬림화 처리에 의하여 형성되는 마스크에 의하여 트랜지스터의 채널 길이(L)가 결정되기 때문에, 상기 슬림화 처리는 제어성이 양호한 처리를 적용할 수 있다.
슬림화 처리를 행한 결과, 포토리소그래피법 등에 의하여 형성된 마스크를 노광 장치의 해상 한계 이하, 바람직하게는 1/2 이하, 더 바람직하게는 1/3 이하의 선 폭까지 미세화할 수 있다. 예를 들어, 선 폭은 30nm 이상 2000nm 이하, 바람직하게는 50nm 이상 350nm 이하로 할 수 있다. 이로써, 트랜지스터를 더 미세화할 수 있다.
다음에, 게이트 전극층(401)을 마스크로 하여 산화물 반도체층(403)에 도펀트(431)를 도입하여, 불순물 영역(403a) 및 불순물 영역(403b)을 형성한다. 도펀트(431)의 도입 처리에 의하여, 채널 형성 영역(403c)을 개재하여 한 쌍의 불순물 영역이 형성된 산화물 반도체층(403)이 형성된다(도 3d 참조).
도펀트(431)를 도입시키는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용할 수 있다. 이 때, 도펀트(431)의 단체 이온, 또는 불화물 이온, 염화물 이온을 사용하면 바람직하다.
도펀트(431)의 도입 공정은, 가속 전압, 도즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 또한, 도펀트(431)의 도즈량은 예를 들어 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다. 또한, 불순물 영역에 있어서의 도펀트(431)의 농도는 5×1018/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
도펀트(431)를 도입할 때 기판(400)을 가열하면서 행하여도 좋다.
또한, 산화물 반도체층(403)에 도펀트(431)를 도입하는 처리는 여러 번 행하여도 좋고, 복수 종류의 도펀트를 사용하여도 좋다.
또한 도펀트(431)의 도입 처리 후, 가열 처리를 행하여도 좋다. 가열 조건으로서는 온도를 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하로 하여 산소 분위기하에서 1시간 동안 행하는 것이 바람직하다. 또한, 질소 분위기하, 감압하, 대기(초건조 공기)하에서 가열 처리하여도 좋다.
산화물 반도체층(403)을 CAAC-OS막으로 한 경우, 도펀트(431)의 도입에 의하여, 일부가 비정질화되는 경우가 있다. 이 경우에는, 도펀트(431)를 도입시킨 후에 가열 처리를 행함으로써 산화물 반도체층(403)의 결정성을 회복시킬 수 있다.
또한, 도 3d에서, 산화물 반도체층(403)은 테이퍼 형상을 갖기 때문에, 소스 전극층(405a) 또는 드레인 전극층(405b)과 중첩되는 영역을 단부에 포함한다. 도펀트(431)의 도입 조건에 따라서는, 상기 영역에서 도펀트(431)가 도입되기 어려운 경우가 있기 때문에, 불순물 영역(403a) 또는 불순물 영역(403b)은 막 두께 방향으로 도펀트의 농도 분포를 갖는 경우가 있다.
다음에, 게이트 전극층(401) 및 게이트 절연층(402) 위에 도전막(415)을 형성하고, 도전막(415) 위에 절연층(416)을 형성한다(도 4a 참조).
도전막(415)은 게이트 전극층(401)과 같은 재료를 사용하여 형성할 수 있고, 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 또한, 도전막(415)의 막 두께는 예를 들어 10nm 이상 50nm 이하로 하는 것이 바람직하다.
절연층(416)은, 예를 들어 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등을 사용하여 형성할 수 있고, CVD법으로 형성하는 것이 바람직하다.
일반적으로는, 스퍼터링법은 CVD법과 비교하여 단차 피복성(스텝 커버리지)이 낮다. 따라서, 게이트 전극층(401)에 접하여 막 두께가 두꺼운 도전막을 형성하고, 상기 도전막을 이방성 에칭함으로써 자기정합적으로 게이트 전극층(401)의 측벽에 접하는 도전층을 형성하는 경우, 단차부(게이트 절연층(402)과 접하는 영역과 게이트 전극층(401)과 접하는 영역의 경계)에 밀도가 낮은 영역이 형성되는 경우가 있다. 게이트 전극층의 일부로서 기능하는 도전층이 밀도가 낮은 영역을 포함하면, 상기 영역은 누설 전류가 발생할 요인이 될 수 있다.
하지만, 본 실시형태에서는, 게이트 전극층(401)을 덮도록 막 두께가 얇은 도전막(415)을 형성한 후, 스텝 커버리지가 양호한 CVD법에 의하여 도전막(415)에 접하는 절연층(416)을 형성한다. 따라서, 막질이 양호한 도전막(415)에 의하여 게이트 전극층(401)을 덮을 수 있게 된다.
또한, 본 실시형태에서, 게이트 전극층(401)은, 그 단부가 테이퍼 형상을 갖지만, 본 발명의 실시형태는 이것에 한정되지 않는다. 다만, 게이트 전극층(401)이 테이퍼 형상을 가짐으로써, 도전막(415)이 양호한 스텝 커버리지를 확보하기 쉬워지기 때문에 바람직하다.
다음에, 절연층(416)을 이방성 에칭하여, 측벽 절연층(412)을 형성한다(도 4b 참조).
다음에, 측벽 절연층(412)을 마스크로 하여, 도전막(415)을 에칭함으로써, 게이트 전극층(401)의 채널 길이 방향의 측면에 접하여 도전층(411)을 형성한다(도 4c 참조).
그 후, 게이트 절연층(402), 게이트 전극층(401), 측벽 절연층(412) 위에 절연층(406) 및 절연층(407)을 형성한다. 또한, 본 실시형태에서는, 게이트 절연층(402), 게이트 전극층(401), 및 측벽 절연층(412) 위에, 절연층(406) 및 절연층(407)의 적층 구조를 형성하는 예를 도시하였지만, 본 발명의 일 형태는 이것에 한정되지 않고, 단층 구조의 절연층을 형성하여도 좋다. 또는, 3층 이상의 절연층을 적층시켜도 좋다.
절연층(406) 또는 절연층(407)은 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의하여 형성할 수 있다. 특히, 스퍼터링법과 같은, 절연층(406) 또는 절연층(407)에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성하는 것이 바람직하다. 절연층(406) 또는 절연층(407)으로서, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 질화 알루미늄막, 또는 산화 갈륨막 등의 무기 절연막 등을 사용할 수 있다.
또한, 절연층(406) 또는 절연층(407)으로서, 산화 알루미늄막, 산화 하프늄막, 산화 마그네슘막, 산화 지르코늄막, 산화 란탄막, 산화 바륨막, 또는 금속 질화물막(예를 들어 질화 알루미늄막)을 사용할 수도 있다.
또한, 절연층(406) 또는 절연층(407)으로서, 산화 알루미늄막을 형성하는 것이 바람직하다. 산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높고, 제작 공정 중 및 제작 후에서, 트랜지스터의 동작 특성의 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체층(403)에 혼입되는 것, 및 산화물 반도체를 구성하는 주성분 재료인 산소가 산화물 반도체층(403)으로부터 방출되는 것을 방지하는 보호막으로서 기능하기 때문에 바람직하게 적용할 수 있다.
산화물 반도체층(403)의 형성시와 마찬가지로, 절연층(406) 또는 절연층(407)을 형성하는 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 형성한 절연층(406) 또는 절연층(407)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연층(406) 또는 절연층(407)을 형성하는 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드트랩을 가한 것이라도 좋다.
본 실시형태에서는, 절연층(406)으로서 산화 알루미늄막을 형성하고, 절연층(407)으로서 산화 실리콘막을 형성하는 것으로 한다. 또한, 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(422)에 안정적인 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS： Rutherford Backscattering Spectrometry)이나 X선 반사율 측정법(XRR: X-Ray Reflection)에 의하여 측정할 수 있다.
또한, 절연층(406)으로서 산화 알루미늄막을 형성하는 경우에는, 상기 산화 알루미늄막을 형성한 후에 가열 처리를 행하는 것이 바람직하다. 산화 알루미늄막은 산화물 반도체층에 물(수소를 포함함)이 침입하는 것을 방지하는 기능 및 산화물 반도체층으로부터 산소가 탈리되는 것을 방지하는 기능을 갖는다. 따라서, 산화물 반도체층(403) 및/또는 그것에 접하는 절연층이 산소 과잉 영역을 가지면, 산화 알루미늄막을 형성한 상태로 가열 처리를 행함으로써, 산화물 반도체층 막 내(벌크 내) 또는, 절연층과 산화물 반도체층의 계면에서, 적어도 하나의 산소 과잉 영역을 형성할 수 있다.
다음에, 절연층(407), 절연층(406) 및 게이트 절연층(402)에 소스 전극층(405a) 또는 드레인 전극층(405b)에 도달하는 개구를 형성하고, 개구에 배선층(435a) 및 배선층(435b)을 형성한다(도 4d 참조). 배선층(435a) 및 배선층(435b)을 사용하여 다른 트랜지스터나 소자와 접속시킴으로써, 다양한 회로를 형성할 수 있다.
배선층(435a) 및 배선층(435b)은 게이트 전극층(401), 도전층(411), 소스 전극층(405a) 또는 드레인 전극층(405b)과 같은 재료 및 방법을 사용하여 형성할 수 있고, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽 모두에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 배선층(435a), 배선층(435b)에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(ITO), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
예를 들어, 배선층(435a) 및 배선층(435b)으로서 몰리브덴막의 단층, 질화 탄탈막과 구리막이 적층된 것, 또는 질화 탄탈막과 텅스텐막이 적층된 것 등을 사용할 수 있다.
상술한 공정에 의하여 본 실시형태의 트랜지스터(422)가 형성된다.
본 실시형태에서 기재하는 트랜지스터는, 한 쌍의 불순물 영역 및 채널 형성 영역을 포함한 산화물 반도체층(403)과, 불순물 영역에서 산화물 반도체층(403)의 채널 길이 방향의 측면과 접하는 소스 전극층(405a) 및 드레인 전극층(405b)을 갖는다. 이로써, 산화물 반도체층(403)과 소스 전극층(405a) 또는 드레엔 전극층(405b)의 콘택트 저항을 저감할 수 있고 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 높아, 고속 동작, 고속 응답이 가능한 트랜지스터로 할 수 있다.
또한, 게이트 전극층(401)을 마스크로 하여 도펀트를 도입함으로써, 섬 형상의 산화물 반도체층(403)의 채널 길이 방향의 길이를, 게이트 전극층(401)의 얼라인먼트 정밀도를 유지할 정도로 유지한 채로 채널 형성 영역(403c)의 길이를 축소할 수 있다. 따라서, 미세화된 트랜지스터(422)를 수율 좋게 제작할 수 있다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 처리를 사용하지 않기 때문에, 소스 전극층(405a) 및 드레인 전극층(405b)의 간격이 미세화되어 있는 경우에도 정밀한 가공을 정확하게 할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
또한, 본 실시형태의 반도체 장치는, 게이트 전극층(401)의 측면에 도전층(411)을 형성한다. 이로써, 상기 도전층(411)이 게이트 절연층(402)을 개재하여 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되기 때문에, Lov 영역을 갖는 트랜지스터로 할 수 있어, 트랜지스터의 온 전류의 저하를 억제할 수 있게 된다.
또한, 도전층(411)은 제작 공정에서, 도전막(415)을 개재하여 게이트 전극층(401) 위에 형성된 절연층(416)을 이방성 에칭에 의하여 자기정합적으로 측벽 절연층(412)으로 가공한 후, 상기 측벽 절연층(412)을 마스크로 하여 도전막(415)을 에칭함으로써 형성되고, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
이와 같이, 기재하는 발명의 일 형태에서는, 미세화에 따른 문제점을 해소할 수 있기 때문에, 결과적으로, 트랜지스터 사이즈를 충분히 작게 할 수 있다. 트랜지스터 사이즈를 충분히 작게 함으로써, 반도체 장치가 차지하는 면적이 작아져, 반도체 장치의 취득 개수가 증대된다. 따라서, 반도체 장치당 제조 비용이 억제된다. 또한, 채널 길이가 축소되기 때문에, 동작의 고속화, 저소비 전력화 등의 효과도 얻을 수 있다. 즉, 기재하는 발명의 일 형태에 의하여 산화물 반도체를 사용한 트랜지스터의 미세화가 달성됨으로써, 이것에 부수되는 다양한 효과를 얻을 수 있다.
이상, 본 실시형태에서 기재한 구성이나 방법 등은 다른 실시형태에서 기재하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른, 실시형태 1과 상이한 반도체 장치의 구성 및 그 제작 방법에 대하여 도 5a 내지 도 7c를 참조하여 설명한다. 또한, 상기 실시형태와 동일 부분 및 같은 기능을 갖는 부분 및 공정은, 상기 실시형태와 마찬가지로 행할 수 있어, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
도 5a 및 도 5b에 반도체 장치의 예로서 트랜지스터(424)의 평면도 및 단면도를 도시하였다. 도 5a는 트랜지스터(424)의 평면도이고, 도 5b는 도 5a의 X3-Y3에서의 단면도이다. 또한, 도 5a에서는 번잡해지는 것을 피하기 위하여, 트랜지스터(424)의 구성 요소의 일부(예를 들어 절연층(407) 등)를 생략하여 도시하였다.
도 5a 및 도 5b에 도시한 트랜지스터(424)는 도 1a 및 도 1b에 도시한 트랜지스터(420)와 마찬가지로, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)과, 소스 전극층(405a) 및 드레인 전극층(405b)과, 불순물 영역(403a), 불순물 영역(403b) 및 채널 형성 영역(403c)을 포함한 산화물 반도체층(403)과, 산화물 반도체층(403), 소스 전극층(405a) 및 드레인 전극층(405b)의 상면과 접하는 게이트 절연층(402)과, 게이트 절연층(402)을 개재하여 채널 형성 영역(403c)과 중첩되는 게이트 전극층(401)과, 게이트 전극층(401)의 측면에 접하는 도전층(411)과, 게이트 전극층(401)과 대향하는 도전층(411)의 측면에 형성된 측벽 절연층(412)을 포함하여 구성된다.
도 5a 및 도 5b에 도시한 트랜지스터(424)에 포함된 소스 전극층(405a) 및 드레인 전극층(405b)은, 산화물 반도체층(403)과 접하는 측면에서 테이퍼 형상을 갖는 점에서 실시형태 1에 도시한 트랜지스터와 상이하다. 트랜지스터(424)에서, 소스 전극층(405a) 및 드레인 전극층(405b)의 테이퍼각은 예를 들어 20° 이상 50° 이하로 할 수 있다.
소스 전극층(405a) 및 드레인 전극층(405b)의 측면을 테이퍼 형상으로 함으로써, 소스 전극층(405a) 및 드레인 전극층(405b)의 간격에 산화물 반도체층(403)이 되는 산화물 반도체층을 피복성 좋게 형성할 수 있다. 또한, 산화물 반도체층(403)과 소스 전극층(405a) 및 드레인 전극층(405b)의 접촉 면적을 확대시킬 수 있기 때문에, 콘택트 저항을 저감시킬 수 있다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)이 테이퍼 형상을 가짐으로써, 소스 전극층(405a) 및 드레인 전극층(405b)과 접하여 형성되는 산화물 반도체층(403)은 채널 길이 방향의 측면에서 역 테이퍼 형상을 갖는 구성이 된다. 여기서, 산화물 반도체층(403)이 결정성을 갖는 산화물 반도체인 경우에는, 산화물 반도체층(403)이 테이퍼 형상을 가짐으로써 산화물 반도체층(403)의 측면으로부터 산소가 탈리됨에 기인한 산소 결손의 발생을 억제하여, 트랜지스터(424)의 누설 전류를 저감할 수 있다.
또한, 산화물 반도체층(403)이 역 테이퍼 형상을 가짐으로써, 게이트 절연층(402)과 접하는 산화물 반도체층(403)의 상면의 채널 길이 방향의 길이를 확대할 수 있다. 따라서, 게이트 절연층(402)을 개재하여 산화물 반도체층(403) 위에 게이트 전극층(401)을 형성할 때의 얼라인먼트의 자유도를 향상시킬 수 있다. 또한, 소스 전극층(405a)과 드레인 전극층(405b)의 전계를 효과적으로 완화시킬 수 있다.
이하에서는, 도 6a 내지 도 6d를 사용하여 본 실시형태의 트랜지스터(424)의 제작 공정의 예에 대하여 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 하지 절연층(436)을 형성하고, 하지 절연층(436) 위에 소스 전극층 및 드레인 전극층(이것과 같은 층으로 형성되는 배선을 포함함)이 되는 도전막을 형성한 후, 이것을 가공하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다(도 6a 참조).
다음에, 소스 전극층(405a) 및 드레인 전극층(405b)을 덮으며, 하지 절연층(436)과 접하는 산화물 반도체층(413)을 형성한다(도 6b 참조). 산화물 반도체층(413)은 실시형태 1에서 기재한 산화물 반도체층의 성막 방법과 마찬가지로 형성할 수 있다.
다음에, 산화물 반도체층(413)에 연마(절삭, 연삭) 처리를 행하여, 소스 전극층(405a) 및 드레인 전극층(405b)이 노출되도록 산화물 반도체층(413)의 일부를 제거한다. 상기 연마 처리에 의하여, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)이 제거되어 상기 영역에 개구가 형성된다. 연마 방법으로서는, CMP 처리를 적합하게 사용할 수 있다. 본 실시형태에서는, CMP 처리에 의하여 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)을 제거한다. 또한, CMP 처리는 한 번만 행하여도 좋고, 복수 횟수 행하여도 좋다.
또한, 본 실시형태에서는, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)의 제거 방법으로서 CMP 처리를 사용하였지만, 다른 연마 처리를 사용하여도 좋다. 또는, CMP 처리 등의 연마 처리와, 에칭(드라이 에칭, 웨트 에칭) 처리나 플라즈마 처리 등을 조합하여도 좋다.
다음에, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역이 제거된 산화물 반도체층(413)을 포토리소그래피 공정에 의하여 제작한 마스크를 사용하여 채널 폭 방향을 선택적으로 에칭함으로써, 소스 전극층(405a) 및 드레인 전극층(405b) 사이의 영역에 섬 형상의 산화물 반도체층(403)을 형성한다(도 6c 참조).
또한, 본 실시형태에서는, 산화물 반도체층(413)을 형성하고, 연마 처리에 의하여 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩하는 영역의 산화물 반도체층(413)을 제거한 후, 선택적으로 에칭 처리하여 섬 형상의 산화물 반도체층(403)으로 가공하는 방법을 제시하였지만, 본 발명의 실시형태는 이것에 한정되지 않는다. 형성 후의 산화물 반도체층(413)을 선택적으로 에칭 처리하여 채널 폭 방향으로 가공한 후, 연마 처리에 의하여 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)을 제거하여 채널 길이 방향으로 가공함으로써, 섬 형상의 산화물 반도체층(403)을 형성하여도 좋다.
또한, 본 실시형태에서는, 소스 전극층(405a) 및 드레인 전극층(405b)의 상단부는 산화물 반도체층(403)의 상단부와 대략 일치한다. 다만, 산화물 반도체층(403)의 형상은 산화물 반도체층(413)의 연마 처리의 조건에 따라 상이한 경우가 있고, 예를 들어 산화물 반도체층(403)의 상단부가 소스 전극층(405a) 또는 드레인 전극층(405b)의 채널 길이 방향의 측면에 접하는 경우도 있다.
섬 형상의 산화물 반도체층(403)을 형성한 후, 실시형태 1의 도 3d 내지 도 4d에서 도시한 공정과 마찬가지로 게이트 절연층(402), 게이트 전극층(401), 도전층(411), 측벽 절연층(412), 절연층(406), 절연층(407), 배선층(435a) 및 배선층(435b)을 형성한다. 상기에 의하여, 본 실시형태의 트랜지스터(424)가 형성된다(도 6d 참조).
본 실시형태에서 기재한 트랜지스터의 제작 방법에서는, 섬 형상의 산화물 반도체층(403)을 형성할 때, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 영역의 산화물 반도체층(413)을 제거하는 공정에 있어서, 채널 길이 방향의 가공에 레지스트 마스크를 사용한 에칭 처리를 사용하지 않기 때문에, 소스 전극층(405a) 및 드레인 전극층(405b)의 채널 길이 방향의 길이가 미세화된 경우에도, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터(424)를 수율 좋게 제작할 수 있다.
또한, 상술한 트랜지스터(420), 트랜지스터(422), 및 트랜지스터(424)에서는, 측벽 절연층(412)이 도전층(411)의 상면의 일부와 접하는 경우를 예시하였지만, 본 발명의 실시형태는 이것에 한정되지 않는다. 측벽 절연층(412)의 크기(채널 길이 방향의 길이, 또는 측벽 절연층의 막 두께)는, 절연층(416)의 에칭 처리를 제어함으로써 적절히 설정할 수 있다.
예를 들어, 도 7a에 도시한 트랜지스터(426)와 같이, 측벽 절연층(412)의 높이(기판(400) 표면에서 측벽 절연층(412)의 최상면(最上面)까지의 거리)와 도전층(411)의 높이(기판(400) 표면에서 도전층(411)의 최상면까지의 거리)가 일치되는 구성으로 하여도 좋다. 또는, 도 7b에 도시한 트랜지스터(428)와 같이, 측벽 절연층(412)의 높이(기판(400) 표면에서 측벽 절연층(412)의 최상면까지의 거리)가 도전층(411)의 높이(기판(400) 표면에서 도전층(411)의 최상면까지의 거리)보다 낮은 형상이라도 좋다. 트랜지스터(428)에 있어서, 측벽 절연층(412)의 상단부는 도전층(411)의 측면에 접한다. 또한, 도 7a 및 도 7b에 도시한 트랜지스터(426) 및 트랜지스터(428)에 있어서, 측벽 절연층(412)의 크기 이외는 도 1a 및 도 1b에 도시한 트랜지스터(420)와 같은 구성으로 할 수 있다.
또한, 게이트 전극층(401)을 패턴 형성할 때, 및/또는 측벽 절연층(412)을 마스크로 하여 도전막(415)을 에칭할 때, 에칭 처리 조건에 따라서는, 게이트 절연층(402)의 일부가 에칭되는 경우도 있다.
예를 들어, 도 7c에 도시한 트랜지스터(430)는, 게이트 전극층(401)을 형성하기 위한 에칭 처리와, 도전층(411)을 형성하기 위한 에칭 처리 각각에 의하여, 게이트 절연층(402)의 막 두께가 감소된 예이고, 트랜지스터(430)에서 게이트 전극층(401)과 중첩되는 영역의 게이트 절연층(402)의 막 두께는, 도전층(411)과 중첩되는 영역의 막 두께보다 두껍다. 또한, 도전층(411)과 중첩되는 영역의 게이트 절연층(402)의 막 두께는, 도전층(411)과 중첩되지 않으며 또 게이트 전극층(401)과 중첩되지 않는 영역의 막 두께보다 두껍다.
또한, 본 실시형태는 이것에 한정되지 않고, 예를 들어 게이트 전극층(401)을 형성하기 위한 에칭 처리에 의하여 게이트 절연층(402)의 일부의 영역(게이트 전극층(401)과 중첩되지 않는 영역)의 막 두께가 감소되고, 도전층(411)을 형성하기 위한 에칭 처리에 의하여는, 게이트 절연층(402)의 막 두께의 감소가 일어나지 않는 경우도 있다.
본 실시형태에서 기재한 트랜지스터는, 게이트 전극층(401)을 마스크로 하여 자기정합적으로 산화물 반도체층(403)에 불순물 영역을 형성한 후, 상기 게이트 전극층(401)의 측면에 접하며, 채널 길이 방향에서 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되는 도전층(411)을 형성한다. 이로써, 미세한 채널 길이를 유지하면서 Lov 영역을 형성할 수 있어, 온 전류의 저하가 억제된 미세한 구조의 트랜지스터를 제공할 수 있다.
또한, 게이트 전극층(401)의 일부로서 기능하는 도전층(411)은, 도전막(415)을 개재하여 게이트 전극층(401) 위에 형성된 절연층(416)을 자기정합적으로 측벽 절연층(412)으로 가공한 후, 상기 측벽 절연층을 마스크로 하여 도전막(415)을 에칭함으로써 형성되고, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.
이상, 본 실시형태에서 기재한 구성이나 방법 등은 다른 실시형태에서 기재하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 본 명세서에 기재된 트랜지스터가 사용되고 있고, 전력이 공급되지 않는 상태라도 기억 내용을 유지할 수 있고, 또 기록 횟수의 제한도 없는 반도체 장치의 일례를 도면을 사용하여 설명한다.
도 8a 내지 도 8c는 반도체 장치의 구성의 일례이다. 도 8a는 반도체 장치의 단면도, 도 8b는 반도체 장치의 평면도, 도 8c는 반도체 장치의 회로도를 각각 도시한 것이다. 여기서, 도 8a는 도 8b의 C1-C2 및 D1-D2에서의 단면에 상당한다.
도 8a 및 도 8b에 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)로서는, 실시형태 1 또는 실시형태 2에서 기재한 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 본 실시형태에서는, 트랜지스터(162)로서, 실시형태 1에서 기재한 트랜지스터(420)의 구조를 적용하는 예를 기재한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성에 의하여 장시간에 걸쳐 전하를 유지하게 할 수 있다.
또한, 상기 트랜지스터의 양쪽 모두는 n채널형 트랜지스터로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 정보를 유지하기 위하여 산화물 반도체를 사용한 실시형태 1 또는 실시형태 2에서 기재한 바와 같은 트랜지스터를 트랜지스터(162)로서 사용하는 경우 이외에도, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 기재하는 것에 한정할 필요는 없다.
도 8a에 도시한 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 제공된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 제공된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 제공된 게이트 절연층(108)과, 게이트 절연층(108) 위에 제공된 게이트 전극층(110)을 갖는다. 또한, 도면에 소스 전극층이나 드레인 전극층을 명확히 도시하지 않은 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위하여, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층이라고 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극층이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되고, 트랜지스터(160)를 덮도록 절연층(128) 및 절연층(130)이 형성된다. 또한, 트랜지스터(160)에서, 게이트 전극층(110)의 측면에 측벽 절연층(사이드월 절연층)을 제공하고, 불순물 농도가 상이한 영역들을 포함한 불순물 영역(120)으로 하여도 좋다.
단결정 반도체 기판을 사용한 트랜지스터(160)는, 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 본 실시형태에서는, 트랜지스터(160)를 덮도록 절연막을 2층으로 형성한다. 다만, 절연막은 단층 구조로 하여도 좋고, 3층 이상의 적층으로 하여도 좋다. 트랜지스터(162) 및 용량 소자(164)를 형성하기 전의 처리로서, 트랜지스터(160) 위에 형성된 절연막에 CMP 처리를 실시하여 평탄화된 절연층(128), 절연층(130)을 형성함과 동시에 게이트 전극층(110)의 상면을 노출시킨다.
절연층(128), 절연층(130)은, 대표적으로는 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막, 산화 질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화 산화 실리콘막, 질화 산화 알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(128), 절연층(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우에는, 스핀 코팅법, 인쇄법 등의 습식법에 의하여 절연층(128), 절연층(130)을 형성하여도 좋다.
또한, 본 실시형태에서 절연층(128)으로서 질화 실리콘막, 절연층(130)으로서 산화 실리콘막을 사용한다.
절연층(130) 표면에 있어서, 산화물 반도체층(144) 형성 영역에 대하여 평탄화 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들어, CMP 처리)에 의하여 충분히 평탄화된(바람직하게는, 절연층(130) 표면의 평균 면 거칠기가 0.15nm 이하) 절연층(130) 위에 산화물 반도체층(144)을 형성한다.
도 8a에 도시한 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체층(144)은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 오프 특성이 매우 뛰어난 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 매우 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있기 때문에 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(162)는 한 쌍의 불순물 영역 및 채널 형성 영역을 포함한 산화물 반도체층(144)과, 불순물 영역에서 산화물 반도체층(144)의 채널 길이 방향의 측면과 접하는 전극층(142a) 및 전극층(142b)을 갖는다. 이로써, 산화물 반도체층(144)과 전극층(142a) 또는 전극층(142b)과의 콘택트 저항을 저감할 수 있어, 트랜지스터(162)의 온 전류를 향상시킬 수 있다.
또한, 트랜지스터(162)는 게이트 전극층(148)의 채널 길이 방향의 측면에 도전층(137a), 도전층(137b)을 포함함으로써, 상기 도전층(137a), 도전층(137b)이 게이트 절연층(146)을 개재하여 전극층(142a) 또는 전극층(142b)과 중첩되기 때문에, Lov 영역을 갖는 트랜지스터로 할 수 있어, 트랜지스터(162)의 온 전류의 저하를 억제할 수 있다.
또한, 도전층(137a), 도전층(137b)은 각각 측벽 절연층(138a), 측벽 절연층(138b)을 마스크로 하여 형성되어 있다. 도전층(137a), 도전층(137b)은 스퍼터링법에 의한 커버리지 불량이 문제가 되지 않을 정도의 얇은 막 두께이기 때문에, 트랜지스터(162)에서, 도전층(137a), 도전층(137b)에 기인한 누설 전류의 발생을 억제할 수 있다.
트랜지스터(162) 위에는, 절연층(132), 절연층(135), 절연층(150)이 단층으로 또는 적층으로 형성되어 있다. 본 실시형태에서는, 절연층(132) 및 절연층(150)으로서 산화 알루미늄막을 사용한다. 산화 알루미늄막을 고밀도(막 밀도 3.2g/cm3 이상, 바람직하게는 3.6g/cm3 이상)로 함으로써, 트랜지스터(162)에 안정적인 전기 특성을 부여할 수 있다.
또한, 게이트 절연층(146)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(153)이 형성되어 있고, 전극층(142a)과, 게이트 절연층(146)과, 도전층(153)으로 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(153)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 형성하여도 좋다.
본 실시형태에서, 도전층(153)은 트랜지스터(162)의 게이트 전극층(148)과 동일한 제작 공정에 의하여 형성할 수 있다. 또한, 게이트 전극층(148)의 측면에 도전층(137a), 도전층(137b) 및 측벽 절연층(138a), 측벽 절연층(138b)을 형성하는 공정에서, 도전층(153)의 측면에도 마찬가지로 도전층 또는 측벽 절연층을 형성하여도 좋다.
절연층(150) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 형성되어 있다. 배선(156)은 절연층(150), 절연층(135), 절연층(132) 및 게이트 절연층(146) 등에 형성된 개구에 형성된 전극층(136)을 통하여 전극층(142b)과 전기적으로 접속된다.
도 8a 및 도 8b에서 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 형성되어 있다. 예를 들어, 용량 소자(164)의 도전층(153)은 트랜지스터(160)의 게이트 전극층(110)과 적어도 일부가 중첩되어 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에 고집적화를 도모할 수 있다.
또한, 전극층(142b) 및 배선(156)은, 전극층(136)을 형성하지 않고 전극층(142b) 및 배선(156)을 직접 접촉시켜 전기적으로 접속시켜도 좋다. 또한, 사이에 개재되는 도전층은 복수라도 좋다.
또한, 도 8a 및 도 8b에 대응하는 회로 구성의 일례를 도 8c에 도시하였다.
도 8c에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 한쪽은 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(164)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 8c에 도시한 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 제공된다(기록). 여기서는, 다른 2개의 전위 레벨을 제공하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 제공되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극층에 제공된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류가 매우 작기 때문에, 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 제공한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 제공하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 이것은, 일반적으로 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 제공되어 있는 경우의 추정 임계값 Vth_H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 제공되어 있는 경우의 추정 임계값 Vth_L보다 낮기 때문이다.
여기서, 추정 임계값 전압이란 트랜지스터(160)를 「온 상태」로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극층에 제공된 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 제공된 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는 「온 상태」가 된다. Low 레벨 전하가 제공된 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도, 트랜지스터(160)는 「오프 상태」이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「오프 상태」가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 제공하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 「온 상태」가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 제공하면 좋다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)라도 장기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 기재하는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자가 열화되는 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없기 때문에 게이트 절연층이 열화되는 문제가 전혀 생기지 않는다. 즉, 기재하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시형태에서 기재한 구성이나 방법 등은 다른 실시형태에서 기재하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 또는 실시형태 2에 기재된 트랜지스터가 사용되고 있고 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며, 기록 횟수에 대한 제한이 없는 반도체 장치의, 실시형태 3에 기재된 구성과 상이한 구성에 대하여 도 9a 내지 도 10b를 사용하여 설명한다.
도 9a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 9b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 9a에 도시한 반도체 장치에 대하여 설명하고, 이어서 도 9b에 도시한 반도체 장치에 대하여 이하에서 설명한다.
도 9a에 도시한 반도체 장치에서 비트선 BL과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층은 전기적으로 접속되어 있고, 워드선 WL과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 9a에 도시한 반도체 장치(메모리 셀(250))에서 정보의 기록 및 정보의 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트선 BL과 용량 소자(254)가 도통하고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 가지면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 9a에 도시한 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징을 갖기 때문에, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지될 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 기억된 내용을 장기간에 걸쳐 유지할 수 있다.
다음에, 도 9b에 도시한 반도체 장치에 대하여 설명한다.
도 9b에 도시한 반도체 장치는 상부에 기억 회로로서 도 9a에 도시한 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 9b에 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공할 수 있어 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성된 트랜지스터는 트랜지스터(162)와 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 적합하게 실현할 수 있다.
또한, 도 9b에 도시한 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층시키는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
다음에, 도 9a에 도시한 메모리 셀(250)의 구체적인 구성에 대하여 도 10a 및 도 10b를 사용하여 설명한다.
도 10a 및 도 10b는 메모리 셀(250)의 구성의 일례이다. 도 10a에 메모리 셀(250)의 단면도를, 도 10b에 메모리 셀(250)의 평면도를 각각 도시하였다. 여기서, 도 10a는 도 10b의 F1-F2, 및 G1-G2에 있어서의 단면에 상당한다.
도 10a 및 도 10b에 도시한 트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 기재한 구성을 적용할 수 있다. 본 실시형태에서는, 도 1a 및 도 1b의 트랜지스터(420)와 동일한 구성으로 하는 예를 기재한다.
게이트 절연층(146)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(262)이 형성되고, 전극층(142a)과, 게이트 절연층(146)과, 도전층(262)으로 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(254)의 한쪽 전극으로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는, 절연층(132), 절연층(135) 및 절연층(256)이 단층 또는 적층으로 형성되어 있다. 또한, 절연층(256) 위에는 메모리 셀(250)과, 그 메모리 셀과 인접된 메모리 셀(250)을 접속하기 위한 배선(260)이 형성되어 있다. 배선(260)은, 절연층(256), 절연층(135), 절연층(132) 및 게이트 절연층(146) 등에 형성된 개구를 통하여 트랜지스터(162)의 전극층(142b)과 전기적으로 접속된다. 다만, 배선(260)과 전극층(142b)을 직접 접속시켜도 좋다. 또한, 배선(260)은 도 9a의 회로도에서의 비트선 BL에 상당한다.
도 10a 및 도 10b에 있어서 트랜지스터(162)의 전극층(142b)은 인접된 메모리 셀에 포함되는 트랜지스터의 소스 전극층으로서도 기능할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에 고집적화를 도모할 수 있다.
다층으로 형성된 복수의 메모리 셀은 산화물 반도체를 사용한 트랜지스터로 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 장시간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에 소비 전력을 충분히 저감시킬 수 있다.
상술한 바와 같이, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분한 고속 동작을 할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미에서는 충분히 오프 전류가 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 11a 내지 도 14를 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로는 플래시 메모리는 응답이 늦고, 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우 이하의 특징이 있다.
일반적인 SRAM은 도 11a에 도시한 바와 같이, 하나의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 이것을 X 디코더(807) 및 Y 디코더(808)로 구동시킨다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 하나의 메모리 셀이 6개의 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 이로써, SRAM은 비트당의 단가가 각 종 메모리 중에서 가장 비싸다.
한편, DRAM은 메모리 셀이 도 11b에 도시한 바와 같이, 트랜지스터(811) 및 유지 용량(812)으로 구성되어 있고, 이것을 X 디코더(813) 및 Y 디코더(814)로 구동시킨다. 하나의 셀이 하나의 트랜지스터, 하나의 용량으로 구성이 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하이다. 그러나, DRAM은 항상 리프레시 동작할 필요가 있어 재기록하지 않는 동안에도 전력이 소비된다.
그러나, 상술한 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이고, 또 빈번한 리프레시가 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고 또 소비 전력을 저감시킬 수 있다.
도 12는 휴대 기기의 블록도를 도시한 것이다. 도 12에 도시한 휴대 기기는 RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 및 게이트 드라이버(916)로 구성되어 있다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 행해지고, 장기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
도 13은 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 13에 도시한 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. 또한, 메모리 회로(950)는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독, 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 화상 데이터가 애플리케이션 프로세서(도시되지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다.
입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 디스플레이 컨트롤러(956)에 의하여 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 판독된다.
다음에, 예를 들어 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B가 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시된다. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리에 한정되지 않고, 하나의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써 정보의 기록 및 판독을 고속으로 행할 수 있고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감할 수 있다.
도 14는 전자 서적의 블록도를 도시한 것이다. 도 14에 도시한 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 및 디스플레이 컨트롤러(1010)로 구성된다.
여기서, 도 14의 메모리 회로(1007)에 상술한 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽고 있을 때, 특정의 부분에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸고, 언더라인을 긋고, 문자를 굵게 하고, 문자의 서체를 바꾸는 등에 의하여 주위와의 차이를 나타내는 것이다. 사용자가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기간에 걸쳐 유지하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이러한 경우에 있어서도, 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속으로 행해지고, 장기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 충분히 저감할 수 있다.
상술한 바와 같이, 본 실시형태에 기재된 휴대 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 판독이 고속으로 행해지고, 장기간에 걸쳐 기억을 유지할 수 있고, 또 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시형태에서 기재한 구성, 방법 등은 다른 실시형태에서 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태의 반도체 장치의 제작 방법을 적용하여 도전막을 가공함으로써, 실시형태 1에서 기재한 바와 같은 게이트 전극층 및 게이트 전극층의 측면에 형성된 도전층의 형상을 얻을 수 있는 것을 확인하였다.
이하에서, 실시예 시료의 제작 방법에 대하여 기재한다.
우선, 실리콘 기판을 준비하고, CVD 법으로 기판 위에 질화 산화 실리콘막을 막 두께가 20nm가 되도록 형성하였다. 상기 질화 산화 실리콘막은, 본 발명의 일 형태에 따른 트랜지스터의 게이트 절연층에 상당하기 때문에, 이하의 본 실시예에서는 게이트 절연층이라고 표기한다.
다음에, 게이트 절연층 위에 도전막을 형성하였다. 도전막으로서 막 두께가 30nm인 질화 탄탈막을, 아르곤 및 질소(Ar:N2=50sccm:10sccm) 혼합 분위기하, 압력 0.6Pa, 전원 전력 1kW의 스퍼터링법으로 형성하고, 그 위에 막 두께가 135nm인 텅스텐막을, 아르곤(Ar=100sccm) 분위기하, 압력 2.0Pa, 전원 전력 4kW의 스퍼터링법으로 형성하였다.
다음에, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하여, 염소, 4불화탄소 및 산소(Cl2: CF4: O2=45sccm: 55sccm: 55sccm) 혼합 분위기하, 전원 전력 3kW, 바이어스 전력 50W, 압력 0.67Pa의 조건으로 텅스텐막을 에칭 처리하여, 패턴 형성된 텅스텐층을 형성하였다.
다음에, ICP 에칭법을 사용하여, 염소(Cl2=100sccm) 분위기하, 전원 전력 1kW, 바이어스 전력 60W, 압력 0.2Pa의 조건으로 질화 탄탈막을 에칭 처리하여, 패턴 형성된 질화 탄탈층을 형성하였다. 질화 탄탈층 및 텅스텐층의 적층 구조는 본 발명의 일 형태에 따른 트랜지스터의 게이트 전극층에 상당하기 때문에, 이하의 본 실시예에서는 게이트 전극층이라고 표기한다.
다음에, 스퍼터링법을 사용하여, 게이트 전극층을 덮도록 막 두께가 30nm인 텅스텐막을 형성하였다. 아르곤(Ar=50sccm) 분위기하, 압력 0.6Pa, 전원 전력 1kW를 성막 조건으로 하였다.
다음에, CVD 법을 사용하여, 텅스텐막 위에 막 두께가 150nm인 질화 산화 실리콘막을 형성하였다.
다음에, ICP 에칭법을 사용하여, 트라이플루오로메탄 및 헬륨(CHF3:He=30sccm:120sccm) 혼합 분위기하, 전원 전력 3kW, 바이어스 전력 200W, 압력 2.0Pa의 조건으로 질화 산화 실리콘막을 에칭 처리하였다. 에칭 처리에 의하여 얻어진 질화 산화 실리콘층은, 본 발명의 일 형태에 따른 트랜지스터의 측벽 절연층에 상당하기 때문에, 이하의 본 실시예에서는 측벽 절연층이라고 표기한다.
다음에, 측벽 절연층을 마스크로 하고 ICP 에칭법을 사용하여, 4불화탄소, 염소 및 산소(CF4:Cl2:O2=50sccm: 50sccm: 20sccm) 혼합 분위기하, 전원 전력 500W, 바이어스 전력 10W, 압력 1.6Pa의 조건으로 텅스텐막을 에칭 처리함으로써, 게이트 전극층의 측면에 도전층(본 실시예에서는 텅스텐층)을 형성하였다.
상기 방법을 사용하여 제작한 실시예 시료의 주사형 투과 전자 현미경(STEM: Scanning Transmission Electron Microscopy)에 의한 단면 사진(단면 STEM 사진)을 도 15에 나타냈다.
도 15에 의하여, 본 실시예에서 기재한 제작 방법을 사용하여 실시형태 1에서 기재한 게이트 전극층 및 게이트 전극층의 측면에 형성된 도전층의 형상이 얻어지는 것을 확인할 수 있었다.
또한, 실시예 시료는 도 7b와 같이, 측벽 절연층의 높이(기판 표면으로부터 측벽 절연층의 최상면까지의 거리)가 도전층의 높이(기판 표면으로부터 도전층의 최상면까지의 거리)보다 낮다. 또한, 도 15에서, 게이트 전극층과 중첩되는 영역의 게이트 절연층의 막 두께는, 도전층과 중첩되는 영역의 막 두께보다 두껍다. 구체적으로는, 실시예 시료에서, 게이트 전극층과 중첩되는 영역의 게이트 절연층의 막 두께는 17.9nm이고, 도전층과 중첩되는 영역의 게이트 절연층의 막 두께는 11.2nm이었다. 이 이유로서는, 게이트 전극층을 에칭할 때 게이트 절연층도 같이 에칭되었기 때문이라고 생각할 수 있다.
또한, 실시예 시료의 도전층의 측단부는 측벽 절연층의 측단부보다 채널 길이 방향에서 후퇴되어 있다. 다만, 기재하는 발명의 기술적 사상은, 자기정합적으로 형성된 측벽 절연층을 마스크로 하여 도전층을 에칭함으로써 포토리소그래피 공정을 사용하지 않고 미세한 구조의 트랜지스터에 있어서 Lov 영역을 형성하는 점에 있다. 따라서, 같은 마스크를 사용하여 에칭한 경우(또는 어떠한 층을 마스크로 하여 하층을 에칭한 경우)에, 에칭 조건 등에 따라 생긴 단부의 편차 정도의 차이는 충분히 허용되어, 상기 같은 마스크를 사용하여 에칭 처리된 각 층의 단부는 일치되는 것으로 한다.
100: 기판
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극층
116: 채널 형성 영역
120: 불순물 영역
124: 금속간 화합물 영역
128: 절연층
130: 절연층
132: 절연층
135: 절연층
136: 전극층
137a: 도전층
137b: 도전층
138a: 측벽 절연층
138b: 측벽 절연층
142a: 전극층
142b: 전극층
144: 산화물 반도체층
146: 게이트 절연층
148: 게이트 전극층
150: 절연층
153: 도전층
156: 배선
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
250: 메모리 셀
251: 메모리 셀 어레이
251a: 메모리 셀 어레이
251b: 메모리 셀 어레이
253: 주변 회로
254: 용량 소자
256: 절연층
260: 배선
262: 도전층
400: 기판
401: 게이트 전극층
402: 게이트 절연층
403: 산화물 반도체층
403a: 불순물 영역
403b: 불순물 영역
403c: 채널 형성 영역
405: 도전막
405a: 소스 전극층
405b: 드레인 전극층
406: 절연층
407: 절연층
411: 도전층
412: 측벽 절연층
413: 산화물 반도체층
415: 도전막
416: 절연층
420: 트랜지스터
422: 트랜지스터
424: 트랜지스터
426: 트랜지스터
428: 트랜지스터
430: 트랜지스터
431: 도펀트
435a: 배선층
435b: 배선층
436: 하지 절연층
801: 트랜지스터
803: 트랜지스터
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: X 디코더
808: Y 디코더
811: 트랜지스터
812: 유지 용량
813: X 디코더
814: Y 디코더
901: RF 회로
902: 아날로그 베이스 밴드 회로
903: 디지털 베이스 밴드 회로
904: 배터리
905: 전원 회로
906: 애플리케이션 프로세서
907: CPU
908: DSP
909: 인터페이스
910: 플래시 메모리
911: 디스플레이 컨트롤러
912: 메모리 회로
913: 디스플레이
914: 표시부
915: 소스 드라이버
916: 게이트 드라이버
917: 음성 회로
918: 키보드
919: 터치 센서
950: 메모리 회로
951: 메모리 컨트롤러
952: 메모리
953: 메모리
954: 스위치
955: 스위치
956: 디스플레이 컨트롤러
957: 디스플레이
1001: 배터리
1002: 전원 회로
1003: 마이크로 프로세서
1004: 플래시 메모리
1005: 음성 회로
1006: 키보드
1007: 메모리 회로
1008: 터치 패널
1009: 디스플레이
1010: 디스플레이 컨트롤러

Claims (20)

  1. 반도체 장치에 있어서,
    소스 전극층 및 드레인 전극층과;
    제 1 불순물 영역, 제 2 불순물 영역, 및 상기 제 1 불순물 영역과 상기 제 2 불순물 영역 사이에 끼워진 채널 형성 영역을 포함한 산화물 반도체층으로서, 상기 제 1 불순물 영역의 채널 길이 방향의 측면이 상기 소스 전극층과 접하고 상기 제 2 불순물 영역의 채널 길이 방향의 측면이 상기 드레인 전극층과 접하는 상기 산화물 반도체층과;
    상기 산화물 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위에서 접하는 게이트 절연층과;
    상기 채널 형성 영역과 중첩되는, 상기 게이트 절연층 위의 게이트 전극층과;
    상기 게이트 전극층의 측면과 접하는 제 1 부분과 상기 게이트 절연층의 상면과 접하는 제 2 부분을 갖는 도전층으로서, 상기 제 2 부분의 적어도 일부가 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역과 중첩되는, 상기 도전층과;
    상기 제 1 부분의 외측 측면 및 상기 제 2 부분의 상면과 접하며, 상기 게이트 전극층과 접하지 않는 측벽 절연층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 부분의 측단부는 상기 측벽 절연층의 측단부와 일치하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 도전층은 L자 형상을 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 게이트 전극층, 상기 측벽 절연층 및 상기 게이트 절연층 위의 절연층과;
    상기 절연층 및 상기 게이트 절연층에 제공된 개구를 통하여 상기 소스 전극층 또는 상기 드레인 전극층과 접하는, 상기 절연층 위의 배선을 더 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연 중에서 선택된 재료를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 도전층은 상기 게이트 전극층과 같은 재료를 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물 반도체층은 테이퍼 형상을 갖는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 전극층과 중첩되는 영역의 상기 게이트 절연층의 두께는 상기 도전층과 중첩되는 영역의 상기 게이트 절연층의 두께보다 큰, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 도전층과 중첩되는 영역의 상기 게이트 절연층의 두께는 상기 도전층과 중첩되지 않으며 또한 상기 게이트 전극층과도 중첩되지 않는 영역의 상기 게이트 절연층의 두께보다 큰, 반도체 장치.
  10. 반도체 장치의 제작 방법에 있어서,
    소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 소스 전극층 및 상기 드레인 전극층을 덮는 산화물 반도체층을 형성하는 단계와;
    화학적 기계 연마법으로 상기 소스 전극층 및 상기 드레인 전극층과 중첩되는 영역의 상기 산화물 반도체층을 제거하여, 상기 산화물 반도체층에 개구를 형성하는 단계와;
    상기 개구를 갖는 상기 산화물 반도체층을, 상기 소스 전극층과 상기 드레인 전극층 사이에 제공된 섬 형상의 산화물 반도체층으로 가공하는 단계와;
    상기 섬 형상의 산화물 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 상기 섬 형상의 산화물 반도체층과 중첩되는 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층을 마스크로 하여 상기 섬 형상의 산화물 반도체층에 불순물을 도입함으로써, 상기 섬 형상의 산화물 반도체층에 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계와;
    상기 게이트 절연층 및 상기 게이트 전극층 위에 도전막을 형성하는 단계와;
    상기 도전막 위에 절연층을 형성하는 단계와;
    상기 절연층을 가공하여, 상기 도전막의 측면과 접하며 상기 게이트 전극층과 접하지 않는 측벽 절연층을 형성하는 단계와;
    상기 측벽 절연층을 마스크로 하여 상기 도전막을 에칭함으로써, 상기 게이트 전극층의 측면과 접하는 제 1 부분 및 상기 게이트 절연층의 상면과 접하는 제 2 부분을 갖는 도전층을 형성하는 단계를 포함하고,
    상기 제 2 부분의 적어도 일부가 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역과 중첩되는, 반도체 장치의 제작 방법.
  11. 제 10 항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연 중에서 선택된 재료를 포함하는, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법에 있어서,
    섬 형상의 산화물 반도체층을 형성하는 단계와;
    상기 섬 형상의 산화물 반도체층을 덮는 제 1 도전막을 형성하는 단계와;
    화학적 기계 연마법으로 상기 섬 형상의 산화물 반도체층과 중첩되는 영역의 상기 제 1 도전막을 제거함으로써, 상기 제 1 도전막에 개구를 형성하는 단계와;
    상기 개구를 갖는 상기 제 1 도전막을 가공함으로써, 소스 전극층 및 드레인 전극층을 형성하는 단계와;
    상기 섬 형상의 산화물 반도체층, 상기 소스 전극층 및 상기 드레인 전극층 위에 게이트 절연층을 형성하는 단계와;
    상기 게이트 절연층 위에 상기 섬 형상의 산화물 반도체층과 중첩되는 게이트 전극층을 형성하는 단계와;
    상기 게이트 전극층을 마스크로 하여 상기 섬 형상의 산화물 반도체층에 불순물을 도입함으로써, 상기 섬 형상의 산화물 반도체층에 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 단계와;
    상기 게이트 절연층 및 상기 게이트 전극층 위에 제 2 도전막을 형성하는 단계와;
    상기 제 2 도전막 위에 절연층을 형성하는 단계와;
    상기 절연층을 가공하여, 상기 제 2 도전막의 측면과 접하며 상기 게이트 전극층과 접하지 않는 측벽 절연층을 형성하는 단계와;
    상기 측벽 절연층을 마스크로 하여 상기 제 2 도전막을 에칭함으로써, 상기 게이트 전극층의 측면과 접하는 제 1 부분 및 상기 게이트 절연층의 상면과 접하는 제 2 부분을 갖는 도전층을 형성하는 단계를 포함하고,
    상기 제 2 부분의 적어도 일부가 상기 제 1 불순물 영역 및 상기 제 2 불순물 영역과 중첩되는, 반도체 장치의 제작 방법.
  13. 제 10 항 또는 제 12 항에 있어서,
    상기 제 2 부분의 측단부는 상기 측벽 절연층의 측단부와 일치하는, 반도체 장치의 제작 방법.
  14. 제 10 항 또는 제 12 항에 있어서,
    상기 도전층은 L자 형상을 갖는, 반도체 장치의 제작 방법.
  15. 제 10 항 또는 제 12 항에 있어서,
    상기 게이트 전극층, 상기 측벽 절연층 및 상기 게이트 절연층 위에 층간 절연층을 형성하는 단계와;
    상기 층간 절연층 및 상기 게이트 절연층에 제공된 개구를 통하여 상기 소스 전극층 또는 상기 드레인 전극층과 접하는 배선을 상기 층간 절연층 위에 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  16. 제 12 항에 있어서,
    상기 섬 형상의 산화물 반도체층은 인듐, 갈륨, 및 아연 중에서 선택된 재료를 포함하는, 반도체 장치의 제작 방법.
  17. 제 10 항 또는 제 12 항에 있어서,
    상기 도전층은 상기 게이트 전극층과 같은 재료를 포함하는, 반도체 장치의 제작 방법.
  18. 제 10 항 또는 제 12 항에 있어서,
    상기 섬 형상의 산화물 반도체층은 테이퍼 형상을 갖는, 반도체 장치의 제작 방법.
  19. 제 10 항 또는 제 12 항에 있어서,
    상기 게이트 전극층과 중첩되는 영역의 상기 게이트 절연층의 두께는 상기 도전층과 중첩되는 영역의 상기 게이트 절연층의 두께보다 큰, 반도체 장치의 제작 방법.
  20. 제 10 항 또는 제 12 항에 있어서,
    상기 도전층과 중첩되는 영역의 상기 게이트 절연층의 두께는 상기 도전층과 중첩되지 않으며 또한 상기 게이트 전극층과도 중첩되지 않는 영역의 상기 게이트 절연층의 두께보다 큰, 반도체 장치의 제작 방법.
KR1020200028043A 2011-11-11 2020-03-06 반도체 장치 및 반도체 장치의 제작 방법 KR102255584B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-247907 2011-11-11
JP2011247907 2011-11-11
KR1020120124684A KR20130052516A (ko) 2011-11-11 2012-11-06 반도체 장치 및 반도체 장치의 제작 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120124684A Division KR20130052516A (ko) 2011-11-11 2012-11-06 반도체 장치 및 반도체 장치의 제작 방법

Publications (2)

Publication Number Publication Date
KR20200028916A true KR20200028916A (ko) 2020-03-17
KR102255584B1 KR102255584B1 (ko) 2021-05-25

Family

ID=48279730

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120124684A KR20130052516A (ko) 2011-11-11 2012-11-06 반도체 장치 및 반도체 장치의 제작 방법
KR1020200028043A KR102255584B1 (ko) 2011-11-11 2020-03-06 반도체 장치 및 반도체 장치의 제작 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020120124684A KR20130052516A (ko) 2011-11-11 2012-11-06 반도체 장치 및 반도체 장치의 제작 방법

Country Status (3)

Country Link
US (2) US8878177B2 (ko)
JP (1) JP6126357B2 (ko)
KR (2) KR20130052516A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20180066848A (ko) 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP2018133398A (ja) * 2017-02-14 2018-08-23 株式会社ジャパンディスプレイ 半導体装置
DE112018001745T5 (de) * 2017-03-31 2019-12-12 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
US20200006570A1 (en) * 2018-06-29 2020-01-02 Intel Corporation Contact structures for thin film transistor devices
KR200496601Y1 (ko) 2020-06-08 2023-03-10 주식회사 메가젠임플란트 이물 비산방지구 및 그를 구비하는 덴탈 체어

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163498A (ja) * 1996-11-29 1998-06-19 Toshiba Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、及び液晶表示装置
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20070122517A (ko) * 2006-02-02 2007-12-31 자이단호진 고치켄산교신코센타 박막 트랜지스터 및 그 제조 방법
KR20080074827A (ko) * 2005-12-23 2008-08-13 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 장치 및 그 제조 방법
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6180861A (ja) * 1984-09-27 1986-04-24 Nec Corp 薄膜トランジスタの製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
FR2654258A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3370806B2 (ja) 1994-11-25 2003-01-27 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
JPH11340469A (ja) * 1998-05-27 1999-12-10 Toshiba Corp 薄膜トランジスタ
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4801241B2 (ja) * 1999-07-22 2011-10-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
FR2806832B1 (fr) * 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002237602A (ja) * 2001-02-09 2002-08-23 Toshiba Corp 半導体装置及びその製造方法
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4723787B2 (ja) * 2002-07-09 2011-07-13 シャープ株式会社 電界効果型トランジスタ、その製造方法及び画像表示装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004146416A (ja) * 2002-10-22 2004-05-20 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法
GB0225205D0 (en) * 2002-10-30 2002-12-11 Koninkl Philips Electronics Nv Thin film transistors and methods of manufacture thereof
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7504663B2 (en) 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) * 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
TWI382455B (zh) 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7521326B2 (en) 2004-12-03 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5352081B2 (ja) 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
WO2011052367A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
KR101711870B1 (ko) * 2009-12-23 2017-03-06 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8796682B2 (en) 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163498A (ja) * 1996-11-29 1998-06-19 Toshiba Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、及び液晶表示装置
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR20080074827A (ko) * 2005-12-23 2008-08-13 미쓰비시덴키 가부시키가이샤 박막 트랜지스터 장치 및 그 제조 방법
KR20070122517A (ko) * 2006-02-02 2007-12-31 자이단호진 고치켄산교신코센타 박막 트랜지스터 및 그 제조 방법
JP2011119718A (ja) * 2009-11-06 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法

Also Published As

Publication number Publication date
US9214565B2 (en) 2015-12-15
KR102255584B1 (ko) 2021-05-25
US20150041805A1 (en) 2015-02-12
KR20130052516A (ko) 2013-05-22
US8878177B2 (en) 2014-11-04
JP6126357B2 (ja) 2017-05-10
US20130119375A1 (en) 2013-05-16
JP2013123042A (ja) 2013-06-20

Similar Documents

Publication Publication Date Title
KR102559005B1 (ko) 반도체 장치
JP7467704B2 (ja) 半導体装置
JP6254347B2 (ja) 半導体装置
KR102255584B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
US9064906B2 (en) Semiconductor device and method for manufacturing semiconductor device
US9105608B2 (en) Semiconductor device and method for manufacturing the same
US20150214342A1 (en) Semiconductor device and method for manufacturing thereof
TWI557782B (zh) 半導體裝置
US9136361B2 (en) Semiconductor device and method for manufacturing semiconductor device
US8951899B2 (en) Method for manufacturing semiconductor device
KR20130062237A (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP2017112390A (ja) 半導体装置
JP6049479B2 (ja) 半導体装置
JP5948037B2 (ja) 半導体装置の作製方法
JP5888929B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant