JPH11340469A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH11340469A JPH11340469A JP14494398A JP14494398A JPH11340469A JP H11340469 A JPH11340469 A JP H11340469A JP 14494398 A JP14494398 A JP 14494398A JP 14494398 A JP14494398 A JP 14494398A JP H11340469 A JPH11340469 A JP H11340469A
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Abstract
(57)【要約】
【課題】 オフリーク電流の低減された多結晶半導体Ｔ
ＦＴを安定的に得られるＴＦＴ素子構造を提供すること
を目的とする。 【解決手段】 ガラス基板上に形成された多結晶半導体
層と、その多結晶半導体層上に半導体層の両端面を露出
するように形成された第一の絶縁層と、半導体層の両端
面に接しその上面が第一の絶縁層の上面と平坦面を形成
するように配置された非晶質半導体層と、この非晶質半
導体層中にチャネルとなる半導体層と離間して形成され
たソース・ドレイン領域と、第一の絶縁層及び非晶質半
導体層を覆って形成された第二の絶縁層と、この第二の
絶縁層上にチャネルと対向して配置されたゲート電極と
を有する。
ＦＴを安定的に得られるＴＦＴ素子構造を提供すること
を目的とする。 【解決手段】 ガラス基板上に形成された多結晶半導体
層と、その多結晶半導体層上に半導体層の両端面を露出
するように形成された第一の絶縁層と、半導体層の両端
面に接しその上面が第一の絶縁層の上面と平坦面を形成
するように配置された非晶質半導体層と、この非晶質半
導体層中にチャネルとなる半導体層と離間して形成され
たソース・ドレイン領域と、第一の絶縁層及び非晶質半
導体層を覆って形成された第二の絶縁層と、この第二の
絶縁層上にチャネルと対向して配置されたゲート電極と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタに
係り、特にアクティブマトリクス型液晶表示装置に好適
な薄膜トランジスタに関する。
係り、特にアクティブマトリクス型液晶表示装置に好適
な薄膜トランジスタに関する。
【０００２】
【従来の技術】近年、ガラス基板上に低温で多結晶シリ
コン薄膜トランジスタ（ＴＦＴ）をに形成し、液晶表示
装置の周辺駆動回路を画素と一体的に形成する技術の研
究開発が活発化している。
コン薄膜トランジスタ（ＴＦＴ）をに形成し、液晶表示
装置の周辺駆動回路を画素と一体的に形成する技術の研
究開発が活発化している。
【０００３】現在主流となっている低温多結晶シリコン
ＴＦＴの製造工程は、主にガラス基板上にアモルファス
シリコン半導体層を形成する工程、このアモルファスシ
リコン半導体層をエキシマレーザーアニール処理して結
晶化する工程、半導体層上にゲート絶縁膜及びゲート電
極を形成する工程、ゲート電極をマスクとして半導体層
に不純物をイオンドーピングし、ソース・ドレイン領域
を形成する工程からなる。また、ＴＦＴのオフリーク電
流を低減させるために、半導体層のチャネル領域とソー
ス／ドレイン領域との間に、低濃度不純物領域を形成す
るいわゆるＬＤＤ（Lightly Doped Drain ）構造を用い
る場合、この低濃度不純物領域（ＬＤＤ領域）は同じく
イオンドーピングにより形成される。
ＴＦＴの製造工程は、主にガラス基板上にアモルファス
シリコン半導体層を形成する工程、このアモルファスシ
リコン半導体層をエキシマレーザーアニール処理して結
晶化する工程、半導体層上にゲート絶縁膜及びゲート電
極を形成する工程、ゲート電極をマスクとして半導体層
に不純物をイオンドーピングし、ソース・ドレイン領域
を形成する工程からなる。また、ＴＦＴのオフリーク電
流を低減させるために、半導体層のチャネル領域とソー
ス／ドレイン領域との間に、低濃度不純物領域を形成す
るいわゆるＬＤＤ（Lightly Doped Drain ）構造を用い
る場合、この低濃度不純物領域（ＬＤＤ領域）は同じく
イオンドーピングにより形成される。
【０００４】ところで、このイオンドーピング技術とし
ては、半導体分野で用いられるイオンインプランター技
術とイオンシャワー技術が知られている。イオンシャワ
ー装置は、イオンインプランター装置から質量分離装置
を取り外した簡略型の装置である。インプランター装置
は半導体分野では完熟した技術であるが、液晶分野への
転用は現在のところ困難である。即ち、インプランター
装置ではドーピング領域が狭いため、液晶表示装置に用
いられる大面積のアクティブ基板にドーピングするため
には、例えば基板上を走査しながらイオンドープする必
要がある。しかしながらこの方法では、基板上に必ず重
複して走査される領域が生じ、その領域と他の領域でド
ーズ量が変わってしまうため、基板全体として均一な特
性が得られない。従って、イオンシャワー装置が現在主
に大面積の液晶基板用のドーピング装置として用いられ
ている。
ては、半導体分野で用いられるイオンインプランター技
術とイオンシャワー技術が知られている。イオンシャワ
ー装置は、イオンインプランター装置から質量分離装置
を取り外した簡略型の装置である。インプランター装置
は半導体分野では完熟した技術であるが、液晶分野への
転用は現在のところ困難である。即ち、インプランター
装置ではドーピング領域が狭いため、液晶表示装置に用
いられる大面積のアクティブ基板にドーピングするため
には、例えば基板上を走査しながらイオンドープする必
要がある。しかしながらこの方法では、基板上に必ず重
複して走査される領域が生じ、その領域と他の領域でド
ーズ量が変わってしまうため、基板全体として均一な特
性が得られない。従って、イオンシャワー装置が現在主
に大面積の液晶基板用のドーピング装置として用いられ
ている。
【０００５】一般にｎ型ＴＦＴにおいてＬＤＤ領域を形
成する際には、水素で希釈したホスフィン（ＰＨ3 ）ガ
スが用いられる。例えば濃度０．１％のＰＨ3 ガスを放
電させることによりイオン化させ、加速エネルギー５０
〜７０ｅＶで半導体層に打ち込む。イオンインプランタ
ー装置では質量分離を行うためＰイオンのみを取出すこ
とができ、ドーズ量の制御はＰイオンのイオン電流を時
間制御することによって比較的正確に行えるが、イオン
シャワー技術では、生成された全イオン種の中のＰＨ2
イオンをモニタリングしながらイオン打ち込みを行って
いる。ＰＨ2 イオンの生成量及び生成比率は、ガス濃度
と放電電力に依存しているが、例えば装置のチャンバー
壁に付着している残留ＰＨ3 分解物の蒸気圧の影響によ
り実効的な放電電力が変化してしまうため、一般に放電
電力で所望のイオン種の生成量及び生成比率を安定に制
御することは困難である。ＬＤＤ領域におけるドーズ量
は例えば約５×１０13個／cm2 と低濃度であるが、現状
のイオンシャワー装置では、ドーズ量が前述の値に対し
て±１０％程度変動してしまうため、デバイス毎にＬＤ
Ｄ領域のドーズ量が大きく異なってしまい、事実上安定
生産が困難である。
成する際には、水素で希釈したホスフィン（ＰＨ3 ）ガ
スが用いられる。例えば濃度０．１％のＰＨ3 ガスを放
電させることによりイオン化させ、加速エネルギー５０
〜７０ｅＶで半導体層に打ち込む。イオンインプランタ
ー装置では質量分離を行うためＰイオンのみを取出すこ
とができ、ドーズ量の制御はＰイオンのイオン電流を時
間制御することによって比較的正確に行えるが、イオン
シャワー技術では、生成された全イオン種の中のＰＨ2
イオンをモニタリングしながらイオン打ち込みを行って
いる。ＰＨ2 イオンの生成量及び生成比率は、ガス濃度
と放電電力に依存しているが、例えば装置のチャンバー
壁に付着している残留ＰＨ3 分解物の蒸気圧の影響によ
り実効的な放電電力が変化してしまうため、一般に放電
電力で所望のイオン種の生成量及び生成比率を安定に制
御することは困難である。ＬＤＤ領域におけるドーズ量
は例えば約５×１０13個／cm2 と低濃度であるが、現状
のイオンシャワー装置では、ドーズ量が前述の値に対し
て±１０％程度変動してしまうため、デバイス毎にＬＤ
Ｄ領域のドーズ量が大きく異なってしまい、事実上安定
生産が困難である。
【０００６】
【発明が解決しようとする課題】本発明は、上記の技術
的背景に鑑み、オフリーク電流の低減された多結晶半導
体ＴＦＴを安定的に得られるＴＦＴ素子構造を提供する
ことを目的とする。
的背景に鑑み、オフリーク電流の低減された多結晶半導
体ＴＦＴを安定的に得られるＴＦＴ素子構造を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板上に形成され、チャネルとして機能する
多結晶半導体層と、その多結晶半導体層上に半導体層の
両端面を露出するように形成された第一の絶縁層と、半
導体層の両端面に接しその上面が第一の絶縁層の上面と
平坦面を形成するように配置された非晶質半導体層と、
この非晶質半導体層中にチャネルとなる半導体層と離間
して形成されたソース・ドレイン領域と、第一の絶縁層
及び非晶質半導体層を覆って形成された第二の絶縁層
と、この第二の絶縁層上にチャネルと対向して配置され
たゲート電極とを有することを特徴とする。
タは、絶縁基板上に形成され、チャネルとして機能する
多結晶半導体層と、その多結晶半導体層上に半導体層の
両端面を露出するように形成された第一の絶縁層と、半
導体層の両端面に接しその上面が第一の絶縁層の上面と
平坦面を形成するように配置された非晶質半導体層と、
この非晶質半導体層中にチャネルとなる半導体層と離間
して形成されたソース・ドレイン領域と、第一の絶縁層
及び非晶質半導体層を覆って形成された第二の絶縁層
と、この第二の絶縁層上にチャネルと対向して配置され
たゲート電極とを有することを特徴とする。
【０００８】この非晶質半導体層は、ゲート電圧オフ時
のドレイン端近傍での電界を緩和する働きをため、ＴＦ
Ｔのオフリーク電流を低減することができる。さらに第
一の絶縁層は、非晶質半導体層パターニング時に多結晶
半導体層のエッチングストッパとして機能し、この第一
の絶縁層と非晶質半導体層の上面が平坦面となり段差を
形成しないように配置されているため、その上層に形成
された第二の絶縁層の段切れの発生や、段差部への電界
集中による第二の絶縁層の絶縁破壊などを防止すること
ができる。
のドレイン端近傍での電界を緩和する働きをため、ＴＦ
Ｔのオフリーク電流を低減することができる。さらに第
一の絶縁層は、非晶質半導体層パターニング時に多結晶
半導体層のエッチングストッパとして機能し、この第一
の絶縁層と非晶質半導体層の上面が平坦面となり段差を
形成しないように配置されているため、その上層に形成
された第二の絶縁層の段切れの発生や、段差部への電界
集中による第二の絶縁層の絶縁破壊などを防止すること
ができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して詳細に説明する。図１は、本実施例における多
結晶シリコンＴＦＴの断面図を示す。無アルカリガラス
基板１１上には、全面にガラス基板１１からの不純物の
析出を防止するためのアンダーコート層１２が形成さ
れ、その上にＴＦＴのチャネルとなる多結晶シリコン層
１３が島状に形成されている。さらにこの多結晶シリコ
ン層１３上には、同一形状の第一の絶縁層１４が形成さ
れている。
参照して詳細に説明する。図１は、本実施例における多
結晶シリコンＴＦＴの断面図を示す。無アルカリガラス
基板１１上には、全面にガラス基板１１からの不純物の
析出を防止するためのアンダーコート層１２が形成さ
れ、その上にＴＦＴのチャネルとなる多結晶シリコン層
１３が島状に形成されている。さらにこの多結晶シリコ
ン層１３上には、同一形状の第一の絶縁層１４が形成さ
れている。
【００１０】そして多結晶シリコン層１３の側面部はこ
の第一の絶縁層１３から露出され、その周囲に形成され
た非晶質シリコン層１５と接している。非晶質シリコン
層１５の内部には、ソース領域１６及びドレイン領域２
５が形成されている。
の第一の絶縁層１３から露出され、その周囲に形成され
た非晶質シリコン層１５と接している。非晶質シリコン
層１５の内部には、ソース領域１６及びドレイン領域２
５が形成されている。
【００１１】第一の絶縁層１４の上面と非晶質シリコン
層１５の上面とは平坦面を形成し、その上に第二の絶縁
層１８が全面に形成されている。第二の絶縁層１８の上
には多結晶シリコン層１３と対向してゲート電極１９が
配置されている。さらにその上には全面を覆うように層
間絶縁膜２７が形成され、この層間絶縁膜２７及び第二
の絶縁層１８に設けられたコンタクトホールを介して、
ソース電極２４とドレイン電極２６が、それぞれソース
領域１６またはドレイン領域２５に接続されている。
層１５の上面とは平坦面を形成し、その上に第二の絶縁
層１８が全面に形成されている。第二の絶縁層１８の上
には多結晶シリコン層１３と対向してゲート電極１９が
配置されている。さらにその上には全面を覆うように層
間絶縁膜２７が形成され、この層間絶縁膜２７及び第二
の絶縁層１８に設けられたコンタクトホールを介して、
ソース電極２４とドレイン電極２６が、それぞれソース
領域１６またはドレイン領域２５に接続されている。
【００１２】次に図２を用いて、本実施例の多結晶シリ
コンＴＦＴの製造方法を説明する。まず図２（ａ）に示
すように、ガラス基板１１上に酸化シリコン層を膜厚１
００nm、水素化アモルファスシリコン層を膜厚５０nm真
空雰囲気中でプラズマＣＶＤ法を用い、基板温度を３０
０℃に保って連続成膜する。次いでこの基板を不活性雰
囲気中で４７０℃で１時間加熱処理し、アモルファスシ
リコン層を脱水素処理し、その後図２（ｂ）に示すよう
にエキシマレーザー照射して結晶化し多結晶シリコン層
を得る。
コンＴＦＴの製造方法を説明する。まず図２（ａ）に示
すように、ガラス基板１１上に酸化シリコン層を膜厚１
００nm、水素化アモルファスシリコン層を膜厚５０nm真
空雰囲気中でプラズマＣＶＤ法を用い、基板温度を３０
０℃に保って連続成膜する。次いでこの基板を不活性雰
囲気中で４７０℃で１時間加熱処理し、アモルファスシ
リコン層を脱水素処理し、その後図２（ｂ）に示すよう
にエキシマレーザー照射して結晶化し多結晶シリコン層
を得る。
【００１３】次に図２（ｃ）に示すようにプラズマＣＶ
Ｄ法を用いて全面に酸化シリコン膜を基板温度３００℃
で膜厚７５nmに成膜し、５μm 幅にパターニングし、さ
らにその下層の多結晶シリコン層も同一形状にパターニ
ングする。
Ｄ法を用いて全面に酸化シリコン膜を基板温度３００℃
で膜厚７５nmに成膜し、５μm 幅にパターニングし、さ
らにその下層の多結晶シリコン層も同一形状にパターニ
ングする。
【００１４】そして図２（ｄ）に示すように、プラズマ
ＣＶＤ法を用いて基板温度３００℃でＮ- 型アモルファ
スシリコン層１５及びＮ+ 型アモルファスシリコン層１
６をそれぞれ７５nm、５０nmの厚みとなるように連続成
膜した。このとき、Ｎ- 層１５形成時には、水素で１０
％濃度に希釈したシラン（ＳｉＨ4 ）ガスとホスフィン
（ＰＨ3 ）ガスとの混合ガスを原料ガスとして用い、か
つホスフィンが流量比で全ガス流量に対して１％となる
ように導入してプラズマＣＶＤ成膜し、一方Ｎ+ 層１６
形成時には、同じく水素希釈シランガスとホスフィンガ
スとの混合ガスを用いてホスフィンが流量比で全ガス流
量に対して５％となるように導入してプラズマＣＶＤ成
膜した。尚、上記の方法で成膜したＮ- 層１５のシート
抵抗は１００〜２００ＫΩ／□、一方Ｎ+ 層１６のシー
ト抵抗は５〜１０ＫΩ／□であった。
ＣＶＤ法を用いて基板温度３００℃でＮ- 型アモルファ
スシリコン層１５及びＮ+ 型アモルファスシリコン層１
６をそれぞれ７５nm、５０nmの厚みとなるように連続成
膜した。このとき、Ｎ- 層１５形成時には、水素で１０
％濃度に希釈したシラン（ＳｉＨ4 ）ガスとホスフィン
（ＰＨ3 ）ガスとの混合ガスを原料ガスとして用い、か
つホスフィンが流量比で全ガス流量に対して１％となる
ように導入してプラズマＣＶＤ成膜し、一方Ｎ+ 層１６
形成時には、同じく水素希釈シランガスとホスフィンガ
スとの混合ガスを用いてホスフィンが流量比で全ガス流
量に対して５％となるように導入してプラズマＣＶＤ成
膜した。尚、上記の方法で成膜したＮ- 層１５のシート
抵抗は１００〜２００ＫΩ／□、一方Ｎ+ 層１６のシー
ト抵抗は５〜１０ＫΩ／□であった。
【００１５】次に全面にフォトレジストをスピンコート
により１μｍ厚みに塗布し平坦化した後、図２（ｅ）に
示すように、CF4 と酸素の混合ガスのガスプラズマによ
り、フォトレジスト１７、Ｎ- 層１５、Ｎ+ 層１６のエ
ッチング速度が均一になる条件下で全面エッチングし、
下地の酸化シリコン層１４が露出した時点でエッチング
を終了する。このとき酸化シリコン層１４はその下地の
多結晶シリコン層のエッチングストッパとして機能す
る。エッチングの終点検出はエッチング時に発光する光
強度の変化をモニターして行い、その結果図２（ｆ）に
示すように、酸化シリコン層１４及びＮ- 層１５、Ｎ+
層１６が平坦面を構成する構造を得た。
により１μｍ厚みに塗布し平坦化した後、図２（ｅ）に
示すように、CF4 と酸素の混合ガスのガスプラズマによ
り、フォトレジスト１７、Ｎ- 層１５、Ｎ+ 層１６のエ
ッチング速度が均一になる条件下で全面エッチングし、
下地の酸化シリコン層１４が露出した時点でエッチング
を終了する。このとき酸化シリコン層１４はその下地の
多結晶シリコン層のエッチングストッパとして機能す
る。エッチングの終点検出はエッチング時に発光する光
強度の変化をモニターして行い、その結果図２（ｆ）に
示すように、酸化シリコン層１４及びＮ- 層１５、Ｎ+
層１６が平坦面を構成する構造を得た。
【００１６】さらにこの上に、図２（ｇ）に示すよう
に、酸化シリコン膜１８をプラズマＣＶＤ法を用いて７
５nm厚みで形成し、さらにその上にMoW 膜をスパッタリ
ング法により３００nm厚みで形成した後所定形状にパタ
ーニングしてゲート電極を得た。酸化シリコン膜１４、
酸化シリコン膜１８はゲート絶縁膜として機能し、ゲー
ト絶縁膜の厚みは合計１５０nmとなる。
に、酸化シリコン膜１８をプラズマＣＶＤ法を用いて７
５nm厚みで形成し、さらにその上にMoW 膜をスパッタリ
ング法により３００nm厚みで形成した後所定形状にパタ
ーニングしてゲート電極を得た。酸化シリコン膜１４、
酸化シリコン膜１８はゲート絶縁膜として機能し、ゲー
ト絶縁膜の厚みは合計１５０nmとなる。
【００１７】そして、酸化シリコン膜をプラズマＣＶＤ
法により５００nm厚みで成膜して層間絶縁膜２０を形成
し、その上に透明電極を画素電極形状に形成し、その後
フッ酸を用いたウェットエッチングによりコンタクトホ
ール２１を形成する。そしてこの上にMo及びAlを積層
し、ソース領域及びドレイン領域となるＮ+ 層１６にコ
ンタクトホール２１を介して接続されるソース電極２４
及びドレイン電極２６を形成した。最後に、窒素雰囲気
中で約３００℃、１時間の加熱処理を行ってＮ-層から
水素原子を拡散させ、半導体層３とＮ- 層１５の界面及
び半導体層３とゲート絶縁膜１４の界面準位を水素原子
により終端させた。
法により５００nm厚みで成膜して層間絶縁膜２０を形成
し、その上に透明電極を画素電極形状に形成し、その後
フッ酸を用いたウェットエッチングによりコンタクトホ
ール２１を形成する。そしてこの上にMo及びAlを積層
し、ソース領域及びドレイン領域となるＮ+ 層１６にコ
ンタクトホール２１を介して接続されるソース電極２４
及びドレイン電極２６を形成した。最後に、窒素雰囲気
中で約３００℃、１時間の加熱処理を行ってＮ-層から
水素原子を拡散させ、半導体層３とＮ- 層１５の界面及
び半導体層３とゲート絶縁膜１４の界面準位を水素原子
により終端させた。
【００１８】図３に、本実施例のＴＦＴ及びＬＤＤ領域
をイオンドーピングにより形成した従来のＴＦＴのドレ
イン電流特性をあわせて示す。本実施例のＴＦＴは従来
例に比べ、Ｎ- 領域及びＮ+ 領域がアモルファスシリコ
ンで形成されているため少し抵抗が高く、スレッショル
ド特性がやや悪くなっているが、ほぼ同等な特性が得ら
れている。一方で本実施例のＴＦＴはＮ- 領域をイオン
ドーピング法を用いずプラズマＣＶＤ法によって形成し
ているため、デバイス毎の特性ばらつきはほとんどな
く、良好な再現性が得られた。また第二の絶縁膜が平坦
面上に形成されているため、絶縁膜の段切れや絶縁破壊
を低減させることができる。
をイオンドーピングにより形成した従来のＴＦＴのドレ
イン電流特性をあわせて示す。本実施例のＴＦＴは従来
例に比べ、Ｎ- 領域及びＮ+ 領域がアモルファスシリコ
ンで形成されているため少し抵抗が高く、スレッショル
ド特性がやや悪くなっているが、ほぼ同等な特性が得ら
れている。一方で本実施例のＴＦＴはＮ- 領域をイオン
ドーピング法を用いずプラズマＣＶＤ法によって形成し
ているため、デバイス毎の特性ばらつきはほとんどな
く、良好な再現性が得られた。また第二の絶縁膜が平坦
面上に形成されているため、絶縁膜の段切れや絶縁破壊
を低減させることができる。
【００１９】
【発明の効果】本発明によれば、イオンドーピング法を
用いずにドレイン端での電界を緩和し、ＴＦＴのリーク
電流を低減することができる。またゲート絶縁膜として
機能する第二の絶縁膜が平坦面上に形成されているた
め、絶縁膜の段切れや絶縁破壊を低減させることができ
る。
用いずにドレイン端での電界を緩和し、ＴＦＴのリーク
電流を低減することができる。またゲート絶縁膜として
機能する第二の絶縁膜が平坦面上に形成されているた
め、絶縁膜の段切れや絶縁破壊を低減させることができ
る。
【図１】本発明の一実施例における多結晶シリコンＴＦ
Ｔの断面図を示す。
Ｔの断面図を示す。
【図２】図１の多結晶シリコンＴＦＴの各製造工程を示
す。
す。
【図３】本発明の一実施例における多結晶シリコンＴＦ
Ｔのドレイン電流特性を示す。
Ｔのドレイン電流特性を示す。
１１・・・ ガラス基板 １３・・・ 多結晶半導体層 １４・・・ 第一の絶縁層 １５・・・ 非晶質半導体層 １６・・・ ソース領域 １８・・・ 第二の絶縁層 １９・・・ ゲート電極 ２４・・・ ソース電極 ２５・・・ ドレイン領域 ２６・・・ ドレイン電極
Claims (5)
- 【請求項１】 絶縁基板上に形成された多結晶半導体層
と、前記多結晶半導体層上に形成され前記多結晶半導体
層の両側面を露出するように形成された第一の絶縁層
と、前記多結晶半導体層の両側面に接しその上面が前記
第一の絶縁層の上面と平坦面を形成するように配置され
た非晶質半導体層と、前記非晶質半導体層中に前記多結
晶半導体層と離間して形成されたソース・ドレイン領域
と、前記第一の絶縁層及び前記非晶質半導体層を覆って
形成された第二の絶縁層と、前記第二の絶縁層上に前記
多結晶半導体層と対向して配置されたゲート電極とを有
することを特徴とする薄膜トランジスタ。 - 【請求項２】 前記第一の絶縁層は、前記多結晶半導体
層と同一形状に形成されていることを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】 前記非晶質半導体層は、低濃度導電性不
純物を含有することを特徴とする請求項１記載の薄膜ト
ランジスタ。 - 【請求項４】 前記非晶質半導体層は、ｎ型半導体層で
あることを特徴とする請求項３記載の薄膜トランジス
タ。 - 【請求項５】 前記非晶質半導体層は、プラズマＣＶＤ
法により形成されたことを特徴とする請求項３記載の薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494398A JPH11340469A (ja) | 1998-05-27 | 1998-05-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494398A JPH11340469A (ja) | 1998-05-27 | 1998-05-27 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340469A true JPH11340469A (ja) | 1999-12-10 |
Family
ID=15373803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14494398A Pending JPH11340469A (ja) | 1998-05-27 | 1998-05-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745828B2 (en) | 2007-01-11 | 2010-06-29 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
| JP2013102151A (ja) * | 2011-10-13 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2013123042A (ja) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
-
1998
- 1998-05-27 JP JP14494398A patent/JPH11340469A/ja active Pending
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|---|---|---|---|---|
| US7745828B2 (en) | 2007-01-11 | 2010-06-29 | Samsung Electronics Co., Ltd. | Organic light emitting device and manufacturing method thereof |
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| JP2013123042A (ja) * | 2011-11-11 | 2013-06-20 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法 |
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