JP2000058472A

JP2000058472A - 半導体装置の製造方法

Info

Publication number: JP2000058472A
Application number: JP10173023A
Authority: JP
Inventors: Yasuhisa Oana; 保久小穴; Yasuto Kawahisa; 慶人川久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-06-03
Filing date: 1998-06-19
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】この発明は、素子特性が均一であり、高ドー
ズが効果的に実現される半導体装置の製造方法を提供す
ることを目的としている。【解決手段】この発明の半導体装置の製造方法は、絶
縁性基板１０上に非単結晶シリコン薄膜３０を形成する
工程と、非単結晶シリコン３０上にマスク５５を形成す
る工程と、マスク５５を介して非単結晶シリコン薄膜３
０に不純物イオンを注入し所望の伝導型領域３１，３３
を形成する工程とを備え、不純物イオンの注入工程にお
ける絶縁基板１０の温度上昇を１００℃以下とするもの
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、絶縁性基板上に
形成される半導体装置の製造方法に係り、効果的なイオ
ン注入が達成される薄膜トランジスタ等の製造方法に関
する。

【０００２】

【従来の技術】ガラスや石英等の絶縁性基板上に薄膜ト
ランジスタを形成する技術は、アクティブマトリクス型
液晶表示装置をはじめ、各種分野で利用され、注目を集
めている。

【０００３】従来の薄膜トランジスタは、活性層に非晶
質シリコン（ａ−Ｓｉ：Ｈ）等が用いられ、このａ−Ｓ
ｉ：Ｈにｎ＋ａ−Ｓｉ：Ｈ等の低抵抗半導体層を介して
ソース及びドレイン電極が配置されて構成される。

【０００４】また、近年では、ＴＦＴの動作速度の向上
等を目指して、活性層に多結晶シリコン( ｐ−Ｓｉ) を
用いる試みがなされている。また、不所望な寄生容量を
低減するため、半導体プロセスと同様に、例えばゲート
電極等をマスクとして活性層内に不純物イオンを注入
し、ソース及びドレイン領域を形成する試みが成されて
いる。

【０００５】

【発明が解決しようとする課題】ところで、ガラスや石
英等の基板は、絶縁性であり、また熱伝導はシリコンウ
エハのそれに比べて2 桁以上劣っている。このため、イ
オン注入に際し、高ドーズ、例えば１×１０¹⁵ions／cm
² 以上を実現しようとすると、基板温度の均一制御が困
難であり、これに伴い素子特性にばらつきが生じる、あ
るいは基板の温度上昇に伴い有機材料であるフォトレジ
スト等で構成されるマスクが熱化学反応で変成し、その
剥離が極めて困難となる等の問題がある。

【０００６】本発明は、上記した技術課題に対処して成
されたものであって、素子特性が均一であり、高ドーズ
が効果的に実現される半導体装置の製造方法を提供する
ことを目的としている。また、本発明は、良好なしきい
値制御がなされた半導体装置の製造方法を提供すること
を目的としている。

【０００７】

【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、絶縁性基板上に非単結晶シリコン薄膜
を形成する工程と、前記非単結晶シリコン上にマスクを
形成する工程と、前記マスクを介して前記非単結晶シリ
コン薄膜に不純物イオンを注入し所望の伝導型領域を形
成する工程とを備えた薄膜トランジスタの製造方法にお
いて、前記不純物イオンの注入工程における前記絶縁基
板の温度上昇が１００℃以下であることを特徴とする。

【０００８】不純物イオンの注入に際して、上記したよ
うに基板温度の上昇を制御することにより、均一な素子
特性を確保することができる。このような制御は、イオ
ン種を質量分析し注入することにより、効果的な高ドー
ズが実現できるが、大面積にわたり均一性を確保するこ
とが困難である場合は加速電圧、注入時間等を調整する
ことにより達成される。

【０００９】図１は、不純物イオン電流密度とドーピン
グ時間との関係を示すもので、１×１０¹⁵ions／cm² 以
上の高ドーズを実現する場合を示している。例えば、１
×１０¹⁵ions／cm² の高ドーズを実現するのであれば、
不純物イオン電流密度を５．３３μＡ／cm² とし３０秒
間ドーピングを行なう、あるいは不純物イオン電流密度
を２．６６μＡ／cm² とし６０秒間ドーピングを行なう
ことによりそれぞれ達成される。また、例えば、２×１
０¹⁵ions／cm² の高ドーズを実現するのであれば、不純
物イオン電流密度を５．３３μＡ／cm² とし６０秒間ド
ーピングを行なう、あるいは不純物イオン電流密度を１
０．６６μＡ/cm ² とし３０秒間ドーピングを行なうこ
とによりそれぞれ達成される。

【００１０】図２は、外形寸法が５００ｍｍ×６００ｍ
ｍで、０．７ｍｍ厚の透明なガラス基板を用い加速電圧
を７０ｋＶとした際の基板温度上昇とドーピング時間と
の関係を示している。

【００１１】図１及び２から解るように、イオン注入パ
ワーと注入時間とを最適化することにより、基板温度上
昇を１００℃以内に抑えることができる。例えば、２×
１０¹⁵ions／cm² の高ドーズを実現するのであれば、加
速電圧７０ｋＶで不純物イオン電流密度を１０．６６μ
Ａ／cm² としたイオン注入パワー０．７５W/cm² で３０
秒間ドーピングを行なうことにより達成され、この際の
基板温度上昇は１００℃以内に抑えられることが解る。

【００１２】ここで、非単結晶シリコンが十分な薄膜で
あることを考慮すると、加速電圧は１００ｋＶ以下、好
ましくは７０ｋＶ以下に調整することが望ましい。従っ
て、基板温度上昇を抑えつつ十分な高ドーズを実現する
ためには、不純物イオン電流密度を５．３３μＡ／cm²
以上、更に望ましくは１０．６６μＡ／cm² 以上に設定
することが望ましい。このようにすれば、高ドーズを実
現するに際してもイオン注入時間を６０秒以内、更には
３０秒以内に調整することができ、製造時間を短縮する
こともできる。

【００１３】また、基板厚が小さくなるにつれて熱容量
が低減されるためか、絶縁性基板の温度上昇は顕著にな
る。そして、基板厚が１．０ｍｍ以下、特には０．７ｍ
ｍ以下となると基板温度の上昇は一層顕著になり、この
発明が極めて有効となることが確認されている。以下
に、その具体例をもって詳細に説明する。

【００１４】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法について、駆動回路一体型のＴＦＴ−ＬＣＤ用ア
レイ基板の作製におけるＣＭＯＳ構造の薄膜トランジス
タの製法を例にとり、図面を参照して詳細に説明する。

【００１５】まず、図３（ａ）に示すように、外形寸法
が５００ｍｍ×６００ｍｍで、０．７ｍｍ厚の透明なガ
ラス基板１０上に、厚さ５０ｎｍの非晶質シリコン（ａ
−Ｓｉ：Ｈ）薄膜２０を、基板温度４００℃としたプラ
ズマＣＶＤ法により堆積する。しかる後に、このａ−Ｓ
ｉ：Ｈ薄膜２０を、後述する結晶化におけるアブレーシ
ョンの防止のために、窒素雰囲気中で脱水素し、低水素
濃度化する。

【００１６】そして、薄膜トランジスタのしきい値Ｖｔ
ｈ制御のため、ボロンイオン（Ｂ）をａ−Ｓｉ：Ｈ薄膜
２０中に注入する。ここでは、ボロンイオン（Ｂ）自体
の注入量は少なくてよいため、質量分析することなく注
入を行なったが、装置の共通化のため質量分析を行な
い、選択的にボロンイオン（Ｂ）の注入を行なっても良
い。即ち、０．１％濃度のＢ₂ Ｈ₆ を、加速電圧１０ｋ
Ｖ、ＲＦパワー３０Ｗとして、ドーズ量７．５×１０¹¹
ions／cm² のイオン注入を行なった。

【００１７】しかる後に、図３（ｂ）に示すように、こ
のａ−Ｓｉ：Ｈ薄膜２０をＥＬＡ（Excimer Laser
Annealing ）により結晶成長させて多結晶シリコン（ｐ
−Ｓｉ）薄膜２２とする。

【００１８】このＥＬＡのフルエンスは５００mJ/cm ²
よりも大きい５５０mJ/cm ² に設定し、また０．３×４
００ｍｍの長尺状のビームを用い、このビームを１５μ
m ピッチで走査し、結晶化を行なった。特に、この実施
例では、レーザ発振用のコンデンサへのチャージ量を従
来が２桁制御であったところを３桁制御とし、またレー
ザ放電管へのガス流の均一制御、混合ガスの分圧の最適
化、更に出力フィードバックを行なうことにより、レー
ザー出力のばらつきを特に５％以内である２％に抑え
た。これにより、図５からも解るように、平均粒子径が
約０．３μｍであり、均質性の高いｐ−Ｓｉ薄膜を作製
することができた。特に、この実施例の如くチャネルド
ープを行なった後にＥＬＡする場合には、レーザー出力
の均一性が一層重要である。

【００１９】そして、図３（ｃ）に示すように、このｐ
−Ｓｉ薄膜２２をＣＦ₄ 及びＯ₂ ガスを用いたＣＤＥ
（ケミカル・ドライ・エッチング）により島状のｐ−Ｓ
ｉ薄膜３０，４０にパターニングする。

【００２０】この後、図３（ｄ）に示すように、ｐ−Ｓ
ｉ薄膜２２上に、ゲート絶縁膜としてプラズマＣＶＤ法
によりＴＥＯＳ膜５０を堆積し、この上に３００ｎｍ厚
のＡｌ−Ｎｄ合金膜をスパッタ成膜する。そして、この
Ａｌ−Ｎｄ合金膜をＲＩＥ（Reactive Ion Etching）に
よりパターニングしてゲート電極５５を形成する。

【００２１】そして、図３（ｅ）に示すように、ｐ−Ｓ
ｉ薄膜４０を有機レジスト６１により選択的に被覆する
とともに、ゲート電極５５をマスクとし、また質量分析
することにより選択的にボロンイオン（Ｂ）の注入を行
なった。即ち、２０％濃度のＢ₂ Ｈ₆ ガスをプラズマ・
イオン化し、加速電圧７０ｋＶ、ボロンイオン（Ｂ⁺）
電流密度５．３３μＡ/cm ² 、注入時間３０秒でドーズ
量１×１０¹⁵ions／cm² のイオン注入を行なった。これ
により、ｐ−Ｓｉ薄膜３０内にソース及びドレイン領域
３１，３３、及びソース及びドレイン領域３１，３３に
挟まれるチャネル領域３５を形成した。このような手法
により、短時間で高ドーズが実現できることから、基板
温度の変化は１００℃以内である５０℃程度に抑えられ
た。また、このようにして短時間であり、且つ基板の上
昇も十分に抑えることができたため、レジスト・マスク
のアッシングによる剥離が容易であった。

【００２２】ここでは、質量分析することにより選択的
にボロンイオンの注入を行なったが、質量分析しないの
であれば、例えば２０％濃度のＢ₂ Ｈ₆ ガスをプラズマ
・イオン化し、加速電圧７０ｋＶ、イオン電流密度１
０．６６μＡ／cm² 、注入時間３０秒でドーズ量２×１
０¹⁵ions／cm² を実現すれば良い。このようにすれば、
やはり基板温度の変化はおよそ１００℃に抑えられ、短
時間で製造でき、またレジスト・マスクのアッシングに
よる剥離も容易である。

【００２３】また、有機レジスト６１をｐ−Ｓｉ薄膜４
０上に配置することでイオン注入を阻止したが、Ａｌ−
Ｎｄ合金膜のパターニングを、例えばｐ−Ｓｉ薄膜４０
上全体を被覆するように形成しておくことで、別途レジ
スト６１を設けることなく選択的にイオン注入を行なう
こともできる。尚、この場合、後工程でｐ−Ｓｉ薄膜４
０上のＡｌ−Ｎｄ合金薄膜を別途パターニングしてゲー
ト電極５５を形成する必要がある。このように金属膜で
選択的なイオン注入を行なう際には、上記の手法は一層
効果的である。即ち、駆動回路一体型のＴＦＴ−ＬＣＤ
の作製においては、表示領域と駆動回路領域とではパタ
ーン密度が大きく異なっている。特に駆動回路部では金
属パターン密度が高く、これに起因してイオン注入時に
生じる基板温度の不均一性が顕著になる。しかしなが
ら、上記したように基板温度の上昇幅が制御されるた
め、面内での不均一性が解消されるためである。

【００２４】次に、図３（ｆ）に示すように、ｐ−Ｓｉ
薄膜３０を有機レジスト６３により選択的に被覆すると
ともに、ゲート電極５５をマスクとし、ここでは質量分
析することなくリンイオン（Ｐ）の注入を行なった。即
ち、１％の水素希釈のＰＨ₃ガスをプラズマ・イオン化
し、加速電圧７０ｋＶでドーズ量１×１０¹³ions／cm²
のイオン注入を行なった。これにより、ｐ−Ｓｉ薄膜４
０内に低濃度の不純物が注入されたＬＤＤ領域４１，４
３及びＬＤＤ領域に挟まれたチャネル領域４５が形成さ
れる。

【００２５】更に、図４（ｇ）に示すように、ゲート電
極５５を選択的に被覆するように有機レジスト６５を配
し、これをマスクとして１５％の水素希釈のＰＨ₃ ガス
をプラズマ・イオン化し、質量分析し選択的にリンイオ
ン（Ｐ）を加速電圧７０ｋＶ、電流密度５．３３μＡ／
cm² でドーズ量１×１０¹⁵ions／cm² のイオン注入を行
なった。これにより、ｐ−Ｓｉ薄膜４０内にＬＤＤ領域
４１，４３、ソース及びドレイン領域４７，４９、及び
ＬＤＤ領域４１，４３に挟まれるチャネル領域４５を形
成した。このような手法により、やはり短時間で高ドー
ズが実現できることから、基板温度の変化は１００℃以
内である４０℃程度に抑えられた。また、このようにし
て短時間であり、且つ基板の上昇も十分に抑えることが
できたため、レジストのアッシングによる剥離が容易で
あった。

【００２６】ここでも、質量分析することにより選択的
にリンイオン（Ｐ）の注入を行なったが、質量分析しな
いのであれば、例えば２０％濃度のＰＨ₃ ガスをプラズ
マ・イオン化し、加速電圧７０ｋＶ、イオン電流密度
８．０μＡ／cm² 、注入時間３０秒でドーズ量１．５×
１０¹⁵ions／cm² を実現すれば良い。このようにすれ
ば、やはり基板温度の変化は１００℃以内である８０℃
程度に抑えられ、短時間で製造でき、またレジスト・マ
スクのアッシングによる剥離も容易である。

【００２７】しかる後に、５００℃の温度で熱処理する
ことにより注入された不純物を活性化する。そして、こ
の上に、層間絶縁膜７０としてプラズマＣＶＤ法により
窒化シリコン膜（ＳｉＮｘ）を堆積し、また図示しない
が透明電極として例えばＩＴＯ膜をスパッタ法により堆
積し、所定の形状にパターニングする。そして、ソース
及びドレイン領域３１，３３，４１，４３上のＴＥＯＳ
膜５０、層間絶縁膜７０にそれぞれコンタクトホールを
ウエットエッチングにより形成する。

【００２８】この後、図４（ｈ）に示すように、スパッ
タ法によりＡｌ−Ｎｄ合金膜をスパッタリング法により
堆積し、パターニングすることにより、ドレイン領域に
電気的に接続されるドレイン電極８１，８３、ソース領
域に電気的に接続されるソース電極８５，８７を形成す
る。

【００２９】この後、必要に応じて窒化シリコン膜等で
保護膜を形成し、水素雰囲気中で熱処理することで素子
特性を安定化させ、ＣＭＯＳ構造の薄膜トランジスタを
完成させる。

【００３０】以上説明した方法によれば、イオン注入に
伴う基板の不所望な温度上昇がなく、効果的に高ドーズ
が可能となり、これにより良好な素子特性のＴＦＴを作
製することができた。

【００３１】また、この実施例の製造方法によれば、ｎ
チャネルトランジスタでＷ／Ｌが９／４．５とした時の
しきい値Ｖｔｈは１．５Ｖを中心として精度良く制御さ
れ、また同様のチャネル幅とチャネル長とした時にｐチ
ャネルトランジスタもしきい値は−１．８Ｖを中心とし
て精度良く制御された。

【００３２】更に、ソース、ドレイン電極のコンタクト
抵抗も、上記したようにソース、ドレイン領域に良好な
高ドーズが実現されていることから、６００Ω程度の良
好なコンタクト抵抗が得られた。上述した実施例では、
薄膜トランジスタを例にとり説明したが、この他の高ド
ーズを要する半導体装置に本発明が有効に適用されるこ
とは言うまでもない。

【００３３】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、イオン注入に伴う基板の不所望な温度上昇がなく、
効果的に高ドーズが可能となり、これにより良好な素子
特性の確保が可能となる。

【図面の簡単な説明】

【図１】図１は、縦軸に不純物イオン電流密度、横軸に
注入時間をとり、各ドーズ量との関係を示す図である。

【図２】図２は、縦軸に基板温度上昇、横軸に注入時間
をとり、各注入パワーとの関係を示す図である。

【図３】図３は、この発明の一実施例の薄膜トランジス
タ製造方法を説明するための図である。

【図４】図４は、図３に引き続く薄膜トランジスタの製
造方法を説明するための図である。

【図５】図５は、縦軸に結晶粒径、横軸にＥＬＡの強度
分布をとり、結晶粒径のばらつきの強度分布依存性を示
す図である。

【符号の説明】

１０…ガラス基板、３０、４０…ｐ−Ｓｉ薄膜、５５…ゲート電極、８１、８３…ソース電極、８５、８７…ドレイン電極。

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に非単結晶シリコン薄膜を
形成する工程と、前記非単結晶シリコン上にマスクを形
成する工程と、前記マスクを介して前記非単結晶シリコ
ン薄膜に不純物イオンを注入し所望の伝導型領域を形成
する工程とを備えた半導体装置の製造方法において、前記不純物イオンの注入工程における前記絶縁基板の温
度上昇が１００℃以下であることを特徴とする半導体装
置の製造方法。
【請求項２】前記注入工程におけるドーズ量は１×１
０¹⁵ions/cm ² 以上であることを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項３】前記注入工程におけるドーズ量は２×１
０¹⁵ions/cm ² 以上であることを特徴とする請求項２記
載の半導体装置の製造方法。
【請求項４】前記注入工程における加速電圧は８０ｋ
Ｖ以下であることを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項５】前記注入工程における不純物イオン電流
密度は５．３３μＡ/cm ² 以上であることを特徴とする
請求項１記載の半導体装置の製造方法。
【請求項６】前記注入工程における不純物イオン電流
密度は１０．６６μＡ/cm ² 以上であることを特徴とす
る請求項５記載の半導体装置の製造方法。
【請求項７】前記注入工程におけるイオン注入時間は
６０秒以内であることを特徴とする請求項１記載の半導
体装置の製造方法。
【請求項８】前記注入工程におけるイオン注入時間は
３０秒以内であることを特徴とする請求項７記載の半導
体装置の製造方法。
【請求項９】前記注入工程は質量分析され選別された
イオン種を用いることを特徴とする請求項１記載の半導
体装置の製造方法。
【請求項１０】請求項１記載の半導体装置の製造方法
において、前記マスクの形成に先立ち、前記非単結晶シ
リコン薄膜上に絶縁膜を堆積する工程と、この上にゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て不純物イオンを注入する工程と、を含むことを特徴と
する半導体装置の製造方法。
【請求項１１】請求項１記載の半導体装置の製造方法
において、前記非単結晶シリコン薄膜の形成工程は、前
記絶縁基板上に非晶質シリコン薄膜を形成する工程と、
前記非晶質シリコン薄膜を結晶化する工程と、を含むこ
とを特徴とする半導体装置の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、前記結晶化工程はレーザーアニールを含む
ことを特徴とする半導体装置の製造方法。
【請求項１３】請求項１記載の前記絶縁性基板はガラ
ス基板であることを特徴とする半導体装置の製造方法。
【請求項１４】請求項１３記載の前記ガラス基板は厚
さが０．７ｍｍ以下であることを特徴とする半導体装置
の製造方法。
【請求項１５】請求項１０記載の伝導型領域は薄膜ト
ランジスタのソース又はドレイン領域を成すことを特徴
とする半導体装置の製造方法。