JP2503656B2

JP2503656B2 - 薄膜電界効果型トランジスタ―およびその製造方法

Info

Publication number: JP2503656B2
Application number: JP13952189A
Authority: JP
Inventors: 真一西田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-05-31
Filing date: 1989-05-31
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: JPH034566A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマトリクス表示素子などに用いる薄膜電界効
果型トランジスターおよびその製造方法に関する。

〔従来の技術〕

ガラスなどの絶縁性基板上にシリコン薄膜を用いて薄
膜トランジスタを構成する技術は、マトリクス表示素子
などの中心的技術として重要である。マトリクス表示素
子を高度化するためには、画素のスィッチング素子とし
ての、薄膜電界効果型トランジスタの高性能化が要求さ
れる。その一つの方策として、薄膜電界効果型トランジ
スタ（以下TFTと記す）を自己整合化して作製すること
により、フォトリングラフィのプロセスにおける目合わ
せの負担を軽減し、トランジスタの短チャネル化を行な
うことが提案されている。（特願昭61−307039、同61−
311828参照）。自己整合化を実現するための一つの方法
として、ゲート電極を基板側に配するいわゆる逆スタガ
ード形の構造をとるTFTにおいて、ソース・ドレインを
分離するために配する絶縁膜を基板の裏面から照射した
光により露光するいわゆる背面露光によりそのパタンを
形成し、この絶縁膜またはそれを形成するために用いた
レジスト材をマスクとして、ソース・ドレイン領域に選
択的にイオン注入し、さらにこの表面にCrなどの金属を
成膜したときに、非晶質シリコン薄膜の表面のみに、低
抵抗の金属シリサイドが形成されることを用いて、ゲー
トとソース・ドレイン間の微妙な目合わせが不要でかつ
寄生容量が小さくなる構造をとるTFTが提案されてい
る。

〔発明が解決しようとする課題〕

しかし、この構造では、第２図に示すように、金属シ
リサイド５は部分的に直接ｎ型にドーピングされていな
い領域にコンタクトしている。このｎ型層（リンをドー
プした層）４を介しない金属シリサイドとｉ層との直接
のコンタクトはショットキー接合を形成し、接合面積は
わずかであるがドレイン電圧に対して非線形な電流の原
因となる。また、この接合を通してホールをキャリアと
する電流が流れ、ゲート電圧が負のときのいわゆるOFF
電流の増大をもたらしていた。このため1V程度の十分に
低いドレイン電圧のときには高いON/OFF比を示すが、ド
レイン電圧5V程度でｎ型層の機能が十分に果たされなく
なり、上記の効果が現れていた。

本発明の目的は、自己整合的に形成された非晶質シリ
コンTFTにおいて、ソース・ドレイン領域での電極と半
導体層のコンタクトにより発生する非線形電流およびホ
ールをキャリアとするOFF電流を取り除く構造とそれを
自己整合的に実現する製造方法を提供することにある。

〔課題を解決するための手段〕

この発明は、絶縁性基板上に、基板側からゲート電
極、ゲート絶縁膜、非晶質シリコン薄膜の順に配置さ
れ、その上にソース電極およびドレイン電極として金属
または金属シリサイドが配置されていて、ゲートの直上
の一部にソース・ドレイン電極を分離する絶縁性薄膜が
配置されている構造を持ち、かつソース・ドレイン部に
リンをイオン注入してこれを活性化させてある領域を有
する薄膜電界効果型トランジスターにおいて、注入され
たイオンの分布が、非晶質シリコン薄膜とソース・ドレ
イン分離のための絶縁性薄膜が接している部分でソース
・ドレイン電極から界面に沿ってそれぞれ300Å以上で
チャネルの形成を妨げない程度に広がっていることを特
徴とする薄膜電界効果トランジスタである。さらに本発
明の薄膜電界効果型トランジスタの製造方法は、絶縁性
基板上に、基板側からゲート電極、ゲート絶縁膜、非晶
質シリコン薄膜を形成し、その上にエッチングレートが
遅い絶縁膜を、非晶質シリコンとの界面からイオン注入
する際の注入イオンの飛程にくらべて同程度かそれより
小さくなる膜厚で形成し、その上に前記絶縁膜に対し、
エッチングの選択比が５以上とエッチングが速い絶縁膜
を注入イオンの飛程に比べて十分大きくなる膜厚分だけ
積層し、この２層で成る絶縁膜をソース・ドレイン分離
絶縁膜のパタンでサイドエッチングしないようにエッチ
ングし、これをエッチング液に浸し、エッチングレート
が速い前記絶縁膜をその膜厚の程度にサイドエッチング
し、レジスト除去後これにイオン注入することにより自
己整合的に前述の不純物分布を構成することを特徴とす
る。

〔作用〕

金属と非晶質シリコンとの干渉は、Crを例にとれば実
験的には300Å程度以下の領域で観察され、それ以上深
い領域には影響を与えない。ソース・ドレインを分離す
る絶縁性薄膜によりソース・ドレイン電極から保護され
ている非晶質シリコン層の部分に、ソース・ドレイン電
極から300Å以上の部分でリンをイオン注入してあるこ
とにより、ソース・ドレイン電極とｉ層とが直接コンタ
クトすることがなくなり、電極から非線形的にｉ層に電
流が注入されることがなくなり、またホールをキャリア
とするドレイ電圧が流れなくなる。このことにより、十
分に高いドレイン電圧まで、TFTのOFF電流が低く抑えら
れる。

非晶質窒化シリコンはプラズマCVDでの成膜時の原料
ガスの混合比や量、放電パワーなどのパラメータによ
り、弗酸に対するエッチングレートが大きく変わる。し
たがって、ソース・ドレイン分離絶縁膜に非晶質窒化シ
リコンを用いて、第３図に示すように、弗酸に対してエ
ッチングレートの異なる非晶質窒化シリコン成膜を、下
側にエッチングレートの遅い非晶質窒化シリコン膜８、
上側にエッチングレートの速い非晶質窒化シリコン膜９
を積層して２層にし、これをパターニングしたのち、レ
ジストを残して弗酸でサイドエッチングさせると凸型の
非晶質窒化シリコン層ができ、これをマスクとしてリン
をイオン注入すると、２層目の非晶質窒化シリコン９の
エッチングされた薄い部分ではリンが下の非晶質シリコ
ン層に注入されるが、２層目が残っている部分ではリン
は非晶質シリコン層に入らない。このとき注入したリン
の分布は第４図のようになる。このことを利用すると上
記の構造が自己整合的に実現できる。

〔実施例〕

第１図（ａ）に、本発明のTFTの一実施例の断面図を
示す。第１図（ｂ）にはこのトランジスタの平面図を示
す。以下、このトランジスター作製のプロセスについて
述べる。

まず、絶縁性基板（図示省略）上にCrをスパッタ法に
より1000Å堆積される。このCrをゲート電極１のパタン
を残し、不要なCrをエッチング除去する。されに、これ
を純水で十分に洗浄したのち、プラズマCVD法を用い
て、非晶質窒化シリコン薄膜で成るゲート絶縁膜２を40
00Å、水素化非晶質シリコン薄膜３を3000Å、弗酸に対
するエッチングレートの小さい非晶質窒化シリコン膜８
を300Å、弗酸に対するエッチングレートの大きい非晶
質窒化シリコン膜９を2000Å順次積層する。ここでソー
ス・ドレイン分離絶縁膜のパタンをレジストで形成し、
これを方向性の強いRIEモードで非晶質窒化シリコン薄
膜8,9を垂直にドライエッチングする。この時、非晶質
窒化シリコンと非晶質シリコンのエッチング選択比は十
分大きくとり、非晶質シリコン薄膜３のエッチング量は
50Å以下にして、しかもレジストを形成した以外の場所
では、非晶質シリコン上の２層の非晶質窒化シリコン薄
膜8,9を完全に除去する。この状態で十分に希釈した弗
酸に浸し、２層目の窒化シリコン膜９を600Åから1000
Å程度サイドエッチさせる。

レジスト除去後、この上にリンを40kVで４×10¹⁵dose
/cm²だけ、全面均一にイオン注入を行なう。このとき、
２層目の非晶質窒化シリコン膜９をサイドエッチさせた
部分では非晶質窒化シリコン薄膜８の下の非晶質シリコ
ン薄膜３にリンが注入され、２層目の非晶質窒化シリコ
ン膜９が残っている部分では非晶質シリコン薄膜３にリ
ンが到達しない。これに伴いリンは第４図のように分布
することになる。この、リンをドープした層４がソース
・ドレイン領域となる。

さらにこれを、前記希弗酸で非晶質シリコン薄膜表面
に形成された自然酸化膜を除去し、その後速やかにCr薄
膜をスパッタ法により500Å堆積させる。このCr薄膜を
ソース・ドレイン電極6,7のパタンにエッチングする。
この時１層目の非晶質窒化シリコン膜８がサイドエッチ
される量が、この前のプロセスで２層目の非晶質窒化シ
リコン膜９がサイドエッチされた量に比べて十分小さく
なるようにしなければならない。このプロセスにより１
層目の非晶質窒化シリコン膜８が残っていない部分で
は、表面にCrシリサイド５が形成され、これがソース・
ドレイン電極として機能する。

この状態で不必要な部分の非晶質シリコン薄膜３をド
ライエッチにより除去し、またゲート電極とのコンタク
ト部上のゲート絶縁膜用の非晶質窒化シリコンをエッチ
ング除去する。

以上のプロセスにより作製したTFTは第５図のよう
に、従来のTFTよりも２桁以上OFF電流が低下した。

また以上のプロセスで、ソース・ドレイン分離絶縁膜
パタン形成のフォトリソグラフィを、すでに形成してあ
るゲートのCrのパタンを利用して背面露光を行うことに
より行うと、TFTの形成プロセス全体が自己整合化さ
れ、目合わせの負担が軽減し、ゲート電極とソース・ド
レイン電極間の寄生容量が低減される。

〔発明の効果〕

このように、本発明により作製したイオン注入を用い
て自己整合化を行った非晶質シリコンTFTのOFF電流は従
来のものと比べて大きく向上し、大面積、高性能のアク
ティブマトリクス液晶ディスプレイのスィッチング素子
として応用できるTFTを作製することができた。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例の断面図。第１図
（ｂ）はその平面図。第２図は従来型のTFTの断面図。
第３図は凸型に形成したソース・ドレイン分離絶縁膜を
示す図。第４図は本発明により作製される注入イオンの
分布を示す図。第５図は本発明を応用して作製した自己
整合型TFTと従来型の自己整合型TFTの特性を比較した図
である。図において、１……ゲート電極、２……ゲート絶縁膜、３……非晶質
シリコン薄膜、４……リンをドープした層、５……Crシ
リサイド、６……ソース電極、７……ドレイン電極、８
……１層目の窒化シリコン膜、９……２層目の窒化シリ
コン膜。

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性基板上に、基板側からゲート電極、
ゲート絶縁膜、非晶質シリコン薄膜の順に配置され、そ
の上にソース電極およびドレイン電極として金属または
金属シリサイドが配置されていて、ゲートの直上の一部
にソース・ドレイン電極を分離する絶縁性薄膜が配置さ
れている構造を持ち、かつソース・ドレイン部にリンを
イオン注入してこれを活性化させてある領域を有する薄
膜電界効果型トランジスターにおいて、注入されたイオ
ンの分布が非晶質シリコン薄膜とソース・ドレイン分離
のための絶縁性薄膜が接している部分でソース・ドレイ
ン電極から界面に沿ってそれぞれ300Å以上でチャネル
の形成を妨げない程度に広がっていることを特徴とする
薄膜電界効果型トランジスタ。
【請求項２】絶縁性基板上に、基板側からゲート電極、
ゲート絶縁膜、非晶質シリコン薄膜を形成し、その上に
エッチングレートが遅い絶縁膜を、イオン注入する際の
注入イオンの飛程にくらべて同程度かそれより小さくな
る膜厚で形成し、その上に前記絶縁膜に対しエッチング
の選択比が５以上とエッチングが速い絶縁膜を注入イオ
ンの飛程に比べて十分大きくなる膜厚分だけ積層し、こ
の２層から成る絶縁膜をソース・ドレイン分離絶縁膜の
パタンでサイドエッチングしないようにエッチングし、
これにレジストをかぶせたまま、エッチング液に浸し、
エッチングレートが速い絶縁膜をその膜厚の程度サイド
エッチングし、レジスト除去後全面にイオン注入するこ
とを特徴とする特許請求の範囲第１項記載の薄膜電界効
果型トランジスタの製造方法。