KR20130062237A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세한 구조이어도 안정적이며 높은 전기 특성을 갖는 트랜지스터를 수율좋게 제공한다. 상기 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화 및 고생산화를 달성한다. 산화물 반도체막, 게이트 절연막 및 게이트 전극층이 순서대로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층의 측면에 접하여 제1 측벽 절연층을 형성하고, 제1 측벽 절연층의 측면을 덮어서 제2 측벽 절연층을 형성한다. 제1 측벽 절연층은, 측면에 오목부를 갖는 산화알루미늄막이며, 상기 오목부를 덮어서 평탄화하도록 제2 측벽 절연층이 형성된다. 소스 전극층 및 드레인 전극층은, 산화물 반도체막 및 제2 측벽 절연층에 접하여 형성된다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 아몰퍼스 산화물(In-Ga-Zn-O계 아몰퍼스 산화물)로 이루어지는 반도체층을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본 특허 공개 제2011-181801호 공보
또한, 트랜지스터의 동작의 고속화, 트랜지스터의 저소비 전력화, 고집적화 등을 달성하기 위해서는 트랜지스터의 미세화가 필수적이다.
보다 고성능의 반도체 장치를 실현하기 위해서, 미세화된 트랜지스터의 온 특성(예를 들어, 온 전류나 전계 효과 이동도)을 향상시켜, 반도체 장치의 고속 응답, 고속 구동을 실현하는 구성 및 그 제작 방법을 제공하는 것을 목적의 하나로 한다.
또한, 산화물 반도체막을 포함하는 트랜지스터를 갖는 반도체 장치에 있어서, 안정된 전기 특성을 부여하는 것을 목적의 하나로 한다.
또한, 트랜지스터의 미세화에 수반하여 제작 공정에서의 수율의 저하가 우려된다.
미세한 구조이어도 높은 전기 특성을 갖는 트랜지스터를 수율좋게 제공하는 것을 목적의 하나로 한다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화 및 고생산화를 달성하는 것을 목적의 하나로 한다.
산화물 반도체막, 게이트 절연막 및 게이트 전극층이 순서대로 적층된 트랜지스터를 갖는 반도체 장치에 있어서, 게이트 전극층의 측면 및 게이트 절연막의 상면에 접하여 제1 측벽 절연층을 형성하고, 제1 측벽 절연층의 측면을 덮어서 제2 측벽 절연층을 형성한다. 제1 측벽 절연층은, 게이트 전극의 측면을 덮는 부분과 게이트 절연막의 상면을 덮는 부분으로 이루어지고, 제1 측벽 절연막이 산화알루미늄막으로 만들어질 때에는, 그들 부분의 사이에 비평탄 형상을 갖는 오목부(크레비스(crevice))가 생긴다. 상기 오목부를 덮어서 평탄화하도록 제2 측벽 절연층이 형성된다. 소스 전극층 및 드레인 전극층은, 산화물 반도체막 및 제2 측벽 절연층에 접하여 형성된다.
제2 측벽 절연층에 의해 게이트 전극층과 소스 전극층 및 드레인 전극층과의 쇼트나, 누설 전류 등의 전기적 불량을 방지할 수 있고, 또한 산화알루미늄막으로 이루어지는 제1 측벽 절연층에 의해 산화물 반도체막에의 산소의 공급 및 산소의 방출 및 수소 등의 불순물의 진입을 억제할 수 있다.
상기 반도체 장치의 제작 공정에 있어서, 산화물 반도체막, 제1 측벽 절연층, 제2 측벽 절연층 및 게이트 전극층 위를 덮도록 도전막 및 층간 절연막을 적층하고, 층간 절연막 및 도전막을 절삭(연삭, 연마)함으로써 게이트 전극층 위의 도전막을 제거하여 소스 전극층 및 드레인 전극층을 형성한다. 절삭(연삭, 연마) 방법으로서는 화학적 기계 연마(Chemical Mechanical Polishing : CMP)법을 적절하게 사용할 수 있다.
소스 전극층 및 드레인 전극층의 형성 공정에 있어서의 게이트 전극층 위의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 적은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
또한, 게이트 전극층 위에 절연막을 형성해도 된다. 상기 절연막은, 절연막 위에 형성되는 소스 전극층 및 드레인 전극층으로 되는 도전막을 제거하는 공정에 있어서, 일부, 또는 전부 제거해도 된다.
게이트 전극층을 마스크로 하여 산화물 반도체막에 자기 정합적으로 도펀트를 도입하여, 산화물 반도체막에 있어서 채널 형성 영역을 사이에 두고 채널 형성 영역보다 저항이 낮고, 도펀트를 포함하는 저저항 영역을 형성한다. 도펀트는, 산화물 반도체막의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역을 사이에 두고 저저항 영역을 포함하는 산화물 반도체막을 가짐으로써, 상기 트랜지스터는 온 특성(예를 들어 온 전류 및 전계 효과 이동도)이 높아, 고속 동작, 고속 응답이 가능해진다.
따라서, 미세한 구조이어도 안정적이며 높은 전기 특성을 갖는 트랜지스터를 수율좋게 제공할 수 있다. 또한, 상기 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화 및 고생산화를 달성할 수 있다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 산화물 절연막 위에 형성된 채널 형성 영역을 포함하는 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연막과, 게이트 절연막 위에 게이트 전극층과, 게이트 절연막의 상면의 일부 및 게이트 전극층의 측면을 덮는 제1 측벽 절연층과, 제1 측벽 절연층의 측면을 덮는 제2 측벽 절연층과, 산화물 반도체막, 게이트 절연막의 측면 및 제2 측벽 절연층의 측면에 접하는 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층 위에 층간 절연막을 갖고, 제1 측벽 절연층은 측면에 오목부를 갖는 산화알루미늄막이며, 산화물 반도체막에 있어서, 게이트 전극층과 겹치지 않는 영역은, 도펀트를 포함하는 반도체 장치이다.
상기 구성에 있어서, 제2 측벽 절연층으로서 산화물 절연막(예를 들어, 산화질화실리콘막)을 사용하는 것이 바람직하다. 또한, 게이트 전극층과 층간 절연막 사이에 질화물 절연막을 형성해도 된다.
또한, 산화물 반도체막에 있어서, 소스 전극층 또는 드레인 전극층과 중첩되지 않는 영역은, 소스 전극층 또는 드레인 전극층과 중첩되는 영역보다도 높은 산소 농도를 갖는 구성으로 해도 된다.
본 명세서에서 개시하는 발명의 구성의 일 형태는, 제1 산화물 절연막을 형성하고, 제1 산화물 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 절연막을 형성하고, 절연막 위에 산화물 반도체막과 겹치는 게이트 전극층을 형성하고, 게이트 전극층을 마스크로 하여 산화물 반도체막에 도펀트를 도입하여, 절연막 및 게이트 전극층 위에 산화알루미늄막을 형성하고, 산화알루미늄막 위에 제2 산화물 절연막을 형성하고, 제2 산화물 절연막을 에칭하여, 산화알루미늄막을 개재하여 게이트 전극층의 측면을 덮는 산화물 절연층을 형성하고, 게이트 전극층 및 산화물 절연층을 마스크로 하여 산화알루미늄막을 에칭하여 제1 측벽 절연층을 형성하고, 산화물 반도체막, 절연막, 게이트 전극층 및 제1 측벽 절연층 위에 제3 산화물 절연막을 형성하고, 제3 산화물 절연막 및 절연막을 에칭하여, 제1 측벽 절연층의 측면을 덮는 제2 측벽 절연층 및 게이트 절연막을 형성하고, 산화물 반도체막, 게이트 절연막, 게이트 전극층, 제1 측벽 절연층 및 제2 측벽 절연층 위에 도전막을 형성하고, 도전막 위에 층간 절연막을 형성하고, 층간 절연막 및 도전막을 게이트 전극층을 노출시킬 때까지 화학적 기계 연마법에 의해 부분적으로 제거하고 도전막을 분단하여 소스 전극층 및 드레인 전극층을 형성하고, 산화알루미늄막 및 절연막을 에칭하는 공정에 있어서, 산화물 절연층은 소실되는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 산화알루미늄막을, 스퍼터링법을 사용하여 형성할 수 있다. 또한, 제3 산화물 절연막을, 성막 가스를 사용하는 성막 방법에 의해 형성할 수 있다. 예를 들어, 화학 기상 성장(CVD : Chemical Vapor Deposition)법에 의해 형성할 수 있다.
또한, 게이트 전극층 위의 도전막을 제거하는 공정에 있어서, 화학적 기계 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나, 플라즈마 처리 등을 조합해도 된다. 예를 들어, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭법이나 플라즈마 처리를 행하여, 처리 표면의 평탄성 향상을 도모해도 된다.
상기 구성에 있어서, 산화물 반도체막이 형성되는 산화물 절연막 표면을 평탄화 처리에 의해 평탄화해도 된다. 막 두께가 얇은 산화물 반도체막을 피복성 좋게 형성할 수 있다. 평탄화 처리로서는, 화학적 기계 연마법, 에칭법, 플라즈마 처리 등을 단독 또는 조합하여 사용할 수 있다.
상기 구성에 있어서, 산화알루미늄막을 형성한 후에 열처리를 행해도 된다. 열처리는, 산화알루미늄막을 형성한 온도 이상의 온도에서 행하면 된다.
또한, 산화물 반도체막에 수소 혹은 수분을 방출시키는 가열 처리(탈수화 또는 탈수소화 처리)를 행해도 된다. 또한, 산화물 반도체막으로서 결정성 산화물 반도체막을 사용하는 경우, 결정화를 위한 가열 처리를 행해도 된다.
본 발명의 일 형태는, 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 갖는 반도체 장치에 관한 것이다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치나 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
미세한 구조이어도 높은 전기 특성을 갖는 트랜지스터를 수율좋게 제공할 수 있다.
또한, 상기 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화 및 고생산화를 달성할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 3은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도.
도 4는 반도체 장치의 일 형태를 설명하는 단면도.
도 5는 반도체 장치의 일 형태를 도시하는 단면도, 평면도 및 회로도.
도 6은 반도체 장치의 일 형태를 도시하는 회로도 및 사시도.
도 7은 반도체 장치의 일 형태를 도시하는 단면도 및 평면도.
도 8은 반도체 장치의 일 형태를 도시하는 회로도.
도 9는 반도체 장치의 일 형태를 도시하는 블록도.
도 10은 반도체 장치의 일 형태를 도시하는 블록도.
도 11은 반도체 장치의 일 형태를 도시하는 블록도.
도 12는 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 13은 반도체 장치의 일 형태를 설명하는 평면도 및 단면도.
도 14는 실시예 트랜지스터의 단면 STEM상을 도시하는 도면.
도 15는 실시예 시료(2A)의 SIMS 결과를 도시하는 도면.
도 16은 실시예 시료(2B)의 SIMS 결과를 도시하는 도면.
이하에서는, 본 명세서에 개시하는 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 명세서에 개시하는 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 명세서에 개시하는 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 제1, 제2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것은 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시 형태 1)
본 실시 형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1을 사용하여 설명한다. 본 실시 형태에서는, 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 나타낸다.
트랜지스터는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조이어도, 2개 형성되는 더블 게이트 구조 혹은 3개 형성되는 트리플 게이트 구조이어도 된다. 또한, 채널 형성 영역의 위와 아래에 게이트 절연막을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형이어도 된다.
도 1의 (a) 및 (b)에 도시한 트랜지스터(440a)는, 톱 게이트 구조의 트랜지스터의 일례이다. 도 1의 (a)는 평면도이고, 도 1의 (a) 중의 일점쇄선 X-Y로 절단한 단면이 도 1의 (b)에 상당한다.
채널 길이 방향의 단면도인 도 1의 (b)에 도시한 바와 같이, 트랜지스터(440a)를 포함하는 반도체 장치는, 산화물 절연막(436)이 형성된 절연 표면을 갖는 기판(400) 위에 채널 형성 영역(409), 저저항 영역(404a, 404b)을 포함하는 산화물 반도체막(403), 소스 전극층(405a), 드레인 전극층(405b), 게이트 절연막(402), 게이트 전극층(401), 게이트 전극층(401)의 측면에 접하여 형성된 제1 측벽 절연층(412a, 412b), 제1 측벽 절연층(412a, 412b)의 측면의 오목부(단차)를 덮도록 형성된 제2 측벽 절연층(414a, 414b), 게이트 전극층(401) 위에 형성된 절연막(413), 소스 전극층(405a) 및 드레인 전극층(405b) 위에 형성된 층간 절연막(415), 트랜지스터(440a)를 덮는 절연막(407)을 갖는다.
또한, 트랜지스터(440a)의 채널 길이 방향의 단면에 있어서, 제1 측벽 절연층(412a, 412b)은, 게이트 전극층(401) 상면으로부터 게이트 절연막(402)의 단부에 걸쳐서 덮도록 형성되지만, 게이트 절연막(402)과 게이트 전극층(401)에 의해 발생하는 단차부에 있어서, 상기 측면에 오목부를 갖는 형상으로 된다.
제1 측벽 절연층(412a, 412b)은, 측면에 오목부(단차)를 갖는 산화알루미늄막이며, 상기 오목부를 덮어서 평탄화하도록 제2 측벽 절연층(414a, 414b)이 형성된다.
본 실시 형태에서는, 제1 측벽 절연층(412a, 412b)으로서 산화알루미늄막을 사용한다. 산화알루미늄막을 고밀도(막 밀도 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상)로 함으로써, 트랜지스터(440a)에 안정된 전기 특성을 부여할 수 있다. 막 밀도는 러더퍼드 후방 산란법(RBS : Rutherford Backscattering Spectrometry)이나, X선 반사율 측정법(XRR : X-Ray Reflection)에 의해 측정할 수 있다. 또한, 산화알루미늄막은, 막 중(벌크 중)에 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화알루미늄막을 사용하는 경우에는, AlOx(단, x>1.5)로 하면 된다.
제1 측벽 절연층(412a, 412b)으로서 사용하는 산화알루미늄막은, 수소, 수분 등의 불순물 및 산소의 양쪽에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 제1 측벽 절연층(412a, 412b)은, 제작 공정 중 및 제작 후에 있어서, 변동 요인으로 되는 수소, 수분 등의 불순물의 산화물 반도체막(403)에의 혼입 및 산화물 반도체를 구성하는 주성분 재료인 산소의 산화물 반도체막(403)으로부터의 방출을 방지하는 보호막으로서 기능한다. 또한 산화알루미늄막은, 접하여 형성되는 산화물 반도체막(403)에 산소의 공급도 행할 수 있다.
그러나, 산화알루미늄막은, 막 두께를 두껍게 성막하고자 하면, 성막 시간이 길게 걸리고, 또한 가공을 위한 에칭 시간도 길게 걸려, 공정이 복잡화되고 생산성이 저하되어 버린다.
본 실시 형태에서는, 제1 측벽 절연층(412a, 412b)으로서 박막의 산화알루미늄막을 사용한다. 박막의 제1 측벽 절연층(412a, 412b)은 게이트 전극층(401)과 게이트 절연막(402)이 접하는 부근의 단차부에 있어서 오목부 등의 피복 불량 부분을 갖기 쉽다. 이와 같은 피복 불량 부분을 갖는 제1 측벽 절연층(412a, 412b)과 접하여 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하면, 게이트 전극층(401)과 소스 전극층(405a) 및 드레인 전극층(405b)과의 쇼트나, 누설 전류 등의 전기적 불량이 발생할 우려가 있다.
본 실시 형태와 같이, 제1 측벽 절연층(412a, 412b)의 피복 불량 부분을 덮도록 제2 측벽 절연층(414a, 414b)을 형성하면, 게이트 전극층(401)의 상기 측면을 피복성이 양호한 측벽 절연층으로 덮을 수 있다.
따라서, 생산성을 저하시키지 않고, 제1 측벽 절연층(412a, 412b) 및 제2 측벽 절연층(414a, 414b)의 적층으로 이루어지는 측벽 절연층을 형성할 수 있다.
따라서, 제1 측벽 절연층(412a, 412b) 및 제2 측벽 절연층(414a, 414b)의 적층으로 이루어지는 측벽 절연층을 사용함으로써, 제2 측벽 절연층(414a, 414b)에 의해 게이트 전극층(401)과 소스 전극층(405a) 및 드레인 전극층(405b)과의 쇼트나, 누설 전류 등의 전기적 불량을 방지할 수 있고, 또한 산화알루미늄막을 사용하는 제1 측벽 절연층(412a, 412b)에 의해 산화물 반도체막(403)에의 산소의 공급, 및 산소의 방출 및 수소 등의 불순물의 진입을 억제할 수 있다.
본 실시 형태에서는, 층간 절연막(415)의 상면의 높이는 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b) 및 절연막(413)과 대략 동일하고, 소스 전극층(405a) 및 드레인 전극층(405b)의 상면의 높이는, 층간 절연막(415), 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b) 및 절연막(413)의 상면의 높이보다 낮고, 게이트 전극층(401)의 상면의 높이보다 높은 예를 나타낸다. 또한, 여기서 말하는 높이란, 기판(400) 상면으로부터의 거리이다.
또한, 도 1에 있어서, 절연막(407)은, 층간 절연막(415), 소스 전극층(405a), 드레인 전극층(405b), 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b), 절연막(413)과 접하여 형성되어 있다.
또한, 게이트 전극층(401)을 마스크로 하여 산화물 반도체막(403)에 자기 정합적으로 도펀트를 도입하여, 산화물 반도체막(403)에 있어서 채널 형성 영역(409)을 사이에 두고 채널 형성 영역(409)보다 저항이 낮고, 도펀트를 포함하는 저저항 영역(404a, 404b)을 형성한다. 도펀트는, 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용할 수 있다.
채널 길이 방향으로 채널 형성 영역(409)을 사이에 두고 저저항 영역(404a, 404b)을 포함하는 산화물 반도체막(403)을 가짐으로써, 상기 트랜지스터(440a)는 온 특성(예를 들어, 온 전류 및 전계 효과 이동도)이 높아, 고속 동작, 고속 응답이 가능해진다.
산화물 반도체막(403)에 사용하는 산화물 반도체로서는, 적어도 인듐(In)을 포함한다. 특히 In과 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가져도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라고 하는 의미이고, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용해도 된다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 된다.
예를 들어, In : Ga : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Ga : Zn=2 : 2 : 1(=2/5 : 2/5 : 1/5), 혹은 In : Ga : Zn=3 : 1 : 2(=1/2 : 1/6 : 1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In : Sn : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Sn : Zn=2 : 1 : 3(=1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn=2 : 1 : 5(=1/4 : 1/8 : 5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
그러나, 인듐을 포함하는 산화물 반도체는, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 낮게 함으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In : Ga : Zn=a : b : c(a+b+c=1)인 산화물의 조성이, 원자수비가 In : Ga : Zn=A : B : C(A+B+C=1)의 산화물의 조성의 근방이다라고 하는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 말한다. r로서는, 예를 들어 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체막(403)은, 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은, 완전한 단결정도 아니고, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는, 1변이 100㎚ 미만의 입방체 내에 수용되는 크기인 것이 많다. 또한, 투과형 전자 현미경(TEM : Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 없다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그 때문에, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직한 방향으로부터 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 상이한 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 된다. 결정부는, 성막함으로써 또는 성막 후에 열처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, Ra란, JIS B 0601 : 2001(ISO4287 : 1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 이하의 수학식 1로 정의된다.
Figure pat00001
또한, 여기서, 지정면이란, 거칠기 계측의 대상으로 되는 면이며, 좌표 ((x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 표현되는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM : Atomic Force Microscope)에 의해 측정 가능하다.
단, 트랜지스터(440)(440a, 440b, 440c)는, 보텀 게이트형이기 때문에, 산화물 반도체막의 하방에는 기판(400)과 게이트 전극층(401)과 게이트 절연막(402)이 존재하고 있다. 따라서, 상기 평탄한 표면을 얻기 위해서 게이트 전극층(401) 및 게이트 절연막(402)을 형성한 후, CMP 처리 등의 평탄화 처리를 행해도 된다.
산화물 반도체막(403)의 막 두께는, 1㎚ 이상 30㎚ 이하(바람직하게는 5㎚ 이상 10㎚ 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 산화물 반도체막(403)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 된다.
도 2의 (a) 내지 (e) 및 도 3의 (a) 내지 (e)에 트랜지스터(440a)를 갖는 반도체 장치의 제작 방법의 일례를 도시한다.
우선, 절연 표면을 갖는 기판(400) 위에 산화물 절연막(436)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 후속의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필요로 된다. 예를 들어, 바륨붕규산 유리나 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 형성된 것을, 기판(400)으로서 사용해도 된다.
또한, 기판(400)으로서, 가요성 기판을 사용하여 반도체 장치를 제작해도 된다. 가요성을 갖는 반도체 장치를 제작하기 위해서는, 가요성 기판 위에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 직접 제작해도 되고, 다른 제작 기판에 산화물 반도체막(403)을 포함하는 트랜지스터(440a)를 제작하고, 그 후 가요성 기판에 박리, 전치해도 된다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막을 포함하는 트랜지스터(440a) 사이에 박리층을 형성하면 된다.
산화물 절연막(436)으로서는, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화하프늄, 산화갈륨, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
산화물 절연막(436)은, 단층이어도 적층이어도 된다. 예를 들어, 기판(400) 위에 산화실리콘막, In-Hf-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 되고, 기판(400) 위에 산화실리콘막, In : Zr : Zn=1 : 1 : 1의 원자수비의 In-Zr-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 되고, 기판(400) 위에 산화실리콘막, In : Gd : Zn=1 : 1 : 1의 원자수비의 In-Gd-Zn계 산화물막, 산화물 반도체막(403)을 순서대로 적층해도 된다.
본 실시 형태에서는 산화물 절연막(436)으로서 스퍼터링법을 사용하여 형성하는 산화실리콘막을 사용한다.
또한, 산화물 절연막(436)과 기판(400) 사이에 질화물 절연막을 형성해도 된다. 질화물 절연막은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
산화물 절연막(436)은, 산화물 반도체막(403)과 접하기 때문에, 막 중(벌크 중)에 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 산화물 절연막(436)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단,α>0)로 한다. 이와 같은 산화물 절연막(436)을 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
예를 들어, 산소의 공급원으로 되는 산소를 많이 (과잉으로) 포함하는 산화물 절연막(436)을 산화물 반도체막(403)과 접하여 형성함으로써, 상기 산화물 절연막(436)으로부터 산화물 반도체막(403)에 산소를 공급할 수 있다. 산화물 반도체막(403) 및 산화물 절연막(436)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막(403)으로의 산소의 공급을 행해도 된다.
산화물 절연막(436)에 있어서 산화물 반도체막(403)이 접하여 형성되는 영역에, 평탄화 처리를 행해도 된다. 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행할 수 있다. 역스퍼터링이란, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 된다. 역스퍼터링을 행하면, 산화물 절연막(436)의 표면에 부착되어 있는 가루 상태 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수회 행해도 되고, 그들을 조합하여 행해도 된다. 또한, 조합하여 행하는 경우, 공정순도 특별히 한정되지 않고, 산화물 절연막(436) 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
평탄화 처리는, 예를 들어 산화물 절연막(436)으로서 사용하는 산화실리콘막 표면에 화학적 기계 연마법에 의해 연마 처리(연마 조건 : 폴리우레탄계 연마포, 실리카계 슬러리, 슬러리 온도 실온, 연마압 0.001㎫, 연마 시 회전수(테이블/스핀들) 60rpm/56rpm, 연마 시간 0.5분)를 행하여, 산화실리콘막 표면에 있어서의 평균 면 거칠기(Ra)를 약 0.15㎚로 하면 된다.
이어서, 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다.
산화물 반도체막(403)의 형성 공정에 있어서, 산화물 반도체막(403)에 수소, 또는 물이 가능한 한 포함되지 않도록 하기 위해서, 산화물 반도체막(403)의 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 산화물 절연막(436)이 형성된 기판을 예비 가열하여, 기판 및 산화물 절연막(436)에 흡착된 수소, 수분 등의 불순물을 탈리하고 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다.
또한, 산화물 절연막(436)을 수소(물이나 수산기를 포함함) 등의 불순물이 저감되고, 또한 산소 과잉 상태로 하기 위해서, 산화물 절연막(436)에 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리(탈수화 또는 탈수소화 처리) 및/또는 산소 도프 처리를 행해도 된다. 탈수화 또는 탈수소화 처리와, 산소 도프 처리는 복수회 행해도 되고, 양쪽을 반복하여 행해도 된다.
산화물 반도체막(403)은 성막 직후에 있어서, 화학 양론적 조성보다 산소가 많은 과포화가 상태로 하는 것이 바람직하다. 예를 들어, 스퍼터링법을 사용하여 산화물 반도체막(403)을 성막하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 성막하는 것이 바람직하고, 특히 산소 분위기(산소 가스 100％)에서 성막을 행하는 것이 바람직하다. 성막 가스의 산소가 차지하는 비율이 많은 조건, 특히 산소 가스 100％의 분위기에서 성막하면, 예를 들어 성막 온도를 300℃ 이상으로 해도, 막 중으로부터의 Zn의 방출이 억제된다.
또한, 충분한 산소가 공급되어 산소가 과포화된 상태로 하기 위해서, 산화물 반도체막(403)과 접하는 절연막(산화물 반도체막(403)을 둘러싸도록 형성되는 복수의 절연막)은, 과잉 산소를 포함하는 절연막으로 하는 것이 바람직하다.
또한, 본 실시 형태에 있어서, 산화물 반도체막(403)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 조성으로서, In : Ga : Zn=3 : 1 : 2[원자 백분율]의 산화물 타깃을 사용하고, In-Ga-Zn계 산화물막(IGZO막)을 성막한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막으로 할 수 있다.
산화물 반도체막(403)을 성막할 때에 사용하는 스퍼터링 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타깃을 사용하여 기판(400) 위에 산화물 반도체막(403)을 성막한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 첨가한 것이어도 된다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물) 등이 배기되기 때문에, 당해 성막실에서 성막한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감할 수 있다.
또한, 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 해방하지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 절연막(436)과 산화물 반도체막(403)을 대기에 폭로하지 않고 연속하여 형성하면, 산화물 절연막(436) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
산화물 반도체막(403)은, 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크제트법으로 형성해도 된다. 레지스트 마스크를 잉크제트법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막의 에칭은, 드라이 에칭이어도 웨트 에칭이어도 되고, 양쪽을 사용해도 된다. 예를 들어, 산화물 반도체막의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 아세트산과 질산을 섞은 용액 등을 사용할 수 있다. 또한, ITO-07N(간또가가꾸사제)을 사용해도 된다. 또한, ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭에 의해 에칭 가공해도 된다. 예를 들어, IGZO막을 ICP 에칭법에 의해, 에칭(에칭 조건 : 에칭 가스(BCl3 : Cl2=60sccm : 20sccm), 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩) 하여, 섬 형상으로 가공할 수 있다.
산화물 반도체막(403)에 있어서, 구리, 알루미늄, 염소 등의 불순물이 거의 포함되지 않은 고순도화된 것인 것이 바람직하다. 트랜지스터(440a)의 제조 공정에 있어서, 이들 불순물이 혼입 또는 산화물 반도체막(403) 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막(403) 표면에 부착된 경우에는, 옥살산이나 묽은 불산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 행함으로써, 산화물 반도체막(403) 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(403)의 구리 농도는 1×1018atoms/㎤ 이하, 바람직하게는 1×1017atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(403)의 알루미늄 농도는 1×1018atoms/㎤ 이하로 한다. 또한, 산화물 반도체막(403)의 염소 농도는 2×1018atoms/㎤ 이하로 한다.
또한, 산화물 반도체막(403)에, 과잉 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 된다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압 하 또는 질소 분위기 하 등에서 행할 수 있다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체막(403)에 대하여 질소 분위기 하 450℃에 있어서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 된다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희가스 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후, 기판을 불활성 가스 중으로부터 빼내는 GRTA를 행해도 된다.
또한, 가열 처리에 있어서는, 질소 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리에서 산화물 반도체막(403)을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입해도 된다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해 버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(403)을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 타이밍은, 막 형상의 산화물 반도체막(491) 형성 후이어도, 섬 형상의 산화물 반도체막(403) 형성 후이어도 된다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 복수회 행해도 되고, 다른 가열 처리와 겸해도 된다.
탈수화 또는 탈수소화를 위한 가열 처리를, 산화물 반도체막(403)으로서 섬 형상으로 가공되기 전, 막 형상의 산화물 반도체막(403)이 산화물 절연막(436)을 덮은 상태에서 행하면, 산화물 절연막(436)에 포함되는 산소가 가열 처리에 의해 방출되는 것을 방지할 수 있기 때문에 바람직하다.
산화물 반도체막에 있어서, 산소가 탈리한 지점에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생해 버린다. 특히, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 탈리하여 감소해 버릴 우려가 있다.
따라서, 탈수화 또는 탈수소화 처리를 행한 경우, 산화물 반도체막(403)에, 산소를 공급하는 것이 바람직하다. 산화물 반도체막(403)에 산소를 공급함으로써, 막 중의 산소 결손을 보충할 수 있다.
따라서, 산화물 반도체막(403)에의 산소의 도입 공정 전에 탈수화 또는 탈수소화 처리를 행해 두는 것이 바람직하다.
또한, 산소의 공급원으로 되는 산소를 많이 (과잉으로) 포함하는 산화물 절연막을 산화물 반도체막(403)과 접하여 형성함으로써, 상기 산화물 절연막으로부터 산화물 반도체막(403)에 산소를 공급할 수 있다. 상기 구성에 있어서, 탈수화 또는 탈수소화 처리로서 가열 처리를 행한 산화물 반도체막(403) 및 산화물 절연막을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 산화물 반도체막에의 산소의 공급을 행해도 된다.
또한, 탈수화 또는 탈수소화 처리를 행한 산화물 반도체막(403)에, 산소(적어도, 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나를 포함함)를 도입하는 산소 도프 처리를 행하여, 막 중에 산소를 공급해도 된다. 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 「산소 플라즈마 도프」가 포함된다.
산소 도프 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도프 처리에 있어서, 희가스를 사용해도 된다.
도프되는 산소(산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온)는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 플라즈마 처리 등을 사용할 수 있다. 또한, 이온 주입법에는 가스 클러스터 이온 빔을 사용해도 된다. 산소의 도프 처리는, 전체면을 한 번에 행해도 되고, 선 형상의 이온 빔 등을 사용하여 이동(스캔)시켜 행해도 된다.
산소 도프 처리는, 예를 들어 이온 주입법에 의해 산소 이온의 주입을 행하는 경우, 도우즈량을 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 된다.
산화물 반도체막(403)은 수소 등의 불순물이 충분히 제거됨으로써, 또는, 충분한 산소가 공급되어 산소가 과포화 상태로 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막(403)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 산화물 반도체막(403) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 측정되는 것이다.
또한, 산화물 반도체막(403)과 접하는 절연막(산화물 절연막(436), 게이트 절연막(442), 층간 절연막(415))도 수소 등의 불순물이 충분히 제거되는 것이 바람직하다. 구체적으로는 산화물 반도체막(403)과 접하는 절연막의 수소 농도는, 7.2×1020atoms/㎤ 미만으로 하는 것이 바람직하다.
또한, 게이트 절연막(442)을 수소(물이나 수산기를 포함함) 등의 불순물이 저감되고, 또한 산소 과잉 상태로 하기 위해서, 게이트 절연막(442)에 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리(탈수화 또는 탈수소화 처리) 및/또는 산소 도프 처리를 행해도 된다. 탈수화 또는 탈수소화 처리와, 산소 도프 처리는 복수회 행해도 되고, 양쪽을 반복하여 행해도 된다.
수소 혹은 수분을 산화물 반도체로부터 제거하여, 불순물이 최대한 포함되지 않도록 고순도화하고, 산소를 공급하여 산소 결손을 보충함으로써 I형(진성)의 산화물 반도체, 또는 I형(진성)에 한없이 가까운 산화물 반도체로 할 수 있다. 그렇게 함으로써, 산화물 반도체의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써 산소 결손에 기인하는 트랜지스터의 임계값 전압 Vth의 변동, 임계값 전압의 시프트 ΔVth를 저감할 수 있다.
이어서, 산화물 반도체막(403)을 덮는 게이트 절연막(442)을 형성한다.
또한, 게이트 절연막(442)의 피복성을 향상시키기 위해서, 산화물 반도체막(403) 표면에도 상기 평탄화 처리를 행해도 된다. 특히 게이트 절연막(442)으로서 막 두께가 얇은 절연막을 사용하는 경우, 산화물 반도체막(403) 표면의 평탄성이 양호한 것이 바람직하다.
게이트 절연막(442)의 막 두께는, 1㎚ 이상 20㎚ 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한, 게이트 절연막(442)은, 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 성막을 행하는 스퍼터 장치를 사용하여 성막해도 된다.
게이트 절연막(442)의 재료로서는, 산화실리콘막, 산화갈륨막, 산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 산화질화알루미늄막 또는 질화산화실리콘막을 사용하여 형성할 수 있다. 게이트 절연막(442)은, 산화물 반도체막(403)과 접하는 부분에 있어서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연막(442)은, 막 중(벌크 중)에 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 게이트 절연막(442)으로서, 산화실리콘막을 사용하는 경우에는, SiO2+α(단,α>0)로 한다. 본 실시 형태에서는, 게이트 절연막(442)으로서, SiO2+α(단,α>0)인 산화실리콘막을 사용한다. 이 산화실리콘막을 게이트 절연막(442)으로서 사용함으로써, 산화물 반도체막(403)에 산소를 공급할 수 있어, 특성을 양호하게 할 수 있다. 또한, 게이트 절연막(442)은, 제작하는 트랜지스터의 크기나 게이트 절연막(442)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연막(442)의 재료로서 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSiOxNy(x>0, y>0)), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감할 수 있다. 또한, 게이트 절연막(442)은, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
이어서 게이트 절연막(442) 위에 도전막 및 절연막의 적층을 형성하고, 상기 도전막 및 상기 절연막을 에칭하여, 게이트 전극층(401) 및 절연막(413)의 적층을 형성한다(도 2의 (a) 참조).
게이트 전극층(401)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용해도 된다. 게이트 전극층(401)은, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
또한, 게이트 전극층(401)의 재료는, 산화인듐 산화주석, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 산화인듐 산화아연, 산화규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연막(442)과 접하는 게이트 전극층(401)의 1층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
절연막(413)은, 대표적으로는 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막, 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연막(413)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
이어서, 게이트 전극층(401) 및 절연막(413)을 마스크로 하여 산화물 반도체막(403)에 도펀트(421)을 도입하여, 저저항 영역(404a, 404b)을 형성한다(도 2의 (b) 참조).
도펀트(421)는, 산화물 반도체막(403)의 도전율을 변화시키는 불순물이다. 도펀트(421)로서는, 15족 원소(대표적으로는 질소(N), 인(P), 비소(As) 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti) 및 아연(Zn) 중 어느 하나로부터 선택되는 하나 이상을 사용할 수 있다.
도펀트(421)는, 주입법에 의해, 다른 막(예를 들어 게이트 절연막(402))을 통과하여, 산화물 반도체막(403)에 도입할 수도 있다. 도펀트(421)의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 사용할 수 있다. 그 때에는, 도펀트(421)의 단체의 이온 혹은 불화물, 염화물의 이온을 사용하면 바람직하다.
도펀트(421)의 도입 공정은, 가속 전압, 도우즈량 등의 주입 조건, 또한 통과시키는 막의 막 두께를 적절히 설정하여 제어하면 된다. 본 실시 형태에서는, 도펀트(421)로서 인을 사용하고, 이온 주입법에 의해 인 이온의 주입을 행한다. 또한, 도펀트(421)의 도우즈량은 1×1013ions/㎠ 이상 5×1016ions/㎠ 이하로 하면 된다.
저저항 영역에서의 도펀트(421)의 농도는, 5×1018/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다.
도펀트(421)를 도입할 때에 기판(400)을 가열하면서 행해도 된다.
또한, 산화물 반도체막(403)에 도펀트(421)를 도입하는 처리는, 복수회 행해도 되고, 도펀트의 종류도 복수종 사용해도 된다.
또한, 도펀트(421)의 도입 처리 후, 가열 처리를 행해도 된다. 가열 조건으로서는, 온도 300℃ 이상 700℃ 이하, 바람직하게는 300℃ 이상 450℃ 이하에서 1시간, 산소 분위기 하에서 행하는 것이 바람직하다. 또한, 질소 분위기 하, 감압 하, 대기(초건조 에어) 하에서 가열 처리를 행해도 된다.
본 실시 형태에서는, 이온 주입법에 의해 산화물 반도체막(403)에, 인(P) 이온을 주입한다. 또한, 인(P) 이온의 주입 조건은 가속 전압 30㎸, 도우즈량을 1.0×1015ions/㎠로 한다.
산화물 반도체막(403)을 CAAC-OS막으로 한 경우, 도펀트(421)의 도입에 의해, 일부 비정질화되는 경우가 있다. 이 경우, 도펀트(421)의 도입 후에 가열 처리를 행함으로써, 산화물 반도체막(403)의 결정성을 회복할 수 있다.
따라서, 채널 형성 영역(409)을 사이에 두고 저저항 영역(404a, 404b)이 형성된 산화물 반도체막(403)이 형성된다.
이어서, 게이트 전극층(401) 및 절연막(413) 위에 절연막(443)을 형성하고, 절연막(443) 위에 절연막(444)을 적층한다(도 2의 (c) 참조).
절연막(443)에는 산화알루미늄막을 사용한다. 절연막(443)은, 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다.
본 실시 형태에서는, 절연막(443)으로서 스퍼터링법에 의해 산화알루미늄막을 형성한다. 절연막(443)의 스퍼터링법에 의한 성막은, 희가스(대표적으로는 아르곤) 분위기 하, 산소 분위기 하, 또는 희가스와 산소의 혼합 분위기 하에서 행할 수 있다.
절연막(443)은, 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 사용하여 형성하는 것이 바람직하다. 산화물 반도체막의 성막 시와 마찬가지로, 절연막(443)의 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프(크라이오 펌프 등)를 사용하는 것이 바람직하다. 크라이오 펌프를 사용하여 배기한 성막실에서 성막한 절연막(443)에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 절연막(443)의 성막실 내의 잔류 수분을 제거하기 위한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다.
절연막(443)을, 성막할 때에 사용하는 스퍼터 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
절연막(443)은, 절연막(413)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있지만, 산화물 절연막을 적절하게 사용할 수 있다. 절연막(443)은, 성막 가스를 사용한 CVD법을 사용할 수 있다. CVD법으로서는, LPCVD법, 플라즈마 CVD법 등을 사용할 수 있고, 또한 다른 방법으로서는, 도포막 등도 사용할 수 있다. 본 실시 형태에서는, 절연막(443)으로서, 플라즈마 CVD법에 의해 형성한 산화질화실리콘막을 사용한다. 플라즈마 CVD법은, 성막 시에 막에 먼지 등이 부착, 혼입되기 어렵고, 또한 비교적 빠른 성막 속도로 성막할 수 있으므로, 후막화가 가능하고, 생산성에 유리하다.
절연막(444)을 에칭하여 절연층(447a, 447b)을 형성한다(도 2의 (d) 참조). 또한, 게이트 전극층(401) 및 절연층(447a, 447b)을 마스크로 하여, 절연막(443)을 에칭하여, 제1 측벽 절연층(412a, 412b)을 형성한다(도 2의 (e) 참조).
절연막(443)의 에칭 공정에 있어서, 산화알루미늄막을 사용하는 절연막(443)은 에칭의 진행에 장시간 걸리기 때문에, 마스크로서 사용한 절연층(447a, 447b)은 거의 소실되게 된다.
따라서, 게이트 전극층(401) 및 제1 측벽 절연층(412a, 412b) 위에 절연막(448)을 더 형성하고, 절연막(448)을 에칭하여 제2 측벽 절연층(414a, 414b)을 형성한다(도 3의 (a) 참조).
또한, 게이트 전극층(401) 및 제2 측벽 절연층(414a, 414b)을 마스크로 하여, 게이트 절연막(442)을 에칭하여, 게이트 절연막(402)을 형성한다(도 3의 (b) 참조).
제2 측벽 절연층(414a, 414b)(절연막(448))은, 절연막(443)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있지만, 산화물 절연막을 적절하게 사용할 수 있다. 절연막(448)은, 성막 가스를 사용한 CVD법을 사용할 수 있다. CVD법으로서는, LPCVD법, 플라즈마 CVD법 등을 사용할 수 있고, 또한 다른 방법으로서는, 도포막 등도 사용할 수 있다. 본 실시 형태에서는, 제2 측벽 절연층(414a, 414b)(절연막(448))으로서, 플라즈마 CVD법에 의해 형성한 산화질화실리콘막을 사용한다. 플라즈마 CVD법은, 성막 시에 막에 먼지 등이 부착, 혼입되기 어렵고, 또한 비교적 빠른 성막 속도로 성막할 수 있으므로, 후막화가 가능하고, 생산성에 유리하다.
따라서, 제2 측벽 절연층(414a, 414b)(절연막(448))은, 제1 측벽 절연층(412a, 412b) 측면에 갖는 오목부를 덮어, 평탄화할 수 있다. 또한, 제1 측벽 절연층(412a, 412b) 측면의 오목부는, 제2 측벽 절연층(414a, 414b)에 의해 충전되어 있어도 되고, 오목부의 개구부를 덮을 뿐, 오목부가 공간(공동)으로서 존재해도 된다.
계속해서, 산화물 반도체막(403), 게이트 절연막(402), 게이트 전극층(401), 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b) 및 절연막(413) 위에 소스 전극층 및 드레인 전극층(이것과 동일한 층에서 형성되는 배선을 포함함)으로 되는 도전막을 형성한다.
도전막은 후속의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 된다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2), 산화인듐 산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 섬 형상의 도전막(445)을 형성한 후, 레지스트 마스크를 제거한다. 또한, 상기 에칭 공정에서는, 게이트 전극층(401) 위의 도전막(445)의 제거는 행하지 않는다.
도전막으로서 막 두께 30㎚의 텅스텐막을 사용하는 경우, 상기 도전막의 에칭은, 예를 들어 드라이 에칭법에 의해, 텅스텐막을 에칭(에칭 조건 : 에칭 가스(CF4 : Cl2 : O2=55sccm : 45sccm : 55sccm), 전원 전력 3000W, 바이어스 전력 140W, 압력 0.67㎩)하여, 섬 형상의 텅스텐막을 형성하면 된다.
섬 형상의 도전막(445) 위에 층간 절연막으로 되는 절연막(446)을 적층한다(도 3의 (c) 참조).
절연막(446)은, 절연막(413)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있다. 절연막(446)은 트랜지스터(440a)에 의해 발생하는 요철을 평탄화할 수 있는 막 두께로 형성한다. 본 실시 형태에서는, CVD법에 의해 형성한 산화질화실리콘막을 300㎚ 형성한다.
이어서 절연막(446) 및 도전막(445)에 화학적 기계 연마법에 의해 연마 처리를 행하여, 절연막(413)이 노출되도록 절연막(446) 및 도전막(445)의 일부를 제거한다.
상기 연마 처리에 의해, 절연막(446)을 층간 절연막(415)으로 가공하고, 게이트 전극층(401) 위의 도전막(445)을 제거하여, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다.
본 실시 형태에서는, 절연막(446) 및 도전막(445)의 제거에 화학적 기계 연마법을 사용하였지만, 다른 절삭(연삭, 연마) 방법을 사용해도 된다. 또한, 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서, 화학적 기계 연마법 등의 절삭(연삭, 연마)법 외에, 에칭(드라이 에칭, 웨트 에칭)법이나, 플라즈마 처리 등을 조합해도 된다. 예를 들어, 화학적 기계 연마법에 의한 제거 공정 후, 드라이 에칭법이나 플라즈마 처리(역스퍼터링 등)를 행하여, 처리 표면의 평탄성 향상을 도모해도 된다. 절삭(연삭, 연마) 방법에, 에칭법, 플라즈마 처리 등을 조합하여 행하는 경우, 공정순은 특별히 한정되지 않고, 절연막(446) 및 도전막(445)의 재료, 막 두께 및 표면의 요철 상태에 맞추어 적절히 설정하면 된다.
또한, 본 실시 형태에 있어서는, 소스 전극층(405a), 드레인 전극층(405b)은 게이트 전극층(401) 측면에 형성된 제2 측벽 절연층(414a, 414b)의 측면에 접하도록 형성되어 있고, 제2 측벽 절연층(414a, 414b)의 측면을 상단부보다 약간 낮은 위치까지 덮고 있다. 소스 전극층(405a), 드레인 전극층(405b)의 형상은 도전막(445)을 제거하는 연마 처리의 조건에 따라 상이하고, 본 실시 형태에 나타내는 바와 같이, 제2 측벽 절연층(414a, 414b), 절연막(413)의 연마 처리된 표면보다 막 두께 방향으로 후퇴한 형상으로 되는 경우가 있다. 그러나, 연마 처리의 조건에 따라서는, 소스 전극층(405a), 드레인 전극층(405b)의 상단부와, 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b)의 상단부는 대략 일치하는 경우도 있다.
이상의 공정에서, 본 실시 형태의 트랜지스터(440a)가 제작된다(도 3의 (d) 참조).
트랜지스터(440a)는 제작 공정에 있어서, 게이트 전극층(401), 절연막(413) 및 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b) 위에 형성된 도전막(445)을 화학 기계 연마 처리함으로써 제거하고 도전막(445)을 분단함으로써, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)은, 노출된 산화물 반도체막(403) 상면 및 제2 측벽 절연층(414a), 또는 제2 측벽 절연층(414b)과 접하여 형성되어 있다. 따라서, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)의 거리는, 제1 측벽 절연층(412a, 412b) 및 제2 측벽 절연층(414a, 414b)의 채널 길이 방향의 폭으로 되어, 보다 미세화를 달성할 수 있는 것 외에, 제작 공정에 있어서 보다 변동없이 제어할 수 있다.
이와 같이, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역)과, 게이트 전극층(401)의 거리를 짧게 할 수 있기 때문에, 소스 전극층(405a) 또는 드레인 전극층(405b)과 산화물 반도체막(403)이 접하는 영역(콘택트 영역) 및 게이트 전극층(401) 간의 저항이 감소되어, 트랜지스터(440a)의 온 특성을 향상시키는 것이 가능해진다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에 있어서의 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 적은 미세한 구조를 갖는 트랜지스터(440a)를 수율좋게 제작할 수 있다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에 있어서의 게이트 전극층(401) 위의 도전막(445)을 제거하는 공정에 있어서, 절연막(413)의 일부, 또는 절연막(413) 전부를 제거해도 된다. 도 4의 (c)에, 절연막(413)을 전부 제거하여, 게이트 전극층(401)이 노출되어 있는 트랜지스터(440c)의 예를 도시한다. 또한, 게이트 전극층(401)도 상방의 일부가 제거되어도 된다. 트랜지스터(440c)와 같이 게이트 전극층(401)을 노출하는 구조는, 트랜지스터(440c) 위에 다른 배선이나 반도체 소자를 적층하는 집적 회로에 있어서 사용할 수 있다. 또한, 트랜지스터(440c)는, 소스 전극층(405a), 드레인 전극층(405b)의 상단부와, 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b)의 상단부는 대략 일치하는 예이다.
트랜지스터(440a) 위에 보호 절연막으로 되는 치밀성이 높은 무기 절연막(대표적으로는 산화알루미늄막)을 형성해도 된다.
본 실시 형태에서는, 절연막(413), 소스 전극층(405a), 드레인 전극층(405b), 제1 측벽 절연층(412a, 412b), 제2 측벽 절연층(414a, 414b) 및 층간 절연막(415) 위에 접하여 절연막(407)을 형성한다(도 3의 (e) 참조).
또한, 소스 전극층(405a) 및 드레인 전극층(405b)과 층간 절연막(415) 사이에 보호 절연막으로 되는 치밀성이 높은 무기 절연막(대표적으로는 산화알루미늄막)을 형성해도 된다.
도 4의 (b)에 소스 전극층(405a) 및 드레인 전극층(405b)과 층간 절연막(415) 사이에 절연막(410)을 형성한 트랜지스터(440b)의 예를 도시한다. 트랜지스터(440b)에 있어서는, 절연막(410)도, 소스 전극층(405a) 및 드레인 전극층(405b)의 형성 공정에 있어서 사용하는 절삭(연삭, 연마) 공정에 의해 상면이 평탄화 처리되어 있다.
절연막(407, 410)은, 단층이어도 적층이어도 되고, 적어도 산화알루미늄막을 포함하는 것이 바람직하다.
절연막(407, 410)은, 플라즈마 CVD법, 스퍼터링법, 또는 증착법 등에 의해 성막할 수 있다.
산화알루미늄막 이외에, 절연막(407, 410)으로서는, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화질화알루미늄막, 또는 산화갈륨막 등의 무기 절연막 등을 사용할 수 있다. 또한, 산화하프늄막, 산화마그네슘막, 산화지르코늄막, 산화란탄막, 산화바륨막, 또는 금속 질화물막(예를 들어, 질화알루미늄막)도 사용할 수 있다.
본 실시 형태에서는, 절연막(407, 410)으로서 스퍼터링법에 의해 산화알루미늄막을 형성한다.
또한, 트랜지스터 기인의 표면 요철을 저감하기 위해서 평탄화 절연막을 형성해도 된다. 평탄화 절연막으로서는, 폴리이미드, 아크릴, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연막을 형성해도 된다.
또한, 도 4의 (a)에, 층간 절연막(415) 및 절연막(407)에 소스 전극층(405a) 및 드레인 전극층(405b)에 도달하는 개구를 형성하고, 개구에 배선층(435a, 435b)을 형성하는 예를 도시한다. 배선층(435a, 435b)을 사용하여 다른 트랜지스터나 소자와 접속시켜, 다양한 회로를 구성할 수 있다.
배선층(435a), 배선층(435b)은 게이트 전극층(401), 소스 전극층(405a), 또는 드레인 전극층(405b)과 마찬가지의 재료 및 방법을 사용하여 형성할 수 있고, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 하측 또는 상측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 그들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 된다. 또한, 배선층(435a), 배선층(435b)에 사용하는 도전막으로서는, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로서는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석(In2O3-SnO2), 산화인듐 산화아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 사용할 수 있다.
예를 들어, 배선층(435a), 배선층(435b)으로서, 몰리브덴막의 단층, 질화탄탈막과 구리막의 적층, 또는 질화탄탈막과 텅스텐막의 적층 등을 사용할 수 있다.
이상과 같이, 반도체 장치에 있어서, 형상이나 특성의 변동이 적은 미세한 구조를 갖는 온 특성이 높은 트랜지스터(440a, 440b, 440c)를 수율좋게 제공할 수 있다.
트랜지스터(440a, 440b, 440c)는 안정된 전기 특성을 갖는 트랜지스터이다.
따라서, 미세화를 실현하고, 또한 안정적이며 높은 전기적 특성이 부여된 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 명세서에 설명하는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 사용하여 설명한다.
도 5는 반도체 장치의 구성의 일례이다. 도 5의 (a)에, 반도체 장치의 단면도를, 도 5의 (b)에 반도체 장치의 평면도를, 도 5의 (c)에 반도체 장치의 회로도를 각각 도시한다. 여기서, 도 5의 (a)는 도 5의 (b)의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다.
도 5의 (a) 및 도 5의 (b)에 도시한 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(162)를 갖는 것이다. 트랜지스터(162)로서는, 실시 형태 1에서 나타내는 트랜지스터(440a)의 구조를 적용하는 예이다.
여기서, 제1 반도체 재료와 제2 반도체 재료는 상이한 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 정보를 유지하기 위해서 산화물 반도체를 사용한 실시 형태 1에 나타내는 바와 같은 트랜지스터(162)에 사용하는 것 외에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에 나타내는 것에 한정할 필요는 없다.
도 5의 (a)에 있어서의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(185)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 두도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속간 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108) 위에 형성된 게이트 전극(110)을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함하여 트랜지스터라 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는, 소스 영역이 포함될 수 있다.
기판(185) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되어 있고, 트랜지스터(160)를 덮도록 절연층(128) 및 절연층(130)이 형성되어 있다. 또한, 트랜지스터(160)에 있어서, 게이트 전극(110)의 측면에 측벽 절연층(사이드 월 절연층)을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)으로 해도 된다.
단결정 반도체 기판을 사용한 트랜지스터(160)는, 고속 동작이 가능하다. 이 때문에, 당해 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(160)를 덮도록 절연막을 2층 형성한다. 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서, 상기 절연막 2층에 CMP 처리를 실시하여, 평탄화한 절연층(128), 절연층(130)을 형성하고, 동시에 게이트 전극(110)의 상면을 노출시킨다.
절연층(128), 절연층(130)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(128), 절연층(130)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성할 수 있다.
또한, 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(128), 절연층(130)을 형성해도 된다.
또한, 본 실시 형태에 있어서, 절연층(128)으로서 질화실리콘막, 절연층(130)으로서 산화실리콘막을 사용한다.
절연층(130) 표면에 있어서, 산화물 반도체막(144) 형성 영역에, 평탄화 처리를 행하는 것이 바람직하다. 본 실시 형태에서는, 연마 처리(예를 들어 CMP 처리)에 의해 충분히 평탄화한(바람직하게는 절연층(130) 표면의 평균 면 거칠기는 0.15㎚ 이하) 절연층(130) 위에 산화물 반도체막(144)을 형성한다.
도 5의 (a)에 도시한 트랜지스터(162)는, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기서, 트랜지스터(162)에 포함되는 산화물 반도체막(144)은, 고순도화된 것인 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 특성의 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 혹은, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
트랜지스터(162)는, 상기 제작 공정에 있어서, 게이트 전극(148) 및 제1 측벽 절연층(136a, 136b), 제2 측벽 절연층(138a, 138b) 위에 형성된 도전막을 화학 기계 연마 처리에 의해 제거하는 공정을 사용하여, 소스 전극층 및 드레인 전극층으로서 기능하는 전극층(142a, 142b)을 형성한다. 제2 측벽 절연층(138a, 138b)은 제1 측벽 절연층(136a, 136b)의 표면에 갖는 오목부를 덮도록 형성되어 있다. 전극층(142a, 142b)은, 제2 측벽 절연층(138a, 138b)의 측면 및 산화물 반도체막(144)과 접한다.
제2 측벽 절연층(138a, 138b)에 의해 게이트 전극(148)과 전극층(142a, 142b)과의 쇼트나, 누설 전류 등의 전기적 불량을 방지할 수 있고, 또한 산화알루미늄막으로 이루어지는 제1 측벽 절연층(136a, 136b)에 의해 산화물 반도체막(144)에의 산소의 공급 및 산소의 방출 및 수소 등의 불순물의 진입을 억제할 수 있다.
따라서, 트랜지스터(162)는, 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a, 142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역)과, 게이트 전극(148)과의 거리를 짧게 할 수 있기 때문에, 전극층(142a, 142b)과 산화물 반도체막(144)이 접하는 영역(콘택트 영역) 및 게이트 전극(148) 간의 저항이 감소되어, 트랜지스터(162)의 온 특성을 향상시키는 것이 가능해진다.
전극층(142a, 142b)의 형성 공정에 있어서의 게이트 전극(148) 위의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 변동이 적은 미세한 구조를 갖는 트랜지스터를 수율좋게 제작할 수 있다.
트랜지스터(162) 위에는, 층간 절연막(135), 절연막(150)이 단층 또는 적층으로 형성되어 있다. 본 실시 형태에서는, 절연막(150)으로서, 산화알루미늄막을 사용한다. 산화알루미늄막을 고밀도(막 밀도 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상)로 함으로써, 트랜지스터(162)에 안정된 전기 특성을 부여할 수 있다.
또한, 층간 절연막(135) 및 절연막(150)을 개재하여, 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는, 도전층(153)이 형성되어 있고, 전극층(142a)과, 층간 절연막(135)과, 절연막(150)과, 도전층(153)에 의해, 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은, 용량 소자(164)의 한쪽의 전극으로서 기능하고, 도전층(153)은 용량 소자(164)의 다른 쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는, 별도로, 트랜지스터(162)의 상방에 형성해도 된다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연막(152)이 형성되어 있다. 그리고, 절연막(152) 위에는 트랜지스터(162)와, 다른 트랜지스터를 접속하기 위한 배선(156)이 형성되어 있다. 도 5의 (a)에는 도시하지 않지만, 배선(156)은 절연막(150), 절연막(152) 및 게이트 절연막(146) 등에 형성된 개구에 형성된 전극을 통하여 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 산화물 반도체막(144)의 일부와 중첩하도록 형성되는 것이 바람직하다.
도 5의 (a) 및 도 5의 (b)에 있어서, 트랜지스터(160)와, 트랜지스터(162)는, 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체막(144)의 일부가 중첩하도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가, 트랜지스터(160)의 적어도 일부와 중첩하도록 형성되어 있다. 예를 들어, 용량 소자(164)의 도전층(153)은, 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩하여 형성되어 있다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
또한, 전극층(142b) 및 배선(156)의 전기적 접속은, 전극층(142b) 및 배선(156)을 직접 접촉시켜 행해도 되고, 전극층(142b) 및 배선(156) 사이의 절연막에 전극을 형성하고, 상기 전극을 통하여 행해도 된다. 또한, 사이에 두는 전극은 복수이어도 된다.
이어서, 도 5의 (a) 및 도 5의 (b)에 대응하는 회로 구성의 일례를 도 5의 (c)에 도시한다.
도 5의 (c)에 있어서, 제1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제4 배선(4th Line)과, 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제5 배선(5th Line)과, 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속되어 있다.
도 5의 (c)에 도시한 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다고 하는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 제3 배선의 전위가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 인가된다. 즉, 트랜지스터(160)의 게이트 전극에는, 소정의 전하가 공급된다(기입). 여기서는, 상이한 2개의 전위 레벨을 제공하는 전하(이하 Low 레벨 전하, High 레벨 전하라 함) 중 어느 하나가 공급되는 것으로 한다. 그 후, 제4 배선의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
이어서 정보의 판독에 대하여 설명한다. 제1 배선에 소정의 전위(정전위)를 인가한 상태에서, 제5 배선에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라서, 제2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 공급되어 있는 경우의 외관의 임계값 Vth_H는, 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 공급되어 있는 경우의 외관의 임계값 Vth_L보다 낮아지기 때문이다. 여기서, 외관의 임계값 전압이란, 트랜지스터(160)를 「온 상태」로 하기 위해서 필요한 제5 배선의 전위를 말하는 것으로 한다. 따라서, 제5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 공급되어 있었던 경우에는, 제5 배선의 전위가 V0(>Vth_H)으로 되면, 트랜지스터(160)는 「온 상태」로 된다. Low 레벨 전하가 공급되어 있었던 경우에는, 제5 배선의 전위가 V0(<Vth_L)으로 되어도, 트랜지스터(160)는 「오프 상태」 그대로이다. 이 때문에, 제2 배선의 전위를 봄으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독시키는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 「오프 상태」로 되도록 하는 전위, 즉, Vth_H보다 작은 전위를 제5 배선에 인가하면 된다. 또는, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 「온 상태」로 되도록 하는 전위, 즉, Vth_L보다 큰 전위를 제5 배선에 인가하면 된다.
또한, 도 12에, 반도체 장치의 구성의 다른 일례를 도시한다. 도 12의 (a)는, 반도체 장치의 평면도, 도 12의 (b)는 반도체 장치의 단면도이다. 여기서, 도 12의 (b)는 도 12의 (a)의 D3-D4에 있어서의 단면에 상당한다. 또한, 도 12의 (a)에 있어서는, 도면의 명료화를 위해서, 도 12의 (b)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 12에 있어서 용량 소자(164)는, 게이트 전극(110), 산화물 반도체막(144), 절연막(173) 및 도전층(174)으로 구성되어 있다. 도전층(174)은 게이트 전극(148)과 동일 공정에서 제작되며, 측면이 제1 측벽 절연층(175a, 175b)으로 덮여져 있다. 제1 측벽 절연층(175a, 175b)은 표면에 오목부를 갖는 산화알루미늄막이며, 제1 측벽 절연층(175a, 175b)의 오목부를 덮도록 제2 측벽 절연층(178a, 178b)이 형성되어 있다.
제2 측벽 절연층(178a, 178b)에 의해 도전층(174)과 전극층(142a)의 쇼트나, 누설 전류 등의 전기적 불량을 방지할 수 있고, 또한 산화알루미늄막으로 이루어지는 제1 측벽 절연층(175a, 175b)에 의해 산화물 반도체막(144)에의 산소의 공급 및 산소의 방출 및 수소 등의 불순물의 진입을 억제할 수 있다.
트랜지스터(162)의 전극층(142b)은 층간 절연막(135), 절연막(150)에 형성된 전극층(142b)에 도달하는 개구에 있어서, 배선(156)과 전기적으로 접속한다. 또한, 산화물 반도체막(144) 아래에 접하여, 도전층(172)이 형성되어 있고, 트랜지스터(160)와 트랜지스터(162)를 전기적으로 접속하고 있다.
도 12에서 도시한 바와 같이, 트랜지스터(160), 트랜지스터(162), 용량 소자(164)를 중첩하도록 밀하게 적층하여 형성함으로써, 보다 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않아, 소자 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 뽑아내기를 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되었던 재기입 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라서, 정보의 기입이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 안정적이며 높은 전기적 특성이 부여된 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에 있어서는, 실시 형태 1 또는 실시 형태 2에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 반도체 장치에 대하여, 실시 형태 2에 나타낸 구성과 상이한 구성에 대하여, 도 6 및 도 7을 사용하여 설명을 행한다.
도 6의 (a)는 반도체 장치의 회로 구성의 일례를 도시하고, 도 6의 (b)는 반도체 장치의 일례를 도시하는 개념도이다. 우선, 도 6의 (a)에 도시한 반도체 장치에 대하여 설명을 행하고, 계속해서 도 6의 (b)에 도시한 반도체 장치에 대하여, 이하 설명을 행한다.
도 6의 (a)에 도시한 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제1 단자는 전기적으로 접속되어 있다.
이어서, 도 6의 (a)에 도시한 반도체 장치(메모리 셀(250))에, 정보의 기입 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 하여, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 비트선 BL의 전위가, 용량 소자(254)의 제1 단자에 인가된다(기입). 그 후, 워드선 WL의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 하여, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(162)는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 이 때문에, 트랜지스터(162)를 오프 상태로 함으로써, 용량 소자(254)의 제1 단자의 전위(혹은, 용량 소자(254)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
이어서, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태로 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통하여, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은, 용량 소자(254)의 제1 단자의 전위(혹은 용량 소자(254)에 축적된 전하)에 따라, 상이한 값을 취한다.
예를 들어, 용량 소자(254)의 제1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라 칭함)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는, (CB*VB0+C*V)/(CB+C)로 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제1 단자의 전위가 V1과 V0(V1>V0)의 2상태를 취하는 것으로 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=CB*VB0+C*V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=CB*VB0+C*V0)/(CB+C))보다도 높아지는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 6의 (a)에 도시한 반도체 장치는, 트랜지스터(162)의 오프 전류가 매우 작다고 하는 특징으로부터, 용량 소자(254)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
이어서, 도 6의 (b)에 도시한 반도체 장치에 대하여 설명을 행한다.
도 6의 (b)에 도시한 반도체 장치는, 상부에 기억 회로로서 도 6의 (a)에 도시한 메모리 셀(2350)을 복수 갖는 메모리 셀 어레이(251a 및 251b)를 갖고, 하부에, 메모리 셀 어레이(251)(메모리 셀 어레이(251a 및 251b))를 동작시키기 위해서 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 6의 (b)에 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a 및 251b))의 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 설치되는 트랜지스터는, 트랜지스터(162)와는 상이한 반도체 재료를 사용하는 것이 보다 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에, 유기 반도체 재료 등을 사용해도 된다. 이와 같은 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절하게 실현하는 것이 가능하다.
또한, 도 6의 (b)에 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a)와, 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층하는 메모리 셀의 수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀을 적층하는 구성으로 해도 된다.
이어서, 도 6의 (a)에 도시한 메모리 셀(250)의 구체적인 구성에 대하여 도 7을 사용하여 설명을 행한다.
도 7은 메모리 셀(250)의 구성의 일례이다. 도 7의 (a)에, 메모리 셀(250)의 단면도를, 도 7의 (b)에 메모리 셀(250)의 평면도를 각각 도시한다. 여기서, 도 7의 (a)는 도 7의 (b)의 F1-F2 및 G1-G2에 있어서의 단면에 상당한다.
도 7의 (a) 및 도 7의 (b)에 도시한 트랜지스터(162)는, 실시 형태 1 또는 실시 형태 2에서 나타낸 구성과 동일한 구성으로 할 수 있다.
절연층(130) 위에 형성된 트랜지스터(162) 위에는, 절연막(256)이 단층 또는 적층으로 형성되어 있다. 또한, 절연막(256)을 개재하여, 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는, 도전층(262)이 형성되어 있고, 전극층(142a)과, 층간 절연막(135)과, 절연막(256)과, 도전층(262)에 의해, 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(254)의 한쪽의 전극으로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽의 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는 절연막(258)이 형성되어 있다. 그리고, 절연막(258) 위에는 메모리 셀(250)과, 인접하는 메모리 셀(250)을 접속하기 위한 배선(260)이 형성되어 있다. 도시하지 않지만, 배선(260)은, 절연막(256) 및 절연막(258) 등에 형성된 개구를 통하여 트랜지스터(162)의 전극층(142b)과 전기적으로 접속되어 있다. 단, 개구에 다른 도전층을 형성하고, 상기 다른 도전층을 통하여, 배선(260)과 전극층(142b)을 전기적으로 접속해도 된다. 또한, 배선(260)은 도 6의 (a)의 회로도에 있어서의 비트선 BL에 상당한다.
도 7의 (a) 및 도 7의 (b)에 있어서, 트랜지스터(162)의 전극층(142b)은, 인접하는 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.
도 7의 (a)에 도시한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로, 고집적화를 도모할 수 있다.
또한, 도 13에 반도체 장치의 구성의 다른 일례를 도시한다.
도 13의 (a)는 반도체 장치의 평면도, 도 13의 (b)는 반도체 장치의 단면도이다. 여기서, 도 13의 (b)는 도 13의 (a)의 F5-F6에 있어서의 단면에 상당한다. 또한, 도 13의 (a)에 있어서는, 도면의 명료화를 위해서, 도 13의 (b)에 도시한 반도체 장치의 일부의 구성 요소를 생략하고 있다.
도 13의 (a)(b)에 있어서, 용량 소자(254)는, 도전층(192), 절연막(193), 도전층(194)으로 구성되고, 절연막(196) 중에 형성되어 있다. 또한, 절연막(193)은 유전율이 높은 절연 재료를 사용하는 것이 바람직하다. 용량 소자(254)와 트랜지스터(162)는, 층간 절연막(135), 절연막(150) 및 절연막(195)에 형성된 트랜지스터(162)의 전극층(142a)에 도달하는 개구에 형성된 도전층(191)을 통하여 전기적으로 접속되어 있다.
도 13에서 도시한 바와 같이, 트랜지스터(162), 용량 소자(164)를 중첩하도록 밀하게 적층하여 형성함으로써, 보다 반도체 장치의 점유 면적의 저감을 도모할 수 있으므로, 고집적화를 도모할 수 있다.
이상과 같이, 상부에 다층으로 형성된 복수의 메모리 셀은, 산화물 반도체를 사용한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지므로, 소비 전력을 충분히 저감할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(환언하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써, 이제까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.
이상과 같이, 미세화 및 고집적화를 실현하고, 또한 안정적이며 높은 전기적 특성이 부여된 반도체 장치 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는, 상술한 실시 형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8 내지 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리로는 응답이 느려, 화상 처리에는 부적합하기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 사용한 경우, 이하의 특징이 있다.
통상의 SRAM은, 도 8의 (a)에 도시한 바와 같이 1개의 메모리 셀이 트랜지스터(801 내지 806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(807), Y 디코더(808)에 의해 구동하고 있다. 트랜지스터(803)와 트랜지스터(805), 트랜지스터(804)와 트랜지스터(806)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리 셀이 6트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F라 하였을 때에 SRAM의 메모리 셀 면적은 통상 100 내지 150F2이다. 이 때문에 SRAM은 비트당의 단가가 각종 메모리 중에서 가장 높다.
그에 반하여, DRAM은 메모리 셀이 도 8의 (b)에 도시한 바와 같이 트랜지스터(811), 유지 용량(812)에 의해 구성되고, 그것을 X 디코더(813), Y 디코더(814)에 의해 구동하고 있다. 1개의 셀이 1트랜지스터 1용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 통상 10F2 이하이다. 단, DRAM은 항상 리프레시가 필요하여, 재기입을 행하지 않는 경우라도 전력을 소비한다.
그러나, 상술한 실시 형태에서 설명한 반도체 장치의 메모리 셀 면적은, 10F2 전후이고, 또한 빈번한 리프레시는 불필요하다. 따라서, 메모리 셀 면적이 축소되고, 또한 소비 전력을 저감할 수 있다.
도 9에 휴대 기기의 블록도를 도시한다. 도 9에 도시한 휴대 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 어플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)에 의해 구성되어 있다. 어플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖고 있다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
도 10에, 디스플레이의 메모리 회로(950)에 상술한 실시 형태에서 설명한 반도체 장치를 사용한 예를 도시한다. 도 10에 도시한 메모리 회로(950)는, 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의해 구성되어 있다. 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터)로부터의 신호선, 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고, 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의해 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어떤 화상 데이터가 어플리케이션 프로세서(도시 생략)에 의해 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는, 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내져, 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는, 통상 30 내지 60㎐ 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
이어서, 예를 들어 유저가 화면을 재기입하는 조작을 하였을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 이 동안도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독되고 있다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 다 기억되면, 디스플레이(957)의 다음 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 보내져, 표시가 행해진다. 이 판독은 또한 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기입과, 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리에는 한정되지 않고, 1개의 메모리를 분할하여 사용해도 된다. 상술한 실시 형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
도 11에 전자 서적의 블록도를 도시한다. 도 11은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의해 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상술한 실시 형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때에, 특정한 지점에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라 하고, 표시의 색을 바꾸거나, 언더라인을 그리거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 것 등에 의해, 주위와의 차이를 나타내는 것이다. 유저가 지정한 지점의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기 보존하는 경우에는 플래시 메모리(1004)에 카피해도 된다. 이와 같은 경우에 있어서도, 상술한 실시 형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감할 수 있다.
이상과 같이, 본 실시 형태에 나타내는 휴대 기기에는, 상술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이 때문에, 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
[실시예 1]
본 실시예에서는, 트랜지스터를 제작하고, 상기 트랜지스터의 단면 관찰을 행하였다. 도 14를 사용하여 설명한다.
트랜지스터로서, 도 4의 (c)에 도시한 트랜지스터(440c)와 마찬가지의 구조의 실시예 트랜지스터를 제작하였다. 그러나, 실시예 트랜지스터는 소스 전극층 및 드레인 전극층 형성 공정 이후의 공정은 행하지 않았다. 이하에 실시예 트랜지스터의 제작 방법을 설명한다.
실리콘 기판 위에 절연막(11)으로서 스퍼터링법을 사용하여, 막 두께 300㎚의 산화실리콘막을 형성하였다(성막 조건 : 산소(산소 50sccm) 분위기 하, 압력 0.4㎩, 전원 전력(전원 출력) 5.0㎾, 실리콘 기판과 타깃 사이의 거리를 60㎜, 기판 온도 100℃).
산화실리콘막 위에 산화물 반도체막으로서 In : Ga : Zn=3 : 1 : 2[원자수비]의 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 20㎚의 IGZO막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤 : 산소=30sccm : 15sccm) 분위기 하, 압력 0.4㎩, 전원 전력 0.5㎾, 기판 온도 200℃로 하였다.
드라이 에칭법에 의해, 산화물 반도체막을 에칭(에칭 조건 : 에칭 가스(BCl3 : Cl2=60sccm : 20sccm), ICP 전원 전력 450W, 바이어스 전력 100W, 압력 1.9㎩)하여 섬 형상의 산화물 반도체막(12)을 형성하였다.
이어서 CVD법에 의해 게이트 절연막으로서 산화질화실리콘막을 20㎚ 성막하였다(성막 조건 : SiH4 : N2O=1sccm : 800sccm, 압력 40㎩, RF 전원 전력(전원 출력) 150W, 전원 주파수 60㎒, 실리콘 기판과 타깃 사이의 거리를 28㎜, 기판 온도 400℃).
게이트 절연막 위에, 스퍼터링법에 의해 막 두께 30㎚의 질화탄탈막(성막 조건 : 아르곤 및 질소(아르곤 : 질소=50sccm : 10sccm) 분위기 하, 압력 0.6㎩, 전원 전력 1㎾) 및 막 두께 200㎚의 텅스텐막(성막 조건 : 아르곤(100sccm) 분위기 하, 압력 2.0㎩, 전원 전력 4㎾)의 적층을 성막하였다.
드라이 에칭법에 의해, 질화탄탈막 및 텅스텐막을 에칭((제1 에칭 조건 : 에칭 가스(CF4 : Cl2 : O2=55sccm : 45sccm : 55sccm), ICP 전원 전력 3㎾, 바이어스 전력 110W, 압력 0.67㎩), (제2 에칭 조건 : 에칭 가스(Cl2=100sccm), 전원 전력 2㎾, 바이어스 전력 50W, 압력 0.67㎩), (제3 에칭 조건 : 에칭 가스(Cl2=100sccm), 전원 전력 1㎾, 바이어스 전력 25W 압력, 2.0㎩))하여, 게이트 전극층(14a, 14b)을 형성하였다.
이어서, 절연막으로서 게이트 전극층(14a, 14b) 위에 스퍼터링법에 의해 산화알루미늄막(성막 조건 : 아르곤 및 산소(아르곤 : 산소=25sccm : 25sccm) 분위기 하, 압력 0.4㎩, 전원 전력 2.5㎾, 유리 기판과 타깃 사이의 거리를 60㎜, 기판 온도 250℃)을 70㎚ 성막하였다.
산화알루미늄막 위에 절연막으로서, CVD법에 의해 산화질화실리콘막을 70㎚ 성막하고(성막 조건 : SiH4 : N2O=1sccm : 800sccm, 압력 40㎩, RF 전원 전력(전원 출력) 150W, 전원 주파수 60㎒, 실리콘 기판과 타깃 사이의 거리를 28㎜, 기판 온도 400℃), 상기 산화질화실리콘막을 드라이 에칭법에 의해, 에칭(에칭 조건 : 에칭 가스(CHF3 : He=30sccm : 120sccm), ICP 전원 전력 3㎾, 바이어스 전력 200W, 압력 2.0㎩, 하부 전극 온도 -10℃)하여 게이트 전극층(14a, 14b) 측면을 덮는 절연층을 형성하였다. 게이트 전극층(14a, 14b) 및 절연층을 마스크로 하여, 산화알루미늄막 및 게이트 절연막을 에칭하여, 제1 측벽 절연층(16a, 16b) 및 게이트 절연막(13)을 형성하였다. 또한 산화알루미늄막의 에칭 조건은, 에칭 가스(BCl3=80sccm), ICP 전원 전력 550W, 바이어스 전력 150W, 압력 1.0㎩, 하부 전극 온도 70℃로 하였다.
게이트 전극층(14a, 14b) 및 제1 측벽 절연층(16a, 16b) 위에 절연막으로서, CVD법에 의해 산화질화실리콘막을 50㎚ 성막하고(성막 조건 : SiH4 : N2O=1sccm : 800sccm, 압력 40㎩, RF 전원 전력(전원 출력) 150W, 전원 주파수 60㎒, 실리콘 기판과 타깃 사이의 거리를 28㎜, 기판 온도 400℃), 상기 산화질화실리콘막을 드라이 에칭법에 의해, 에칭(에칭 조건 : 에칭 가스(CHF3 : He=30sccm : 120sccm), ICP 전원 전력 3㎾, 바이어스 전력 200W, 압력 2.0㎩, 하부 전극 온도 -10℃)하여 제2 측벽 절연층(19a, 19b)을 형성하였다.
이상의 공정에서 실시예 트랜지스터를 제작하였다.
실시예 트랜지스터의 채널 길이 방향의 단면을 잘라내고, 주사형 투과 전자 현미경(STEM : Scanning Transmission Electron Microscopy)에 의해, 실시예 트랜지스터의 단면 관찰을 행하였다. 본 실시예에서는 STEM은 「히타치 초박막 평가 장치 HD-2300」(가부시끼가이샤 히타치 하이테크놀러지즈제)을 사용하였다. 도 14에 실시예 트랜지스터의 단면 STEM 상을 도시한다.
도 14는 실시예 트랜지스터의 채널 길이 방향의 단면 STEM상이고, 산화알루미늄막으로 이루어지는 제1 측벽 절연층(16a, 16b)은 게이트 전극층(14a, 14b)과 게이트 절연막(13)이 접하는 부근의 단차부에 있어서 피복 불량이 발생하고 있다. 이와 같은 피복 불량 부분을 갖는 제1 측벽 절연층(16a, 16b)과 접하여 소스 전극층 및 드레인 전극층을 형성하면, 게이트 전극층(14a, 14b)과 소스 전극층 및 드레인 전극층과의 쇼트나, 누설 전류 등의 전기적 불량이 발생할 우려가 있다.
본 실시예와 같이, 제1 측벽 절연층(16a, 16b)의 피복 불량 부분을 덮도록 산화질화실리콘막으로 이루어지는 제2 측벽 절연층(19a, 19b)을 형성하면, 게이트 전극층(14a, 14b)의 상기 측면을 피복성이 양호한 측벽 절연층으로 덮을 수 있다.
따라서, 제2 측벽 절연층(19a, 19b)에 의해 게이트 전극층(14a, 14b)과 소스 전극층 및 드레인 전극층과의 쇼트나, 누설 전류 등의 전기적 불량을 방지할 수 있고, 또한 산화알루미늄막으로 이루어지는 제1 측벽 절연층(16a, 16b)에 의해 산화물 반도체막(12)에의 산소의 공급, 및 산소의 방출 및 수소 등의 불순물의 진입을 억제할 수 있다.
이상, 본 실시예에서 나타낸 바와 같이, 미세한 구조이어도 안정적이며 높은 전기 특성을 갖는 트랜지스터를 수율좋게 제공할 수 있다. 또한, 상기 트랜지스터를 포함하는 반도체 장치에 있어서도, 고성능화, 고신뢰성화 및 고생산화를 달성할 수 있다.
[실시예 2]
본 실시예에서는, 개시하는 발명에 관한 반도체 장치에 있어서 사용하는 산화알루미늄막의 산소 공급 특성에 대하여 평가를 행하였다. 도 15 및 도 16에 결과를 도시한다. 평가 방법으로서는, 2차 이온 질량 분석법(SIMS)을 사용하였다.
우선, SIMS 분석에 의해 행한 평가를 나타낸다. 시료는 유리 기판 위에 산화물 반도체막(IGZO막)과, 산화알루미늄막을 순서대로 적층한 실시예 시료(2A)와, 유리 기판 위에 절연막(산화질화실리콘막)과, 산화물 반도체막(IGZO막)과, 산화알루미늄막을 순서대로 적층한 실시예 시료(2B)를 사용하였다.
실시예 시료(2A) 및 실시예 시료(2B)에 있어서, 산화물 반도체막으로서 In : Ga : Zn=3 : 1 : 2[원자수비]의 산화물 타깃을 사용한 스퍼터링법에 의해, 막 두께 100㎚의 IGZO막을 형성하였다. 성막 조건은, 아르곤 및 산소(아르곤 : 산소=30sccm : 15sccm) 분위기 하, 압력 0.4㎩, 전원 전력 0.5㎾, 기판 온도 200℃로 하였다.
실시예 시료(2B)에 있어서, 절연막으로서 플라즈마 CVD법에 의해, 막 두께 20㎚의 산화질화실리콘막을 형성하였다. 성막 조건은, SiH4와 N2O의 가스 유량비를 SiH4 : N2O=1sccm : 800sccm, 압력 40㎩, RF 전원 전력(전원 출력) 150W, 전원 주파수 60㎒, 기판 온도 400℃로 하였다.
실시예 시료(2A) 및 실시예 시료(2B)에 있어서, 산화알루미늄막의 성막 조건은, 타깃으로서 산화알루미늄(Al2O3) 타깃을 사용하고, 압력 0.4㎩, 전원 2.5㎾, 아르곤 및 산소(18O)(아르곤 유량 25sccm : 산소 유량 25sccm) 분위기 하, 기판 온도 250℃로 하였다.
실시예 시료(2A) 및 실시예 시료(2B)에 산소 분위기 하, 400℃에서 1시간 열처리를 행하였다.
SIMS 분석으로서 SSDP(Substrate Side Depth Profile)-SIMS를 사용하여, 열처리 없음과 열처리 있음의 실시예 시료(2A) 및 실시예 시료(2B)에 대하여, 각 시료의 산소(16O) 원소 및 산소(18O) 원소의 농도를 측정하였다. 또한, 산소(16O) 원소 및 산소(18O) 원소는, 산소의 동위체의 하나이다.
도 15에 실시예 시료(2A)의 열처리 없음(도 15 중 가는 실선)의 SIMS에 의한 산소(16O) 원소의 농도 프로파일, 열처리 있음(도 15 중 가는 점선)의 SIMS에 의한 산소(16O) 원소의 농도 프로파일, 열처리 없음(도 15 중 굵은 실선)의 SIMS에 의한 산소(18O) 원소의 농도 프로파일, 열처리 있음(도 15 중 굵은 점선)의 SIMS에 의한 산소(18O) 원소의 농도 프로파일을 나타낸다.
도 16에 실시예 시료(2B)의 열처리 없음(도 16 중 가는 실선)의 SIMS에 의한 산소(16O) 원소의 농도 프로파일, 열처리 있음(도 16 중 가는 점선)의 SIMS에 의한 산소(16O) 원소의 농도 프로파일, 열처리 없음(도 16 중 굵은 실선)의 SIMS에 의한 산소(18O) 원소의 농도 프로파일, 열처리 있음(도 16 중 굵은 점선)의 SIMS에 의한 산소(18O) 원소의 농도 프로파일을 나타낸다.
또한, 본 실시예의 SIMS 분석 결과는, 모두 IGZO막의 표준 시료에 의해 정량한 결과를 나타내고 있다.
도 15에 도시한 바와 같이, 산화알루미늄막 중에 포함되는 산소(18O) 원소가, IGZO막 중에도 측정되고 있어, 산화알루미늄막으로부터 IGZO막에 산소(18O) 원소가 공급된 것을 알 수 있다.
또한, 도 16에 도시한 바와 같이, 산화알루미늄막과 IGZO막 사이에 산화실리콘막을 형성해도, 마찬가지로 산화알루미늄막 중에 포함되는 산소(18O) 원소가, IGZO막 중에도 측정되고 있어, 산화알루미늄막으로부터 IGZO막에 산소(18O) 원소가 공급된 것을 알 수 있다.
또한, 산화알루미늄막으로부터 IGZO막으로의 산소(18O) 원소의 공급은, 열처리에 의해 더욱 촉진되고 있다.
산화알루미늄막은, 산화물 반도체막에 산소를 공급할 수 있는 것, 또한, 산화알루미늄막과 산화물 반도체막 사이에 게이트 절연막으로서 절연막을 형성하였다고 해도, 산화알루미늄막으로부터 절연막을 통과하여 산화물 반도체막에 산소를 공급하는 것을 확인할 수 있었다.
이상으로부터, 산화알루미늄막은, 산화물 반도체막으로부터의 산소의 방출을 방지하는 보호막으로서 뿐만 아니라, 산화물 반도체막에 산소를 공급하는 산소 공급원으로서도 기능하는 것을 확인할 수 있었다.
따라서, 산화알루미늄막을 측벽 절연층으로서 산화물 반도체막과 접하도록 형성함으로써, 산화물 반도체막의 산소 결손을 보충하고, 또한 산소 과잉 상태를 유지할 수 있다.
상기 산화물 반도체막을 사용한 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압의 변동, 임계값 전압의 시프트 등의 전기 특성 변동을 저감할 수 있다. 따라서, 안정된 전기 특성을 갖는 트랜지스터 및 전기 특성이 양호하고 신뢰성이 좋은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
11 : 절연막
12 : 산화물 반도체막
13 : 게이트 절연막
14a : 게이트 전극층
14b : 게이트 전극층
16a : 제1 측벽 절연층
16b : 제1 측벽 절연층
19a : 제2 측벽 절연층
19b : 제2 측벽 절연층
106 : 소자 분리 절연층
108 : 게이트 절연막
110 : 게이트 전극
116 : 채널 형성 영역
120 : 불순물 영역
124 : 금속간 화합물 영역
128 : 절연층
130 : 절연층
135 : 층간 절연막
136a : 제1 측벽 절연층
136b : 제1 측벽 절연층
138a : 제2 측벽 절연층
138b : 제2 측벽 절연층
142a : 전극층
142b : 전극층
144 : 산화물 반도체막
146 : 게이트 절연막
148 : 게이트 전극
150 : 절연막
152 : 절연막
153 : 도전층
156 : 배선
160 : 트랜지스터
162 : 트랜지스터
164 : 용량 소자
172 : 도전층
173 : 절연막
174 : 도전층
175a : 제1 측벽 절연층
175b : 제1 측벽 절연층
178a : 제2 측벽 절연층
178b : 제2 측벽 절연층
185 : 기판
191 : 도전층
192 : 도전층
193 : 절연막
194 : 도전층
195 : 절연막
196 : 절연막
250 : 메모리 셀
251 : 메모리 셀 어레이
251a : 메모리 셀 어레이
251b : 메모리 셀 어레이
253 : 주변 회로
254 : 용량 소자
256 : 절연막
258 : 절연막
260 : 배선
262 : 도전층
400 : 기판
401 : 게이트 전극층
402 : 게이트 절연막
403 : 산화물 반도체막
404a : 저저항 영역
404b : 저저항 영역
405a : 소스 전극층
405b : 드레인 전극층
407 : 절연막
409 : 채널 형성 영역
410 : 절연막
412a : 제1 측벽 절연층
412b : 제1 측벽 절연층
413 : 절연막
414a : 제2 측벽 절연층
414b : 제2 측벽 절연층
415 : 층간 절연막
421 : 도펀트
435a : 배선층
435b : 배선층
436 : 산화물 절연막
440 : 트랜지스터
440a : 트랜지스터
440b : 트랜지스터
440c : 트랜지스터
442 : 게이트 절연막
443 : 절연막
444 : 절연막
445 : 도전막
446 : 절연막
447a : 절연층
447b : 절연층
448 : 절연막
491 : 산화물 반도체막
801 : 트랜지스터
803 : 트랜지스터
804 : 트랜지스터
805 : 트랜지스터
806 : 트랜지스터
807 : X 디코더
808 : Y 디코더
811 : 트랜지스터
812 : 유지 용량
813 : X 디코더
814 : Y 디코더
901 : RF 회로
902 : 아날로그 베이스밴드 회로
903 : 디지털 베이스밴드 회로
904 : 배터리
905 : 전원 회로
906 : 어플리케이션 프로세서
907 : CPU
908 : DSP
910 : 플래시 메모리
911 : 디스플레이 컨트롤러
912 : 메모리 회로
913 : 디스플레이
914 : 표시부
915 : 소스 드라이버
916 : 게이트 드라이버
917 : 음성 회로
918 : 키보드
919 : 터치 센서
950 : 메모리 회로
951 : 메모리 컨트롤러
952 : 메모리
953 : 메모리
954 : 스위치
955 : 스위치
956 : 디스플레이 컨트롤러
957 : 디스플레이
1001 : 배터리
1002 : 전원 회로
1003 : 마이크로프로세서
1004 : 플래시 메모리
1005 : 음성 회로
1006 : 키보드
1007 : 메모리 회로
1008 : 터치 패널
1009 : 디스플레이
1010 : 디스플레이 컨트롤러

Claims (18)

  1. 반도체 장치로서,
    기판 위의 산화물 절연막과,
    상기 산화물 절연막 위의 산화물 반도체층과,
    상기 산화물 반도체층 위의 게이트 절연막과,
    상기 게이트 절연막을 개재하여 상기 산화물 반도체층 위에 위치하는 게이트 전극층과,
    상기 게이트 절연막의 상면의 제1 부분과 상기 게이트 전극층의 측면의 제2 부분을 덮도록 상기 게이트 절연막 위에 위치하는 제1 측벽 절연층과,
    상기 제1 측벽 절연층의 측면을 덮도록 상기 게이트 절연막 위에 위치하는 제2 측벽 절연층과,
    상기 산화물 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층과,
    상기 소스 전극층 및 상기 드레인 전극층 위의 층간 절연막을 포함하고,
    상기 제1 측벽 절연층은 상기 제1 부분과 상기 제2 부분 사이에 크레비스(crevice) 형태를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 측벽 절연층은 산화알루미늄막을 포함하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 전극층은 도펀트를 함유하는 상기 산화물 반도체층의 영역과 중첩되지 않는, 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 전극층과 상기 드레인 전극층은 상기 게이트 절연막의 측면과 상기 제2 측벽 절연층의 측면에 접하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 측벽 절연층은 산화질화실리콘막인, 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 전극층과 상기 층간 절연막 사이에 질화물 절연막이 제공되는, 반도체 장치.
  7. 반도체 장치의 제작 방법으로서,
    기판 위에 제1 산화물 절연막을 형성하는 단계와,
    상기 제1 산화물 절연막 위에 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층 위에 절연막을 형성하는 단계와,
    상기 산화물 반도체층 위에, 상기 절연막을 개재하여 게이트 전극층을 형성하는 단계와,
    상기 절연막과 상기 게이트 전극층 위에 산화알루미늄막을 형성하는 단계와,
    상기 산화알루미늄막 위에 제2 산화물 절연막을 형성하는 단계와,
    상기 제2 산화물 절연막을 에칭해서, 상기 산화알루미늄막을 개재하여 상기 게이트 전극층의 측면을 덮도록 제2 측벽 절연층을 형성하는 단계와,
    상기 산화알루미늄막 및 상기 절연막을 에칭해서 제1 측벽 절연층 및 게이트 절연층을 형성하는 단계와,
    상기 산화물 반도체층, 상기 게이트 절연층, 상기 게이트 전극층, 상기 제1 측벽 절연층 및 상기 제2 측벽 절연층 위에 도전막을 형성하는 단계와,
    상기 도전막 위에 층간 절연막을 형성하는 단계와,
    상기 게이트 전극층이 노출되도록 화학적 기계 연마법에 의해 상기 층간 절연막 및 상기 도전막의 일부를 제거하고, 상기 도전막을 분리하여 소스 전극층 및 드레인 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  8. 제7항에 있어서,
    상기 산화알루미늄막을 형성하는 단계 이전에 상기 게이트 전극층을 마스크로서 사용하여 상기 산화물 반도체층에 도펀트를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  9. 제7항에 있어서,
    상기 산화알루미늄막은 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법.
  10. 제7항에 있어서,
    상기 산화물 반도체층을 형성하는 단계 이전에 상기 제1 산화물 절연막의 표면에 평탄화 처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  11. 제7항에 있어서,
    상기 산화알루미늄막이 형성되는 온도 이상의 온도에서 상기 산화알루미늄막에 열처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  12. 반도체 장치의 제작 방법으로서,
    기판 위에 제1 산화물 절연막을 형성하는 단계와,
    상기 제1 산화물 절연막 위에 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층 위에 절연막을 형성하는 단계와,
    상기 산화물 반도체층 위에, 상기 절연막을 개재하여 게이트 전극층을 형성하는 단계와,
    상기 절연막과 상기 게이트 전극층 위에 산화알루미늄막을 형성하는 단계와,
    상기 산화알루미늄막 위에 제2 산화물 절연막을 형성하는 단계와,
    상기 제2 산화물 절연막을 에칭해서, 상기 산화알루미늄막을 개재하여 상기 게이트 전극층의 측면을 덮도록 산화물 절연층을 형성하는 단계와,
    상기 게이트 전극층 및 상기 산화물 절연층을 마스크로서 사용하여 상기 산화알루미늄막을 에칭해서 제1 측벽 절연층을 형성하는 단계와,
    상기 산화물 반도체층, 상기 게이트 전극층 및 상기 제1 측벽 절연층 위에 제3 산화물 절연막을 형성하는 단계와,
    상기 제3 산화물 절연막을 에칭해서 상기 제1 측벽 절연층의 측면을 덮도록 제2 측벽 절연층을 형성하는 단계와,
    상기 게이트 전극층, 상기 제1 측벽 절연층 및 상기 제2 측벽 절연층으로 덮여 있지 않은 상기 절연막의 일부를 에칭해서 게이트 절연층을 형성하는 단계와,
    상기 산화물 반도체층, 상기 게이트 절연층, 상기 게이트 전극층, 상기 제1 측벽 절연층 및 상기 제2 측벽 절연층 위에 도전막을 형성하는 단계와,
    상기 도전막 위에 층간 절연막을 형성하는 단계와,
    상기 게이트 전극층이 노출되도록 화학적 기계적 연마법에 의해 상기 층간 절연막 및 상기 도전막의 일부를 제거하고, 상기 도전막을 분리하여 소스 전극층 및 드레인 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  13. 제12항에 있어서,
    상기 산화알루미늄막을 형성하는 단계 이전에 상기 게이트 전극층을 마스크로서 사용하여 상기 산화물 반도체층에 도펀트를 도입하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  14. 제12항에 있어서,
    상기 산화알루미늄막은 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법.
  15. 제12항에 있어서,
    상기 산화물 반도체층을 형성하기 전에 상기 제1 산화물 절연막의 표면 위에 평탄화 처리를 수행하는, 반도체 장치의 제작 방법.
  16. 제12항에 있어서,
    상기 산화알루미늄막이 형성되는 온도 이상의 온도에서 상기 산화알루미늄막에 열처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  17. 제12항에 있어서,
    상기 제3 산화물 절연막은 화학적 증착법에 의해 형성되는, 반도체 장치의 제작 방법.
  18. 제12항에 있어서,
    상기 산화물 절연층은 상기 산화알루미늄막을 에칭하는 단계에서 사라지는, 반도체 장치의 제작 방법.
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