KR20150073096A - 반도체 장치의 제작 방법 - Google Patents

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요시타카 야마모토
히데오미 스자와
마사유키 사카쿠라
유헤이 사토
야수마사 야마네
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시킨다.
기판 위에 제공된 제 1 게이트 전극 및 제 1 절연막 위에 제 1 산화물 반도체막을 형성하고 제 1 산화물 반도체막에 산소를 첨가한 후, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 가열 처리를 수행하여 제 1 산화물 반도체막에 포함되는 산소의 일부를 제 2 산화물 반도체막으로 이동시킨다. 다음에 제 1 절연막, 및 산소가 첨가된 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 각각 일부를 에칭하여, 볼록부를 갖는 제 1 게이트 절연막, 에칭된 제 1 산화물 반도체막, 및 에칭된 제 2 산화물 반도체막을 형성한다. 다음에 에칭된 제 2 산화물 반도체막 위에 한 쌍의 전극을 형성하고, 에칭된 제 2 산화물 반도체막 및 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성한다. 다음에 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 물건, 프로세스(방법 및 제조 방법을 포함함), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는 산화물 반도체를 갖는 반도체 장치, 표시 장치, 기억 장치, 또는 발광 장치 등에 관한 것이다.
또한, 본 명세서 중에 기재된 반도체 장치의 범주에는, 반도체의 전자 공학적 특성을 이용함으로써 기능할 수 있는 장치 모두가 포함된다. 예를 들어, 반도체 회로는 반도체 장치에 포함된다. 또한, 전기 광학 장치나, 표시 장치, 전기 기기 등은 반도체 장치를 갖는 경우가 있다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된, 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체로 구성된다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서 중에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체로 부르기로 한다.
예를 들어, 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 개시(開示)되어 있다(특허문헌 1 및 특허문헌 2 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
산화물 반도체를 사용한 트랜지스터에서, 산화물 반도체막에 포함되는 국재 준위(局在 準位)의 원인 중 하나인 산소 결손은, 트랜지스터의 전기 특성의 불량을 초래한다.
그래서, 본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체를 사용한 반도체 장치에서 신뢰성을 향상시키는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 산화물 반도체 중의 산소 결손량을 저감시키는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 트랜지스터의 노멀리 온화를 제어하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 트랜지스터의 문턱 전압의 변동, 편차, 또는 저하를 제어하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 오프 전류가 낮은 트랜지스터를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신규 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태는 제 1 산화물 반도체막 및 제 2 산화물 반도체막과, 상기 제 2 산화물 반도체막에 접촉되는 한 쌍의 전극과, 제 2 산화물 반도체막 및 한 쌍의 전극에 접촉되는 제 3 산화물 반도체막을 갖는 트랜지스터이고, 제 1 산화물 반도체막 또는 제 3 산화물 반도체막에는 산소가 첨가되어 산소 결손이 저감되는 것을 특징으로 한다. 또한, 가열 처리 등에 의하여 상기 산소가 제 2 산화물 반도체막에 확산되어 제 2 산화물 반도체막의 산소 결손이 저감되는 것을 특징으로 한다.
본 발명의 일 형태는, 기판 위에 제공된 제 1 게이트 전극 및 제 1 절연막 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막에 산소를 첨가한 후, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 가열 처리를 수행하여 제 1 산화물 반도체막에 포함되는 산소의 일부를 제 2 산화물 반도체막으로 이동시킨다. 다음에 제 1 절연막, 및 산소가 첨가된, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 각각 일부를 에칭하여, 볼록부를 갖는 제 1 게이트 절연막, 에칭된 제 1 산화물 반도체막, 및 에칭된 제 2 산화물 반도체막을 형성한다. 다음에 에칭된 제 2 산화물 반도체막 위에 한 쌍의 전극을 형성하고, 에칭된 제 2 산화물 반도체막 및 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성한다. 다음에 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하고, 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 기판 위에 제공된 제 1 게이트 전극 및 제 1 절연막 위에 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성한다. 다음에 제 1 절연막, 제 1 산화물 반도체막, 및 제 2 산화물 반도체막의 각각 일부를 에칭하여, 볼록부를 갖는 제 1 게이트 절연막, 에칭된 제 1 산화물 반도체막, 및 에칭된 제 2 산화물 반도체막을 형성한다. 다음에 에칭된 제 2 산화물 반도체막 위에 한 쌍의 전극을 형성하고, 에칭된 제 2 산화물 반도체막 및 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성한다. 다음에 제 3 산화물 반도체막에 산소를 첨가한 후, 가열 처리를 수행하여 제 3 산화물 반도체막에 포함되는 산소의 일부를, 에칭된 제 2 산화물 반도체막으로 이동시킨다. 다음에 산소가 첨가된 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하고, 상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 반도체 장치의 제작 방법이다.
또한, 제 1 산화물 반도체막 또는/및 제 3 산화물 반도체막에 산소를 첨가하고 가열함으로써 제 1 산화물 반도체막 또는/및 제 3 산화물 반도체막 중의 산소 결손을 저감할 수 있다.
또한, 제 2 산화물 반도체막은 In 또는 Ga을 포함하는 산화물 반도체막이고, 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-Mg 산화물막, Zn-Mg 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이 있다. 또한, 원소 M은 In보다 산소와의 결합력이 강한 금속 원소다.
또한, 제 1 산화물 반도체막 및 제 3 산화물 반도체막은 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-Mg 산화물막, Zn-Mg 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이고, 제 2 산화물 반도체막보다 전도대 하단의 에너지 준위가 진공 준위 측에 위치하고, 대표적으로는 제 1 산화물 반도체막 및 제 3 산화물 반도체막의 전도대 하단의 에너지 준위와, 제 2 산화물 반도체막의 전도대 하단의 에너지 준위 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이며 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 또한, 진공 준위와 전도대 하단의 에너지 차이를 전자 친화력이라고도 한다.
또한, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)인 경우, 제 2 산화물 반도체막과 비교하여 제 1 산화물 반도체막 및 제 3 산화물 반도체막에 포함되는 M(Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)의 원자수비가 높고, 대표적으로는 제 2 산화물 반도체막에 포함되는 상기 원자와 비교하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비다.
또한, 제 1 산화물 반도체막 또는 제 3 산화물 반도체막에 산소를 첨가하는 방법으로서는, 이온 주입법, 이온 도핑법, 또는 플라즈마 처리 등을 들 수 있다. 제 1 산화물 반도체막 또는 제 3 산화물 반도체막에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상을 사용한다.
본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 반도체 장치에서, 전기 특성을 향상시킬 수 있다. 본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 반도체 장치에서 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 모든 효과를 반드시 가질 필요는 없다. 또한, 상술한 효과 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이고, 명세서, 도면, 및 청구항 등의 기재로부터 상술한 효과 이외의 효과가 추출될 수 있다.
도 1은 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 2는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 3은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 4는 트랜지스터의 밴드 구조를 설명하기 위한 도면.
도 5는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 6은 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 7은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 8은 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 9는 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 10은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 11은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 12는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 13은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 14는 반도체 장치의 일 형태를 설명하기 위한 상면도 및 단면도.
도 15는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 16은 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 단면도.
도 17은 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지, 및 CAAC-OS의 단면 모식도.
도 18은 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 19는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 그래프.
도 20은 반도체 장치의 일 형태를 설명하기 위한 단면도 및 회로도.
도 21은 본 발명의 일 형태에 따른 전자 기기를 설명하기 위한 도면.
도 22는 산소 농도를 계산한 결과를 설명하기 위한 그래프.
도 23은 SIMS의 측정 결과를 설명하기 위한 그래프.
도 24는 SIMS의 측정 결과를 설명하기 위한 그래프.
도 25는 트랜지스터의 전기 특성을 설명하기 위한 그래프.
도 26은 트랜지스터의 문턱 전압의 변동량 및 시프트 값의 변동량을 설명하기 위한 그래프.
도 27은 산소 농도를 계산한 결과를 설명하기 위한 그래프.
도 28은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 29는 메모리 셀의 데이터의 기록 동작 및 판독 동작을 설명하기 위한 도면.
도 30은 표시 장치를 설명하기 위한 모식도 및 회로도.
도 31은 표시 모듈을 설명하기 위한 도면.
도 32는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 33은 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 34는 반도체 장치의 일 형태를 설명하기 위한 단면도.
도 35는 CAAC-OS의 전자 회절 패턴을 나타낸 도면.
도 36은 전자 조사에 의한 In-Ga-Zn 산화물의 결정부 변화를 나타낸 그래프.
도 37은 CAAC-OS 및 nc-OS의 성막 모델을 설명하기 위한 모식도.
도 38은 InGaZnO4의 결정 및 펠릿을 설명하기 위한 도면.
도 39는 CAAC-OS의 성막 모델을 설명하기 위한 모식도.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 이하에 설명하는 실시형태 및 실시예에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면 간에서 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위하여 과장되는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 "제 1", "제 2", "제 3" 등의 용어는 구성 요소의 혼동을 피하기 위하여 붙이는 것이며, 수적으로 한정하는 것은 아니다. 그러므로, 예컨대 "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있는 것으로 한다.
"소스"나 "드레인"의 기능은 회로 동작에서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 따라서 본 명세서에서는 "소스"나 "드레인"의 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
또한, 전압이란 두 점 사이에서의 전위차를 말하며, 전위란 어떤 한 점에서의 정전장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어떤 한 점에서의 전위와 기준이 되는 전위(예를 들어, 접지 전위)의 전위차를, 단순히 전위 또는 전압으로 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 읽어도 좋고, 전압을 전위로 바꿔 읽어도 좋은 것으로 한다.
또한, 산화물 반도체막을 갖는 트랜지스터는 n채널형 트랜지스터이기 때문에, 본 명세서에서, 게이트 전압이 0V인 경우, 드레인 전류가 흐르지 않는다고 간주할 수 있는 트랜지스터를 노멀리 오프 특성을 갖는 트랜지스터라고 정의한다. 또한, 게이트 전압이 0V인 경우, 드레인 전류가 흐르고 있다고 간주할 수 있는 트랜지스터를 노멀리 온 특성을 갖는 트랜지스터라고 정의한다.
또한, 채널 길이란, 예컨대 트랜지스터의 상면도에서, 산화물 반도체막(또는 트랜지스터가 온 상태일 때에 산화물 반도체막 중에서 전류가 흐르는 부분)과 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서의 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란, 예컨대 산화물 반도체막(또는 트랜지스터가 온 상태일 때에 산화물 반도체막 중에서 전류가 흐르는 부분)과 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주 보는 부분의 길이를 말한다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서의 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭으로 부름)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭으로 부름)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이, 트랜지스터의 상면도에서 도시된 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 생각해야 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 산화물 반도체막의 상면에 형성되는 채널 영역의 비율에 대하여 산화물 반도체막의 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 산화물 반도체막의 형상을 미리 알아야 한다. 따라서 산화물 반도체막의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는, 트랜지스터의 상면도에서 산화물 반도체막과 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주 보는 부분의 길이를 가리키는 외견상 채널 폭을 "Surrounded Channel Width(SCW)"로 부르는 경우가 있다. 또한, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
(실시형태 1)
막 중에 산소 결손이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는, 문턱 전압이 마이너스 방향으로 변동하기 쉽고, 노멀리 온 특성으로 되기 쉽다. 이것은, 산화물 반도체에 포함되는 산소 결손에 기인하여 전하가 발생되어 저저항화되기 때문이다. 또한, 산화물 반도체막에 산소 결손이 포함되면, 시간에 따른 변화나 스트레스 시험(대표적으로는, 광 게이트 BT(Bias-Temperature) 스트레스 시험 등)에 의하여, 트랜지스터의 전기 특성, 대표적으로는 문턱 전압이 변동되는 문제가 있다. 그래서 본 실시형태에서는 문턱 전압의 변동이 적고, 신뢰성이 높은 반도체 장치 및 그 제작 방법에 대하여 설명한다. 또한, 뛰어난 전기 특성을 갖는 반도체 장치 및 그 제작 방법에 대하여 설명한다.
<반도체 장치의 구성예>
본 실시형태에서는 톱 게이트 구조의 트랜지스터를 제작하는 방법에 대하여 설명한다.
도 1에 반도체 장치가 갖는 트랜지스터(100)의 상면도 및 단면도를 도시하였다. 도 1의 (A)는 트랜지스터(100)의 상면도이며, 도 1의 (B)는 도 1의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이며, 도 1의 (C)는 도 1의 (A)를 일점 쇄선 C-D를 따라 자른 단면도다. 또한, 도 1의 (A)에서는 명료화를 위하여 예컨대 기판(101), 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(115), 게이트 절연막(117), 절연막(121), 절연막(123) 등을 생략하였다.
또한, 도 1의 (B)는 트랜지스터(100)의 채널 길이 방향의 단면도이고, 도 1의 (C)는 트랜지스터(100)의 채널 폭 방향의 단면도다.
도 1에 도시된 트랜지스터(100)는 기판(101) 위에 제공된다. 트랜지스터(100)는, 기판(101) 위에 형성되는 게이트 전극(103)과, 기판(101) 및 게이트 전극(103) 위의 게이트 절연막(105)과, 게이트 절연막(105)과 접촉되는 산화물 반도체막(107)과, 산화물 반도체막(107)의 상면에 접촉되는 산화물 반도체막(111)과, 산화물 반도체막(111)의 상면 및 측면, 및 산화물 반도체막(107)의 측면에 적어도 접촉되는 한 쌍의 전극(전극(113a) 및 전극(113b))과, 산화물 반도체막(111) 및 한 쌍의 전극(전극(113a) 및 전극(113b))과 접촉되는 산화물 반도체막(115)과, 산화물 반도체막(115)을 개재(介在)하여 산화물 반도체막(111)과 중첩되는 게이트 절연막(117)과, 게이트 절연막(117)과 접촉되고 산화물 반도체막(115) 및 게이트 절연막(117)을 개재하여 산화물 반도체막(111)과 중첩되는 게이트 전극(119)을 갖는다. 또한, 한 쌍의 전극(전극(113a) 및 전극(113b)), 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 덮는 절연막(121)과, 절연막(121)을 덮는 절연막(123)을 가져도 좋다.
또한, 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)에 제공된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)와 접촉된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 적어도 일부(또는 모두)와 접촉된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)와 전기적으로 접속된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 일부(또는 모두)와 전기적으로 접속된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)에 근접하여 배치된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 일부(또는 모두)에 근접하여 배치된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)의 옆쪽에 배치된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 일부(또는 모두)의 옆쪽에 배치된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)에 대해 비스듬한 위쪽에 배치된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 일부(또는 모두)에 대해 비스듬한 위쪽에 배치된다.
또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 표면, 측면, 상면, 및/또는 하면 중 적어도 일부(또는 모두)의 위쪽에 배치된다. 또는 전극(113a)(및/또는 전극(113b))의 적어도 일부(또는 모두)는 산화물 반도체막(107)(및/또는 산화물 반도체막(111)) 등의 일부(또는 모두)의 위쪽에 배치된다.
트랜지스터(100)는 게이트 전극을 2개 갖는다. 한쪽 전극은 트랜지스터(100)의 온 상태 및 오프 상태를 제어하는 기능을 갖는다. 다른 쪽 전극은 트랜지스터(100)의 문턱 전압을 제어하는 기능을 갖는다. 트랜지스터(100)의 게이트 전극의 한쪽에 문턱 전압이 플러스가 되는 전압을 인가함으로써 트랜지스터의 전기 특성을 노멀리 오프 특성으로 할 수 있다.
트랜지스터(100)에 포함되는 게이트 절연막(105)은 볼록부를 갖는다. 또한, 상기 볼록부 위에 산화물 반도체막(107) 및 산화물 반도체막(111)이 형성된다. 이로써 도 1의 (C)에 도시된 바와 같이, 채널 폭 방향에서 게이트 전극(119)은 게이트 절연막(117)을 개재하여 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면과 대향한다. 즉, 게이트 전극(119)에 전압이 인가되면 산화물 반도체막(107) 및 산화물 반도체막(111)은 채널 폭 방향에서 게이트 전극(119)의 전계로 둘러싸인다. 게이트 전극의 전계로 산화물 반도체막이 둘러싸인 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. s-channel 구조의 트랜지스터에서, 온 상태에서는 산화물 반도체막(111)의 전체(벌크)에 채널이 형성되기 때문에 온 전류가 증대된다. 한편, 오프 상태의 경우, 산화물 반도체막(111)에 형성되는 채널 영역의 모든 영역이 공핍화되기 때문에 오프 전류를 더 낮게 할 수 있다.
트랜지스터(100)의 각 구성에 대하여 이하에서 설명한다.
기판(101)의 재질 등에 큰 제한은 없지만, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 적어도 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(101)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등을 사용한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄 등을 사용한 화합물 반도체 기판, SOI(Silicon on Insulator) 기판 등을 사용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(101)으로서 사용하여도 좋다. 또는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용 가능한 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 기판(101)으로서 사용하여도 좋다. 이들 반도체를 기판(101)으로서 사용함으로써 고속 동작하기에 적합한 트랜지스터로 할 수 있다. 즉, 기판(101)은 단순한 지지 기판뿐만 아니라, 트랜지스터 등 다른 디바이스가 형성된 기판이라도 좋다. 이 경우에는 트랜지스터(100)의 게이트 전극, 소스 전극, 및 드레인 전극 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
또한, 기판(101)으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고 나서, 가요성 기판에 박리, 전치하여도 좋다. 또한, 제작 기판으로부터 가요성 기판에 박리, 전치하기 위하여 제작 기판과, 트랜지스터나 용량 소자 등 사이에 박리층을 제공하면 좋다.
게이트 전극(103)은 트랜지스터(100)의 문턱 전압을 제어하는 기능을 갖는다. 게이트 전극(103)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 망간, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄으로부터 선택된 어느 하나 또는 복수의 금속 원소를 사용하여도 좋다. 또한, 게이트 전극(103)은, 단층 구조나 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망간을 포함하는 구리막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 구리-마그네슘 합금막 위에 구리막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 이들 위에 타이타늄막을 형성하는 3층 구조, 구리-마그네슘 합금막 위에 구리막을 적층하고 이들 위에 구리-마그네슘 합금막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐으로부터 선택된 하나, 또는 복수의 원소를 조합한 합금막, 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극(103)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(103)에 포함되는 원소가 게이트 절연막(105)에 확산되지 않는 것이 바람직하다. 예를 들어, 게이트 전극(103)으로서 텅스텐, 탄탈럼, 몰리브데넘, 구리, 타이타늄, 알루미늄으로부터 선택된 하나, 또는 복수의 원소를 조합한 합금막, 또는 미량 원소를 첨가한 합금막 등을 사용함으로써 게이트 전극(103)에 포함되는 원소가 게이트 절연막(105)으로 확산되기 어렵게 된다.
또한, 게이트 전극(103)으로서 In-Ga-Zn 산화 질화물막, In-Sn 산화 질화물막, In-Ga 산화 질화물막, In-Zn 산화 질화물막, 금속 산화 질화물막(SnON, InON)의 금속 산화 질화물막 등, 금속 질화막(InN, ZnN 등) 등을 제공하여도 좋다. 예를 들어, In-Ga-Zn 산화 질화물막을 사용하는 경우, 적어도 산화물 반도체막(111)보다 높은 질소 농도, 구체적으로는 7원자％ 이상의 In-Ga-Zn 산화 질화물막을 사용한다. 또한, 상기 금속 산화 질화물막, 또는 금속 질화막을 사용하여 게이트 전극(103)을 형성하는 경우, 게이트 전극(103) 위에 금속, 산소, 또는 질소의 확산을 방지하는 보호막을 형성하는 것이 바람직하다. 보호막의 일례로서는 텅스텐, 탄탈럼, 몰리브데넘, 구리, 타이타늄, 알루미늄으로부터 선택된 원소 중 하나, 또는 복수를 조합한 합금막, 또는 미량 원소를 첨가한 합금막이 있다.
게이트 절연막(105)으로서는, 예컨대 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 또는 Ga-Zn계 금속 산화물막 등을 사용하면 좋고, 적층 또는 단층으로 제공한다. 또한, 게이트 절연막(105)으로서는, 결함이 적은 막 또는 불순물이 적은 막을 사용함으로써 트랜지스터의 전기 특성의 변동, 또는 문턱 전압의 변동량 등을 저감할 수 있어 바람직하다.
또한, 게이트 절연막(105)으로서 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막을 제공함으로써, 산화물 반도체막(109)으로부터 외부로의 산소의 확산과, 외부로부터 산화물 반도체막(109)으로의 수소, 물 등의 침입을 방지할 수 있다. 산소, 수소, 물 등에 대한 블로킹 효과를 갖는 절연막으로서는 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막 등이 있다.
또한, 게이트 절연막(105)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨, 산화 알루미늄 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
게이트 절연막(105)의 두께는 5nm 이상 400nm 이하, 5nm 이상 300nm 이하, 또는 10nm 이상 50nm 이하로 하면 좋다. 또한, 게이트 절연막(105)의 두께를 작게 함으로써 게이트 전극(103)에 인가하는 전압을 낮게 할 수 있어 반도체 장치의 소비 전력을 저감할 수 있다.
산화물 반도체막(111)은 In 또는 Ga을 포함하는 산화물 반도체막이고, 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-Mg 산화물막, Zn-Mg 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이 있다.
또한, 산화물 반도체막(111)이 In-M-Zn 산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수비율은, 바람직하게는 In이 25atomic％보다 높고 M이 75atomic％ 미만, 더 바람직하게는 In이 34atomic％보다 높고 M이 66atomic％ 미만으로 한다.
산화물 반도체막(111) 중의 인듐이나 갈륨 등의 함유량은 비행 시간형 이차 이온 질량 분석법(TOF-SIMS)이나, X선 전자 분광법(XPS), ICP 질량 분석(ICP-MS)에 의하여 비교할 수 있다.
산화물 반도체막(111)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이기 때문에 트랜지스터(100)의 오프 전류를 저감할 수 있다.
산화물 반도체막(111)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(107) 및 산화물 반도체막(115)은 산화물 반도체막(111)을 구성하는 원소 중 하나 이상으로 구성되는 산화물 반도체막이다. 따라서 산화물 반도체막(111)과 산화물 반도체막(115) 계면, 및 산화물 반도체막(111)과 산화물 반도체막(107) 계면에서 계면 산란이 일어나기 어렵다. 따라서 상기 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터(100)의 전계 효과 이동도가 높게 된다.
산화물 반도체막(107) 및 산화물 반도체막(115)은 대표적으로는 In-Ga 산화물막, In-Zn 산화물막, In-Mg 산화물막, Zn-Mg 산화물막, In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)이고, 산화물 반도체막(111)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(107) 및 산화물 반도체막(115)의 전도대 하단의 에너지 준위와, 산화물 반도체막(111)의 전도대 하단의 에너지 준위 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이며 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 즉 산화물 반도체막(107) 및 산화물 반도체막(115)의 전자 친화력과 산화물 반도체막(111)의 전자 친화력 사이의 차이가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.2eV 이상이며 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지 차이다. 또한, 산화물 반도체막(111)은 산화물 반도체막(107) 및 산화물 반도체막(115)보다 전자 친화력이 크다. 예를 들어, 산화물 반도체막(111)으로서 산화물 반도체막(107) 및 산화물 반도체막(115)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.2eV 이상 0.4eV 이하인 산화물 반도체막을 사용한다.
산화물 반도체막(107) 및 산화물 반도체막(115)으로서 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd을 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 가질 수 있다. (1) 산화물 반도체막(107) 및 산화물 반도체막(115)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(107) 및 산화물 반도체막(115)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물을 차폐한다. (4) 산화물 반도체막(111)에 비하여 절연성이 높게 된다. (5) Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd은 산소와의 결합력이 강한 금속 원소이기 때문에, 산소 결손이 생기기 어렵게 된다.
또한, 산화물 반도체막(107) 및 산화물 반도체막(115)은 산화물 반도체막(111)에 비하여 절연성이 높기 때문에 게이트 절연막과 같은 기능을 갖는다.
산화물 반도체막(107) 및 산화물 반도체막(115)이 In-M-Zn 산화물막일 때, Zn 및 O를 제외한 In과 M의 원자수비율은 In이 50atomic% 미만이고 M이 50atomic%보다 높거나, 바람직하게는, In이 25atomic% 미만이고 M이 75atomic%보다 높은 것으로 한다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)인 경우, 산화물 반도체막(111)에 비하여 산화물 반도체막(107) 및 산화물 반도체막(115)에 포함되는 M(Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)의 원자수비가 높고, 대표적으로는 산화물 반도체막(111)에 포함되는 상기 원자에 비하여 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 높은 원자수비다. 상술한 M으로 나타낸 원소는 인듐보다 산소와의 결합력이 강하기 때문에 산소 결손이 산화물 반도체막(107) 및 산화물 반도체막(115)에 생기는 것을 억제하는 기능을 갖는다. 즉, 산화물 반도체막(107) 및 산화물 반도체막(115)은 산화물 반도체막(111)보다 산소 결손이 생기기 어려운 산화물 반도체막이다.
산화물 반도체막(111)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)인 경우, 산화물 반도체막(111)을 형성하기 위하여 사용하는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하고, z1/y1은 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써 산화물 반도체막(111)으로서 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2 등이 있다.
산화물 반도체막(107) 및 산화물 반도체막(115)이 In-M-Zn 산화물막(M은 Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, 또는 Nd)인 경우, 산화물 반도체막(107) 및 산화물 반도체막(115)을 형성하기 위하여 사용하는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이며, z2/y2는 1/3 이상 6 이하인 것이 바람직하고, 1 이상 6 이하인 것이 더 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써 산화물 반도체막(107) 및 산화물 반도체막(115)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등이 있다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)의 원자수비는 각각, 상술한 원자수비의 ±40%의 오차 변동을 포함한다.
또한, 원자수비는 이들에 한정되지 않고 필요로 하는 반도체 특성에 따라 적절한 원자수비를 갖는 것을 사용하면 좋다.
또한, 산화물 반도체막(107) 및 산화물 반도체막(115)은 같은 금속 원자수비를 가져도 좋다. 예를 들어, 산화물 반도체막(107) 및 산화물 반도체막(115)으로서 In:Ga:Zn=1:3:2, 1:3:4, 또는 1:4:5의 원자수비를 갖는 In-Ga-Zn 산화물을 사용하여도 좋다.
또는, 산화물 반도체막(107) 및 산화물 반도체막(115)은 상이한 금속 원자수비를 가져도 좋다. 예를 들어, 산화물 반도체막(107)으로서 In:Ga:Zn=1:3:2의 원자수비를 갖는 In-Ga-Zn 산화물을 사용하고, 산화물 반도체막(115)으로서 In:Ga:Zn=1:3:4 또는 1:4:5의 원자수비를 갖는 In-Ga-Zn 산화물을 사용하여도 좋다.
산화물 반도체막(107) 및 산화물 반도체막(115)의 두께는 3nm 이상 100nm 이하, 또는 3nm 이상 50nm 이하로 한다.
여기서, 산화물 반도체막(111)의 두께는 적어도 산화물 반도체막(107)보다 두껍게 형성하는 것이 바람직하다. 산화물 반도체막(111)이 두꺼울수록, 트랜지스터의 온 전류를 높일 수 있다. 또한, 산화물 반도체막(107)은 산화물 반도체막(111)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도의 두께이면 좋다. 예를 들어, 산화물 반도체막(111)의 두께는 산화물 반도체막(107)의 두께에 대하여, 1배보다 크고, 또는 2배 이상, 또는 4배 이상, 또는 6배 이상으로 하면 좋다. 또한, 트랜지스터의 온 전류를 높일 필요가 없는 경우에는 이에 한정되지 않고, 산화물 반도체막(107)의 두께를 산화물 반도체막(111)의 두께 이상으로 하여도 좋다. 이 경우, 산화물 반도체막(107)에 더 많은 산소를 첨가할 수 있기 때문에 가열 처리에 의하여 산화물 반도체막(111)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 산화물 반도체막(115)도 산화물 반도체막(107)과 마찬가지로, 산화물 반도체막(111)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도의 두께이면 좋다. 예를 들어, 산화물 반도체막(107)과 동등하거나 또는 그 이하의 두께로 하면 좋다. 산화물 반도체막(115)이 두꺼우면, 게이트 전극(103)에 의한 전계가 산화물 반도체막(111)에 도달되기 어려워질 우려가 있기 때문에, 산화물 반도체막(115)은 얇게 형성하는 것이 바람직하다. 또한, 산화물 반도체막(115)에 포함되는 산소가 한 쌍의 전극(전극(113a) 및 전극(113b))에 확산되어 한 쌍의 전극(전극(113a) 및 전극(113b))이 산화되는 것을 방지하기 때문에 산화물 반도체막(115)의 두께는 얇은 것이 바람직하다. 예를 들어, 산화물 반도체막(115)은 산화물 반도체막(111)의 두께보다 얇게 하면 좋다. 또한, 이에 한정되지 않고 산화물 반도체막(115)의 두께는 게이트 절연막(117)의 내압을 고려하여 트랜지스터를 구동시키는 전압에 따라 적절히 설정하면 좋다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115) 각각의 조성이 상이한 경우에는 계면은 STEM(Scanning Transmission Electron Microscopy)을 사용하여 관찰할 수 있는 경우가 있다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 이탈된 격자(또는 산소가 이탈된 부분)에 산소 결손이 형성된다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써 캐리어인 전자를 생성할 수 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이로써 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 산소 결손과 함께 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 수소 농도를, 5×1019atoms/cm3 이하, 또는 1×1019atoms/cm3 이하, 또는 5×1018atoms/cm3 이하, 또는 1×1018atoms/cm3 이하, 또는 5×1017atoms/cm3 이하, 또는 1×1016atoms/cm3 이하로 한다. 이 결과, 트랜지스터(100)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115) 중의 불순물 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 측정할 수 있다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서, 제 14족 원소 중 하나인 실리콘이나 탄소가 포함되면 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서 산소 결손이 증가되고 n형 영역이 형성된다. 이로써 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다. 이 결과, 트랜지스터(100)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서 이차 이온 질량 분석법으로 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 경우가 있어 트랜지스터의 오프 전류가 증대될 수 있다. 따라서, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 이 결과, 트랜지스터(100)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에 질소가 포함되면 캐리어인 전자가 생기고 캐리어 밀도가 증가되어 n형 영역이 형성된다. 이 결과, 질소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서 이 산화물 반도체막에서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 이차 이온 질량 분석법에 의하여 얻어지는 질소 농도는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)의 불순물을 저감함으로써 산화물 반도체막의 캐리어 밀도를 저감할 수 있다. 이로써 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 캐리어 밀도가 1×1017개/cm3 이하, 바람직하게는 1×1015개/cm3 이하, 바람직하게는 1×1013개/cm3 이하, 바람직하게는 8×1011개/cm3 이하, 바람직하게는 1×1011개/cm3 이하, 더 바람직하게는 1×1010개/cm3 미만 1×10-9개/cm3 이상인 것이 바람직하다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)으로서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성", 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저하게 낮고, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V인 범위에서, 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대, 비단결정 구조라도 좋다. 비단결정 구조는 예컨대, 나중에 기재하는 CAAC-OS, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대, 미결정 구조라도 좋다. 미결정 구조를 갖는, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대 1nm 이상 10nm 미만의 사이즈의 미결정을 막 중에 포함한다. 또는 미결정 구조를 갖는 산화물 반도체막은 예컨대, 비정질상에 1nm 이상 10nm 미만의 결정부를 갖는 혼상 구조다.
산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대, 비정질 구조라도 좋다. 비정질 구조를 갖는, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대, 원자 배열이 무질서하고 결정 성분을 갖지 않는다. 또는 비정질 구조를 갖는 산화물 반도체막은 예컨대 완전한 비정질 구조를 갖고, 결정부를 갖지 않는다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)이 CAAC-OS, 미결정 구조, 및 비정질 구조 중 2개 이상의 구조의 영역을 갖는 혼합막이라도 좋다. 혼합막의 구조로서는 예컨대, 비정질 구조의 영역과, 미결정 구조의 영역과, CAAC-OS의 영역을 갖는 단층 구조가 있다. 또는 혼합막의 구조로서는 예컨대, 비정질 구조의 영역과, 미결정 구조의 영역과, CAAC-OS의 영역의 적층 구조가 있다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 예컨대, 단결정 구조를 가져도 좋다.
산화물 반도체막(111)에 비하여 산소 결손이 생기기 어려운 산화물 반도체막을 산화물 반도체막(111)의 위 및 아래에 접촉되도록 제공함으로써 산화물 반도체막(111)에서의 산소 결손을 저감할 수 있다. 또한, 산화물 반도체막(111)은 산화물 반도체막(111)을 구성하는 금속 원소 중 하나 이상을 갖는 산화물 반도체막(107) 및 산화물 반도체막(115)과 접촉되기 때문에 산화물 반도체막(111)과 산화물 반도체막(107) 사이의 계면, 및 산화물 반도체막(111)과 산화물 반도체막(115) 사이의 계면에서의 계면 준위 밀도가 매우 낮다. 따라서, 산화물 반도체막(107) 또는 산화물 반도체막(115)에 산소를 첨가하고 나서 가열 처리를 수행함으로써, 산화물 반도체막(107) 및 산화물 반도체막(115)으로부터 산화물 반도체막(111)으로 상기 산소가 이동되는데, 이 때, 계면 준위에서 산소가 포획되기 어렵고 산화물 반도체막(107) 또는 산화물 반도체막(115)에 포함되는 산소를 산화물 반도체막(111)으로 효율적으로 이동시킬 수 있다. 이 결과, 산화물 반도체막(111)에 포함되는 산소 결손을 저감시킬 수 있다. 또한, 산화물 반도체막(107) 또는 산화물 반도체막(115)에 산소가 첨가되기 때문에 산화물 반도체막(107) 또는 산화물 반도체막(115)의 산소 결손을 저감시킬 수 있다. 즉 적어도 산화물 반도체막(111)의 국재 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체막(111)이, 구성 원소가 상이한 절연막(예컨대 산화 실리콘막을 포함하는 게이트 절연막)과 접촉되는 경우, 계면 준위가 형성되고, 상기 계면 준위는 채널을 형성하는 경우가 있다. 이와 같은 경우, 문턱 전압이 상이한 제 2 트랜지스터가 출현하여, 트랜지스터의 외견상 문턱 전압이 변동하는 경우가 있다. 하지만 산화물 반도체막(111)을 구성하는 금속 원소를 하나 이상 포함하는 산화물 반도체막(107) 및 산화물 반도체막(115)이 산화물 반도체막(111)과 접촉되기 때문에 산화물 반도체막(111)과 산화물 반도체막(107) 사이의 계면, 및 산화물 반도체막(111)과 산화물 반도체막(115) 사이의 계면에서의 계면 준위가 형성되기 어려워진다.
또한, 산화물 반도체막(107) 및 산화물 반도체막(115)은, 게이트 절연막(105) 및 게이트 절연막(117)의 구성 원소가 산화물 반도체막(111)으로 혼입되어 불순물에 의한 준위가 형성되는 것을 억제하기 위한 배리어막으로서도 기능한다.
예를 들어, 게이트 절연막(105) 및 게이트 절연막(117)으로서 실리콘을 포함하는 절연막을 사용하는 경우, 상기 게이트 절연막(105) 및 게이트 절연막(117) 중의 실리콘, 또는 게이트 절연막(105) 및 게이트 절연막(117) 중에 혼입될 수 있는 탄소가 계면으로부터 산화물 반도체막(107) 또는 산화물 반도체막(115) 중에 수 nm 정도만큼 혼입되는 경우가 있다. 실리콘, 탄소 등의 불순물이 산화물 반도체막(111) 중에 들어가면 불순물 준위를 형성하게 된다. 또한, 불순물 준위가 도너가 되어 전자를 생성함으로써 n형화되는 경우가 있다.
하지만, 산화물 반도체막(107) 및 산화물 반도체막(115)의 두께가 수 nm보다 두꺼우면 혼입된 실리콘이나 탄소 등의 불순물이 산화물 반도체막(111)까지 도달되지 않기 때문에 불순물 준위의 영향은 저감된다.
따라서 산화물 반도체막(107) 및 산화물 반도체막(115)을 제공함으로써 트랜지스터의 문턱 전압 등의 전기 특성의 편차를 저감할 수 있다.
또한, 산화물 반도체막(111)과 게이트 절연막(105) 사이의 계면, 및 산화물 반도체막(111)과 게이트 절연막(117) 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나고 트랜지스터의 전계 효과 이동도가 낮게 된다. 하지만 산화물 반도체막(111)을 구성하는 금속 원소를 하나 이상 포함하는 산화물 반도체막(107) 및 산화물 반도체막(115)이 산화물 반도체막(111)과 각각 접촉되도록 제공되기 때문에 산화물 반도체막(111)과 산화물 반도체막(107) 사이의 계면, 및 산화물 반도체막(111)과 산화물 반도체막(115) 사이의 계면에서는 캐리어 산란이 일어나기 어렵고 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
본 실시형태에서 산화물 반도체막(111)의 산소 결손량에 더하여, 산화물 반도체막(111)에 접촉되는 산화물 반도체막(107) 및 산화물 반도체막(115)의 산소 결손량을 저감할 수 있어 산화물 반도체막(111)의 국재 준위 밀도를 저감할 수 있다. 이 결과, 본 실시형태에 기재되는 트랜지스터(100)는 문턱 전압의 변동이 적고 신뢰성이 높다. 또한, 본 실시형태에 기재되는 트랜지스터(100)는 뛰어난 전기 특성을 갖는다.
한 쌍의 전극(전극(113a) 및 전극(113b))은 도전 재료로서 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 망간, 또는 텅스텐 등의 금속, 또는 이들을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 망간을 포함하는 구리막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 텅스텐막 위에 타이타늄막을 적층하는 2층 구조, 구리-마그네슘 합금막 위에 구리막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고, 이들 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고, 이들 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조, 구리-마그네슘 합금막에 구리막을 적층하고, 이들 위에 구리-마그네슘 합금막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한, 산화물 반도체막(111)에서, 게이트 전극(119)과 중첩되고 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에 끼워지는 영역을 채널 형성 영역이라고 한다. 또한, 채널 형성 영역에서 캐리어가 주로 흐르는 영역을 채널 영역이라고 한다. 여기서는 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에 제공되는 산화물 반도체막(111)이 채널 영역이다. 또한, 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이의 거리를 채널 길이라고 한다.
또한, 한 쌍의 전극(전극(113a) 및 전극(113b))으로서 텅스텐, 타이타늄, 알루미늄, 구리, 몰리브데넘, 크로뮴, 또는 탄탈럼 단체 또는 합금 등 산소와 결합하기 쉬운 도전 재료를 사용하는 것이 바람직하다. 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로, 융점이 비교적 높은 텅스텐이나 타이타늄을 사용하는 것이 바람직하다. 또한, 산소와 결합하기 쉬운 도전 재료에는, 산소가 확산되기 쉬운 재료도 포함된다. 이 결과, 산화물 반도체막(111)에 포함되는 산소와, 한 쌍의 전극(전극(113a) 및 전극(113b))에 포함되는 도전 재료가 결합되어, 산화물 반도체막(111)에서, 산소 결손 영역이 형성된다. 또한, 산화물 반도체막(111)에 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 이 결과, 적어도 산화물 반도체막(111)에서, 한 쌍의 전극(전극(113a) 및 전극(113b))과 접촉되는 영역에 n형 영역(저저항 영역)이 형성된다. n형 영역(저저항 영역)은 소스 영역 및 드레인 영역으로서 기능한다.
또한, 저저항 영역에 접촉되는 한 쌍의 전극(전극(113a) 및 전극(113b))에서는 일부 산소 농도가 높은 영역이 형성될 수 있다. 또한, 저저항 영역에 접촉되는 한 쌍의 전극(전극(113a) 및 전극(113b))에서는 산화물 반도체막(111)의 구성 원소가 혼입될 수 있다. 즉 산화물 반도체막(111)의 한 쌍의 전극(전극(113a) 및 전극(113b))에 접촉되는 계면 근방에는 상기 접촉된 2층의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성되는 경우도 있다.
n형 영역(저저항 영역)은 도전성이 높기 때문에, 산화물 반도체막(111)과 한 쌍의 전극(전극(113a) 및 전극(113b))의 접촉 저항을 저감할 수 있어, 트랜지스터의 온 전류를 증대시킬 수 있다.
게이트 절연막(117)은 게이트 절연막(105)의 재료를 적절히 사용할 수 있다.
게이트 전극(119)은 게이트 전극(103)의 재료를 적절히 사용할 수 있다.
절연막(121) 및 절연막(123)은 게이트 절연막(117)에 적용할 수 있는 재료 및 형성 방법을 적절히 사용하여 형성할 수 있다. 또한, 여기서는 절연막(121) 및 절연막(123)의 적층 구조로 하였지만 단층 구조라도 좋다.
절연막(121) 또는 절연막(123)으로서 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소, 물, 및 산소의 배리어막으로서 기능하기 때문에 절연막(121) 또는 절연막(123)으로서 산화 알루미늄막을 사용함으로써 산화물 반도체막(111)에 포함되는 산소의 이탈을 억제함과 함께 외부로부터 산화물 반도체막(111)으로 물, 수소 등이 확산되는 것을 방지할 수 있다.
절연막(121) 및 절연막(123)이 산화물 절연막인 경우, 절연막(121) 및 절연막(123)의 한쪽 또는 양쪽은 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여도 좋다. 이와 같이 함으로써 절연막에 포함되는 상기 산소를 산화물 반도체막으로 이동시켜 산소 결손을 저감할 수 있다.
화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막으로서 승온 이탈 가스 분석(이하 TDS분석이라고 함)에서, 산화물 절연막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이 1.0×1018분자/cm3 이상인 산화물 절연막을 사용하는 것이 바람직하다.
화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 산화물 반도체막(111)에 산소를 공급하는 기능을 발휘할 수 있는 두께로 한다. 예를 들어, 50nm 이상 500nm 이하, 또는 50nm 이상 400nm 이하로 할 수 있다.
또한, 절연막(121) 및 절연막(123)의 한쪽 또는 양쪽으로서 수소 함유량이 적은 질화 절연막을 제공하여도 좋다. 상기 질화 절연막으로서는 예컨대 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위로 수행되는 TDS분석에 의하여 측정되는 수소 분자의 방출량이 5.0×1021분자/cm3 미만, 또는 3.0×1021분자/cm3 미만, 또는 1.0×1021분자/cm3 미만인 질화 절연막이 바람직하다.
질화 절연막은, 수소나 물 등의 불순물이 외부로부터 침입되는 것을 억제하는 기능을 발휘할 수 있는 두께로 한다. 예를 들어, 50nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하, 더 바람직하게는 50nm 이상 100nm 이하로 할 수 있다.
<반도체 장치의 제작 방법>
다음에 반도체 장치의 제작 방법에 대하여 도 2 및 도 3을 사용하여 설명한다.
트랜지스터를 구성하는 막(절연막, 산화물 반도체막, 금속 산화물막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD: Plasma-Enhanced Chemical Vapor Deposition)법이 대표적이지만, 열 CVD법이라도 좋다. 열 CVD법의 예로서, 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic Chemical Vapor Deposition)법이나 원자층 증착(ALD: Atomic Layer Deposition)을 사용하여도 좋다.
열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내로 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행한다. 이와 같이, 열 CVD법은 플라즈마를 발생시키지 않는 성막 방법이기 때문에, 플라즈마 손상에 의하여 결함이 생성될 일이 없다는 이점을 갖는다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고, 그 가스 도입의 절차를 반복함으로써 성막을 수행한다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수 종류의 원료 가스가 섞이지 않도록 제 1 원료 가스와 동시 또는 나중에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하여, 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다.
상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 절차를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하고, 미세한 트랜지스터를 제작하는 경우에 적합하다.
도 2의 (A)에 도시된 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성하고, 기판(101) 및 게이트 전극(103) 위에 절연막(104)을 형성하고, 절연막(104) 위에 산화물 반도체막(106)을 형성한다. 다음에 산화물 반도체막(106)에 산소(108)를 첨가한다.
또한, 절연막(104)은 나중에 가공함으로써 게이트 절연막(105)이 된다. 또한, 산화물 반도체막(106)은 나중에 가공함으로써 산화물 반도체막(107)이 된다.
게이트 전극(103)의 형성 방법을 이하에 기재한다. 먼저, 도전막을 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 기상 퇴적(MOCVD)법, 금속 화학 기상 퇴적법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 증착법, 펄스 레이저 퇴적(PLD)법 등에 의하여 형성한다. 다음에 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 도전막을 에칭하고, 게이트 전극(103)을 형성한다. 이 후, 마스크를 제거한다.
또한, ALD법을 이용하는 성막 장치에 의하여 텅스텐막을 도전막으로서 형성할 수 있다. 이 경우에는, WF6가스와 B2H6가스를 순차적으로 반복 도입하여 초기 텅스텐막을 형성하고 나서 WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
여기서는 스퍼터링법에 의하여 두께 20nm의 텅스텐막을 도전막으로서 형성한다. 다음에 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 이 도전막을 웨트 에칭하여 게이트 전극(103)을 형성한다.
절연막(104)은 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 기상 퇴적(MOCVD)법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 펄스 레이저 퇴적(PLD)법, 도포법, 인쇄법 등에 의하여 형성할 수 있다.
절연막(104)으로서 산화 실리콘막, 산화 질화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는, 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
또한, 절연막(104)으로서 산화 갈륨막을 형성하는 경우, MOCVD법을 이용하여 형성할 수 있다.
또한, 절연막(104)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하고, 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕시드 용액, 대표적으로는 테트라키스다이메틸아마이드하프늄(TDMAH))를 기화시킨 원료 가스와, 산화제로서의 오존(O3)의 2종류의 가스를 이용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4다. 또한, 다른 재료액으로서는 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
또한, 절연막(104)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하고, 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함하는 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서의 H2O의 2종류의 가스를 이용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄다이오네이트) 등이 있다.
또한, 절연막(104)으로서, MOCVD법이나 ALD법 등의 열 CVD법을 사용하여, 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피성막면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
여기서는 CVD법에 의하여 두께 100nm의 산화 질화 실리콘막을 절연막(104)으로서 사용한다.
또한, 이 후, 가열 처리를 수행하여 절연막(104)에 포함되는 물, 수소 등을 이탈시켜도 좋다. 이 결과, 나중에 형성되는 게이트 절연막(105)에 포함되는 물, 수소 등의 농도를 저감시킬 수 있고, 가열 처리에 의하여 산화물 반도체막(111)에 상기 물, 수소 등이 확산되는 양을 저감시킬 수 있다.
산화물 반도체막(106)은 스퍼터링법, 도포법, 펄스 레이저 퇴적(PLD)법, 레이저 어블레이션법(laser ablation method), 유기 금속 화학 기상 퇴적(MOCVD)법, 원자층 증착(ALD)법 등을 사용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막(106)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체막(106)의 조성에 맞추어, 적절히 선택하면 좋다.
또한, 산화물 반도체막을 형성할 때에, 예컨대 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체막을 형성함으로써 CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
형성할 때의 불순물 혼입을 억제함으로써, 불순물에 의하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 내의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막, 예컨대 In-Ga-Zn-O막을 형성하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복 도입함으로써 In-O층을 형성하고 나서 Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 Ga-O층을 형성한 후에, Zn(CH3)2가스와 O3가스를 동시에 도입함으로써 Zn-O층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O가스를 사용하여도 좋지만, H를 포함하지 않는 O3가스를 사용하는 편이 바람직하다. 또한, In(CH3)3가스 대신에 In(C2H5)3가스를 사용하여도 좋다. 또한, Ga(CH3)3가스 대신에 Ga(C2H5)3가스를 사용하여도 좋다. 또한, Zn(CH3)2가스를 사용하여도 좋다.
여기서는 산화물 반도체막(106)으로서 스퍼터링법에 의하여 두께 10nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2)을 형성한다.
산화물 반도체막(106)에 첨가하는 산소(108)로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상을 사용한다. 또한, 산화물 반도체막(106)에 산소(108)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법 등이 있다.
또한, 산소(108)를 첨가하는 방법으로서 이온 주입법을 사용하는 경우, 산화물 반도체막(106)에 첨가하는 산소(108)로서 산소 분자 이온을 사용하면 산화물 반도체막(106)에 대한 대미지를 저감시킬 수 있다. 산소 분자 이온은 산화물 반도체막(106)의 표면에서 분리하고 산소 원자 이온이 되어 산화물 반도체막(106)에 첨가된다. 산소 분자로부터 산소 원자로 분리하기 위하여 에너지가 사용되기 때문에 산소 분자 이온을 산화물 반도체막(106)에 첨가한 경우에서의 산소 원자 이온당 에너지는 산소 원자 이온을 산화물 반도체막(106)에 첨가한 경우에 비하여 낮다. 따라서 산소 분자 이온을 산화물 반도체막(106)에 첨가함으로써 산화물 반도체막(106)에 대한 대미지를 저감시킬 수 있다.
또한, 산소 분자 이온을 사용함으로써 절연막(104)에 주입되는 산소 원자 이온 각각의 에너지가 저감되기 때문에 산소 원자 이온이 주입되는 위치가 얕다. 따라서 나중의 가열 처리에서, 산소 원자가 이동하기 쉬워져 나중에 형성되는 산화물 반도체막(109)에 더 많은 산소를 공급할 수 있다.
또한, 산소 분자 이온을 주입하는 경우에는 산소 원자 이온을 주입하는 경우에 비하여 산소 원자 이온당 에너지가 낮다. 그러므로 산소 분자 이온을 사용하여 주입함으로써 가속 전압을 높일 수 있고 스루풋을 향상시킬 수 있다. 또한, 산소 분자 이온을 사용하여 주입함으로써 산소 원자 이온을 사용하는 경우에 비하여 도즈량을 절반으로 할 수 있다. 이 결과, 스루풋을 향상시킬 수 있다.
산화물 반도체막(106)에 산소를 첨가하는 경우, 산소 원자 이온의 농도 프로파일의 피크가 산화물 반도체막(106)에 위치하는 조건을 사용하여 산화물 반도체막(106)에 산소를 첨가하는 것이 바람직하다. 이 결과, 나중에 형성되는 게이트 절연막(105)에 대한 대미지를 저감할 수 있다. 즉, 게이트 절연막(105)의 결함량을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 억제할 수 있다. 또한, 절연막(104) 및 산화물 반도체막(106) 계면에서의 산소 원자의 첨가량이 1×1021atoms/cm3 미만, 1×1020atoms/cm3 미만, 또는 1×1019atoms/cm3 미만이 되도록 산화물 반도체막(106)에 산소를 첨가함으로써 나중에 형성되는 게이트 절연막(105)에 첨가하는 산소의 양을 저감할 수 있다. 이 결과, 나중에 형성되는 게이트 절연막(105)에 대한 대미지를 저감할 수 있고 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 산소를 갖는 분위기에서 발생시킨 플라즈마에 산화물 반도체막(106)을 노출시키는 플라즈마 처리에 의하여 산화물 반도체막(106)에 산소를 첨가하여도 좋다. 산소를 갖는 분위기로서는 산소, 오존, 일산화 이질소, 이산화 질소 등의 산화성 가스를 갖는 분위기를 들 수 있다. 또한, 기판(101) 측에 바이어스를 인가한 상태로 발생한 플라즈마에 산화물 반도체막(106)을 노출시킴으로써 산화물 반도체막(106)에 대한 산소 첨가량을 증가시킬 수 있어 바람직하다. 이와 같은 플라즈마 처리를 수행하는 장치의 일례로서 애싱 장치가 있다.
여기서는 가속 전압을 5keV로 하고, 도즈량이 1×1016/cm2의 산소 분자 이온을 이온 주입법에 의하여 산화물 반도체막(106)에 첨가한다.
상술한 공정을 거쳐 도 2의 (B)에 도시된, 산소가 첨가된 산화물 반도체막(106a)을 형성할 수 있다. 이 결과, 나중의 가열 처리에 의하여 산화물 반도체막(109)의 산소 결손량을 저감할 수 있다. 또한, 산소가 첨가된 산화물 반도체막(106a)은 산소가 첨가되기 전의 산화물 반도체막(106)에 비하여 막 밀도가 낮게 된다.
다음에 도 2의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물 반도체막(106a) 위에 산화물 반도체막(109)을 형성한다.
산화물 반도체막(109)은 스퍼터링법, 도포법, 펄스 레이저 퇴적법, 레이저 어블레이션법, 유기 금속 화학 기상 퇴적(MOCVD)법, 원자층 증착(ALD)법을 사용하여 형성할 수 있다.
산화물 반도체막(109)을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대한 산소의 가스 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체막(109)의 조성에 맞추어, 적절히 선택하면 좋다.
또한, 산화물 반도체막(109)을 형성할 때, 예컨대 스퍼터링법을 사용하는 경우에는 기판 온도를 100℃ 이상 450℃ 이하, 더 바람직하게는 170℃ 이상 350℃ 이하로 하여 가열하면서 산화물 반도체막(109)을 형성하여도 좋다.
여기서는 산화물 반도체막(109)으로서 스퍼터링법에 의하여 두께 30nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1)을 형성한다.
다음에 가열 처리를 수행함으로써, 산소가 첨가된 산화물 반도체막(106a)에 포함되는 산소의 일부를 산화물 반도체막(109)으로 이동시켜 산화물 반도체막(109)의 산소 결손을 저감시킬 수 있다. 산소 결손이 저감된 산화물 반도체막을 도 2의 (C)에서 산화물 반도체막(109a)이라고 나타냈다. 또한, 산소가 첨가된 산화물 반도체막(106a)의 산소 결손을 저감시킬 수 있다. 상기 산화물 반도체막을 도 2의 (C)에서 산화물 반도체막(106b)이라고 나타냈다. 또한, 산소가 첨가된 산화물 반도체막(106a) 및 산화물 반도체막(109)에 포함되는 수소, 물 등을 이탈시킬 수 있다. 이 결과, 산소가 첨가된 산화물 반도체막(106a) 및 산화물 반도체막(109)에 포함되는 불순물의 함유량을 저감시킬 수 있다.
가열 처리의 온도는 산소가 첨가된 산화물 반도체막(106a)으로부터 산화물 반도체막(109)으로 산소가 이동할 수 있는 온도 범위가 바람직하고 대표적으로는 250℃ 이상 기판의 변형점 미만, 바람직하게는 300℃ 이상 550℃ 이하, 더 바람직하게는 350℃ 이상 510℃ 이하로 한다.
가열 처리는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 수행한다. 또는 불활성 가스 분위기에서 가열한 후, 산소 분위기 또는 건조 공기(이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 바람직하게는 -120℃ 이하인 공기) 분위기에서 가열하여도 좋다. 또한, 상술한 건조 공기에 더하여, 불활성 가스 및 산소에 수소나 물 등이 포함되지 않는 것이 바람직하고, 대표적으로는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 것이 바람직하다. 처리 시간은 3분~24시간으로 한다.
또한, 가열 처리에서, 전기로 대신에, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치와 같은 RTA(Rapid Thermal Anneal) 장치가 사용될 수 있다. LRTA 장치는 할로젠 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프와 같은 램프로부터 방출되는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 수행하는 장치다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 불활성 가스가 사용된다.
여기서는 질소 분위기에서 450℃로 1시간 가열 처리를 수행한 후, 산소 분위기에서 450℃로 1시간 가열 처리를 수행한다.
상술한 공정을 거쳐 산화물 반도체막의 산소 결손을 저감시킬 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막을 형성할 수 있다.
또한, 상기 가열 처리는 상기 공정에서 수행되지 않고 나중의 공정에서 수행되어도 좋다. 즉, 나중의 공정에서 수행되는 다른 가열 공정에 의하여 산소가 첨가된 산화물 반도체막(106a)에 포함되는 산소의 일부를 산화물 반도체막(109)으로 이동시켜도 좋다. 이 결과, 가열 공정수를 삭감할 수 있다.
다음에 산화물 반도체막(109a) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막(106b) 및 산화물 반도체막(109a) 각각의 일부를 에칭함으로써 도 2의 (D)에 도시된 바와 같이, 산화물 반도체막(107) 및 산화물 반도체막(110)을 형성한다. 이 후, 마스크를 제거한다. 또한, 상기 에칭 공정에서, 절연막(104)의 일부를 에칭하는 것이 바람직하다. 이 결과, 채널 폭 방향에서 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면이 게이트 절연막을 개재하여 게이트 전극(119)과 대향하는, s-channel 구조의 트랜지스터를 제작할 수 있다. 여기서는 일부가 에칭된 절연막(104)을 게이트 절연막(105)이라고 나타낸다.
여기서는 산화물 반도체막(109a) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막(106b) 및 산화물 반도체막(109a)을 웨트 에칭하여 산화물 반도체막(107) 및 산화물 반도체막(110)을 형성한다.
다음에 산화물 반도체막(110) 위에 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다.
한 쌍의 전극(전극(113a) 및 전극(113b))의 형성 방법을 이하에 기재한다. 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 기상 퇴적(MOCVD)법, 금속 화학 기상 퇴적법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 증착법, 펄스 레이저 퇴적(PLD)법 등에 의하여 도전막을 형성한다. 다음에 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 도전막을 에칭하여 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다. 이 후, 마스크를 제거한다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 적어도 한 쌍의 전극(전극(113a) 및 전극(113b))이 되는 도전막을 분단하는 영역에서는 전자빔 노광, 액침 노광, EUV 노광 등 미세패터닝(micropatterning)에 적합한 방법을 사용하여 레지스트 마스크를 가공하고, 에칭 공정에 의하여 상기 영역을 에칭하면 좋다. 또한, 상기 레지스트 마스크로서는 포지티브형 레지스트를 사용하면, 노광 영역을 최소한으로 할 수 있기 때문에, 스루풋을 향상시킬 수 있다. 이와 같은 방법을 사용하면, 채널 길이를 100nm 이하, 또는 30nm 이하로 하는 트랜지스터를 형성할 수 있다. 또는, 파장이 매우 짧은 광(예컨대 극단 자외광(EUV: Extreme Ultra-Violet))이나 X선 등을 사용한 노광 기술에 의하여 미세한 가공을 수행하여도 좋다.
여기서는, 도전막으로서 두께 10nm의 텅스텐막을 스퍼터링법에 의하여 형성한다. 다음에, 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 상기 도전막을 드라이 에칭하여 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다.
또한, 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한 후, 에칭 잔사를 제거하기 위하여, 세정 처리를 수행하는 것이 바람직하다. 이 세정 처리를 수행함으로써, 한 쌍의 전극(전극(113a) 및 전극(113b))의 단락(短絡)을 억제할 수 있다. 상기 세정 처리는, TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성 용액, 희불산, 옥살산, 인산 등의 산성 용액을 사용하여 수행할 수 있다. 또한, 세정 처리에 의하여 일부가 에칭되어 오목부를 갖는 산화물 반도체막(111)이 형성된다(도 3의 (A) 참조).
다음에 도 3의 (B)에 도시된 바와 같이, 산화물 반도체막(111) 및 한 쌍의 전극(전극(113a) 및 전극(113b)) 위에 산화물 반도체막(115)을 형성하고 산화물 반도체막(115) 위에 게이트 절연막(117)을 형성하고, 게이트 절연막(117) 위에 게이트 전극(119)을 형성한다.
산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)의 형성 방법을 이하에 기재한다. 먼저, 산화물 반도체막(106)과 같은 방법을 적절히 사용하여 산화물 반도체막을 형성한다. 다음에 절연막(116)과 같은 방법을 적절히 사용하여 절연막을 형성한다. 다음에 도전막을 형성한다. 다음에 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막, 절연막, 및 도전막을 에칭하여 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 형성한다. 이 후, 마스크를 제거한다.
여기서는 스퍼터링법에 의하여 두께 5nm의 In-Ga-Zn 산화물막(In:Ga:Zn=1:3:2)을 산화물 반도체막으로서 형성한다. 다음에 CVD법에 의하여 두께 10nm의 산화 질화 실리콘막을 절연막으로서 형성한다. 다음에 스퍼터링법에 의하여 두께 20nm의 텅스텐막을 도전막으로서 형성한다. 다음에 상기 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막, 절연막, 및 도전막을 에칭하여, 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 형성한다. 이 후, 마스크를 제거한다.
트랜지스터(100)에서는 산소 결손이 생기기 어려운 산화물 반도체막(115)을 제공함으로써 채널 폭 방향에서 산화물 반도체막(111)의 측면으로부터 산소가 이탈되는 것이 억제되어 산소 결손의 생성을 억제할 수 있다. 이 결과, 전기적 특성이 향상되고 신뢰성이 높은 트랜지스터를 구현할 수 있다.
다음에 도 3의 (C)에 도시된 바와 같이, 게이트 절연막(105), 한 쌍의 전극(전극(113a) 및 전극(113b)), 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119) 위에 절연막(121) 및 절연막(123)을 순차적으로 적층하여 형성한다. 이 후, 가열 처리를 수행하는 것이 바람직하다.
절연막(121) 및 절연막(123)은 스퍼터링법, CVD법 등을 적절히 사용할 수 있다.
절연막(121) 및 절연막(123)으로서 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막을 형성하는 경우, 화학 양론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화 절연막은 CVD법 또는 스퍼터링법 등에 의하여 형성할 수 있다. 또한, CVD법 또는 스퍼터링법 등에 의하여 산화 절연막을 형성한 후 이온 주입법, 이온 도핑법, 플라즈마 처리 등을 사용하여 상기 산화 절연막에 산소를 첨가하여도 좋다.
가열 처리의 온도는, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 250℃ 이상 500℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 한다.
여기서는 스퍼터링법에 의하여 두께 40nm의 산화 알루미늄막을 절연막(121)으로서 형성하고, CVD법에 의하여 두께 150nm의 산화 질화 실리콘막을 절연막(123)으로서 형성한다. 또한, 산소 분위기에서 350℃로 1시간 가열 처리를 수행한다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감된, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<밴드 구조>
여기서 밴드 구조에 대하여 설명한다. 밴드 구조는 이해하기 쉽게 하기 위하여 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(111), 산화물 반도체막(115), 및 게이트 절연막(117)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
도 4에 도시된 바와 같이, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서 전도대 하단의 에너지가 연속적으로 변화된다. 이것은, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)이 공통의 원소로 구성되기 때문에, 산소가 서로 확산되기 쉬운 점에서도 이해된다. 따라서, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)은 조성이 상이한 막의 적층체이지만, 물성적으로 연속이라고 할 수도 있다.
공통의 주성분을 포함한 층의 적층으로 이루어진 산화물 반도체막은 각 층을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지 준위가 각 층 사이에서 연속적으로 변화되는 U자형 웰(U Shape Well) 구조)이 형성되도록 제작된다. 즉, 각 층 사이의 계면에 트랩 중심이나 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약, 적층된 다층막의 층 사이에 불순물이 혼재되면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩 또는 재결합되어 소멸된다.
또한, 도 4의 (A)에서는 산화물 반도체막(107)과 산화물 반도체막(115)의 전도대 하단의 에너지 준위(Ec)가 같은 경우에 대하여 도시하였지만, 각각 상이하여도 좋다. 예를 들어, 산화물 반도체막(107)보다 산화물 반도체막(115)의 전도대 하단의 에너지 준위(Ec)가 진공 준위 측에 있는 경우, 밴드 구조의 일부는 도 4의 (B)에 도시된 바와 같이 된다.
도 4를 보면, 산화물 반도체막(111)이 웰(우물) 구조가 됨으로써 트랜지스터(100)에서 채널이 산화물 반도체막(111)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에서 형성되는, 전도대 하단의 에너지 준위가 연속적으로 변화되는 U자형 우물 구조의 채널을 매립 채널이라고 할 수도 있다.
또한, 산화물 반도체막(107) 및 산화물 반도체막(115) 각각과 산화 실리콘막 등의 절연막 사이의 계면 근방에는 불순물이나 결함으로 인한 트랩 준위가 형성될 수 있다. 산화물 반도체막(107) 및 산화물 반도체막(115)이 제공됨으로써, 산화물 반도체막(111)과 상기 트랩 준위를 멀어지게 할 수 있다. 다만, 산화물 반도체막(107) 또는 산화물 반도체막(115)의 에너지 준위(Ec)와 산화물 반도체막(111)의 에너지 준위(Ec) 사이의 에너지 차이가 작은 경우, 산화물 반도체막(111)의 전자가 상기 에너지를 넘어서 트랩 준위에 도달되는 것이 있다. 트랩 준위에 전자가 포획됨으로써 절연막 계면에 마이너스의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 변동된다.
따라서 트랜지스터의 문턱 전압의 변동을 저감시키기 위해서는, 산화물 반도체막(107) 및 산화물 반도체막(115)의 에너지 준위(Ec) 각각과 산화물 반도체막(111)의 에너지 준위(Ec) 사이에 에너지 차이가 있게 해야 한다. 각각의 상기 에너지 차이는 0.1eV 이상이 바람직하고, 0.2eV 이상이면 더 바람직하다.
또한, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115)에는 결정이 포함되는 것이 바람직하다. 특히 c축 배향한 결정을 사용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 도 4의 (B)에 도시된 바와 같은 밴드 구조에서 산화물 반도체막(115)을 제공하지 않고 산화물 반도체막(111)과 게이트 절연막(117) 사이에 In-Ga 산화물(예컨대 원자수비가 In:Ga=7:93의 In-Ga 산화물)을 제공하여도 좋다.
본 실시형태에 기재된 트랜지스터는 산화물 반도체막(111)을 구성하는 금속 원소를 하나 이상 포함하는 산화물 반도체막(107) 및 산화물 반도체막(115)을 갖기 때문에 산화물 반도체막(111)과 산화물 반도체막(107) 사이의 계면, 및 산화물 반도체막(111)과 산화물 반도체막(115) 사이의 계면에 생기는 계면 준위를 저감할 수 있다. 따라서 산화물 반도체막(107) 및 산화물 반도체막(115)을 제공함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차나 변동량을 저감할 수 있다.
또한, 게이트 절연막(117)과 산화물 반도체막(111) 사이의 계면에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나고 트랜지스터의 전계 효과 이동도가 낮게 될 수 있다. 하지만 본 구성에 따른 트랜지스터는 산화물 반도체막(111)을 구성하는 금속 원소를 하나 이상 포함하는 산화물 반도체막(115)을 갖기 때문에 산화물 반도체막(115)과 산화물 반도체막(111) 사이의 계면에서는 캐리어 산란이 일어나기 어렵다. 이 결과, 트랜지스터의 전계 효과 이동도를 높일 수 있다.
<변형예 1>
도 1에 도시된 트랜지스터(100)에 포함되는 산화물 반도체막(115) 및 게이트 절연막(117)의 형상이 상이한 트랜지스터에 대하여 도 5를 사용하여 설명한다.
도 5의 (A)에 도시된 트랜지스터(100a)는 산화물 반도체막(111) 및 한 쌍의 전극(전극(113a) 및 전극(113b))에 접촉되는 산화물 반도체막(115a)과, 상기 산화물 반도체막(115a)에 접촉되는 게이트 절연막(117a)을 갖는다. 또한, 게이트 절연막(117a)은 게이트 전극(119)과 접촉된다.
트랜지스터(100a)에 포함되는 산화물 반도체막(115a) 및 게이트 절연막(117a)의 단부는 게이트 전극(119)의 단부보다 외측에 위치한다.
또한, 도 5의 (B)에 도시된 트랜지스터(100b)는 산화물 반도체막(111) 및 한 쌍의 전극(전극(113a) 및 전극(113b))에 접촉되는 산화물 반도체막(115b)과, 상기 산화물 반도체막(115b)에 접촉되는 게이트 절연막(117b)을 갖는다. 또한, 게이트 절연막(117b)은 게이트 전극(119)과 접촉된다.
트랜지스터(100b)에 포함되는 산화물 반도체막(115b) 및 게이트 절연막(117b)은 분단되지 않고 한 쌍의 전극(전극(113a) 및 전극(113b)) 및 게이트 절연막(105)을 덮는다.
또한, 도 5의 (C)에 도시된 트랜지스터(100c)는 산화물 반도체막(111) 및 한 쌍의 전극(전극(113a) 및 전극(113b))에 접촉되는 산화물 반도체막(115c)과, 상기 산화물 반도체막(115c)에 접촉되는 게이트 절연막(117b)을 갖는다. 또한, 게이트 절연막(117b)은 게이트 전극(119)과 접촉된다.
트랜지스터(100c)에 포함되는 산화물 반도체막(115c)의 단부는 게이트 전극(119)의 단부보다 외측에 위치한다. 또한, 게이트 절연막(117b)은 분단되지 않고 한 쌍의 전극(전극(113a) 및 전극(113b)) 및 게이트 절연막(105)을 덮는다.
산화물 반도체막(115a), 산화물 반도체막(115b), 및 산화물 반도체막(115c)은 산화물 반도체막(115)과 같은 재료를 적절히 사용하여 형성할 수 있다. 게이트 절연막(117a) 및 게이트 절연막(117b)은 게이트 절연막(117)과 같은 재료를 적절히 사용하여 형성할 수 있다.
여기서, 트랜지스터(100a), 트랜지스터(100b), 및 트랜지스터(100c)의 제작 방법에 대하여 설명한다.
먼저, 트랜지스터(100a)의 제작 방법에 대하여 설명한다. 도 2 및 도 3의 (A)에 도시된 공정을 거쳐 기판(101) 위에 게이트 전극(103), 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다.
다음에 게이트 절연막(105), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b)) 위에 산화물 반도체막(115a)이 되는 산화물 반도체막을 형성하고 산화물 반도체막(115a)이 되는 산화물 반도체막 위에 게이트 절연막(117a)이 되는 절연막을 형성한다. 다음에 게이트 절연막(117a)이 되는 절연막 위에 도전막을 형성한다. 다음에 도전막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 도전막을 에칭하여 게이트 전극(119)을 형성한다. 이 후, 마스크를 제거한다.
또한, 상기 에칭 공정에서, 게이트 절연막(117a)이 되는 절연막에 의하여 한 쌍의 전극(전극(113a) 및 전극(113b))이 덮이기 때문에 한 쌍의 전극(전극(113a) 및 전극(113b))의 표면에 전하가 대전되지 않는다. 따라서 게이트 전극(119)과 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에서 정전 파괴가 생기기 어렵고 수율을 높일 수 있다.
다음에 게이트 전극(119) 및 게이트 절연막(117a)이 되는 절연막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막(115a)이 되는 산화물 반도체막 및 게이트 절연막(117a)이 되는 절연막을 에칭하여 산화물 반도체막(115a) 및 게이트 절연막(117a)을 형성한다.
또한, 상기 에칭 공정에서 게이트 전극(119)이 마스크로 덮이기 때문에 게이트 전극(119)의 표면에 전하가 대전되지 않는다. 따라서 산화물 반도체막(115a) 및 게이트 절연막(117a)이 형성됨과 함께 한 쌍의 전극(전극(113a) 및 전극(113b))이 노출되더라도 게이트 전극(119)과 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에 정전 파괴가 생기기 어렵고 수율을 높일 수 있다.
이 후, 실시형태 1에 기재된 트랜지스터(100)와 같은 공정을 거침으로써 트랜지스터(100a)를 제작할 수 있다.
또한, 트랜지스터(100b)는 도 2 및 도 3의 (A)에 도시된 공정을 거쳐 기판(101) 위에 게이트 전극(103), 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다.
다음에 게이트 절연막(105), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b)) 위에 산화물 반도체막(115b)을 형성하고 산화물 반도체막(115b) 위에 게이트 절연막(117b)을 형성한다. 다음에 게이트 절연막(117b) 위에 게이트 전극(119)을 형성한다.
이 후, 실시형태 1에 기재된 트랜지스터(100)와 같은 공정을 거침으로써 트랜지스터(100b)를 제작할 수 있다.
또한, 트랜지스터(100c)는 도 2 및 도 3의 (A)에 도시된 공정을 거쳐 기판(101) 위에 게이트 전극(103), 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다.
다음에 게이트 절연막(105), 산화물 반도체막(111), 및 한 쌍의 전극(전극(113a) 및 전극(113b)) 위에 산화물 반도체막(115c)이 되는 산화물 반도체막을 형성한 후, 산화물 반도체막 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막을 에칭하여 산화물 반도체막(115c)을 형성한다. 이 후, 마스크를 제거한다.
다음에 산화물 반도체막(115c) 위에 게이트 절연막(117b)을 형성한다. 다음에 게이트 절연막(117b) 위에 게이트 전극(119)을 형성한다.
이 후, 실시형태 1에 기재된 트랜지스터(100)와 같은 공정을 거침으로써 트랜지스터(100c)를 제작할 수 있다.
<변형예 2>
도 1에 도시된 트랜지스터(100)에 포함되는 한 쌍의 전극(전극(113a) 및 전극(113b))의 형상이 상이한 트랜지스터에 대하여 도 6을 사용하여 설명한다.
도 6에 반도체 장치가 갖는 트랜지스터(100d)의 상면도 및 단면도를 도시하였다. 도 6의 (A)는 트랜지스터(100d)의 상면도이고, 도 6의 (B)는 도 6의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이고, 도 6의 (C)는 도 6의 (A)를 일점 쇄선 C-D를 따라 자른 단면도이고, 도 6의 (D)는 도 6의 (A)를 일점 쇄선 E-F를 따라 자른 단면도다.
또한, 도 6의 (B)는 트랜지스터(100d)의 채널 길이 방향의 단면도이고, 도 6의 (C)는 트랜지스터(100d)의 채널 폭 방향의 단면도이고, 도 6의 (D)는 트랜지스터(100d)의 채널 폭 방향이며 한 쌍의 전극 및 산화물 반도체막이 적층되는 영역의 단면도다.
또한, 도 6의 (A)에서는 명료화를 위하여 예컨대 기판(101), 게이트 절연막(105), 산화물 반도체막(107), 게이트 절연막(117), 절연막(121), 절연막(123) 등을 생략하였다.
도 6에 도시된 트랜지스터(100d)는 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면에 접촉되지 않고 산화물 반도체막(111)의 상면과 접촉되는 한 쌍의 전극(전극(113c) 및 전극(113d))을 갖는다. 또한, 절연막(121) 및 절연막(123)에 제공된 개구부(125a) 및 개구부(125b)에서 한 쌍의 전극(전극(113c) 및 전극(113d))과 접촉되는 플러그(127a) 및 플러그(127b)를 갖는다.
도 6의 (D)에 도시된 바와 같이, 채널 폭 방향에서 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면은 한 쌍의 전극(전극(113c) 및 전극(113d))과 접촉되지 않기 때문에 게이트 전극(119)의 전계가 한 쌍의 전극(전극(113c) 및 전극(113d))에 의하여 차폐되지 않는다. 이 결과, 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면에서의 게이트 전극(119)의 전계의 영향을 높일 수 있다. 이 결과 서브스레시홀드(subthreshold) 계수(이하, S값이라고 함)가 뛰어나고 전계 효과 이동도가 높은 트랜지스터가 된다. 또한, S값은 온 전류를 한 자릿수 변화시키기 위하여 필요한 게이트 전압이고 S값이 작으면 작을수록 트랜지스터 특성이 뛰어나다.
다음에 도 2 및 도 7을 사용하여 트랜지스터(100d)의 제작 방법에 대하여 설명한다. 여기서는 도 6의 (A)를 일점 쇄선 A-B 및 C-D를 따라 자른 단면도를 사용하여 트랜지스터(100d)의 제작 방법에 대하여 설명한다.
도 2의 (A)~(C)에 도시된 공정을 거쳐 기판(101) 위에 게이트 전극(103), 절연막(104), 산화물 반도체막(106b), 및 산화물 반도체막(109a)을 형성한다. 다음에 산화물 반도체막(109a) 위에 도전막(112)을 형성한다(도 7의 (A) 참조).
도전막(112)은 실시형태 1에 기재된 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성하는 방법을 적절히 사용할 수 있다.
다음에 도전막(112) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막(106b), 산화물 반도체막(109a), 및 도전막(112)을 에칭하여 산화물 반도체막(107), 산화물 반도체막(110), 및 도전막(113)을 형성한다. 또한, 상기 공정에서 절연막(104)의 일부도 에칭되어 게이트 절연막(105)이 형성된다(도 7의 (B) 참조).
에칭 공정에서, 레지스트 마스크는 형상이 변형되기 때문에 하드 마스크를 제공하지 않고 레지스트 마스크만으로 에칭을 수행하면 산화물 반도체막(107) 및 산화물 반도체막(110)의 형상이 변화되어 원하는 형상과 다르게 된다. 전자빔 노광, 액침 노광, EUV 노광 등의 미세패터닝에서 이와 같은 문제가 현저하게 나타난다. 하지만 여기서는 산화물 반도체막(109a) 위에 제공된 도전막(112)이 하드 마스크로서 기능하기 때문에 원하는 형상의 산화물 반도체막(107) 및 산화물 반도체막(110)을 얻을 수 있다.
다음에, 도전막(113) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 도전막(113)을 에칭하여 한 쌍의 전극(전극(113c) 및 전극(113d))을 형성한다. 또한, 마스크로서 포지티브형의 포토레지스트를 사용함으로써 노광 시간을 짧게 할 수 있다. 또한, 상기 공정에서 산화물 반도체막(110)의 일부가 에칭되어 오목부를 가져도 좋다. 여기서는 오목부를 갖는 산화물 반도체막을 산화물 반도체막(111)이라고 나타낸다(도 7의 (C) 참조).
이 후, 도 3의 (B)에 도시된 바와 같은 공정을 거쳐 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 형성함으로써 도 6에 도시된 트랜지스터(100d)를 제작할 수 있다.
또한, 도 28에 도시된 바와 같이, 한 쌍의 전극(전극(113c) 및 전극(113d)) 위에 있으며, 트랜지스터의 채널 길이 방향에서 산화물 반도체막(107) 및 산화물 반도체막(111)의 측면에 접촉되는 한 쌍의 전극(전극(113g) 및 전극(113h))을 가져도 좋다. 또한, 도 28에서, 전극(113g)은 전극(113c)과 접촉되고 전극(113h)은 전극(113d)과 접촉된다.
<변형예 3>
도 1에 도시된 트랜지스터(100)에 포함되는 산화물 반도체막(111)과는 형상이 상이한 산화물 반도체막(111a)을 갖는 트랜지스터에 대하여 도 8을 사용하여 설명한다.
도 8에 반도체 장치가 갖는 트랜지스터(100e)의 상면도 및 단면도를 도시하였다. 도 8의 (A)는 트랜지스터(100e)의 상면도이며, 도 8의 (B)는 도 8의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이며, 도 8의 (C)는 도 8의 (A)를 일점 쇄선 C-D를 따라 자른 단면도다.
또한, 도 8의 (B)는 트랜지스터(100e)의 채널 길이 방향의 단면도이고, 도 8의 (C)는 트랜지스터(100e)의 채널 폭 방향의 단면도다.
또한, 도 8의 (A)에서는 명료화를 위하여 예컨대 기판(101), 게이트 절연막(105), 산화물 반도체막(107), 게이트 절연막(117), 절연막(121), 절연막(123) 등을 생략하였다.
도 8의 (C)에 도시된 바와 같이, 트랜지스터(100e)는 채널 폭 방향에서, 단면 형상이 대략 삼각형 또는 대략 사다리꼴인 산화물 반도체막(111a)을 갖는다. 또한, 여기서 나타낸 대략 삼각형 또는 대략 사다리꼴이란 산화물 반도체막(111a)에서 산화물 반도체막(107)과 접촉되는 저면과 산화물 반도체막(115)과 접촉되는 측면이 이루는 각도가 0°보다 크고 85° 이하, 또는 30° 이상 80° 이하인 형상을 말한다. 또한, 저면과 반대쪽의 면에서 모를 가져도 좋고, 또는 모가 둥근 형상을 가져도 좋다. 또는 저면과 반대쪽에 정점을 가져도 좋다.
채널 폭 방향에서의 단면 형상이 대략 직사각형인 산화물 반도체막에 비하여 단면 형상이 대략 삼각형 또는 대략 사다리꼴인 산화물 반도체막(111a)은 위측의 영역에서의 단면적이 작다. 따라서 게이트 절연막(117) 측에서 전류 밀도가 높은 영역이 저감된다. 이 결과 S값이 뛰어남과 함께 온 전류가 증가된다.
단면 형상이 대략 삼각형 또는 대략 사다리꼴인 산화물 반도체막(111)의 제작 방법에 대하여 설명한다. 도 2의 (C)에 도시된 산화물 반도체막(109a) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 후퇴시키면서 산화물 반도체막(109a)을 에칭함으로써 도 8의 (C)에 도시된 바와 같이, 채널 폭 방향에서 단면 형상이 대략 삼각형 또는 대략 사다리꼴인 산화물 반도체막을 형성할 수 있다.
<변형예 4>
도 1에 도시된 트랜지스터(100)에 포함되는 게이트 전극의 형상이 상이한 트랜지스터에 대하여 도 9를 사용하여 설명한다.
도 9에 반도체 장치가 갖는 트랜지스터(100j)의 상면도 및 단면도를 도시하였다. 도 9의 (A)는 트랜지스터(100j)의 상면도이고, 도 9의 (B)는 도 9의 (A)를 일점 쇄선 A-B를 따라 자른 단면도이고, 도 9의 (C)는 도 9의 (A)를 일점 쇄선 C-D를 따라 자른 단면도다.
또한, 도 9의 (B)는 트랜지스터(100j)의 채널 길이 방향의 단면도이고, 도 9의 (C)는 트랜지스터(100j)의 채널 폭 방향의 단면도다.
또한, 도 9의 (A)에서는 명료화를 위하여 예컨대 기판(101), 게이트 절연막(105), 산화물 반도체막(107), 게이트 절연막(117), 절연막(121), 절연막(123) 등을 생략하였다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 트랜지스터(100j)는 채널 길이 방향에서 한 쌍의 전극(전극(113a) 및 전극(113b))과 게이트 전극(119a)이 중첩되지 않는 것을 특징으로 한다. 이 결과, 한 쌍의 전극(전극(113a) 및 전극(113b))과 게이트 전극(119a) 사이의 기생 용량을 저감시킬 수 있어, 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 게이트 전극(119a)을 형성한 후, 게이트 전극(119a) 및 한 쌍의 전극(전극(113a) 및 전극(113b))을 마스크로 하여, 산화물 반도체막(111)에 불순물을 첨가함으로써 불순물 영역(111e) 및 불순물 영역(111f)을 형성하는 것이 바람직하다. 이 결과 트랜지스터의 온 전류를 증대시킬 수 있다. 또한, 산화물 반도체막(111)에 첨가하는 불순물로서는 수소, 헬륨, 네온, 아르곤, 크립톤, 제논, 붕소, 질소, 인, 또는 비소가 있다.
또한, 도 32의 (A)에 도시된 바와 같이, 테이퍼 형상의 게이트 전극(119b)을 가져도 좋다. 게이트 전극(119b)이 테이퍼 형상이 되기 때문에 제조 조건에 따라서는 불순물 영역(111e) 및 불순물 영역(111f)도 테이퍼 형상이 될 수 있다. 또한, 도 32의 (A)에서, 불순물 영역(111e) 및 불순물 영역(111f)의 단부의 일부가 산화물 반도체막(107)과 산화물 반도체막(111) 사이의 계면에 위치한다. 또는 제조 조건에 따라서는 불순물 영역(111e) 및 불순물 영역(111f)의 단부가 산화물 반도체막(107)과 산화물 반도체막(111) 사이의 계면에 위치하지 않고 도 32의 (B)에 도시된 바와 같이, 산화물 반도체막(111) 중에 위치하여도 좋다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 상이한 방법으로 산화물 반도체막에 포함되는 산소 결손을 저감시키는 방법에 대하여 설명한다. 여기서는 한 쌍의 전극(전극(113a) 및 전극(113b)) 위의 산화물 반도체막에 산소를 첨가하는 점이 실시형태 1과 상이하다.
도 10의 (A)에 도시된 바와 같이, 기판(101) 위에 게이트 전극(103)을 형성하고 게이트 전극(103) 위에 절연막(104)을 형성한다. 다음에 절연막(104) 위에 산화물 반도체막(106)을 형성하고 산화물 반도체막(106) 위에 산화물 반도체막(109)을 형성한다.
다음에 산화물 반도체막(109) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 절연막(104), 산화물 반도체막(106), 및 산화물 반도체막(109) 각각의 일부를 에칭함으로써 도 10의 (B)에 도시된 바와 같이, 게이트 절연막(105), 산화물 반도체막(107), 및 산화물 반도체막(110a)을 형성한다.
다음에, 가열 처리를 수행하여, 산화물 반도체막(109)에 포함되는 물, 수소 등을 이탈시켜도 좋다. 또한, 상기 가열 처리를 수행하지 않고 나중의 공정으로 수행되는 가열 처리에서 산화물 반도체막(109)에 포함되는 물, 수소 등을 이탈시켜도 좋다.
다음에 산화물 반도체막(110a) 위에 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한다. 또한, 한 쌍의 전극(전극(113a) 및 전극(113b))을 형성한 후, 에칭 잔사를 제거하기 위하여, 세정 처리를 수행하는 것이 바람직하다. 이 세정 처리를 수행함으로써, 한 쌍의 전극(전극(113a) 및 전극(113b))의 단락을 억제할 수 있다. 세정 처리에 의하여 일부가 에칭된 산화물 반도체막(111b)이 형성된다(도 10의 (C) 참조).
다음에 도 10의 (D)에 도시된 바와 같이, 게이트 절연막(105), 산화물 반도체막(111b), 및 한 쌍의 전극(전극(113a) 및 전극(113b)) 위에 산화물 반도체막(114)을 형성한다. 다음에 산화물 반도체막(114)에 산소(108)를 첨가한다.
산화물 반도체막(114)에 첨가하는 산소(108)로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등 중 어느 하나 이상을 사용한다. 또한, 산화물 반도체막(114)에 산소(108)를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법 등이 있다.
산화물 반도체막(114)에 산소를 첨가하는 경우, 산소 원자 이온의 농도 프로파일의 피크가 산화물 반도체막(114)에 위치하는 조건을 사용하여 산화물 반도체막(114)에 산소를 첨가하는 것이 바람직하다. 또한, 산화물 반도체막(114)의 두께가 얇은 경우, 산화물 반도체막(111b)에 산소가 첨가되는 경우도 있지만 산소 원자 이온의 농도 프로파일의 피크가 산화물 반도체막(114)에 위치하는 조건을 사용함으로써 산화물 반도체막(111b)에 대한 대미지를 저감시킬 수 있다. 즉, 산화물 반도체막(111b)의 결함량을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 억제할 수 있다. 또한, 절연막(104)과 산화물 반도체막(111b) 사이의 계면에서의 산소 원자의 첨가량이 1×1021atoms/cm3 미만, 1×1020atoms/cm3 미만, 또는 1×1019atoms/cm3 미만이 되도록 산화물 반도체막(114)에 산소를 첨가함으로써 나중의 가열 처리에 의하여 산화물 반도체막(111b)에 대한 대미지를 저감시킬 수 있고 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 산소(108)를 첨가하는 방법으로서 이온 주입법을 사용하는 경우, 산화물 반도체막(114)에 첨가하는 산소(108)로서 산소 분자 이온을 사용하면 산화물 반도체막(114)에 대한 대미지를 저감시킬 수 있다.
또는 산소를 갖는 분위기에서 발생시킨 플라즈마에 산화물 반도체막(114)을 노출시키는 플라즈마 처리에 의하여 산화물 반도체막(114)에 산소를 첨가하여도 좋다.
상술한 공정을 거쳐 도 11의 (A)에 도시된, 산소가 첨가된 산화물 반도체막(114a)을 형성할 수 있다.
다음에 가열 처리를 수행함으로써, 산소가 첨가된 산화물 반도체막(114a)에 포함되는 산소의 일부를 산화물 반도체막(111b)으로 이동시켜 산화물 반도체막(111b)의 산소 결손을 저감시킬 수 있다. 상기 산화물 반도체막을 도 11의 (B)에서 산화물 반도체막(111c)이라고 나타냈다. 또한, 산소가 첨가된 산화물 반도체막(114a)의 산소 결손을 저감시킬 수 있다. 상기 산화물 반도체막을 도 11의 (B)에서 산화물 반도체막(114b)이라고 나타냈다.
상술한 공정을 거쳐 산화물 반도체막의 산소 결손을 저감시킬 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막을 형성할 수 있다.
이 후, 실시형태 1과 마찬가지로 산화물 반도체막(114b)의 일부를 에칭함으로써 산화물 반도체막(115d)을 형성할 수 있다. 또한, 게이트 절연막(117) 및 게이트 전극(119)을 형성할 수 있다(도 11의 (C) 참조). 또한, 절연막(121) 및 절연막(123)을 형성할 수 있다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감된, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
<변형예 1>
실시형태 2에 기재된 방법과 상이한 방법으로 산화물 반도체막(114)에 산소를 첨가하는 방법에 대하여 도 12를 사용하여 설명한다.
실시형태 2와 마찬가지로 기판(101) 위에 게이트 전극(103), 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(111b), 한 쌍의 전극(전극(113a) 및 전극(113b)), 및 산화물 반도체막(114)을 형성한다. 다음에 산화물 반도체막(114) 위에 절연막(116)을 형성한다. 다음에 절연막(116)을 개재하여 산화물 반도체막(114)에 산소(108)를 첨가한다(도 12의 (A) 참조).
또는 산소를 갖는 분위기에서 발생시킨 플라즈마에 절연막(116)을 노출시키는 플라즈마 처리에 의하여, 절연막(116)을 개재하여 산화물 반도체막(114)에 산소를 첨가하여도 좋다.
상술한 공정을 거쳐 도 12의 (B)에 도시된, 산소가 첨가된 산화물 반도체막(114a) 및 산소가 첨가된 절연막(116a)을 형성할 수 있다.
다음에 가열 처리를 수행함으로써, 산소가 첨가된 산화물 반도체막(114a) 및 산소가 첨가된 절연막(116a)에 포함되는 산소의 일부를 산화물 반도체막(111b)으로 이동시켜 산화물 반도체막(111b)의 산소 결손을 저감시킬 수 있다. 상기 산화물 반도체막을 도 12의 (C)에서 산화물 반도체막(111c)이라고 나타냈다. 또한, 산소가 첨가된 산화물 반도체막(114a)의 산소 결손을 저감시킬 수 있다. 상기 산화물 반도체막을 도 12의 (C)에서 산화물 반도체막(114b)이라고 나타냈다. 또한, 산소가 첨가된 절연막(116a)의 결함을 저감할 수 있다. 상기 절연막을 도 12의 (C)에서 절연막(116b)이라고 나타냈다.
상술한 공정을 거쳐 산화물 반도체막의 산소 결손을 저감시킬 수 있다. 또한, 국재 준위 밀도가 저감된 산화물 반도체막을 형성할 수 있다.
이 후, 실시형태 1과 마찬가지로 산화물 반도체막(114b)의 일부를 에칭함으로써 산화물 반도체막(115a)을 형성할 수 있다. 또한, 절연막(116b)의 일부를 에칭함으로써 게이트 절연막(117)을 형성할 수 있다. 또한, 게이트 전극(119)을 형성할 수 있다. 또한, 절연막(121) 및 절연막(123)을 형성할 수 있다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감된, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
도 1에 도시된 트랜지스터(100)와는 산화물 반도체막의 적층 구조가 상이한 트랜지스터에 대하여 도 13을 사용하여 설명한다.
도 13의 (A)에 도시된 트랜지스터(100f)는 산화물 반도체막(115)을 갖지 않는 점이 도 1의 (B)에 도시된 트랜지스터(100)와 상이하다. 즉, 트랜지스터(100f)는 산화물 반도체막(111), 한 쌍의 전극(전극(113a) 및 전극(113b)), 및 게이트 전극(119)과 접촉되는 게이트 절연막(117)을 갖는 것을 특징으로 한다.
또한, 도 13의 (A)에 도시된 트랜지스터(100f)의 제작 방법에 대해서는 실시형태 1에 기재된 산화물 반도체막(111)의 제작 방법을 적절히 참조할 수 있다.
도 13의 (B)에 도시된 트랜지스터(100g)는 산화물 반도체막(107)을 갖지 않는 점이 도 1의 (B)에 도시된 트랜지스터(100)와 상이하다. 즉, 트랜지스터(100g)는 게이트 전극(103) 및 산화물 반도체막(111)과 접촉되는 게이트 절연막(105)을 갖는 것을 특징으로 한다.
또한, 도 13의 (B)에 도시된 트랜지스터(100g)의 제작 방법에 대해서는 실시형태 2에 기재된 산화물 반도체막(111c)의 제작 방법을 적절히 참조할 수 있다.
도 13의 (C)에 도시된 트랜지스터(100h)는, 산화물 반도체막(111)과 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에 산화물 반도체막(115e)을 갖는 점이 도 1의 (B)에 도시된 트랜지스터(100)와 상이하다. 즉, 트랜지스터(100h)는 산화물 반도체막(111), 한 쌍의 전극(전극(113a) 및 전극(113b)), 및 게이트 절연막(117)과 접촉되는 산화물 반도체막(115e)을 갖고, 상기 산화물 반도체막(115e)은 산화물 반도체막(111)과 한 쌍의 전극(전극(113a) 및 전극(113b)) 사이에 제공되는 것을 특징으로 한다.
또한, 도 13의 (C)에 도시된 트랜지스터(100h)의 제작 방법에 대해서는 실시형태 1 또는/및 실시형태 2에 기재된 산화물 반도체막(111)의 제작 방법을 적절히 참조할 수 있다.
또한, 단면 구조로서는 다양한 구성을 사용할 수 있다.
예를 들어, 트랜지스터(100f)는 도 33의 (A)에 도시된 바와 같이, 채널 길이 방향에서 한 쌍의 전극(전극(113a) 및 전극(113b))과 중첩되지 않는 게이트 전극(119a)을 가져도 좋다. 이 경우, 산화물 반도체막(107), 산화물 반도체막(111) 각각에 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다.
또한, 도 33의 (B)에 도시된 바와 같이, 트랜지스터(100f)는 테이퍼 형상을 갖는 게이트 전극(119b)을 가져도 좋다. 이 경우, 게이트 전극(119b)과 일부 중첩되는 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다. 또한, 불순물 영역(111e) 및 불순물 영역(111f)의 단부가 산화물 반도체막(107)과 산화물 반도체막(111) 사이의 계면에 위치하여도 좋다. 또는 산화물 반도체막(111)에 위치하여도 좋다.
예를 들어, 트랜지스터(100g)는 도 33의 (C)에 도시된 바와 같이, 채널 길이 방향에서 한 쌍의 전극(전극(113a) 및 전극(113b))과 중첩되지 않는 게이트 전극(119a)을 가져도 좋다. 이 경우, 산화물 반도체막(111) 및 산화물 반도체막(115a) 각각에 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다.
또한, 도 33의 (D)에 도시된 바와 같이, 트랜지스터(100g)는 테이퍼 형상을 갖는 게이트 전극(119b)을 가져도 좋다. 이 경우, 게이트 전극(119b)과 일부 중첩되는 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다. 또한, 불순물 영역(111e) 및 불순물 영역(111f)의 단부가 산화물 반도체막(107)과 산화물 반도체막(111) 사이의 계면에 위치하여도 좋다. 또는 산화물 반도체막(111)에 위치하여도 좋다.
또한, 도 34의 (A)에 도시된 바와 같이, 트랜지스터(100h)는 한 쌍의 전극(전극(113a) 및 전극(113b))의 단부와 게이트 전극(119c)의 단부가 대략 일치하는 구성으로 하여도 좋다. 이 경우에는 불순물 영역(111e) 및 불순물 영역(111f)을 제공하지 않아도 좋다.
또한, 도 34의 (B)에 도시된 바와 같이, 트랜지스터(100h)는 채널 길이 방향에서 한 쌍의 전극(전극(113a) 및 전극(113b))과 중첩되지 않는 게이트 전극(119c)을 가져도 좋다. 이 경우, 산화물 반도체막(107), 산화물 반도체막(111), 및 산화물 반도체막(115b) 각각에 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다.
또는, 도 34의 (C)에 도시된 바와 같이, 트랜지스터(100h)는 테이퍼 형상을 갖는 게이트 전극(119b)을 가져도 좋다. 이 경우, 게이트 전극(119b)과 일부 중첩되는 불순물 영역(111e) 및 불순물 영역(111f)을 가져도 좋다.
또는 도 34의 (D)에 도시된 바와 같이, 불순물 영역(111e) 및 불순물 영역(111f)의 단부가 산화물 반도체막(111) 중에 위치하여도 좋다.
이와 같이, 산화물 반도체막(107), 산화물 반도체막(111), 산화물 반도체막(115) 등의 산화물 반도체막의 유무, 배치 장소, 게이트 전극의 형상, 불순물 영역의 유무 및 형상 등에 따라 다양한 구성을 가질 수 있다. 따라서 본 명세서에 제시된 다른 도면에서도 도 32~도 34에 도시된 구조를 적절히 적용할 수 있다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 게이트 전극과 한 쌍의 전극의 위치 관계, 및 게이트 전극의 형상이 실시형태 1~실시형태 3에 기재된 트랜지스터와 상이한 트랜지스터의 구조 및 제작 방법에 대하여 도 14~도 16을 사용하여 설명한다.
도 14에 반도체 장치가 갖는 트랜지스터(100i)의 상면도 및 단면도를 도시하였다. 도 14의 (A)는 트랜지스터(100i)의 상면도이며, 도 14의 (B)는 도 14의 (A)를 일점 쇄선 A-B를 따라 자른 트랜지스터(100i)의 단면도이며, 도 14의 (C)는 도 14의 (A)를 일점 쇄선 C-D를 따라 자른 트랜지스터(100i)의 단면도다. 또한, 도 14의 (A)에서는 명료화를 위하여 기판(101), 절연막(102), 게이트 절연막(105b), 산화물 반도체막(107), 산화물 반도체막(115), 게이트 절연막(117), 절연막(121), 절연막(123) 등을 생략하였다.
도 14에 도시된 트랜지스터는 절연막(102) 위에 게이트 전극(103a)이 형성된다. 또한, 절연막(102) 및 게이트 전극(103a) 위에, 분리된 게이트 절연막(105b)이 형성된다. 도 14의 (B)에 도시된 바와 같이, 채널 길이 방향에서 한 쌍의 전극(전극(113e) 및 전극(113f))은 산화물 반도체막(111)의 상면의 일부, 게이트 절연막(105b), 산화물 반도체막(107), 및 산화물 반도체막(111)의 측면을 덮는다. 또한, 도 14의 (C)에 도시된 바와 같이, 채널 폭 방향에서 산화물 반도체막(115)은 게이트 절연막(105b)의 상면 및 측면의 각각 일부, 산화물 반도체막(107)의 측면, 및 산화물 반도체막(111)의 상면 및 측면을 덮는다.
즉, 도 14의 (B)에 도시된 바와 같이, 채널 길이 방향에서, 한 쌍의 전극(전극(113e) 및 전극(113f))은 게이트 절연막(105b), 산화물 반도체막(107), 및 산화물 반도체막(111)에 더하여 게이트 전극(103a)의 측면을 둘러싸는 것을 특징으로 한다.
또한, 트랜지스터(100i)는 게이트 전극(103a)이 분리되고, 또한 게이트 전극(103a)이 게이트 절연막(105b)으로 덮이기 때문에 기판(101) 위에 형성된 배선(129) 및 게이트 전극(103a)이, 절연막(102)에 제공된 개구부(131)에서 접속되는 것이 바람직하다(도 14의 (C) 참조).
배선(129)에는 실시형태 1에 기재된 게이트 전극(103) 또는 한 쌍의 전극(전극(113a) 및 전극(113b))과 같은 재료를 적절히 사용할 수 있다.
또한, 절연막(102)으로서 절연막(104)의 에칭 속도와 상이한 재료, 대표적으로는 절연막(104)보다 에칭 속도가 느린 재료를 사용하여 형성함으로써 절연막(102)이 에칭 정지막으로서 기능한다. 이 결과, 분리된 게이트 절연막(105b)을 형성할 수 있다.
다음에 도 2, 도 15, 및 도 16을 사용하여 트랜지스터(100i)의 제작 방법에 대하여 설명한다. 여기서는 도 15의 (A)에 도시된 A-B 및 C-D로 나타낸 단면도를 사용하여 트랜지스터(100i)의 제작 방법에 대하여 설명한다.
도 15의 (A)에 도시된 바와 같이, 기판(101) 위에 배선(129)을 형성한다.
배선(129)은 실시형태 1에 기재된 한 쌍의 전극(전극(113a) 및 전극(113b))의 제작 방법을 적절히 사용하여 형성할 수 있다.
다음에 기판(101) 및 배선(129) 위에 절연막(102)을 형성한다.
절연막(102)은 실시형태 1에 기재된 절연막(104)의 형성 방법을 적절히 사용하여 형성할 수 있다.
다음에 절연막(102)에 개구부를 형성한 후, 도 2의 (A)~(C)에 도시된 공정을 거쳐 절연막(102) 위에 게이트 전극(103a), 절연막(104), 산화물 반도체막(106b), 및 산화물 반도체막(109a)을 형성한다.
다음에 산화물 반도체막(109a) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 절연막(104), 산화물 반도체막(106b), 및 산화물 반도체막(109a) 각각을 에칭함으로써 절연막(105c), 산화물 반도체막(107a), 및 산화물 반도체막(110a)을 형성한다(도 15의 (B) 참조).
또한, 절연막(102)으로서 절연막(104)의 에칭 속도와 상이한 재료, 대표적으로는 절연막(104)보다 에칭 속도가 느린 재료를 사용하여 형성함으로써 절연막(102)이 에칭 정지막으로서 기능한다. 이 결과, 절연막(104)의 에칭 공정에서 절연막(102)의 에칭을 방지할 수 있다. 또한, 절연막(102)으로서 절연막(104)의 에칭 속도와 대략 같은 재료를 사용하여 형성하면 절연막(104)의 에칭과 함께 절연막(102)도 에칭되고 절연막(105c)을 형성함과 함께 절연막(105c)에 덮여 있는 영역에서 볼록부를 갖는 절연막이 형성된다.
다음에 산화물 반도체막(110a) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 상기 마스크를 사용하여 산화물 반도체막(107a), 산화물 반도체막(110a), 및 절연막(105c)의 각각 일부를 에칭하여 게이트 절연막(105b), 산화물 반도체막(107b), 산화물 반도체막(110b)을 형성한다(도 15의 (C) 참조). 여기서는 적어도 채널 폭 방향에서의 산화물 반도체막(107a), 산화물 반도체막(110a), 및 게이트 절연막(105c)을 에칭한다. 이 결과 s-channel 구조의 트랜지스터를 제작할 수 있다. 또한, 게이트 전극(103a)을 게이트 절연막(105b)으로 덮기 때문에 나중에 형성되는 한 쌍의 전극(전극(113e) 및 전극(113f))과 게이트 전극(103a)의 단락을 방지할 수 있다.
다음에 산화물 반도체막(110b) 위에 한 쌍의 전극(전극(113e) 및 전극(113f))을 형성한다. 또한, 한 쌍의 전극(전극(113e) 및 전극(113f))을 형성한 후, 에칭 잔사를 제거하기 위하여, 세정 처리를 수행하는 것이 바람직하다. 이 세정 처리를 수행함으로써, 한 쌍의 전극(전극(113e) 및 전극(113f))의 단락을 억제할 수 있다. 세정 처리에 의하여 일부가 에칭된 산화물 반도체막(111d)이 형성된다(도 16의 (A) 참조).
다음에 도 16의 (B)에 도시된 바와 같이, 절연막(102), 게이트 절연막(105b), 산화물 반도체막(111b), 및 한 쌍의 전극(전극(113e) 및 전극(113f)) 위에 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 형성할 수 있다.
다음에 도 16의 (C)에 도시된 바와 같이, 절연막(121) 및 절연막(123)을 형성할 수 있다.
상술한 공정을 거쳐, 산화물 반도체막의 국재 준위 밀도가 저감된, 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은, 신뢰성이 높은 트랜지스터를 제작할 수 있다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 산화물 반도체막에 대하여 설명한다.
＜산화물 반도체의 구조에 대하여＞
이하에서 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다. CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 포함하는 산화물 반도체의 하나다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는 TEM에 의하여 관찰한 CAAC-OS에 대하여 설명한다. 도 17의 (A)는 시료 면에 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(spherical aberration corrector) 기능을 이용하였다. 특히 구면 수차 보정 기능을 이용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지로 부른다. Cs 보정 고분해능 TEM 이미지는 예컨대, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd.제) 등에 의하여 얻을 수 있다.
도 17의 (B)는 도 17의 (A) 중 영역 (1)을 확대한 Cs 보정 고분해능 TEM 이미지다. 도 17의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 배열을 가지고, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
도 17의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 17의 (C)에서는 특징적인 원자 배열을 보조선으로 나타냈다. 도 17의 (B) 및 (C)로부터, 하나의 펠릿의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿들 사이의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도임을 알 수 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)으로 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 17의 (D) 참조). 도 17의 (C)에서 관찰된 펠릿들 사이에 기울기가 생긴 부분은 도 17의 (D) 중 영역(5161)에 상당한다.
또한, 도 18의 (A)는 시료 면에 대략 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지다. 도 18의 (B)~(D)는 각각 도 18의 (A) 중 영역 (1), 영역 (2), 및 영역 (3)을 확대한 Cs 보정 고분해능 TEM 이미지다. 도 18의 (B)~(D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
다음에, X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4의 결정을 포함하는 CAAC-OS의 구조 해석을 수행하면, 도 19의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS의 결정이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 확인할 수 있다.
또한, out-of-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 31° 근방일 때 나타나는 피크에 더하여 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석을 수행하면, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
한편, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 CAAC-OS의 구조 해석을 수행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고 시료 면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하여도 도 19의 (B)와 같이 명확한 피크가 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하면, 도 19의 (C)와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙한 것이 확인된다.
다음에, 전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 포함하는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자빔을 시료 면에 평행하게 입사시키면, 도 35의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고 c축이 CAAC-OS의 피형성면 또는 상면에 대략 수직인 방향으로 배향되는 것을 알 수 있다. 한편, 도 35의 (B)는 같은 시료에 대하여 프로브 직경이 300nm인 전자빔을 시료 면에 수직으로 입사시킨 경우의 회절 패턴이다. 도 35의 (B)를 보면 알 수 있듯이 고리 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 35의 (B) 중 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 35의 (B) 중 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
또한, CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체다. 산화물 반도체의 결함으로서는 예컨대 불순물에 기인한 결함이나 산소 결손 등이 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체라고 할 수도 있다. 또한, CAAC-OS는 산소 결손이 적은 산화물 반도체라고 할 수도 있다.
산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되거나 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 트랩함으로써 캐리어 발생원이 되는 경우가 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예컨대 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
또한, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체는 캐리어 밀도를 낮게 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체로 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 사용한 트랜지스터의 전기 특성은 문턱 전압이 마이너스(노멀리 온이라고도 함)가 되는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 산화물 반도체의 캐리어 트랩에 트랩된 전하는 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 따라서, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다. 한편, CAAC-OS를 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다.
또한, CAAC-OS는 결함 준위 밀도가 낮기 때문에, 광 조사 등에 의하여 생성된 캐리어가 결함 준위에 트랩되는 일이 적다. 따라서, CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성 변동이 작다.
<미결정 산화물 반도체>
다음에, 미결정 산화물 반도체에 대하여 설명한다.
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정을 포함한 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)로 부른다. nc-OS는, 예컨대 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS에 포함되는 펠릿과 기원이 같을 가능성이 있다. 그러므로, 이하에서는 nc-OS의 결정부를 펠릿으로 부르는 경우가 있다.
nc-OS는 미소한 영역(예컨대 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 확인되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS와 비정질 산화물 반도체를 구별하지 못하는 경우가 있다. 예를 들어, 펠릿보다 큰 직경을 갖는 X선을 이용하는 XRD 장치를 이용하여 out-of-plane법에 의하여 nc-OS의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 펠릿보다 프로브 직경이 큰(예컨대 50nm 이상) 전자빔을 이용하여 관찰한 nc-OS의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에는 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 펠릿보다 작은 전자빔을 이용하여 관찰한 nc-OS의 나노빔 전자 회절 패턴에는 스폿이 관측된다. 또한, nc-OS의 나노빔 전자 회절 패턴에는, 휘도가 높은 환상(고리 형상)의 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정)들 사이에서는 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 포함하는 산화물 반도체로 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체다. 따라서, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 다만, nc-OS는 상이한 펠릿들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS는 CAAC-OS에 비하여 결함 준위 밀도가 높다.
<비정질 산화물 반도체>
다음에, 비정질 산화물 반도체에 대하여 설명한다.
비정질 산화물 반도체는 막 내의 원자 배열이 불규칙하고 결정부를 포함하지 않는 산화물 반도체다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 그 일례다.
비정질 산화물 반도체는 고분해능 TEM 이미지에서 결정부가 확인되지 않는다.
XRD 장치를 이용하여 out-of-plane법에 의하여 비정질 산화물 반도체의 구조 해석을 수행하면, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체의 전자 회절 패턴에는 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체의 나노빔 전자 회절 패턴에는 스폿이 관측되지 않고 헤일로 패턴만이 관측된다.
비정질 구조에 대해서는 다양한 견해가 있다. 예를 들어, 원자 배열에 질서성이 전혀 없는 구조를 완전한 비정질 구조(completely amorphous structure)로 부르는 경우가 있다. 또한, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서성을 가지며 장거리 질서성은 갖지 않는 구조를 비정질 구조로 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 따르면, 원자 배열에 약간이라도 질서성을 갖는 산화물 반도체는 비정질 산화물 반도체로 부를 수 없다. 또한, 적어도 장거리 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체로 부를 수는 없다. 그러므로, 예컨대 CAAC-OS 및 nc-OS는 결정부를 포함하기 때문에, 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체로 부를 수 없다.
<a-like OS>
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체를 특히 a-like OS(amorphous-like Oxide Semiconductor)로 부른다.
a-like OS의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지를 관찰하면, 결정부가 명확히 확인되는 영역과, 결정부가 확인되지 않는 영역이 있다.
a-like OS는 공동을 포함하므로 불안정한 구조를 갖는다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는 것을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 수행하는 시료로서 a-like OS(시료 A라고 표기함), nc-OS(시료 B라고 표기함), 및 CAAC-OS(시료 C라고 표기함)를 준비한다. 이들의 시료로서는 모두 In-Ga-Zn 산화물을 사용한다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면, 이들 모든 시료가 결정부를 갖는 것을 알 수 있다.
어느 부분을 하나의 결정부로 간주하는지는 아래와 같이 판정하면 좋다. 예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접하는 층들 사이의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 그 값은 결정 구조 해석으로부터 0.29nm로 산출된다. 그러므로, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 36은 각 시료의 결정부(22군데~45군데)의 평균 크기를 조사하여 나타낸 것이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 36으로부터, a-like OS는 누적 전자 조사량의 증가에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, 도 36 중 (1)로 나타낸 바와 같이, TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵(初期核)이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기로 성장하는 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화하지 않는 것을 알 수 있다. 구체적으로는, 도 36 중 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는 것을 알 수 있다.
또한, a-like OS는 공동을 포함하므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 밀도가 단결정 산화물 반도체의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이 된다. 따라서 예컨대 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예컨대 In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성을 갖는 단결정 산화물 반도체가 존재하지 않는 경우가 있다. 이 경우에는 조성이 상이한 단결정 산화물 반도체를 임의의 비율로 조합함으로써, 임의의 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도를 어림잡을 수 있다. 임의의 조성을 갖는 단결정 산화물 반도체의 밀도에 상당하는 밀도는 조성이 상이한 단결정 산화물 반도체를 조합하는 비율에 대하여 가중 평균을 이용하여 어림잡으면 좋다. 다만, 밀도를 어림잡을 때는 가능한 한 적은 종류의 단결정 산화물 반도체를 조합하는 것이 바람직하다.
이와 같이 산화물 반도체는 다양한 구조를 가지며 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예컨대, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, CAAC-OS 중 2종류 이상을 갖는 적층막이어도 좋다.
<성막 모델>
이하에서 CAAC-OS 및 nc-OS의 성막 모델의 일례에 대하여 설명한다.
도 37의 (A)는 스퍼터링법에 의하여 CAAC-OS가 성막되는 모양을 도시한 성막실 내의 모식도다.
백킹 플레이트에 타깃(5130)이 접착된다. 백킹 플레이트를 개재하여 타깃(5130)과 대향하는 위치에는 복수의 자석(magnet)이 배치된다. 상기 복수의 자석에 의하여 자기장이 발생된다. 자석의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은 마그네트론 스퍼터링법으로 불린다.
기판(5120)은 타깃(5130)과 대향하도록 배치되며 그 거리 d(타깃-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내의 대부분은 성막 가스(예컨대 산소, 아르곤, 또는 산소를 5vol% 이상의 비율로 함유한 혼합 가스)로 충전되고, 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정 이상의 전압을 인가하면 방전이 시작되어 플라즈마가 확인된다. 또한, 타깃(5130)의 근방에는 자기장에 의하여 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써, 이온(5101)이 발생된다. 이온(5101)은 예컨대 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
여기서, 타깃(5130)은 복수의 결정립을 포함하는 다결정 구조를 갖고, 어느 결정립에 벽개면(劈開面)이 포함된다. 도 38의 (A)에 일례로서 타깃(5130)에 포함되는 InGaZnO4의 결정 구조를 도시하였다. 또한, 도 38의 (A)는 b축에 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조이다. 도 38의 (A)로부터, 근접하는 2개의 Ga-Zn-O층에서, 각 층에서 산소 원자들이 근거리에 배치되어 있는 것을 알 수 있다. 그리고, 산소 원자가 마이너스의 전하를 가짐으로써, 근접하는 2개의 Ga-Zn-O층 사이에는 척력(斥力)이 발생된다. 이로써, InGaZnO4의 결정은 근접하는 2개의 Ga-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생된 이온(5101)은 전계에 의하여 타깃(5130) 측에 가속되어, 타깃(5130)과 충돌된다. 이 때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어 튀어나온다. 또한, 펠릿(5100a) 및 펠릿(5100b)은 이온(5101) 충돌의 충격에 의하여 구조에 스트레인이 발생되는 경우가 있다.
펠릿(5100a)은 삼각형, 예컨대 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자다. 또한, 펠릿(5100b)은 육각형, 예컨대 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터링 입자를 총칭하여 펠릿(5100)으로 부른다. 펠릿(5100)의 평면 형상은 삼각형, 육각형에 한정되지 않는다. 예를 들어, 복수의 삼각형이 결합된 형상이 되는 경우가 있다. 그 일례로서, 삼각형(예컨대 정삼각형) 2개가 결합된 사각형(예컨대 능형)이 되는 경우도 있다.
펠릿(5100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이 이유는 나중에 기재하지만, 펠릿(5100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상보다 두께가 얇은 펠릿 형상인 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예컨대 펠릿(5100)의 폭을 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하로 한다. 펠릿(5100)은 상술한 도 36 중 (1)로 나타낸 초기핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 갖는 타깃(5130)에 이온(5101)을 충돌시키면, 도 38의 (B)에 도시된 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 갖는 펠릿(5100)이 박리된다. 도 38의 (C)는 박리된 펠릿(5100)을 c축에 평행한 방향으로부터 관찰한 구조를 도시한 것이다. 펠릿(5100)의 구조는 2개의 Ga-Zn-O층과 In-O층을 갖는 나노 사이즈의 샌드위치 구조로 부를 수도 있다.
펠릿(5100)은 플라즈마를 통과할 때, 측면이 마이너스 또는 플러스로 대전되는 경우가 있다. 펠릿(5100)은 예컨대 측면에 위치하는 산소 원자가 마이너스로 대전될 가능성이 있다. 측면이 같은 극성의 전하를 가짐으로써, 전하들이 서로 반발하여 평판 형상 또는 펠릿 형상을 유지할 수 있게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합된 산소 원자가 마이너스로 대전될 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합된 산소 원자가 마이너스로 대전될 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때 플라즈마 중의 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자 등과 결합됨으로써 성장하는 경우가 있다. 상술한 도 36에 나타낸 (2)와 (1)의 크기 차이가 플라즈마 내에서의 성장량에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 기판(5120) 위에서 펠릿(5100)의 성장이 일어나기 어렵기 때문에 nc-OS가 된다(도 37의 (B) 참조). 실온 정도의 온도로 성막할 수 있기 때문에, 기판(5120)이 대면적이어도 nc-OS의 성막이 가능하다. 또한, 펠릿(5100)을 플라즈마 중에서 성장시키기 위해서는 스퍼터링법에 이용되는 성막 전력을 높이는 것이 효과적이다. 성막 전력을 높임으로써, 펠릿(5100)의 구조를 안정시킬 수 있다.
도 37에 도시된 바와 같이, 예컨대 펠릿(5100)은 플라즈마 중을 연처럼 비상하여 기판(5120)상까지 팔랑팔랑 날아올라간다. 펠릿(5100)은 전하로 대전되어 있기 때문에, 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면, 척력이 발생된다. 여기서, 기판(5120)의 상면에서는 기판(5120)의 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 또한, 기판(5120)과 타깃(5130) 사이에는 전위차가 주어지기 때문에, 기판(5120)으로부터 타깃(5130)을 향하는 방향으로 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120)의 상면에서 자기장 및 전류의 작용에 의하여 힘(로런츠 힘)을 받는다. 이것은 플레밍의 왼손 법칙에 따라 설명할 수 있다.
펠릿(5100)은 하나의 원자에 비하여 질량이 크다. 그러므로, 기판(5120)의 상면을 이동하기 위해서는 어떤 힘을 외부로부터 가하는 것이 중요하다. 그 힘의 하나가 자기장 및 전류의 작용으로 발생되는 힘일 가능성이 있다. 또한, 펠릿(5100)이 기판(5120)의 상면을 이동할 수 있도록 펠릿(5100)에 충분한 힘을 가하기 위해서는 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 기판(5120)의 상면에 제공하면 좋다. 또는, 기판(5120)의 상면에 평행한 방향의 자기장이 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 기판(5120)의 상면에 제공하면 좋다.
이 때, 자석과 기판(5120)이 상대적으로 이동 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자기장의 방향은 계속 변화된다. 따라서, 기판(5120)의 상면에서 펠릿(5100)은 다양한 방향으로부터 힘을 받아 다양한 방향으로 이동할 수 있다.
또한, 도 37의 (A)에 도시된 바와 같이 기판(5120)이 가열되어 있는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등에 의한 저항이 작은 상태가 된다. 이로써, 펠릿(5100)은 기판(5120)의 상면을 미끄러지듯이 이동한다. 펠릿(5100)의 이동은 평판면을 기판(5120)으로 향한 상태에서 일어난다. 이 후, 이미 퇴적된 다른 펠릿(5100)의 측면까지 도달되면, 측면들이 서로 결합된다. 이 때, 펠릿(5100)의 측면에 있는 산소 원자가 이탈된다. 이탈된 산소 원자가 CAAC-OS 내의 산소 결손을 보전(補塡)하는 경우가 있으므로, 결함 준위 밀도가 낮은 CAAC-OS가 된다. 또한, 기판(5120)의 상면 온도는 예컨대 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 좋다. 따라서, CAAC-OS는 기판(5120)이 대면적인 경우에도 성막할 수 있다.
또한, 펠릿(5100)은 기판(5120) 위에서 가열됨으로써 원자가 재배열되어 이온(5101) 충돌에 의하여 발생된 구조의 스트레인이 완화된다. 스트레인이 완화된 펠릿(5100)은 실질적으로 단결정이 된다. 펠릿(5100)이 실질적으로 단결정이 됨으로써, 펠릿(5100)들이 서로 결합된 후에 가열되더라도 펠릿(5100) 자체의 신축은 거의 일어날 수가 없다. 따라서, 펠릿(5100)들 사이의 틈이 넓어짐으로써 결정 입계 등의 결함이 형성되는 일이 없어, 크레바스가 생기지 않는다.
또한, CAAC-OS에서는 단결정 산화물 반도체가 한 장의 판자가 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 쌓인 것과 같이 배열된다. 또한, 펠릿(5100)들 사이에는 결정 입계가 없다. 그러므로, 성막 시의 가열, 성막 후의 가열 또는 굴곡 등에 의하여 CAAC-OS가 수축되는 등 변형되어도 국부 응력을 완화하거나 또는 스트레인을 분산할 수 있다. 따라서, 가요성을 갖는 반도체 장치에 사용하기에 적합한 구조다. 또한, nc-OS에서는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 것과 같이 배열된다.
타깃(5130)을 이온(5101)으로 스퍼터링하였을 때, 펠릿(5100)뿐만 아니라 산화 아연 등이 박리되는 경우가 있다. 산화 아연은 펠릿(5100)보다 가볍기 때문에 먼저 기판(5120)의 상면에 도달된다. 그리고, 두께 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 산화 아연층(5102)을 형성한다. 도 39는 그 단면 모식도다.
도 39의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에는 펠릿(5105a)과 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a)과 펠릿(5105b)은 측면이 서로 접촉되도록 배치된다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에서, 산화 아연과 함께 타깃으로부터 박리된 복수의 입자(5103)가 기판(5120)의 열을 받아 결정화되어 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 39의 (B)에 도시된 바와 같이, 영역(5105a1)은 펠릿(5105a)과 일체화되어 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은 그 측면이 펠릿(5105b)의 다른 측면과 접촉되도록 배치된다.
더구나, 도 39의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지듯이 이동한다. 더구나, 펠릿(5105c)의 다른 측면을 향하여 펠릿(5105e)이 산화 아연층(5102) 위를 미끄러지듯이 이동한다.
그리고, 도 39의 (D)에 도시된 바와 같이, 펠릿(5105d)은 그 측면이 펠릿(5105a2)의 측면과 접촉되도록 배치된다. 또한, 펠릿(5105e)은 그 측면이 펠릿(5105c)의 다른 측면과 접촉되도록 배치된다. 또한, 펠릿(5105d)의 다른 측면에서 산화 아연과 함께 타깃(5130)으로부터 박리된 복수의 입자(5103)가 기판(5120)의 열을 받아 결정화되어 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고, 펠릿의 측면에서 성장이 일어남으로써 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS는 nc-OS보다 각 펠릿의 크기가 커진다. 상술한 도 36에 나타낸 (3)과 (2)의 크기 차이가 퇴적 후의 성장량에 상당한다.
또한, 펠릿들 사이의 틈이 매우 좁게 됨으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿은 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가 상면으로부터 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다. 이 때, 미세한 트랜지스터에 사용하는 산화물 반도체에서, 채널 형성 영역은 하나의 큰 펠릿에 들어가는 크기인 경우가 있다. 즉, 단결정 구조를 갖는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿이 커짐으로써, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있는 경우가 있다.
이와 같이, 단결정 구조를 갖는 영역에 트랜지스터의 채널 형성 영역 등이 형성됨으로써, 트랜지스터의 주파수 특성을 높일 수 있는 경우가 있다.
상술한 모델과 같이 펠릿(5100)이 기판(5120) 위에 퇴적되는 것으로 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도 CAAC-OS를 성막할 수 있기 때문에 에피택셜 성장과 다른 성장 기구임을 알 수 있다. 또한, CAAC-OS는 레이저 결정화가 필요 없으며 대면적 유리 기판 등에도 균일한 성막이 가능하다. 예를 들어, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예컨대 비정질 산화 실리콘)인 경우에도 CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는, 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도 그 형상을 따라 펠릿(5100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(5120)의 상면이 원자 수준으로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평면인 평판면이 하방을 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 쌓임으로써, CAAC-OS를 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 갖는 경우에도 CAAC-OS는 펠릿(5100)이 기판의 요철을 따라 배열된 층이 n단(n은 자연수) 쌓인 구조가 된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS는 펠릿(5100)들 사이에 틈이 발생되기 쉬운 경우가 있다. 다만, 이 경우에도 펠릿(5100)들 사이에서 분자간 힘이 생겨, 펠릿(5100)들은 기판에 요철이 있어도 펠릿들 사이의 틈이 가능한 한 좁게 되도록 배열된다. 따라서, 기판에 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다.
이와 같은 모델과 같이 CAAC-OS가 성막되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상인 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상인 경우, 기판(5120)상을 향하는 면이 일정하게 되지 않아, 두께나 결정의 배향이 균일하게 되지 않는 경우가 있다.
상술한 성막 모델에 따르면, 비정질 구조를 갖는 피형성면 위에도 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터가 사용되고, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에 대한 제한도 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 20의 (A)에 반도체 장치의 단면도를 도시하였다. 또한, 도 20의 (B)에 반도체 장치에 포함되는 메모리 셀(760)의 회로도를 도시하였다.
도 20에 도시된 반도체 장치는 하부에 기판(700)을 사용한 트랜지스터(750)를 갖고, 상부에 산화물 반도체를 사용한 트랜지스터(200), 및 용량 소자(230)를 갖는다.
기판(700)으로서는 실리콘이나 탄소화 실리콘 등을 사용한 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄 등을 사용한 화합물 반도체 기판, SOI 기판 등을 사용할 수 있다. 반도체 기판을 사용하여 형성된 트랜지스터는 고속 동작이 가능하다.
본 실시형태에서는, 기판(700)으로서 p형 단결정 실리콘 기판을 사용하는 예를 기재한다. 트랜지스터(750)는 기판(700) 중에 채널이 형성되는 트랜지스터다. 또한, 트랜지스터(750)는, 채널 형성 영역(753), LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 n형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(755), 게이트 절연막(752), 게이트 전극(751)을 갖는다. 또한, n형 불순물 영역(755)의 불순물 농도는 n형 불순물 영역(754)보다 높다. 게이트 전극(751)의 측면에는 측벽 절연막(756)이 제공되고, 게이트 전극(751) 및 측벽 절연막(756)을 마스크로서 사용하여 n형 불순물 영역(754) 및 n형 불순물 영역(755)을 자기정합적으로 형성할 수 있다.
또한, 트랜지스터(750)는 소자 분리 영역(789)에 의하여 기판(700)에 형성되는 다른 트랜지스터(750)와 분리된다. 또한, 게이트 전극(751) 및 측벽 절연막(756) 주위에 절연막(790) 및 절연막(791)이 형성된다.
절연막(791) 위에 게이트 전극(103), 도전막(203), 및 도전막(204)이 형성된다. 또한, 도전막(203)은 트랜지스터(750)의 게이트 전극(751)과 접속된다.
게이트 전극(103), 도전막(203), 및 도전막(204) 사이에 절연막(205)이 형성된다. 절연막(205)은 실시형태 1에 기재되는 게이트 절연막(105)과 같은 재료를 적절히 사용할 수 있다.
게이트 전극(103), 도전막(203), 및 도전막(204)의 각각 일부를 노출하도록 절연막(205) 위에 절연막(206)이 형성된다.
절연막(206)으로서 물 및 수소를 블로킹하는 효과를 갖는 절연막을 사용함으로써 기판(700)과 절연막(206) 사이에 포함되는 물 및 수소가 트랜지스터(200)에 포함되는 산화물 반도체막에 확산되는 것을 방지할 수 있다. 절연막(206)으로서 산화 알루미늄, 산화 질화 알루미늄, 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 하프늄, 산화 탄탈럼으로부터 선택된 재료를 단층 또는 적층하여 형성할 수 있다.
게이트 전극(103), 도전막(203), 도전막(204), 및 절연막(206) 위에 게이트 절연막(105)이 형성된다. 트랜지스터(200)에 포함되는 한 쌍의 전극 중 한쪽의 전극(113h)은 게이트 절연막(105)에 형성된 개구를 통하여 도전막(204)과 전기적으로 접속된다.
절연막(791) 위에 게이트 전극(103), 게이트 절연막(105), 한 쌍의 전극(전극(113g) 및 전극(113h)), 게이트 전극(119)을 갖는 트랜지스터(200)가 형성된다. 트랜지스터(200)는 실시형태 1~실시형태 5에 기재된 트랜지스터를 적절히 사용할 수 있다. 여기서는 트랜지스터(200)로서 도 28에 도시된 트랜지스터를 사용한다.
절연막(121)은 트랜지스터(200) 및 절연막(206) 위에 형성된다. 절연막(121) 은 실시형태 1에 기재된 절연막(121)을 적절히 사용할 수 있다.
절연막(121) 위에 절연막(123)이 형성된다. 절연막(123)은 실시형태 1에 기재된 절연막(123)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연막(123) 및 절연막(121)에 형성된 개구에 플러그(127b)가 형성된다. 플러그(127b)는 전극(113h)과 전기적으로 접속된다.
절연막(123) 및 플러그(127b) 위에 평탄화 절연막으로서 절연막(215)이 형성된다. 절연막(215)으로서는 폴리이미드, 아크릴, 벤조사이클로부텐계 수지, 폴리아마이드, 에폭시 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기재료에 더하여, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수로 적층시킴으로써, 절연막(215)을 형성하여도 좋다.
또한, 실록산계 수지는 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예컨대 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연막(215)의 형성 방법은, 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코팅법, 딥법, 스프레이 도포, 액적 토출법(잉크젯법), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등을 사용하면 좋다. 절연막(215)의 소성 공정이 다른 가열 처리 공정을 겸함으로써 효율적으로 반도체 장치를 제작할 수 있다.
또한, 절연막(215)은 실시형태 1에 기재된 절연막(123)과 같은 재료 및 방법으로 형성하고 나서 절연막(215)에 CMP처리를 수행하여도 좋다.
또한, 절연막(215) 위에 플러그(216)가 형성되고 절연막(215)에 형성된 개구에서 플러그(127b)와 전기적으로 접속된다.
게이트 전극(751)은 도전막(203)과 전기적으로 접속된다. 또한, 트랜지스터(750)가 갖는 n형 불순물 영역(755)의 한쪽은 트랜지스터(770)(도 20의 (B) 참조)와 전기적으로 접속되고, n형 불순물 영역(755)의 다른 쪽은 배선(SL)(도 20의 (B) 참조)과 전기적으로 접속된다. 또한, 전극(113h)은 배선(BL)(도 20의 (B) 참조)과 전기적으로 접속되고, 전극(113g)은 노드(FN)(도 20의 (B) 참조)와 전기적으로 접속되고, 게이트 전극(119)은 배선(WWL)(도 20의 (B) 참조)과 전기적으로 접속되고, 게이트 전극(103)은 배선(BGL)(도 20의 (B) 참조)과 전기적으로 접속된다.
여기서 트랜지스터(750)의 채널 영역이 형성되는 영역의 반도체 재료와, 트랜지스터(200)의 채널 영역이 형성되는 영역의 반도체 재료는 상이한 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 트랜지스터(200)의 채널 영역이 형성되는 영역의 반도체 재료에 산화물 반도체를 사용하는 경우, 트랜지스터(750)의 채널 영역이 형성되는 영역의 반도체 재료에 산화물 반도체 외의 반도체 재료를 사용하는 것이 바람직하다. 예를 들어, 결정성 실리콘 등 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터는 산화물 반도체를 사용한 트랜지스터보다 고속 동작하기 쉽다. 한편, 산화물 반도체를 사용한 트랜지스터에서는 오프 전류가 낮은 전기 특성에 의하여 오랫동안 전하가 유지될 수 있다.
예를 들어, 채널 영역이 형성되는 영역의 반도체 재료에 결정성 실리콘을 사용한 트랜지스터는, 채널 영역이 형성되는 영역의 반도체 재료에 산화물 반도체를 사용한 트랜지스터보다 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 이용함으로써 데이터가 고속으로 판독될 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 말할 나위도 없다. 또한, 특별히 설명이 없는 한, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정될 필요는 없다.
트랜지스터(200)는 채널 영역이 형성되는 영역의 반도체 재료에 산화물 반도체를 사용한 트랜지스터다. 트랜지스터(200)의 오프 전류가 낮은 것을 이용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치를 구현할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다.
또한, 도 20의 (A)에 도시된 바와 같이, 트랜지스터(750)를 형성하는 기판 위에 트랜지스터(200) 및 용량 소자(230)를 형성할 수 있기 때문에 반도체 장치의 집적도를 높일 수 있다.
도 20의 (B)에 메모리 셀(760)의 회로도를 도시하였다. 메모리 셀(760)은 트랜지스터(200), 트랜지스터(750), 용량 소자(230), 및 트랜지스터(770)를 갖는다.
트랜지스터(200)의 채널이 형성되는 영역은 산화물 반도체막을 갖는다. 따라서, 트랜지스터(200)는 오프 전류가 매우 낮다(오프 저항이 매우 높다)는 특성을 갖는다. 트랜지스터(200)는 데이터를 기록할 때에 온 상태가 되므로 기록 트랜지스터라고도 불린다. 트랜지스터(200)는 N형 또는 P형의 트랜지스터인데, 이하에서는 N형인 것으로 하여 설명한다.
트랜지스터(200)는 듀얼 게이트 구조를 갖고 한쪽 게이트는 배선(WWL)에 전기적으로 접속된다. 배선(WWL)은 기록 워드선으로서 기능할 수 있다. 또한, 다른 쪽 게이트는 배선(BGL)에 전기적으로 접속된다. 또한, 다른 쪽 게이트는 항상 전위가 일정하게 유지되는 구조라도 좋다.
트랜지스터(200)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속된다. 배선(BL)은 비트선으로서 기능할 수 있다.
트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(230)의 한쪽 전극에 전기적으로 접속된다. 용량 소자(230)의 다른 쪽 전극은 배선(CL)에 전기적으로 접속된다. 또한, 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 트랜지스터(750)의 게이트에 전기적으로 접속된다.
또한, 배선(CL)의 전위를 변동시킴으로써 트랜지스터(750)의 게이트(노드(FN))의 전위가 변동한다. 배선(CL)은 용량선이라고도 불린다.
트랜지스터(750)는 P형 트랜지스터다. 트랜지스터(750)의 채널이 형성되는 영역은 산화물 반도체, 실리콘 등 다양한 재료를 사용할 수 있다. 트랜지스터(750)의 소스 및 드레인 중 한쪽은 트랜지스터(770)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(750)의 소스 및 드레인 중 다른 쪽은 배선(SL)에 전기적으로 접속된다.
트랜지스터(770)의 소스 및 드레인 중 다른 쪽은 배선(BL)에 전기적으로 접속된다. 트랜지스터(770)의 게이트는 배선(RWL)에 전기적으로 접속된다. 트랜지스터(770)는 데이터를 판독할 때에, 트랜지스터(750)와 배선(BL)을 도통시키기 위한 것이고, 선택 트랜지스터라고도 불린다.
배선(SL)은 소스선 또는 전원선으로서 기능할 수 있다. 배선(SL)은 일정한 전위로 유지되는 것이 바람직하다. 다만, 전원의 차단 또는 공급 시에 전위의 변동이 있어도 상관없다.
도 20의 (B)의 메모리 셀(760)에서, 데이터는 노드(FN)의 전위로서 유지된다. 트랜지스터(200)의 오프 저항이 충분히 높으면, 매우 오랫동안 데이터를 유지할 수 있다. 이론적으로는, 데이터의 유지 기간은, 노드(FN)와 그 외의 노드 사이의 모든 용량(용량 소자(230)를 포함함)과, 노드(FN)와 그 외의 노드 사이의 모든 저항(트랜지스터(200)의 오프 저항을 포함함)에 의하여 결정된다.
예를 들어, 용량이 30fF, 저항이 1×1022Ω이면, 시상수는 9.5년이므로, 10년 후에는, 노드(FN)의 전위(와 기준이 되는 전위 사이의 차이)는 당초의 35％ 정도까지 저하된다. 이와 같이 전위가 저하된 경우에도, 데이터를 잘못 판독하지 않는 판독 방법이 요구된다.
이하, 도 29를 사용하여, 메모리 셀(760)에 대한 데이터의 기록 동작 및 메모리 셀(760)로부터의 데이터의 판독 동작을 설명한다. 또한, 트랜지스터(750) 및 트랜지스터(770)의 문턱 전압은 0 미만이며, -VDD보다 큰 것으로 한다.
<기록 동작>
데이터의 기록은, 트랜지스터(200)를 온 상태로 하였을 때에 비트선인 배선(BL)의 전위를 데이터에 따른 것으로 함으로써 수행된다. 기본적으로는 DRAM에 대한 데이터의 기록 방법과 마찬가지다. 트랜지스터(200)는 트랜지스터(750)나 트랜지스터(770)와 문턱 전압 등이 상이하므로 여기서는 트랜지스터(200)를 온 상태로 할 때에는 그 게이트의 전위(배선(WWL)의 전위)를 VOS _H로 하고, 트랜지스터(200)를 오프 상태로 할 때에는 그 게이트의 전위를 VOS _L로 하고, 또한, VOS _L=GND(<VDD)라도 좋다.
여기서는, 데이터 "0"(2값 중 한쪽)을 기록할 때에는 배선(BL)의 전위를 GND, 데이터 "1"(2값 중 다른 쪽)을 기록할 때에는 배선(BL)의 전위를 VDD로 한다. 도 29의 시간(T1)에 배선(WWL)의 전위가 상승되기 시작하고, 트랜지스터(200)가 온 상태가 된다. 이 결과, 노드(FN)의 전위는 데이터에 따른 것이 된다. 예를 들어, 데이터 "0"을 기록하는 경우에는 GND가 되고, 데이터 "1"을 기록하는 경우에는 VDD가 된다. 시간(T2)에 배선(WWL)의 전위가 저하되기 시작하고, 트랜지스터(200)가 오프 상태가 되고, 기록은 종료된다. 또한, 트랜지스터(200)가 오프 상태가 될 때에, 트랜지스터(200)의 게이트(및 배선(WWL))와 노드(FN) 사이의 용량 결합에 의하여 노드(FN)의 전위가 약간 강하된다.
또한, 기록을 수행할 때에, 배선(BL)과 배선(SL) 사이에 전류가 흐르지 않도록 하는 것이 바람직하다. 예를 들어, 배선(BL)과 배선(SL) 사이의 전위차를 없애도 좋다. 즉, 배선(SL)의 전위를 배선(BL)과 마찬가지로, 데이터에 따라서 변동시키면 좋다.
배선(RWL)의 전위를 트랜지스터(770)가 오프 상태가 되는 전위로 하면 더 효과적이다. 여기서는 배선(BL), 배선(SL)의 전위는 GND 이상 VDD 이하로 한다. 따라서 배선(RWL)의 전위를 VDD로 하면 트랜지스터(770)가 오프 상태가 된다. 또한, 본 실시형태에서는 배선(SL)의 전위는, 대기 기간 외에는 VDD로 유지되는 것으로 하지만, 그 외의 전위라도 좋다.
<유지 동작>
데이터를 유지할 때에는, 트랜지스터(200)를 오프 상태로 한다. 도 29의 시간(T3)~시간(T4)이, 전원이 차단된 상태에서의, 데이터를 유지하고 있는 기간(대기 기간)을 나타낸다. 또한, 대기 기간에는 모든 배선의 전위가 동일(여기서는, GND)하게 된다. 여기서, 노드(FN)의 전위가 GND보다 높은 경우에는, 노드(FN)의 전위는 서서히 저하된다.
데이터 "0"이 기록된 경우에는, 노드(FN)의 전위는 GND에 가까운 값이므로, 변동은 문제가 되지 않는다. 그러나, 데이터 "1"이 기록된 경우, 당초에는 VDD에 가까운 값이지만, 시간이 경과됨에 따라 저하된다. 전위의 저하분을 ΔV로 한다. 즉, 데이터 유지 기간 후의 노드(FN)의 전위(트랜지스터(750)의 게이트의 전위)는 (VDD-ΔV)다. 상술한 조건에서는, 유지의 기간이 1년 정도라면, 전위의 저하는 10％ 정도이지만, 10년 후라면, 상술한 바와 같이 당초의 35％까지 저하된다. 즉, ΔV=0.65×VDD다. 여기서는, 데이터 유지를 보증하는 기간이 경과된 후에, 노드(FN)의 전위가 가장 저하되는 경우에는, (VDD-ΔVMAX)가 되는 것으로 한다.
<판독 동작>
데이터를 판독하는 동작은, 배선(BL)과 배선(SL)의 전위를 상이한 것으로 하고, 그 후, 트랜지스터(770)를 온 상태로 함으로써, 트랜지스터(750)의 소스와 드레인 사이에 전류가 흐르는지 여부로 판단한다. 노드(FN)의 전위에 의하여, 트랜지스터(750)의 도통 상태가 상이하게 되므로, 기록된 데이터를 판단할 수 있다.
구체적으로는, 배선(RWL)의 전위를 적절한 값(여기서는 VDD)으로 하여 트랜지스터(770)를 오프 상태로 하고, 또한, 배선(SL)의 전위는 VDD로 한다. 배선(BL)을 적절한 전위(여기서는 GND)로 프리차지한 후, 부유 상태로 한다. 그리고, 배선(CL)의 전위를 적절한 값(여기서는 a, 다만, GND<α<VDD)으로 한다.
이 직전까지, 데이터 "0"이 기록된 경우에는, 노드(FN)의 전위는 GND에 가까운 값이지만, 배선(CL)의 전위가 GND로부터 a로 상승됨으로써, 용량 소자(230)를 통한 용량 결합에 의하여, 전위는 거의 a가 된다. 또한, 데이터 "1"이 기록된 경우에는, 노드(FN)의 전위는 거의 (VDD-ΔV+α-GND)가 된다. 그 후, 시간(T5)에, 배선(RWL)의 전위를 적절한 값(여기서는 GND)으로 하여 트랜지스터(770)를 온 상태로 한다.
여기서, 데이터가 정확하게 판독되기 위해서는, 데이터 "0"이 기록된 경우에는, 트랜지스터(750)는 온 상태이며, 배선(BL)의 전위가 GND로부터 VDD까지 상승될 것이 요구되고, 데이터 "1"이 기록된 경우에는, 오프 상태이며, 배선(BL)의 전위가 그대로 GND인 것이 요구된다.
이를 위해서는, 트랜지스터(750)의 문턱 전압을 Vth로 하면, a<VDD+Vth, VDD-ΔV+a-GND=VDD+Vth라는 2개의 부등식을 만족시켜야 한다. 즉, GND+ΔV+Vth≤GND+ΔVMAX+Vth=a<VDD+Vth다.
예를 들어, VDD=+1.8[V], GND=0[V], Vth=-0.5[V], ΔVMAX=1.2[V]로 할 때, 0.7[V]≤α<1.3[V]로 하면 좋다. 또는, VDD=+0.9[V], GND=0[V], Vth=-0.4[V], ΔVMAX=0.6[V]로 하면, 0.2[V]≤α<0.5[V]로 하면 좋다.
또한, a는 요구되는 범위 내의 임의의 값으로 할 수 있지만, VDD와 GND의 평균값(VDD/2라고도 함), 또는 VDD와 GND 사이의 차이를 N 등분한 것과 GND와의 합(VDD/N이라고도 하며, 다만, N=3, 4, 5, 렁)을 사용하여도 좋다. 전자의 예에서는, VDD/2는 0.9[V]이며, 후자의 예에서는, VDD/3은, 0.3[V]이다. 모두 요구되는 수치 범위 내에 있다.
이와 같이 대기 기간에서, 노드(FN)의 전위가, 당초보다 60％ 이상 저하되는 경우(당초의 전위의 40％ 이하인 경우)에는, 판독 시에 배선(CL)의 전위를 적절하게 상승시킴으로써, 노드(FN)의 전위를 상승시키는 것이 바람직하다.
또한, 데이터가 "1"일 때에 당초 기록한 전위가 VDD인데도, 배선(CL)에 출력되는 전위는 GND다. 이와 같이 데이터가 반전되어서 출력되는 것에 주의할 필요가 있다.
본 실시형태에 기재된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 낮은 트랜지스터를 사용함으로써, 매우 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 오랫동안 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 기재된 반도체 장치에서는, 데이터의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 전혀 생기지 않는다. 즉, 개시된 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되는 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태 또는 오프 상태에 따라 데이터가 기록되기 때문에 고속 동작도 쉽게 구현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고, 높은 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치의 구성예에 대하여 설명한다.
<구성예>
도 30의 (A)는 본 발명의 일 형태에 따른 표시 장치의 상면도이고, 도 30의 (B)는 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도다. 또한, 도 30의 (C)는 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도다.
화소부에 배치되는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한，상기 트랜지스터는 n채널형 트랜지스터로 하기 쉬우므로, 구동 회로 중 n채널형 트랜지스터를 사용하여 구성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 기재된 트랜지스터를 사용함으로써 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 30의 (A)에 도시하였다. 표시 장치의 기판(700) 위에는 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)를 갖는다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702), 및 제 2 주사선 구동 회로(703)로부터 연장되어 배치된다. 또한 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스 형상으로 배치된다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속된다.
도 30의 (A)에서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그러므로, 외부에 제공되는 구동 회로 등의 부품의 개수가 저감되기 때문에, 비용을 삭감할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공한 경우에는 배선을 연장시킬 필요가 있고, 배선 사이의 접속 개수가 증가된다. 같은 기판(700) 위에 구동 회로를 제공한 경우에는 그 배선 사이의 접속 개수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
<액정 표시 장치>
또한, 화소의 회로 구성의 일례를 도 30의 (B)에 도시하였다. 여기서는 VA형 액정 표시 장치의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는 한 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 다른 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이로써, 멀티 도메인 설계된 화소 각각의 화소 전극에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과, 트랜지스터(717)의 게이트 배선(713)에는, 상이한 게이트 신호를 제공할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(714)은 트랜지스터(716)와 트랜지스터(717)에서 공통적으로 사용된다. 트랜지스터(716)와 트랜지스터(717)는 상술한 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 따라서 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(716)와 전기적으로 접속되는 제 1 화소 전극과, 트랜지스터(717)와 전기적으로 접속되는 제 2 화소 전극의 형상에 대하여 설명한다. 제 1 화소 전극과 제 2 화소 전극의 형상은 슬릿에 의하여 분리되어 있다. 제 1 화소 전극은 V자형으로 퍼지는 형상을 갖고, 제 2 화소 전극은 제 1 화소 전극의 외측을 둘러싸도록 형성된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)과 접속되어 있다. 게이트 배선(712)과 게이트 배선(713)에 상이한 게이트 신호를 제공하고 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 하여, 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는 한 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 구비한다. 제 1 액정 소자(718)는 제 1 화소 전극과 대향 전극과 이들 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극과 대향 전극과 이들 사이의 액정층으로 구성된다.
또한, 도 30의 (B)에 도시된 화소 회로는 이에 한정되지 않는다. 예를 들어, 도 30의 (B)에 도시된 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
<유기 EL 표시 장치>
화소의 회로 구성의 다른 일례를 도 30의 (C)에 도시하였다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 전자가, 다른 쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 30의 (C)는 적용할 수 있는 화소 회로의 일례를 도시한 도면이다. 여기서는 n채널형 트랜지스터를 한 화소에 2개 사용하는 예를 나타낸다. 또한, 본 발명의 일 형태에 따른 산화물 반도체막은 n채널형 트랜지스터의 채널 형성 영역에 사용할 수 있다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.
적용할 수 있는 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724), 및 용량 소자(723)를 갖는다. 스위칭용 트랜지스터(721)는 게이트 전극이 주사선(726)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극 중 한쪽)이 신호선(725)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극 중 다른 쪽)이 구동용 트랜지스터(722)의 게이트 전극에 접속된다. 구동용 트랜지스터(722)는 게이트 전극이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)는 상기 실시형태에서 설명하는 트랜지스터를 적절히 사용할 수 있다. 따라서, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위란, 전원선(727)에 공급되는 고전원 전위보다 낮은 전위이고, 예컨대 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수 있다. 구동용 트랜지스터(722)의 게이트 용량에 대해서는, 채널 형성 영역과 게이트 전극 사이에 용량이 형성되어도 좋다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온 상태가 되는지, 오프 상태가 되는지의 2개의 상태가 되는 비디오 신호를, 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위하여, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극에 인가한다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(722)의 게이트 전극에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위하여, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 수행할 수 있다.
또한, 화소 회로의 구성은 도 30의 (C)에 도시된 화소 구성으로 한정되지 않는다. 예를 들어, 도 30의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
도 30에서 예시한 회로에 상기 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제 1 전극)이 전기적으로 접속되고, 고전위 측에 드레인 전극(제 2 전극)이 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 제 2 게이트 전극에는, 소스 전극에 인가하는 전위보다 낮은 전위 등, 앞에서 예사한 전위를 배선(미도시)에 의하여 입력할 수 있는 구성으로 하면 좋다.
예를 들어, 본 명세서 등에서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용하거나, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예컨대 EL(electroluminescence) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 회절 광 밸브(GLV: grating light valve), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System)를 사용한 표시 소자, DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록 상표), IMOD(Interferometric Modulator Display) 소자, 셔터 방식의 MEMS 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등의 적어도 하나를 갖는다. 이들에 더하여 전기적 또는 자기적 작용에 의하여, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가져도 좋다. EL 소자를 사용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드 이미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체, 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는 전자 종이 등이 있다. 또한, 반투과형 액정 디스플레이나 반사형 액정 디스플레이를 구현하기 위해서는 화소 전극의 일부 또는 모두가, 반사 전극으로서의 기능을 갖도록 하면 좋다. 예를 들어, 화소 전극의 일부 또는 모두가, 알루미늄, 은 등을 갖도록 하면 좋다. 또한 그 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공하는 것도 가능하다. 이로써 소비 전력을 더 저감시킬 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 적용한 표시 모듈에 대하여, 도 31을 사용하여 설명한다.
도 31에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002)의 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 갖는다. 또한 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태에 따른 반도체 장치는 예컨대 표시 패널(8006)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)는 터치 패널(8004) 및 표시 패널(8006)의 사이즈에 맞추어, 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(8004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩하여 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하도록 할 수도 있다. 또는 표시 패널(8006)의 각 화소 내에 광 센서를 제공하고, 광학식의 터치 패널로 하는 것도 가능하다. 또는 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 구비하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 갖는다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(8009)은 표시 패널(8006)의 보호 기능 외에, 프린트 기판(8010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 전자 실드(shield)로서의 기능을 갖는다. 또한 프레임(8009)은 방열판으로서의 기능을 가지고 있어도 좋다.
프린트 기판(8010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하기 위한 전원으로서는 외부의 상용 전원이어도 좋고, 별도 제공된 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 이용하는 경우에는 배터리(8011)를 생략할 수 있다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
본 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기로서, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크탑형 또는 노트북형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 휴대 전화, 자동차 전화, 휴대용 게임기, 태블릿 단말, 파친코기 등의 대형 오락기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화나 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 연료를 사용한 엔진이나 비수계 이차 전지로부터의 전력을 사용하여, 전동기로 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예컨대 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 바꾼 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함한 원동기 장치 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등을 들 수 있다.
도 21의 (A)는 휴대용 게임기의 일례를 도시한 도면이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 21의 (A)에 도시된 휴대용 게임기는 2개의 표시부(표시부(903) 및 표시부(904))를 가지고 있지만, 휴대용 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다. 표시부(903), 표시부(904) 등에 포함되는 트랜지스터에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다. 또한, CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
도 21의 (B)는 휴대 데이터 단말의 일례를 도시한 도면이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경이 가능하다. 제 1 표시부(913)에서의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 한쪽에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다. 제 1 표시부(913), 제 2 표시부(914) 등에 포함되는 트랜지스터에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다. 또한, CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
도 21의 (C)는 노트북형 퍼스널 컴퓨터의 일례를 도시한 도면이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다. 표시부(922) 등에 포함되는 트랜지스터에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다. 또한, CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
도 21의 (D)는 전기 냉동 냉장고의 일례를 도시한 도면이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다. CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
도 21의 (E)는 비디오 카메라의 일례를 도시한 도면이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 표시부(943)에서의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 표시부(943) 등에 포함되는 트랜지스터에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다. 또한, CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
도 21의 (F)는 보통 자동차의 일례를 도시한 도면이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다. CPU(미도시), 기억 장치(미도시) 등에 실시형태 1~실시형태 4에 기재된 트랜지스터를 사용할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합할 수 있다.
(실시예 1)
본 실시예에서는 산화물 반도체막에 산소 이온을 주입한 경우에서의, 주입된 산소의 깊이 방향에서의 농도를 계산하고, 그 결과를 나타낸다. 또한, 본 실시예에서는 산소 이온이 주입된 산화물 반도체막으로서 도 1에 도시된, 게이트 절연막(105)에 접촉되는 산화물 반도체막(107)을 상정한다.
또한, 계산에는, TRIM(Transport of Ion in Matter)을 사용하였다.
계산에 사용한 시료는 실리콘 웨이퍼 위에 산화 실리콘막 및 산화물 반도체막이 순차적으로 적층된 구조다.
산화 실리콘막은 원소의 원자수비가 Si:O=1:2이고, 막 두께를 100nm, 밀도를 2.2g/cm3으로 하였다. 산화물 반도체막은 원소의 원자수비가 In:Ga:Zn:O=1:3:4:10의 IGZO막이고, 막 두께를 20nm, 밀도를 5.91g/cm3으로 하였다. 또한, 이온 종으로서는 원자량이 16의 산소 원자 이온을 사용하고 도즈량을 1×1016ions/cm2로 하였다.
이온 종을 주입할 때의 가속 전압을 각각 2.5kV, 5kV, 7.5kV로 하여 계산한 결과를 도 22에 나타냈다. 도 22에서, 산화 실리콘막을 SiO2로 나타내고, 산화물 반도체막을 IGZO(134)로 나타낸다.
도 22에서 가로 축은 깊이 방향, 세로 축은 산소 농도를 나타낸다. 또한, 실선은 가속 전압을 2.5kV로 하였을 때의 계산 결과이고, 파선은 가속 전압을 5kV로 하였을 때의 계산 결과이고, 일점 쇄선은 가속 전압을 7.5kV로 하였을 때의 계산 결과다.
이 결과로부터 이온 종의 가속 전압과 산화물 반도체막의 두께를 제어함으로써 산화 실리콘막과 산화물 반도체막 사이의 계면에서의, 주입된 산소 농도를 제어할 수 있다.
(실시예 2)
본 실시예에서는 산화물 반도체막에 산소 이온을 주입한 경우에서의, 주입된 산소의 깊이 방향에서의 농도를 측정하고, 그 결과를 나타낸다. 또한, 본 실시예에서는 산소 이온이 주입된 산화물 반도체막으로서 도 1에 도시된, 게이트 절연막(105)에 접촉되는 산화물 반도체막(107)을 상정한다.
<시료의 제작 방법>
본 실시예에서는 본 발명의 일 형태에 따른 트랜지스터에 포함되는 산화물 반도체막을 포함하는 시료(A1) 및 시료(A2)를 각각 제작하였다.
<시료 A1>
시료 A1은 실리콘 웨이퍼 위에 두께 100nm의 산화 실리콘막을 형성하고, 산화 실리콘막 위에 두께 20nm의 제 1 산화물 반도체막을 형성하고 제 1 산화물 반도체막에 산소 이온을 주입한 후 제 1 산화물 반도체막 위에 두께 50nm의 제 2 산화물 반도체막을 형성하여 제작되었다. 또한, 시료 A1에서는 18O+의 산소 원자 이온을 주입하였다.
산화 실리콘막은 스퍼터링법을 사용하여 형성하였다.
제 1 산화물 반도체막은 스퍼터링 타깃을 In:Ga:Zn=1:3:4(원자수비)의 타깃으로 하고, 유량 11%의 산소를 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.7Pa로 제어하며 0.5kW의 직류 전력을 공급한 스퍼터링법에 의하여 형성하였다. 또한, 제 1 산화물 반도체막을 형성할 때의 기판 온도를 200℃로 하였다.
다음에 이온 주입법을 사용하여 제 1 산화물 반도체막에 18O+의 산소 원자 이온을 첨가하였다. 이 때의 가속 전압을 5kV, 도즈량을 1×1016ions/cm2로 하였다.
다음에 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하였다. 스퍼터링 타깃을 In:Ga:Zn=1:1:1(원자수비)의 IGZO 타깃으로 하고, 유량 33%의 산소를 스퍼터링 가스로서 스퍼터링 장치의 반응실 내에 공급하고, 반응실 내의 압력을 0.7Pa로 제어하며 0.5kW의 직류 전력을 공급한 스퍼터링법에 의하여 형성하였다. 또한, 제 1 산화물 반도체막을 형성할 때의 기판 온도를 300℃로 하였다.
<시료 A2>
시료 A2는 실리콘 웨이퍼 위에 두께 100nm의 산화 실리콘막을 형성하고, 산화 실리콘막 위에 두께 20nm의 제 1 산화물 반도체막을 형성하고, 제 1 산화물 반도체막에 산소 이온을 주입한 후 제 1 산화물 반도체막 위에 두께 50nm의 제 2 산화물 반도체막을 형성하여 제작되었다. 또한, 시료 A2에서는 18O2 +의 산소 분자 이온을 주입하였다.
시료 A2는 이온 주입법을 사용하여 시료 A1의 산소 원자 대신에 18O2 +의 산소 분자 이온을 제 1 산화물 반도체막에 첨가하였다. 이 때의 가속 전압을 5kV, 도즈량을 5×1015ions/cm2로 하였다.
다음에 시료 A1 및 A2에서, 주입된 산소의 깊이 방향에서의 농도를 SIMS를 사용하여 측정하였다. 또한, 산소 농도를 실리콘 웨이퍼 측으로부터 측정하였다. 측정 결과를 도 23에 나타냈다.
도 23에서 산화 실리콘막을 SiO2로 나타내고, 제 1 산화물 반도체막을 IGZO(134)로 나타내고, 제 2 산화물 반도체막을 IGZO(111)로 나타낸다. 또한, 도 23에서 가로 축은 깊이 방향, 세로 축은 18O+농도를 나타낸다. 또한, 가로 축에서 산화 실리콘막과 제 1 산화물 반도체막 사이의 계면을 0nm로 한다. 또한, 파선은 시료 A1의 측정 결과이고 실선은 시료 A2의 측정 결과다. 또한, 산화 실리콘막 중의 18O+농도는 산화 실리콘막에 포함되는 18O의 천연 존재비(0.2%)로부터 얻어진 농도다.
도 23을 보면 시료 A1에서 산화 실리콘막에 주입된 18O+농도보다 시료 A2에서 산화 실리콘막에 주입된 18O+농도가 굉장히 낮은 것을 알 수 있다. 이로써 산소 원자 이온을 사용하는 경우에 비하여 산소 분자 이온을 사용함으로써 더 얕은 영역에 산소 원자 이온을 주입할 수 있다.
(실시예 3)
본 실시예에서는 산화물 반도체막에 산소 이온을 주입하고 나서 가열 처리를 수행하는 경우에서의, 주입된 산소의 깊이 방향에서의 농도를 측정하고, 그 결과를 나타낸다. 또한, 본 실시예에서는 산소 이온이 주입된 산화물 반도체막으로서 도 1에 도시된, 게이트 절연막(105)에 접촉되는 산화물 반도체막(107)을 상정한다.
<시료의 제작 방법>
본 실시예에서는 실시예 2에서 제작한 시료 A2와, 시료 A2에 대하여 가열 처리를 수행한 시료 B1~시료 B3을 각각 제작하였다.
<시료 B1>
실시예 2에 기재된 바와 같이 시료 A2를 형성한 후, 450℃의 질소 분위기에서 1시간 가열 처리를 수행한 후, 450℃의 산소 분위기에서 1시간 가열 처리를 수행하였다.
<시료 B2>
실시예 2에 기재된 바와 같이 시료 A2를 형성한 후, 500℃의 질소 분위기에서 1시간 가열 처리를 수행한 후, 500℃의 산소 분위기에서 1시간 가열 처리를 수행하였다.
<시료 B3>
실시예 2에 기재된 바와 같이 시료 A2를 형성한 후, 550℃의 질소 분위기에서 1시간 가열 처리를 수행한 후, 550℃의 산소 분위기에서 1시간 가열 처리를 수행하였다.
다음에 시료 A2 및 시료 B1~B3에서 주입된 18O+의 깊이 방향에서의 농도를 SIMS를 사용하여 측정하였다. 또한, 산소 농도를 실리콘 웨이퍼 측으로부터 측정하였다. 측정 결과를 도 24에 도시하였다.
도 24에서 산화 실리콘막을 SiO2로 나타내고, 제 1 산화물 반도체막을 IGZO(134)로 나타내고, 제 2 산화물 반도체막을 IGZO(111)로 나타낸다. 또한, 도 24에서 가로 축은 깊이 방향, 세로 축은 18O+농도를 나타낸다. 또한, 가로 축에서 산화 실리콘막과 제 1 산화물 반도체막 사이의 계면을 0nm로 한다. 또한, 파선은 시료 A2의 측정 결과이고 가는 실선은 시료 B1의 측정 결과이고, 굵은 실선은 시료 B2의 측정 결과이고, 일점 쇄선은 시료 B3의 측정 결과다. 또한, 산화 실리콘막 중의 18O+농도는 산화 실리콘막에 포함되는 18O의 천연 존재비(0.2%)로부터 얻어진 농도다.
도 24를 보면 시료 B1~B3에 나타낸 바와 같이, 제 1 산화물 반도체막에 주입한 18O+는 가열 처리 온도가 높게 됨에 따라 제 2 산화물 반도체막에 확산되는 것을 알 수 있다.
상기를 보면, 제 1 산화물 반도체막에 산소를 첨가한 후, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하고, 가열 처리를 수행함으로써 제 1 산화물 반도체막에 포함되는 산소를 제 2 산화물 반도체막에 확산시킬 수 있다는 것을 알 수 있다.
(실시예 4)
본 실시예에서는 실시형태 6 및 도 20에 나타낸 메모리 셀을 제작한 후, 메모리 셀에 포함되는 트랜지스터의 전기 특성을 측정하고, 그 결과를 나타낸다.
<트랜지스터의 제작 방법>
먼저, 트랜지스터의 제작 공정에 대하여 설명한다. 여기서는 대표적으로 메모리 셀에 포함되는 트랜지스터(200)의 제작 방법에 대하여 설명한다. 또한, 도 20에 도시된 트랜지스터(200)의 구조에 대하여 도 28을 사용하여 자세히 설명한다. 본 실시예에서는 도 2, 도 3, 도 7, 및 도 28을 참조하여 트랜지스터의 제작 방법에 대하여 설명한다.
도 2의 (A)에 도시된 바와 같이, 기판(101) 위에 절연막(미도시)을 형성하고, 상기 절연막 위에 게이트 전극(103)을 형성하였다. 다음에 절연막 및 게이트 전극(103) 위에 절연막(104)을 형성하고 절연막(104) 위에 산화물 반도체막(106)을 형성하였다. 다음에 산화물 반도체막(106)에 산소(108)를 첨가하여 도 2의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물 반도체막(106a)을 형성하였다.
기판(101)으로서는, 실리콘 웨이퍼를 사용하였다.
또한, 염화 수소를 포함하는 산소 분위기에서, 기판(101)을 950℃로 가열하여 기판(101) 표면에 두께 400nm의 염소를 포함하는 산화 실리콘막을 절연막으로서 형성하였다.
또한, 절연막 위에 두께 50nm의 In-Ga-Zn 산화 질화물막을 스퍼터링법에 의하여 형성한 후, In-Ga-Zn 산화 질화물막 위에 리소그래피 공정에 의하여 마스크를 형성하고 In-Ga-Zn 산화 질화물막을 선택적으로 에칭하여 게이트 전극(103)을 형성하였다. 이 후, 마스크를 제거하였다.
또한, In-Ga-Zn 산화 질화물막의 성막에 사용한 스퍼터링 조건으로서는 In:Ga:Zn=1:1:1의 In-Ga-Zn-O 타깃을 사용하여 스퍼터링 가스로서 질소를 압력 40Pa의 체임버에 도입하고 기판 온도를 500℃로 하고 공급 전력을 0.5kW로 하였다.
절연막(104)으로서 플라즈마 CVD법을 사용하여 두께 100nm의 산화 질화 실리콘막을 형성하였다.
산화물 반도체막(106)으로서 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 이 때의 스퍼터링 조건으로서는, In:Ga:Zn=1:3:4의 타깃을 사용하고, 스퍼터링 가스로서 유량 11%의 산소를 압력 0.7Pa의 체임버에 도입하고, 기판 온도를 200℃로 하고, 공급 전력을 0.5kW로 하였다.
도즈량을 1×1016ions/cm2, 가속 전압을 5kV로 한 이온 주입법을 사용하여 산소(108)로서 산소 분자 이온을 첨가하였다.
다음에 도 2의 (B)에 도시된 바와 같이, 산소가 첨가된 산화물 반도체막(106a) 위에 산화물 반도체막(109)을 형성하였다.
산화물 반도체막(109)으로서 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물막을 형성하였다. 이 때의 스퍼터링 조건으로서는, In:Ga:Zn=1:1:1의 타깃을 사용하고, 스퍼터링 가스로서 유량 33%의 산소를 압력 0.7Pa의 체임버에 도입하고, 기판 온도를 300℃로 하고, 공급 전력을 0.5kW로 하였다.
다음에 가열 처리를 수행하여 산화물 반도체막(106a)에 포함되는 산소의 일부를 산화물 반도체막(109)으로 이동시켜 도 2의 (C)에 도시된 바와 같이, 산소 결손이 저감된 산화물 반도체막(106b) 및 산화물 반도체막(109a)을 형성하였다.
여기서는 450℃의 질소 분위기에서 1시간 가열 처리를 수행한 후, 450℃의 산소 분위기에서 1시간의 가열 처리를 수행하였다.
다음에 도 7의 (A)에 도시된 바와 같이, 산화물 반도체막(109a) 위에 도전막(112)을 형성하였다.
여기서는, 도전막(112)으로서 스퍼터링법에 의하여 두께 50nm의 텅스텐막을 형성하였다.
다음에 도전막(112) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 절연막(104), 산화물 반도체막(106a), 산화물 반도체막(109a), 및 도전막(112)을 에칭하여 도 7의 (B)에 도시된 바와 같이, 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(110), 및 도전막(113)을 형성하였다.
다음에 게이트 절연막(105), 산화물 반도체막(107), 산화물 반도체막(110), 및 도전막(113) 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 게이트 절연막(105)의 일부를 에칭하여 도 20의 (B)에 도시된 트랜지스터(750)의 게이트 전극(751)의 일부를 노출한다. 다음에 도 28에 도시된 바와 같이, 한 쌍의 전극(전극(113g) 및 전극(113h))을 형성한다. 또한, 도전막(113)을 에칭하여 한 쌍의 전극(전극(113c) 및 전극(113d))을 형성한다. 이 때, 산화물 반도체막(111)이 형성된다.
여기서는 두께 70nm의 텅스텐막을 스퍼터링법에 의하여 형성한 후, 텅스텐막 위에 리소그래피 공정에 의하여 마스크를 형성하고, 텅스텐막을 선택적으로 에칭하여 한 쌍의 전극(전극(113g) 및 전극(113h))을 형성하였다. 이 후, 마스크를 제거하였다.
다음에 한 쌍의 전극(전극(113a) 및 전극(113b)) 및 산화물 반도체막(111) 위에 산화물 반도체막, 절연막, 및 도전막을 적층한 후, 도전막 위에 리소그래피 공정에 의하여 마스크를 형성한 후, 산화물 반도체막, 절연막, 및 도전막을 에칭하여 도 28에 도시된 바와 같이, 산화물 반도체막(115), 게이트 절연막(117), 및 게이트 전극(119)을 형성하였다.
산화물 반도체막(115)이 되는 산화물 반도체막으로서 스퍼터링법에 의하여 두께 5nm의 In-Ga-Zn계 산화물막을 형성하였다. 이 때의 스퍼터링 조건으로서는, In:Ga:Zn=1:3:2의 타깃을 사용하고, 스퍼터링 가스로서 유량 33%의 산소를 압력 0.4Pa의 체임버에 도입하고, 기판 온도를 200℃로 하고, 공급 전력을 0.5kW로 하였다.
게이트 절연막(117)이 되는 절연막으로서 플라즈마 CVD법에 의하여 두께 20nm의 산화 질화 실리콘막을 형성하였다.
게이트 전극(119)이 되는 도전막으로서 스퍼터링법에 의하여 두께 30nm의 질화 타이타늄막과, 두께 135nm의 텅스텐막을 적층하여 형성하였다.
다음에 절연막(121)을 형성한 후, 가열 처리를 수행하여 절연막(123)을 형성하였다.
절연막(121)으로서 스퍼터링법에 의하여 두께 150nm의 산화 알루미늄막을 형성하였다.
가열 처리는 450℃의 산소 분위기에서 1시간 수행하였다.
절연막(123)으로서 플라즈마 CVD법을 사용하여 두께 300nm의 산화 질화 실리콘막을 형성하였다.
다음에 절연막(121) 및 절연막(123) 위에 리소그래피 공정에 의하여 마스크를 형성하고 나서, 절연막(121) 및 절연막(123) 각각의 일부를 에칭하여 한 쌍의 전극(전극(113a) 및 전극(113b))의 일부를 노출한 후, 도 28에 도시된 플러그(127a) 및 플러그(127b)를 형성하였다.
여기서는 플러그(127a) 및 플러그(127b)로서 스퍼터링법에 의하여 두께 50nm의 타이타늄막과, 두께 200nm의 알루미늄막과, 두께 50nm의 타이타늄막을 적층하여 형성하였다.
상술한 공정을 거쳐 트랜지스터를 제작하였다. 또한, 트랜지스터의 채널 길이를 0.8μm로 하고, 채널 폭을 0.8μm로 하였다.
<전기 특성의 측정 결과>
다음에 트랜지스터의 전기 특성을 측정하였다. 먼저, 스트레스 시험을 수행하기 전의 전기 특성(이하, 초기 특성이라고 함)을 측정하였다. 여기서는 소스-드레인간 전압(이하, 드레인 전압이라고 함)을 0.1V, 1.8V로 하고, 소스-게이트간 전압(이하, 게이트 전압이라고 함)을 -3V로부터 +3V까지 변화시켰을 때의 소스-드레인간 전류(이하, 드레인 전류라고 함)의 변화 특성, 즉 Id-Vg특성을 측정하였다. 이 결과를 도 25의 (A)에 나타냈다.
다음에, 트랜지스터의 스트레스 시험을 수행하였다. 여기서는 실시형태 6 및 도 20에 나타낸 메모리 셀(760)에서 BT 스트레스 시험을 수행하였다.
여기서, BT 스트레스 시험의 일례인 게이트 BT 스트레스 시험의 측정 방법에 대하여 설명한다. 먼저, 기판 온도를 임의의 온도(이하, 스트레스 온도라고 함)로 일정하게 유지하여 트랜지스터의 초기 특성에서의 Id-Vg특성을 측정한다.
다음에, 기판 온도를 스트레스 온도로 유지한 채, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 같은 전위로 하고, 상기 한 쌍의 전극과는 다른 전위를 게이트 전극에 일정 시간(이하, 스트레스 시간이라고 함) 인가한다. 다음에 기판 온도를 스트레스 온도로 유지한 채 트랜지스터의 Id-Vg특성을 측정한다. 이 결과 게이트 BT 스트레스 시험을 수행하기 전과 수행한 후의 Id-Vg특성에서의 문턱 전압 및 시프트 값 사이의 차이를 변동량으로서 얻을 수 있다.
또한, 트랜지스터의 소스 전극 및 게이트 전극으로서 기능하는 한 쌍의 전극을 같은 전위로 하고 상기 전극과는 상이한 전위를 드레인 전극에 일정 시간 인가하는 스트레스 시험을 드레인 BT 스트레스 시험이라고 한다.
여기서는 데이터 "1" 또는 데이터 "0"의 유지 동작에 상당하는 스트레스 시험을 수행하였다. 또한, 데이터 "1" 또는 데이터 "0"의 기록 동작 및 데이터 "1" 또는 데이터 "0"의 유지 동작 각각에서 도 20의 (B)의 배선에 인가되는 전압을 표 1에 나타낸다.
전압 기록 유지
데이터 "1" 데이터 "0" 데이터 "1" 데이터 "0"
WWL(V) +3.3 +3.3 0 0
BL(V) +1.8 0 0 0
FN(V) 0 또는 +1.8 +1.8 0
BGL(V) -5
또한, 메모리 셀(760)에서, 기록 동작보다 유지 동작이 트랜지스터(200)가 받는 스트레스가 크기 때문에 여기서는 유지 동작에 상당하는 스트레스 시험을 수행하였다.
표 1에 나타낸 바와 같이, 도 20에 도시된 트랜지스터(200)가 데이터 "1"의 유지 동작인 경우, 배선(BGL)이 접속되는 게이트 전극(103)에 마이너스의 전압이 인가된다. 이 상태의 스트레스 시험을 이하, -BGBT라고 나타낸다. 또한, 노드(FN)에 접속되는 전극(113g)에 플러스의 전압이 인가된다. 이 상태의 스트레스 시험을 이하 +DBT라고 나타낸다.
또한, 데이터 "0"의 유지 동작인 경우, 배선(BGL)이 접속되는 게이트 전극(103)에 마이너스의 전압이 인가된다. 이 상태의 스트레스 시험을 이하 -BGBT라고 나타낸다.
데이터 "1"의 유지 동작을 상정한 스트레스 시험에서 도 20에 도시된 트랜지스터(200)의 게이트 전극(119)의 전압(Vg)을 0V, 전극(113g)의 전압(Vd)을 +1.8V, 전극(113h)의 전압(Vs)을 0V, 게이트 전극(103)의 전압(Vbg)을 -5V로 하고, 기판 온도를 85℃, 스트레스 시간을 1시간으로 하여 -BGBT 및 +DBT의 스트레스 시험을 수행하였다. 이 후, 트랜지스터의 Id-Vg특성을 측정하였다. 초기 특성 및 스트레스 시험한 후의 Id-Vg특성을 도 25의 (B)에 나타냈다.
데이터 "0"의 유지 동작을 상정한 스트레스 시험에서 도 20에 도시된 트랜지스터(200)의 게이트 전극(119)의 전압(Vg)을 0V, 전극(113g)의 전압(Vd)을 0V, 전극(113h)의 전압(Vs)을 0V, 게이트 전극(103)의 전압(Vbg)을 -5V로 하고, 기판 온도를 85℃, 스트레스 시간을 1시간으로 하여 -BGBT의 스트레스 시험을 수행하였다. 이 후, 트랜지스터의 Id-Vg특성을 측정하였다. 초기 특성 및 스트레스 시험한 후의 Id-Vg특성을 도 25의 (C)에 나타냈다.
또한, 데이터 "1"의 유지 동작을 상정한 스트레스 시험 및 데이터 "0"의 유지 동작을 상정한 스트레스 시험 각각에서, 문턱 전압의 변동량(ΔVth) 및 시프트 값(ΔShift)의 변동량을 도 26에 나타냈다.
또한, 본 명세서에서의 문턱 전압 및 시프트 값에 대하여 설명한다. 문턱 전압(Vth)이란, 게이트 전압(Vg[V])을 가로 축, 드레인 전류의 평방근(Id1 /2[A1/2])을 세로 축으로 하여 플롯한 Id-Vg 곡선에서, 곡선상의 기울기가 최대인 점에서의 접선과 Id1 /2=0의 직선(즉 Vg축)과의 교점에서의 게이트 전압이라고 정의한다. 또한, 여기서는, 드레인 전압(Vd)을 +1.8V로 하여, 문턱 전압을 산출한다.
또한, 본 명세서에서의 시프트 값(Shift)이란, 게이트 전압(Vg[V])을 가로 축, 드레인 전류(Id[A])의 대수(對數)를 세로 축으로 하여 플롯한 Id-Vg 곡선에서, 곡선상의 기울기가 최대인 점에서의 접선과, Id=1.0×10-12[A]의 직선과의 교점에서의 게이트 전압이라고 정의한다. 또한, 여기서는 드레인 전압(Vd)을 +1.8V로 하여 시프트 값을 산출한다.
또한, 도 25에서, 가로 축은 게이트 전압을 나타내고 세로 축은 드레인 전류를 나타낸다. 또한, 도 25의 (A)에서는 트랜지스터의 개수를 25로 하였다. 또한, 도 25의 (B) 및 (C)에서, 한 트랜지스터에서의 초기 특성을 파선으로 나타내고 스트레스 시험을 수행한 후의 Id-Vg특성을 실선으로 나타냈다.
도 25의 (A)를 보면 노멀리 오프 특성을 갖는 전기 특성이 얻어진 것을 알 수 있었다. 또한, 도 25의 (B) 및 (C), 및 도 26을 보면 스트레스 시험을 수행한 후에서의 문턱 전압의 변동량 및 시프트 값의 변동량이 각각 작은 것을 알 수 있었다.
(실시예 5)
본 실시예에서는 산화물 반도체막에 산소 이온을 주입한 경우에서의, 주입된 산소의 깊이 방향에서의 농도를 계산하고, 그 결과를 나타낸다. 또한, 본 실시예에서는 산소 이온이 주입된 산화물 반도체막으로서 도 1에 도시된, 게이트 절연막(117)에 접촉되는 산화물 반도체막(115)을 상정한다.
또한, 계산에는 TRIM을 사용하였다.
계산에 사용한 시료는 실리콘 웨이퍼 위에 산화 실리콘막, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막이 순차적으로 적층된 구조를 갖는다.
산화 실리콘막은 원소의 원자수비가 Si:O=1:2이고, 막 두께를 100nm, 밀도를 2.2g/cm3으로 하였다. 제 1 산화물 반도체막은 원소의 원자수비가 In:Ga:Zn:O=1:3:4:10의 IGZO막이고, 막 두께를 20nm, 밀도를 5.91g/cm3으로 하였다. 제 2 산화물 반도체막은 원소의 원자수비가 In:Ga:Zn:O=1:1:1:4의 IGZO막이고, 막 두께를 15nm, 밀도를 6.24g/cm3으로 하였다. 제 3 산화물 반도체막은 원소의 원자수비가 In:Ga:Zn:O=1:3:2:8의 IGZO막이고, 막 두께를 5nm, 밀도를 5.71g/cm3으로 하였다. 또한, 이온 종으로서는 원자량이 16의 산소 원자 이온을 사용하고 도즈량을 1×1016ions/cm2로 하였다.
이온 종을 주입할 때의 가속 전압을 각각 2.5kV, 5kV, 7.5kV, 10kV, 15kV로 하여 계산한 결과를 도 27에 도시하였다. 도 27에서 산화 실리콘막을 SiO2로 나타내고, 제 1 산화물 반도체막을 IGZO(134)로 나타내고, 제 2 산화물 반도체막을 IGZO(111)로 나타내고, 제 3 산화물 반도체막을 IGZO(132)로 나타낸다.
도 27에서 가로 축은 깊이 방향, 세로 축은 산소 농도를 나타낸다. 또한, 가는 실선은 가속 전압을 2.5kV로 하였을 때의 계산 결과이고, 가는 파선은 가속 전압을 5kV로 하였을 때의 계산 결과이고, 가는 일점 쇄선은 가속 전압을 7.5kV로 하였을 때의 계산 결과이고, 굵은 실선은 가속 전압을 10kV로 하였을 때의 계산 결과이고, 굵은 파선은 가속 전압을 15kV로 하였을 때의 계산 결과다.
이 결과로부터 이온 종의 가속 전압과 산화물 반도체막의 두께를 제어함으로써 산화 실리콘막과 산화물 반도체막 사이의 계면에서, 주입된 산소 농도를 제어할 수 있다. 또한 실시예 1~실시예 4에 기재된 바와 같이, 산화 실리콘막 및 산화물 반도체막 사이의 계면에서, 주입된 산소 농도를 제어함으로써 문턱 전압의 변동량 및 시프트 값의 변동량이 적은 트랜지스터를 제작할 수 있다.
100: 트랜지스터
100a: 트랜지스터
100b: 트랜지스터
100c: 트랜지스터
100d: 트랜지스터
100e: 트랜지스터
100f: 트랜지스터
100g: 트랜지스터
100h: 트랜지스터
100i: 트랜지스터
100j: 트랜지스터
101: 기판
102: 절연막
103: 게이트 전극
103a: 게이트 전극
104: 절연막
105: 게이트 절연막
105a: 게이트 절연막
105b: 게이트 절연막
105c: 절연막
106: 산화물 반도체막
106a: 산화물 반도체막
106b: 산화물 반도체막
107: 산화물 반도체막
107a: 산화물 반도체막
107b: 산화물 반도체막
108: 산소
109: 산화물 반도체막
109a: 산화물 반도체막
110: 산화물 반도체막
110a: 산화물 반도체막
110b: 산화물 반도체막
111: 산화물 반도체막
111a: 산화물 반도체막
111b: 산화물 반도체막
111c: 산화물 반도체막
111d: 산화물 반도체막
111e: 불순물 영역
111f: 불순물 영역
112: 도전막
113: 도전막
113a: 전극
113b: 전극
113c: 전극
113d: 전극
113e: 전극
113f: 전극
113g: 전극
113h: 전극
114: 산화물 반도체막
114a: 산화물 반도체막
114b: 산화물 반도체막
115: 산화물 반도체막
115a: 산화물 반도체막
115b: 산화물 반도체막
115c: 산화물 반도체막
115d: 산화물 반도체막
115e: 산화물 반도체막
116: 절연막
116a: 절연막
116b: 절연막
117: 게이트 절연막
117a: 게이트 절연막
117b: 게이트 절연막
119: 게이트 전극
119a: 게이트 전극
119b: 게이트 전극
119c: 게이트 전극
121: 절연막
123: 절연막
125a: 개구부
125b: 개구부
127a: 플러그
127b: 플러그
129: 배선
131: 개구부
200: 트랜지스터
203: 도전막
204: 도전막
205: 절연막
206: 절연막
215: 절연막
216: 플러그
230: 용량 소자
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 드레인 전극
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
750: 트랜지스터
751: 게이트 전극
752: 게이트 절연막
753: 채널 형성 영역
754: n형 불순물 영역
755: n형 불순물 영역
756: 측벽 절연막
760: 메모리 셀
770: 트랜지스터
789: 소자 분리 영역
790: 절연막
791: 절연막
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 대시보드
954: 라이트
5100: 펠릿
5100a: 펠릿
5100b: 펠릿
5101: 이온
5102: 산화 아연층
5103: 입자
5105a: 펠릿
5105a1: 영역
5105a2: 펠릿
5105b: 펠릿
5105c: 펠릿
5105d: 펠릿
5105d1: 영역
5105e: 펠릿
5120: 기판
5130: 타깃
5161: 영역
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (20)

  1. 반도체 장치의 제작 방법에 있어서,
    제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막에 산소를 첨가하는 단계;
    상기 산소를 첨가하는 단계 후, 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막에 가열 처리를 수행하는 단계;
    상기 가열 처리를 수행하는 단계 후, 상기 제 1 절연막의 일부, 상기 제 1 산화물 반도체막의 일부, 및 상기 제 2 산화물 반도체막의 일부를 에칭하여 볼록부를 갖는 제 1 게이트 절연막을 형성하는 단계;
    상기 제 2 산화물 반도체막의 일부를 에칭하는 단계 후, 상기 제 2 산화물 반도체막과 접촉되는 한 쌍의 전극을 형성하는 단계;
    상기 제 2 산화물 반도체막 및 상기 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성하는 단계;
    상기 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 제 1 항에 있어서,
    상기 산소는 이온 주입법, 이온 도핑법, 또는 플라즈마 처리에 의하여 상기 제 1 산화물 반도체막에 첨가되는, 반도체 장치의 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 인듐 또는 갈륨을 포함하는, 반도체 장치의 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막의 전도대 하단이 상기 제 2 산화물 반도체막의 전도대 하단보다 진공 준위에 가까운, 반도체 장치의 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 각각의 전도대 하단과, 상기 제 2 산화물 반도체막의 전도대 하단 사이의 에너지 준위의 차이가 0.05eV 이상 2eV 이하인, 반도체 장치의 제작 방법.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 1 절연막 아래에 제 2 절연막을 형성하는 단계를 더 포함하고,
    상기 제 2 절연막은 상기 한 쌍의 전극과 접촉되는, 반도체 장치의 제작 방법.
  7. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 저저항 영역을 포함하고,
    상기 한 쌍의 전극 각각은 산소 농도가 높은 영역을 포함하는, 반도체 장치의 제작 방법.
  8. 반도체 장치의 제작 방법에 있어서,
    제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 1 절연막의 일부, 상기 제 1 산화물 반도체막의 일부, 및 상기 제 2 산화물 반도체막의 일부를 에칭하여 볼록부를 갖는 제 1 게이트 절연막을 형성하는 단계;
    상기 제 2 산화물 반도체막의 일부를 에칭하는 단계 후, 상기 제 2 산화물 반도체막과 접촉되는 한 쌍의 전극을 형성하는 단계;
    상기 제 2 산화물 반도체막 및 상기 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성하는 단계;
    상기 제 3 산화물 반도체막에 산소를 첨가하는 단계;
    상기 산소를 첨가하는 단계 후, 상기 제 3 산화물 반도체막에 가열 처리를 수행하는 단계;
    상기 가열 처리를 수행하는 단계 후, 상기 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  9. 제 8 항에 있어서,
    상기 산소는 이온 주입법, 이온 도핑법, 또는 플라즈마 처리에 의하여 상기 제 3 산화물 반도체막에 첨가되는, 반도체 장치의 제작 방법.
  10. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 인듐 또는 갈륨을 포함하는, 반도체 장치의 제작 방법.
  11. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막의 전도대 하단이 상기 제 2 산화물 반도체막의 전도대 하단보다 진공 준위에 가까운, 반도체 장치의 제작 방법.
  12. 제 8 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 각각의 전도대 하단과, 상기 제 2 산화물 반도체막의 전도대 하단 사이의 에너지 준위의 차이가 0.05eV 이상 2eV 이하인, 반도체 장치의 제작 방법.
  13. 제 8 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 1 절연막 아래에 제 2 절연막을 형성하는 단계를 더 포함하고,
    상기 제 2 절연막은 상기 한 쌍의 전극과 접촉되는, 반도체 장치의 제작 방법.
  14. 제 8 항에 있어서,
    상기 제 2 산화물 반도체막은 저저항 영역을 포함하고,
    상기 한 쌍의 전극 각각은 산소 농도가 높은 영역을 포함하는, 반도체 장치의 제작 방법.
  15. 반도체 장치의 제작 방법에 있어서,
    제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막에 산소를 첨가하는 단계;
    상기 제 1 산화물 반도체막에 산소를 첨가하는 단계 후, 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막에 제 1 가열 처리를 수행하는 단계;
    상기 제 1 가열 처리를 수행하는 단계 후, 상기 제 1 절연막의 일부, 상기 제 1 산화물 반도체막의 일부, 및 상기 제 2 산화물 반도체막의 일부를 에칭하여 볼록부를 갖는 제 1 게이트 절연막을 형성하는 단계;
    상기 제 2 산화물 반도체막의 일부를 에칭하는 단계 후, 상기 제 2 산화물 반도체막과 접촉되는 한 쌍의 전극을 형성하는 단계;
    상기 제 2 산화물 반도체막 및 상기 한 쌍의 전극 위에 제 3 산화물 반도체막을 형성하는 단계;
    상기 제 3 산화물 반도체막에 산소를 첨가하는 단계;
    상기 제 3 산화물 반도체막에 산소를 첨가하는 단계 후, 상기 제 3 산화물 반도체막에 제 2 가열 처리를 수행하는 단계;
    상기 제 2 가열 처리를 수행하는 단계 후, 상기 제 3 산화물 반도체막 위에 제 2 게이트 절연막을 형성하는 단계; 및
    상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 제 15 항에 있어서,
    상기 산소는 이온 주입법, 이온 도핑법, 또는 플라즈마 처리에 의하여 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막에 첨가되는, 반도체 장치의 제작 방법.
  17. 제 15 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 인듐 또는 갈륨을 포함하는, 반도체 장치의 제작 방법.
  18. 제 15 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막의 전도대 하단이 상기 제 2 산화물 반도체막의 전도대 하단보다 진공 준위에 가깝고,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 각각의 전도대 하단과, 상기 제 2 산화물 반도체막의 전도대 하단 사이의 에너지 준위의 차이가 0.05eV 이상 2eV 이하인, 반도체 장치의 제작 방법.
  19. 제 15 항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 1 절연막 아래에 제 2 절연막을 형성하는 단계를 더 포함하고,
    상기 제 2 절연막은 상기 한 쌍의 전극과 접촉되는, 반도체 장치의 제작 방법.
  20. 제 15 항에 있어서,
    상기 제 2 산화물 반도체막은 저저항 영역을 포함하고,
    상기 한 쌍의 전극 각각은 산소 농도가 높은 영역을 포함하는, 반도체 장치의 제작 방법.
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