KR20160007390A - 반도체 장치 - Google Patents

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KR20160007390A
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？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정된 전기 특성을 갖는 반도체 장치를 제공한다. 제1 내지 제3 산화물 반도체층과, 게이트 전극과, 게이트 절연층을 갖는 트랜지스터이며, 제2 산화물 반도체층은, 제1 산화물 반도체층과, 제3 산화물 반도체층과의 사이에 설치되어 있는 부분을 갖고, 게이트 절연층은 제3 산화물 반도체층의 상면과 접하는 영역을 갖고, 게이트 전극과, 상술한 부분의 상면은, 게이트 절연층을 개재하여 서로 중첩되는 영역을 갖고, 게이트 전극과, 상술한 부분의 채널 폭 방향의 측면은, 게이트 절연층을 개재하여 서로 면하는 영역을 갖고, 제2 산화물 반도체층은, 두께가 2nm 이상 8nm 미만인 영역을 갖고, 제2 산화물 반도체층은, 채널 폭 방향의 길이가 60nm 미만이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은, 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그것들의 구동 방법 또는 그것들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 산화물 반도체를 포함하는 반도체 장치, 기억 장치, 전원 회로, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는, 반도체 장치를 갖는 경우가 있다.
반도체 재료를 사용해서 트랜지스터를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는 집적 회로(IC)나 화상 표시 장치(간단히, 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 재료로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체(Oxide Semiconductor: OS)가 주목받고 있다. 이하, 채널에 산화물 반도체를 사용한 트랜지스터를 OS 트랜지스터라 칭한다.
OS 트랜지스터에 적용 가능한 산화물 반도체로서, 예를 들어, 산화아연, 또는 In-Ga-Zn계 산화물 반도체를 사용해서 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 산화물 반도체에서, 드레인 전극이 소스 전극을 동심원 형상으로 둘러싸는 Corbino TFT를 제작한 경우, 트랜지스터의 Vd(드레인 전압)-Id(드레인 전류) 특성에 있어서, 포화 영역에서 드레인 전압이 일정해지는, 양호한 포화 특성이 얻어지는 것이 보고되어 있다(비특허문헌 1).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
M. Mativenga et al., "Corbino TFTs for Large-Area AMOLED Displays", SID International Symposium Digest of Technical Papers, 49.2(2014), pp.705-708
본 발명의 일 형태는, 포화 영역에서 드레인 전류가 일정해지는 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 온 전류가 높은 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 안정된 전기 특성을 갖는 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는, 신규의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 복수의 과제의 기재는, 서로의 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제 모두를 해결할 필요는 없다. 또한, 열기한 것 이외의 과제가, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 이들 과제도, 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 제1 내지 제3 산화물 반도체층과, 게이트 전극과, 게이트 절연층을 갖는 트랜지스터이며, 제2 산화물 반도체층은, 제1 산화물 반도체층과, 제3 산화물 반도체층과의 사이에 설치되어 있는 부분을 갖고, 게이트 절연층은 제3 산화물 반도체층의 상면과 접하는 영역을 갖고, 게이트 전극과, 상기 부분의 상면은, 게이트 절연층을 개재하여 서로 중첩되는 영역을 갖고, 게이트 전극과, 상기 부분의 채널 폭 방향의 측면은, 게이트 절연층을 개재하여 서로 면(面)하는 영역을 갖고, 제2 산화물 반도체층은, 두께가 2nm 이상 8nm 미만인 영역을 갖고, 제2 산화물 반도체층은, 채널 폭 방향의 길이가 60nm 미만이다.
본 발명의 일 형태는, 제1 내지 제3 산화물 반도체층과, 제1 도전막과, 제2 도전막과, 제1 절연막과, 제2 절연막을 갖는 트랜지스터이며, 제2 산화물 반도체층은, 제1 산화물 반도체층과, 제3 산화물 반도체층과의 사이에 설치되어 있는 부분을 갖고, 제1 절연막은 제3 산화물 반도체층의 상면과 접하는 영역을 갖고, 제1 도전막과, 상기 부분의 상면은, 제1 절연막을 개재하여 서로 중첩되는 영역을 갖고, 제1 도전막과, 상기 부분의 채널 폭 방향의 측면은, 제1 절연막을 개재하여 서로 면하는 영역을 갖고, 제2 절연막은 제1 산화물 반도체층의 하면과 접하는 영역을 갖고, 제2 도전막과, 상기 부분은, 제2 절연막을 개재하여 서로 중첩되는 영역을 갖고, 제2 산화물 반도체층은, 두께가 2nm 이상 8nm 미만인 영역을 갖고, 제2 산화물 반도체층은, 채널 폭 방향의 길이가 60nm 미만이다.
상기 형태에 있어서, 트랜지스터의 채널 길이는 10nm 이상 1㎛ 미만이 바람직하다.
상기 형태에 있어서, 제1 내지 제3 산화물 반도체층은, 인듐, 아연, M(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 또는 Hf)을 포함하는 것이 바람직하다.
상기 형태에 있어서, 제1 및 제3 산화물 반도체층은, In에 대한 M의 원자수비가, 제2 산화물 반도체층보다도 큰 것이 바람직하다.
본 발명의 일 형태는, 상기 형태에 기재된 트랜지스터와, 마이크로폰, 스피커, 표시부, 및 조작 키 중 적어도 하나를 갖는 전자 기기이다.
본 발명의 일 형태에 의해, 포화 영역에서 드레인 전류가 일정해지는 트랜지스터를 제공하는 것이 가능해진다. 또한, 본 발명의 일 형태에 의해, 온 전류가 높은 트랜지스터를 제공하는 것이 가능해진다. 또한, 본 발명의 일 형태에 의해, 안정된 전기 특성을 갖는 트랜지스터를 제공하는 것이 가능해진다. 또한, 본 발명의 일 형태에 의해, 신규의 반도체 장치를 제공하는 것이 가능해진다.
또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 2는 트랜지스터의 구성예를 도시하는 단면도 및 밴드 도이다.
도 3은 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 4는 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 5는 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 6은 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 7은 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 8은 트랜지스터의 구성예를 도시하는 상면도 및 단면도이다.
도 9는 트랜지스터의 구성예를 도시하는 단면도이다.
도 10은 트랜지스터의 구성예를 도시하는 단면도이다.
도 11은 트랜지스터의 구성예를 도시하는 단면도이다.
도 12는 트랜지스터의 구성예를 도시하는 단면도이다.
도 13은 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 14는 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 15는 반도체 장치의 구성예를 도시하는 단면도 및 회로도이다.
도 16은 반도체 장치의 구성예를 도시하는 단면도이다.
도 17은 반도체 장치의 구성예를 도시하는 단면도이다.
도 18은 기억 장치의 일례를 나타내는 회로도이다.
도 19는 CPU의 일례를 나타내는 블록도이다.
도 20은 전자 기기의 일례를 나타내는 도이다.
도 21은 RF 태그의 일례를 나타내는 도이다.
도 22는 CAAC-OS의 단면에 있어서의 Cs 보정 고분해능 TEM상, 및 CAAC-OS의 단면 모식도이다.
도 23은 CAAC-OS의 평면에 있어서의 Cs 보정 고분해능 TEM상이다.
도 24는 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도이다.
도 25는 CAAC-OS의 전자 회절 패턴을 도시하는 도이다.
도 26은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 도시하는 도이다.
도 27은 CAAC-OS 및 nc-OS의 성막 모델을 설명하는 모식도이다.
도 28은 InGaZnO4의 결정, 및 펠릿을 설명하는 도이다.
도 29는 CAAC-OS의 성막 모델을 설명하는 모식도이다.
도 30은 디바이스 시뮬레이션을 행한 산화물 반도체 트랜지스터의 디바이스 구조를 설명하는 도이다.
도 31은 디바이스 시뮬레이션에서 얻어진 Vd-Id 특성의 산화물 반도체층의 막 두께 의존성을 도시하는 도이다.
도 32는 디바이스 시뮬레이션에서 얻어진 채널 길이 방향의 산화물 반도체층의 전자 밀도 분포를 도시하는 도이다.
도 33은 디바이스 시뮬레이션에서 얻어진 Vd-Id 특성의 채널 폭 의존성을 도시하는 도이다.
도 34는 디바이스 시뮬레이션을 행한 산화물 반도체 트랜지스터의 디바이스 구조를 설명하는 도이다.
도 35는 디바이스 시뮬레이션에서 얻어진 Vd-Id 특성의 제2 게이트 절연층의 막 두께 의존성을 도시하는 도이다.
도 36은 시험 제작한 트랜지스터의 Vd-Id 특성을 도시하는 도이다.
도 37은 시험 제작한 트랜지스터의 채널 길이 변조 계수의 채널 길이 의존성을 도시하는 도이다.
도 38은 시험 제작한 트랜지스터의 채널 길이 변조 계수의 채널 길이 의존성을 도시하는 도이다.
도 39는 시험 제작한 트랜지스터의 Vd-Id 특성을 도시하는 도이다.
도 40은 시험 제작한 트랜지스터의 채널 길이 변조 계수의 L/W 의존성을 도시하는 도이다.
실시 형태에 대해, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는 동일한 부호를 서로 다른 도면간에서 공통되게 사용하고, 그 반복 설명은 생략한다. 또한, 마찬가지의 기능을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 「제1」, 「제2」 등의 서수사는, 구성 요소의 혼동을 피하기 위해 첨부하는 것이며, 수적으로 한정하는 것은 아니다.
또한, 「반도체」라고 표기한 경우에도, 예를 들어, 도전성이 충분히 낮은 경우에는 「절연체」로서의 특성을 갖는 경우가 있다. 또한, 「반도체」와 「절연체」는 경계가 애매해서, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 「반도체」는, 「절연체」라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 「절연체」는, 「반도체」라고 바꿔 말할 수 있는 경우가 있다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 바꾸어서 사용할 수 있는 것으로 한다.
또한, 「막」이라는 말과, 「층」이라는 말은, 경우에 따라서는, 또는 상황에 따라, 서로 바꾸는 것이 가능하다. 예를 들어, 「도전층」이라는 용어를, 「도전막」이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어, 「절연막」이라는 용어를, 「절연층」이라는 용어로 변경하는 것이 가능한 경우가 있다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 트랜지스터의 일례에 대해서 설명한다.
<트랜지스터의 구성예 1>
도 1의 (A) 내지 도 1의 (D)는, 트랜지스터(100)의 상면도 및 단면도이다. 도 1 (A)는 상면도이며, 도 1 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 1의 (B)에 상당하고, 도 1 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 1의 (C)에 상당하고, 도 1 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 1의 (D)에 상당한다. 또한, 도 1의 (A) 내지 도 1의 (D)에서는, 도면의 명료화를 위해서 일부의 요소를 확대, 축소, 또는 생략해서 도시하였다. 또한, 일점 쇄선 Y1-Y2 방향을 채널 길이 방향, 일점 쇄선 X1-X2 방향을 채널 폭 방향이라 칭하는 경우가 있다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는, 하나의 값으로 정해지지 않는 경우가 있다. 그 때문에, 본 명세서에서는, 채널 길이는, 채널이 형성되는 영역에서의, 어느 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
도 1의 (A), (B)에 나타내는 채널 길이(L)는, 트랜지스터(100)의 채널 길이를 나타낸다.
도 1의 (A), (C)에 나타내는 채널 폭(W)은, 트랜지스터(100)의 채널 폭(외관상의 채널 폭, 확보 채널 폭)을 나타낸다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 폭은, 하나의 값으로 정해지지 않는 경우가 있다. 그 때문에, 본 명세서에서는, 채널 폭은, 채널이 형성되는 영역에서의, 어느 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라 칭함)과, 트랜지스터의 상면도에서 나타내는 채널 폭(이하, 외관상의 채널 폭이라 칭함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에서 나타내는 외관상의 채널 폭보다도 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하면서도 또한 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대하여 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에서 나타내는 외관상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭이 더 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상을 알고 있다는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 곤란하다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 대향하고 있는 부분의 길이인 외관상의 채널 폭을, 「확보 채널 폭(SCW: Surrounded Channel Width)」이라고 칭하는 경우가 있다. 또한, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 확보 채널 폭 또는 외관상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상의 채널 폭, 확보 채널 폭 등은, 단면 TEM상 등을 취득하여, 그 화상을 해석하거나 함으로써 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당의 전류값 등을 계산해서 구하는 경우, 확보 채널 폭을 사용해서 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용해서 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
트랜지스터(100)는, 기판(640)과, 기판(640) 위의 절연막(652)과, 절연막(652) 위에, 반도체(661), 반도체(662)의 순서로 형성된 적층과, 반도체(662)의 상면과 접하는 도전막(671) 및 도전막(672)과, 반도체(661), 반도체(662), 도전막(671) 및 도전막(672)과 접하는 반도체(663)와, 반도체(663) 위의 절연막(653) 및 도전막(673)과, 도전막(673) 및 절연막(653) 위의 절연막(654)과, 절연막(654) 위의 절연막(655)을 갖는다. 또한, 반도체(661), 반도체(662) 및 반도체(663)를 통합하여, 반도체(660)라 칭한다.
도전막(671)은, 트랜지스터(100)의 소스 전극으로서의 기능을 갖는다. 도전막(672)은, 트랜지스터(100)의 드레인 전극으로서의 기능을 갖는다.
도전막(673)은, 트랜지스터(100)의 게이트 전극으로서의 기능을 갖는다.
절연막(653)은, 트랜지스터(100)의 게이트 절연층으로서의 기능을 갖는다.
도 1의 (C)에 도시한 바와 같이, 반도체(662)의 측면은, 도전막(673)에 둘러싸여 있다. 상기 구성을 취함으로써, 도전막(673)의 전계에 의해, 반도체(662)를 전기적으로 둘러쌀 수 있다(도전막(게이트 전극)의 전계에 의해, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를, surrounded channel(s-channel) 구조라고 칭함). 그 때문에, 반도체(662)의 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조는, 트랜지스터의 소스-드레인간에 대전류를 흘릴 수 있어, 도통 시의 전류(온 전류)를 높게 할 수 있다. 또한, s-channel 구조는, 고주파에서도 동작 가능한 트랜지스터를 제공할 수 있다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 해당 트랜지스터를 갖는 반도체 장치는, 집적도가 높은, 고밀도화된 반도체 장치로 하는 것이 가능하게 된다. 예를 들어, 트랜지스터는, 채널 길이가 바람직하게는 10nm 이상 1㎛ 미만, 더욱 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만인 영역을 갖는다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, 고주파에서의 동작이 요구되는 트랜지스터에 적합한 구조라고 할 수 있다. 해당 트랜지스터를 갖는 반도체 장치는, 고주파에서 동작 가능한 반도체 장치로 하는 것이 가능하게 된다.
또한, s-channel 구조는, 높은 온 전류가 얻어지기 때문에, 전력 제어용의 트랜지스터에 적합한 구조라고 할 수 있다. s-channel 구조를 전력 제어용의 트랜지스터에 사용하는 경우에는, 고내압이 요구되기 때문에, 채널 길이가 긴 편이 더 바람직하다. 예를 들어, 트랜지스터는, 채널 길이가 바람직하게는 1㎛ 이상, 더욱 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상의 영역을 갖는 것이 바람직하다.
절연막(652)은, 산화물을 포함하는 것이 바람직하다. 특히 가열에 의해 일부 산소가 탈리되는 산화물 재료를 포함하는 것이 바람직하다. 적합하게는, 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 막은, 가열에 의해 일부 산소가 탈리된다. 절연막(652)으로부터 탈리된 산소는 산화물 반도체인 반도체(660)에 공급되어, 산화물 반도체 내의 산소 결손을 저감하는 것이 가능하게 된다. 그 결과, 트랜지스터의 전기 특성의 변동을 억제하여, 신뢰성을 높일 수 있다.
화학양론적 조성을 만족하는 산소보다도 많은 산소를 포함하는 산화물 막은, 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에서, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 막이다. 또한, 상기 TDS 분석 시에 있어서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
절연막(654)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 가능한 기능을 갖는다. 절연막(654)을 설치함으로써, 반도체(660)로부터의 산소의 외부로의 확산과, 외부로부터 반도체(660)로의 수소, 물 등의 인입을 방지할 수 있다.
<<반도체의 설명>>
이어서, 반도체(661), 반도체(662), 반도체(663) 등에 적용 가능한 반도체에 대해서 설명한다.
트랜지스터(100)는, 비도통 상태에 있어서 소스와 드레인의 사이를 흐르는 전류(오프 전류)가 낮은 것이 적합하다. 여기에서는, 오프 전류가 낮다는 것은, 실온에서, 소스와 드레인의 사이의 전압을 3V로 하고, 채널 폭 1㎛당의 규격화된 오프 전류가 10×10-21A 이하인 것을 말한다. 이렇게 오프 전류가 낮은 트랜지스터로서는, 반도체에 산화물 반도체를 갖는 트랜지스터를 들 수 있다.
반도체(662)는, 예를 들어, 인듐(In)을 포함하는 산화물 반도체이다. 반도체(662)는, 예를 들어, 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 반도체(662)는, 원소(M)를 포함하면 바람직하다. 원소(M)는, 바람직하게는, 알루미늄(Al), 갈륨(Ga) 또는 주석(Sn) 등으로 한다. 그 밖의 원소(M)에 적용 가능한 원소로서는, 붕소(B), 실리콘(Si), 티타늄(Ti), 철(Fe), 니켈(Ni), 게르마늄(Ge), 이트륨(Y), 지르코늄(Zr), 몰리브덴(Mo), 란탄(La), 세륨(Ce), 네오디뮴(Nd), 하프늄(Hf), 탄탈륨(Ta), 텅스텐(W) 등이 있다. 단, 원소(M)으로서, 상술한 원소를 복수 조합해도 상관없는 경우가 있다. 원소(M)는, 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 예를 들어, 산소와의 결합 에너지가 인듐보다도 높은 원소이다. 또는, 원소(M)는, 예를 들어, 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 반도체(662)는, 아연(Zn)을 포함하면 바람직하다. 산화물 반도체는, 아연을 포함하면 결정화하기 쉬워지는 경우가 있다.
단, 반도체(662)는, 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(662)는, 예를 들어, 아연 주석 산화물, 갈륨 주석 산화물 등의, 인듐을 포함하지 않고, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이어도 상관없다.
반도체(662)는, 예를 들어,에너지 갭이 큰 산화물을 사용한다. 반도체(662)의 에너지 갭은, 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다.
반도체(662)는, 후술하는 CAAC-OS막을 갖는 것이 바람직하다.
예를 들어, 반도체(661) 및 반도체(663)는, 반도체(662)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로 구성되는 산화물 반도체이다. 반도체(662)를 구성하는 산소 이외의 원소 1종 이상, 또는 2종 이상으로부터 반도체(661) 및 반도체(663)가 구성되기 때문에, 반도체(661)와 반도체(662)의 계면, 및 반도체(662)와 반도체(663)의 계면에 있어서, 계면 준위가 형성되기 어렵다.
또한, 반도체(661)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％라 했을 때, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％보다 높고, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％보다 높은 것으로 한다. 반도체(661)를 스퍼터링법으로 성막하는 경우, 상기의 조성을 만족하는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, 스퍼터링 타깃의 원자수비는 In:M:Zn=1:3:2가 바람직하다.
또한, 반도체(662)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％라 했을 때, 바람직하게는 In이 25atomic％보다 높고, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％보다 높고, M이 66atomic％ 미만인 것으로 한다. 반도체(662)를 스퍼터링법으로 성막하는 경우, 상기의 조성을 만족하는 스퍼터링 타깃을 사용하는 것이 바람직하다. 예를 들어, 스퍼터링 타깃의 원자수비는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1이 바람직하다. 특히, 스퍼터링 타깃으로서, 원자수비가 In:Ga:Zn=4:2:4.1을 사용하는 경우, 성막되는 반도체(662)의 원자수비는, In:Ga:Zn=4:2:3 근방이 되는 경우가 있다.
또한, 반도체(663)가 In-M-Zn 산화물일 때, In 및 M의 합을 100atomic％라 했을 때, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％보다 높고, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％보다 높게 한다. 또한, 반도체(663)는, 반도체(661)와 동종의 산화물을 사용해도 상관없다. 단, 반도체(661) 또는/및 반도체(663)가 인듐을 포함하지 않아도 상관없는 경우가 있다. 예를 들어, 반도체(661) 또는/및 반도체(663)가 산화갈륨이어도 상관없다.
이어서, 반도체(661), 반도체(662), 및 반도체(663)의 적층에 의해 구성되는 반도체(660)의 기능 및 그 효과에 대해서, 도 2의 (B)에 나타내는 에너지 밴드 구조도를 사용해서 설명한다. 도 2의 (A)는 도 1의 (B)에 나타내는 트랜지스터(100)의 채널 부분을 확대한 도이고, 도 2의 (B)는 도 2의 (A)에 A1-A2의 쇄선으로 나타낸 부위의 에너지 밴드 구조를 나타내고 있다. 또한, 도 2의 (B)는 트랜지스터(100)의 채널 형성 영역의 에너지 밴드 구조를 나타내고 있다.
도 2의 (B) 중, Ec(652), Ec(661), Ec(662), Ec(663), Ec(653)는, 각각, 절연막(652), 반도체(661), 반도체(662), 반도체(663), 절연막(653)의 전도대 하단부의 에너지를 나타내고 있다.
여기서, 진공 준위와 전도대 하단부의 에너지와의 차(「전자 친화력」이라고도 함)는, 진공 준위와 가전자대 상단부의 에너지와의 차(이온화 포텐셜이라고도 함)에서 에너지 갭을 뺀 값이 된다. 또한, 에너지 갭은, 분광 엘립소미터를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단부의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치를 사용하여 측정할 수 있다.
절연막(652)과 절연막(653)은 절연체이기 때문에, Ec(653)와 Ec(652)는, Ec(661), Ec(662), 및 Ec(663)보다도 진공 준위에 가깝다(전자 친화력이 작다).
반도체(662)는, 반도체(661) 및 반도체(663)보다도 전자 친화력이 큰 산화물을 사용한다. 예를 들어, 반도체(662)로서, 반도체(661) 및 반도체(663)보다도 전자 친화력의 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더욱 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은, 진공 준위와 전도대 하단부의 에너지와의 차이다.
또한, 인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 블록성을 갖는다. 그 때문에, 반도체(663)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더욱 바람직하게는 90％ 이상으로 한다.
이때, 게이트 전압을 인가하면, 반도체(661), 반도체(662), 반도체(663) 중, 전자 친화력이 큰 반도체(662)에 채널이 형성된다.
여기서, 반도체(661)와 반도체(662)의 사이에는, 반도체(661)와 반도체(662)의 혼합 영역을 갖는 경우가 있다. 또한, 반도체(662)와 반도체(663)의 사이에는, 반도체(662)와 반도체(663)의 혼합 영역을 갖는 경우가 있다. 혼합 영역은, 계면 준위 밀도가 낮아진다. 그 때문에, 반도체(661), 반도체(662) 및 반도체(663)의 적층체는, 각각의 계면 근방에서 에너지가 연속적으로 변화하는(연속 접합이라고도 함) 밴드 구조로 된다.
이때, 전자는, 반도체(661) 내 및 반도체(663) 내가 아니라, 반도체(662) 내를 주로 이동한다. 상술한 바와 같이, 반도체(661) 및 반도체(662)의 계면에서의 계면 준위 밀도, 반도체(662)와 반도체(663)의 계면에서의 계면 준위 밀도를 낮게 함으로써, 반도체(662) 내에서 전자의 이동이 저해되는 경우가 적어, 트랜지스터의 온 전류를 높게 할 수 있다.
트랜지스터의 온 전류는, 전자의 이동을 저해하는 요인을 저감할수록, 높게 할 수 있다. 예를 들어, 전자의 이동을 저해하는 요인이 없는 경우, 효율적으로 전자가 이동한다고 추정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에도 저해된다.
트랜지스터의 온 전류를 높게 하기 위해서는, 예를 들어, 반도체(662)의 상면 또는 하면(피형성면, 여기에서는 반도체(661))의, 1㎛×1㎛의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 조도가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 된다. 또한, 1㎛×1㎛의 범위에서의 평균면 조도(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 된다. 또한, 1㎛×1㎛의 범위에서의 최대 고저차(P-V라고도 함)가 10nm 미만, 바람직하게는 9nm 미만, 더욱 바람직하게는 8nm 미만, 보다 바람직하게는 7nm 미만으로 하면 된다. RMS 조도, Ra 및 P-V는, SII·나노테크놀로지 가부시끼가이샤 제조 주사형 프로브 현미경 시스템 SPA-500 등을 사용하여 측정할 수 있다.
또는, 예를 들어, 채널이 형성되는 영역 내의 결함 준위 밀도가 높은 경우에도, 전자의 이동은 저해된다.
예를 들어, 반도체(662)가 산소 결손(VO라고도 표기)을 갖는 경우, 산소 결손의 사이트에 수소가 인입됨으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 인입된 상태를 VOH라 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, 트랜지스터의 온 전류를 저하시키는 요인이 된다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다도 산소가 들어가는 것이 더 안정된다. 따라서, 반도체(662) 내의 산소 결손을 저감함으로써, 트랜지스터의 온 전류를 높게 할 수 있는 경우가 있다.
예를 들어, 반도체(662)의 임의의 깊이에서, 또는 반도체(662)의 임의의 영역에서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다.
반도체(662)의 산소 결손을 저감하기 위해서, 예를 들어, 절연막(652)에 포함되는 과잉 산소를, 반도체(661)를 통해서 반도체(662)까지 이동시키는 방법 등이 있다. 이 경우, 반도체(661)는, 산소 투과성을 갖는 층(산소를 투과시키는 층)인 것이 바람직하다.
또한, 트랜지스터가 s-channel 구조를 갖는 경우, 반도체(662)의 전체에 채널이 형성된다. 따라서, 반도체(662)가 두꺼울수록 채널 영역은 커진다. 즉, 반도체(662)가 두꺼울수록, 트랜지스터의 온 전류를 높게 할 수 있다.
한편, 반도체(662)의 막 두께를 두껍게 할수록, 채널 길이가 1㎛ 미만인 단채널 트랜지스터의 Vd-Id 특성에 있어서, 채널 길이 변조 효과에 의해, 트랜지스터가 포화 특성을 나타내지 않고, 드레인 전압에 따라 드레인 전류가 증대되어 버린다는 문제가 확인되어 있다.
트랜지스터가 양호한 포화 특성을 얻기 위해서, 반도체(662)는, 예를 들어 2nm 이상 20nm 미만, 바람직하게는 2nm 이상 10nm 미만, 더욱 바람직하게는 2nm 이상 8nm 미만, 더욱 바람직하게는 2nm 이상 5nm 미만, 더욱 바람직하게는 2nm 이상 3nm 미만의 두께의 영역을 갖고 있으면 된다.
또한, 트랜지스터가 양호한 포화 특성을 얻기 위해서, 트랜지스터는, 채널 폭의 길이가, 예를 들어, 100nm 미만, 바람직하게는 80nm 미만, 더욱 바람직하게는 60nm 미만, 더욱 바람직하게는 40nm 미만인 영역을 갖고 있으면 된다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, 반도체(663)의 두께는 작을수록 바람직하다. 반도체(663)는, 예를 들어, 10nm 미만, 바람직하게는 5nm 이하, 더욱 바람직하게는 3nm 이하의 영역을 갖고 있으면 된다. 한편, 반도체(663)는, 채널이 형성되는 반도체(662)에, 인접하는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 인입되지 않도록 막는 기능을 갖는다. 그 때문에, 반도체(663)는, 어느 정도의 두께를 갖는 것이 바람직하다. 반도체(663)는, 예를 들어, 0.3nm 이상, 바람직하게는 1nm 이상, 더욱 바람직하게는 2nm 이상의 두께의 영역을 갖고 있으면 된다. 또한, 반도체(663)는, 절연막(652) 등으로부터 방출되는 산소의 외측 확산을 억제하기 위해서, 산소를 블로킹하는 성질을 가지면 바람직하다.
또한, 신뢰성을 높게 하기 위해서는, 반도체(661)는 두껍고, 반도체(663)는 얇은 것이 바람직하다. 반도체(661)는, 예를 들어, 10nm 이상, 바람직하게는 20nm 이상, 더욱 바람직하게는 40nm 이상, 보다 바람직하게는 60nm 이상의 두께의 영역을 갖고 있으면 된다. 반도체(661)의 두께를 두껍게 함으로써, 인접하는 절연체와 반도체(661)의 계면으로부터 채널이 형성되는 반도체(662)까지의 거리를 이격시킬 수 있다. 단, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 반도체(661)는, 예를 들어, 200nm 이하, 바람직하게는 120nm 이하, 더욱 바람직하게는 80nm 이하의 두께의 영역을 갖고 있으면 된다.
예를 들어, 반도체(662)와 반도체(661)의 사이에, 예를 들어, SIMS 분석에 있어서, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 갖는다. 또한, 반도체(662)와 반도체(663)의 사이에, SIMS에 있어서, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도가 되는 영역을 갖는다.
또한, 반도체(662)의 수소 농도를 저감하기 위해서, 반도체(661) 및 반도체(663)의 수소 농도를 저감하면 바람직하다. 반도체(661) 및 반도체(663)는, SIMS에 있어서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하의 수소 농도가 되는 영역을 갖는다. 또한, 반도체(662)의 질소 농도를 저감하기 위해서, 반도체(661) 및 반도체(663)의 질소 농도를 저감하면 바람직하다. 반도체(661) 및 반도체(663)는, SIMS에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하의 질소 농도가 되는 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체(661) 또는 반도체(663)가 없는 2층 구조로 해도 상관없다. 또는, 반도체(661)의 위 또는 아래, 또는 반도체(663)의 위 또는 아래에, 반도체(661), 반도체(662) 및 반도체(663)로서 예시한 반도체 중 어느 하나를 갖는 4층 구조로 해도 상관없다. 또는, 반도체(661)의 위, 반도체(661)의 아래, 반도체(663)의 위, 반도체(663)의 아래 중 어느 2개소 이상에, 반도체(661), 반도체(662) 및 반도체(663)로서 예시한 반도체 중 어느 하나를 갖는 n층 구조(n은 5 이상의 정수)로 해도 상관없다.
이상, 반도체(661), 반도체(662) 및 반도체(663)를 상술한 구성으로 함으로써, 트랜지스터(100)는 높은 온 전류와 안정된 전기 특성을 얻을 수 있다.
<트랜지스터의 구성예 2>
이어서, 도 1의 트랜지스터(100)와 상이한 구성예에 대해서, 도 3의 (A) 내지 (D)를 사용해서 설명한다.
트랜지스터(100)는, 1개의 게이트 전극이 설치되어 있는 경우의 예이지만, 본 발명의 일 형태는, 이것에 한정되지 않는다. 트랜지스터에 복수의 게이트 전극이 설치되어 있어도 된다. 도 3의 (A) 내지 (D)에 나타내는 트랜지스터(110)는, 제2 게이트 전극으로서 도전막(674)이 설치되어 있다. 도 3의 (A)는 상면도이며, 도 3의 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 3의 (B)에 상당하고, 도 3의 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 3의 (C)에 상당하고, 도 3의 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 3의 (D)에 상당한다. 또한, 도 3의 (A) 내지 (D)에서는, 도면의 명료화를 위해서 일부 요소를 확대, 축소, 또는 생략해서 도시하였다.
도 3은, 기판(640)과 절연막(652)의 사이에, 절연막(651), 도전막(674) 및 절연막(656)을 갖고 있는 점에서, 도 1과 상이하다.
절연막(651)은, 기판(640)과 도전막(674)을 전기적으로 분리시키는 기능을 갖는다.
도전막(674)은, 제2 게이트 전극으로서의 기능을 갖는다. 도전막(674)은, 일정한 전위가 공급되고 있어도 되고, 도전막(673)과 동일한 전위나, 동일한 신호가 공급되고 있어도 된다.
절연막(656)은, 절연막(652)에 포함되는 산소가, 도전막(674)에 포함되는 금속과 결부되어, 절연막(652)에 포함되는 산소가 감소되는 것을 방지하는 기능을 갖는다.
트랜지스터(110)는, 제2 게이트 전극으로서 기능하는 도전막(674)을 설치함으로써, 반도체(662) 내의 상하에 채널을 형성할 수 있게 되기 때문에, 온 전류를 증대시킬 수 있다. 또한, 트랜지스터(110)는, Vd-Id 특성에 있어서, 양호한 포화 특성이 얻어지기 때문에, 안정된 전기 특성을 얻을 수 있다.
<트랜지스터의 구성예 3>
이어서, 도 3의 트랜지스터(110)와 상이한 구성예에 대해서, 도 4의 (A) 내지 (D)를 사용해서 설명한다.
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(120)의 상면도이며, 도 4의 (B)는 도 4의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 4의 (C)는 도 4의 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다.
도 4에 도시하는 트랜지스터(120)는, 그 상면도에 있어서, 소스 및 드레인 중 한쪽으로서 기능하는 도전막(671)이, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전막(672)을 동심원 형상으로 둘러싸고 있는 점에서, 트랜지스터(110)와 상이하다.
도 4의 (D)는 트랜지스터(120)가 갖는 반도체(662)의 상면도이다. 도 4의 (D)에 도시한 바와 같이, 반도체(662)는 도전막(671)과 중첩되는 영역(662a) 및 도전막(672)과 중첩되는 영역(662b)을 갖는다. 영역(662a)과 영역(662b)은, 각각, 다른 쪽 영역과 대향하는 단부를 갖는다. 상면에서 보았을 때, 영역(662b)의 단부의 길이는 영역(662a)의 단부의 길이 보다도 짧다.
또한, 도전막(671)을 외부의 단자와 전기적으로 접속하기 위해서, 도전막(671) 위에 도전막(675)이 형성되고, 도전막(675) 위에 플러그(681)가 형성되고, 플러그(681) 위에 도전막(631)이 형성되어 있다.
또한, 도전막(672)을 외부의 단자와 전기적으로 접속하기 위해서, 도전막(672) 위에 도전막(676)이 형성되고, 도전막(676) 위에 플러그(682)가 형성되고, 플러그(682) 위에 도전막(633)이 형성되어 있다.
또한, 도전막(673)을 외부의 단자와 전기적으로 접속하기 위해서, 도전막(673) 위에 플러그(683)가 형성되고, 플러그(683) 위에 도전막(632)이 형성되어 있다.
도전막(675) 및 도전막(676), 도전막(631) 내지 도전막(633), 플러그(681) 내지 플러그(683)는, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co)의 저저항 재료를 포함하는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 절연막(655)은, 그 상면이 평탄화 처리되어 있어도 된다.
트랜지스터(120)는, 상기 이외의 구성에 대해서는, 트랜지스터(110)와 마찬가지이며, 상세한 설명은 생략한다.
트랜지스터(120)에 있어서, 도전막(671)은, 드레인 전극으로서 기능하고, 도전막(672)은, 소스 전극으로서 기능하는 것이 바람직하다. 이와 같이, 드레인 전극이 소스 전극을 둘러싸는 구성으로 함으로써, 트랜지스터(120)는, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고, 안정된 전기 특성을 얻을 수 있다.
도 4의 (B) 내지 (D)에서, L2는 트랜지스터(120)의 채널 길이이다. 트랜지스터(120)의 채널 길이(L2)도, 도 1에 도시하는 트랜지스터(100)와 마찬가지로, 반도체(662)의 상면에서의 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리를 말한다. 다시 말하면, 채널 길이(L2)는, 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리이다.
트랜지스터(120)를 LSI 등의 고집적화된 반도체 장치에 적용하는 경우, L2는, 예를 들어 10nm 이상 1㎛ 미만, 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만이다.
또한, 트랜지스터(120)를 전력 제어용의 장치 등, 고내압이 요구되는 반도체 장치에 적용하는 경우, L2는, 예를 들어 1㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상이다.
<트랜지스터의 구성예 4>
이어서, 도 4의 트랜지스터(120)와 상이한 구성예에 대해서, 도 5의 (A) 내지 (D)를 사용해서 설명한다.
도 5의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(130)의 상면도이며, 도 5의 (B)는 도 5의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 5의 (C)는 도 5의 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다.
도 5에 도시하는 트랜지스터(130)는, 그 상면도에 있어서, 소스 및 드레인 중 한쪽으로서 기능하는 도전막(671)이, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전막(672)을 사각형으로 둘러싸고 있는 점에서, 트랜지스터(120)와 상이하다. 그 이외의 구성에 대해서는, 트랜지스터(130)는, 트랜지스터(120)와 마찬가지이며, 상세한 설명은 생략한다.
도 5의 (D)는 트랜지스터(130)가 갖는 반도체(662)의 상면도이다. 도 5의 (D)에 도시한 바와 같이, 반도체(662)는 도전막(671)과 중첩되는 영역(662a) 및 도전막(672)과 중첩되는 영역(662b)을 갖는다. 영역(662a)과 영역(662b)은, 각각, 다른 쪽 영역과 대향하는 단부를 갖는다. 상면에서 보았을 때, 영역(662b)의 단부의 길이는 영역(662a)의 단부의 길이보다도 짧다.
트랜지스터(130)에 있어서, 도전막(671)은, 드레인 전극으로서 기능하고, 도전막(672)은, 소스 전극으로서 기능하는 것이 바람직하다. 이와 같이, 드레인 전극이 소스 전극을 둘러싸는 구성으로 함으로써, 트랜지스터(130)는, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고, 안정된 전기 특성을 얻을 수 있다.
도 5의 (B) 내지 (D)에서, L3은 트랜지스터(130)의 채널 길이이다. 트랜지스터(130)의 채널 길이(L3)도, 도 1에 도시하는 트랜지스터(100)와 마찬가지로, 반도체(662)의 상면에서의 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리를 말한다. 다시 말하면, 채널 길이(L3)는, 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리이다.
트랜지스터(130)를 LSI 등의 고집적화된 반도체 장치에 적용하는 경우, L3은, 예를 들어 10nm 이상 1㎛ 미만, 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만이다.
또한, 트랜지스터(130)를 전력 제어용의 장치 등, 고내압이 요구되는 반도체 장치에 적용하는 경우, L3은, 예를 들어 1㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상이다.
<트랜지스터의 구성예 5>
이어서, 도 3의 트랜지스터(110)와 상이한 구성예에 대해서, 도 6의 (A) 내지 (D)를 사용해서 설명한다.
도 6의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(140)의 상면도이며, 도 6의 (B)는 도 6의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 6의 (C)는 도 6 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다. 도 6의 (D)는 반도체(662)의 상면도이다.
도 6에 나타내는 트랜지스터(140)는, 그 상면도에 있어서, 소스 및 드레인 중 한쪽으로서 기능하는 도전막(671)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전막(672)이 서로 대향하여, 부채 형상을 형성하고 있는 점에서, 도 3의 트랜지스터(110)와 상이하다.
또한, 도 6의 (D)에 도시한 바와 같이, 반도체(662)는, 도전막(671)과 중첩되는 영역(662a), 및 도전막(672)과 중첩되는 영역(662b)을 갖고, 영역(662a)과 영역(662b)은, 각각, 다른 쪽 영역과 대향하는 단부를 갖고, 상면에서 보았을 때, 영역(662a)의 단부의 길이가 영역(662b)의 단부의 길이보다도 짧다. 이 점이, 도 3에 도시하는 트랜지스터(110)와 상이하다. 그 이외의 구성에 대해서는, 트랜지스터(140)는, 트랜지스터(110)와 마찬가지이며, 상세한 설명은 생략한다.
트랜지스터(140)에 있어서, 도전막(671)은, 소스 전극으로서 기능하고, 도전막(672)은, 드레인 전극으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(140)는, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고, 안정된 전기 특성을 얻을 수 있다.
도 6의 (A), (D)에서, L4는 트랜지스터(140)의 채널 길이이다. 트랜지스터(140)의 채널 길이(L4)도, 도 1에 도시하는 트랜지스터(100)와 마찬가지로, 반도체(662)의 상면에서의 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리를 말한다. 다시 말하면, 채널 길이(L4)는, 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리이다.
트랜지스터(140)를 LSI 등의 고집적화된 반도체 장치에 적용하는 경우, L4는, 예를 들어 10nm 이상 1㎛ 미만, 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만이다.
또한, 트랜지스터(140)를 전력 제어용의 장치 등, 고내압이 요구되는 반도체 장치에 적용하는 경우, L4는, 예를 들어 1㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상이다.
<트랜지스터의 구성예 6>
이어서, 도 6의 트랜지스터(140)와 상이한 구성예에 대해서, 도 7의 (A) 내지 (D)를 사용해서 설명한다.
도 7의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(150)의 상면도이며, 도 7의 (B)는 도 7의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 7의 (C)는 도 7의 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다. 도 7의 (D)는 반도체(662)의 상면도이다.
도 7에 나타내는 트랜지스터(150)는, 그 상면도에 있어서, 도전막(671)의 단부 및 도전막(672)의 단부가 있는 곡률을 갖고 있는 점에서, 도 6에 나타내는 트랜지스터(140)와 상이하다. 또한, 도전막(673) 및 도전막(674)은, 상기 곡률과 동일한 곡률로 구부러져 있다. 트랜지스터(150)는, 상기 이외의 구성에 대해서는, 트랜지스터(140)와 마찬가지이며, 상세한 설명은 생략한다.
트랜지스터(150)에 있어서, 도전막(671)은, 소스 전극으로서 기능하고, 도전막(672)은, 드레인 전극으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(150)는, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고, 안정된 전기 특성을 얻을 수 있다.
도 7의 (A), (D)에서, L5는 트랜지스터(150)의 채널 길이이다. 트랜지스터(150)의 채널 길이(L5)도, 도 1에 도시하는 트랜지스터(100)와 마찬가지로, 반도체(662)의 상면에서의 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리를 말한다. 다시 말하면, 채널 길이(L5)는, 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리이다.
트랜지스터(150)를 LSI 등의 고집적화된 반도체 장치에 적용하는 경우, L5는, 예를 들어 10nm 이상 1㎛ 미만, 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만이다.
또한, 트랜지스터(150)를 전력 제어용의 장치 등, 고내압이 요구되는 반도체 장치에 적용하는 경우, L5는, 예를 들어 1㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상이다.
<트랜지스터의 구성예 7>
이어서, 도 3의 트랜지스터(110)와 상이한 구성예에 대해서, 도 8의 (A) 내지 (D)를 사용해서 설명한다.
도 8의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(160)의 상면도이며, 도 8의 (B)는 도 8의 (A)에 나타내는 일점 쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 8의 (C)는 도 8의 (A)에 나타내는 일점 쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다. 도 8의 (D)는 반도체(662)의 상면도이다.
도 8에 나타내는 트랜지스터(160)는, 그 상면도에 있어서, 소스 및 드레인 중 한쪽으로서 기능하는 도전막(671)과, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전막(672)이 서로 대향하고, 사다리꼴을 형성하고 있는 점에서, 도 3의 트랜지스터(110)와 상이하다.
또한, 도 8의 (D)에 도시한 바와 같이, 반도체(662)는, 도전막(671)과 중첩되는 영역(662a), 및 도전막(672)과 중첩되는 영역(662b)을 갖고, 영역(662a)과 영역(662b)은, 각각, 다른 쪽 영역과 대향하는 단부를 갖고, 상면에서 보았을 때, 영역(662a)의 단부의 길이가 영역(662b)의 단부의 길이 보다도 짧다. 이 점이, 도 3에 도시하는 트랜지스터(110)와 상이하다. 그 이외의 구성에 대해서는, 트랜지스터(160)는, 트랜지스터(110)와 마찬가지이며, 상세한 설명은 생략한다.
트랜지스터(160)에 있어서, 도전막(671)은, 소스 전극으로서 기능하고, 도전막(672)은, 드레인 전극으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 트랜지스터(160)는, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타내고, 안정된 전기 특성을 얻을 수 있다.
도 8의 (A), (D)에서, L6은 트랜지스터(160)의 채널 길이이다. 트랜지스터(160)의 채널 길이(L6)도, 도 1에 도시하는 트랜지스터(100)와 마찬가지로, 반도체(662)의 상면에서의 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리를 말한다. 다시 말하면, 채널 길이(L6)는, 도전막(671)의 단부와 도전막(672)의 단부와의 사이의 거리이다.
트랜지스터(160)를 LSI 등의 고집적화된 반도체 장치에 적용하는 경우, L6은, 예를 들어 10nm 이상 1㎛ 미만, 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만이다.
또한, 트랜지스터(160)를 전력 제어용의 장치 등, 고내압이 요구되는 반도체 장치에 적용하는 경우, L6은, 예를 들어 1㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상이다.
<트랜지스터의 구성예 8>
본 실시 형태에서 나타낸 트랜지스터는, 도전막(673)을 에칭에서 형성할 때, 반도체(663) 및 절연막(653)을 동시에 에칭해도 된다. 일례를 도 9의 (A), (B)에 나타내었다.
도 9의 (A)는, 도 3의 (B), 도 6의 (B), 도 7의 (B), 및 도 8의 (B)에서, 도전막(673)의 아래에만, 반도체(663) 및 절연막(653)이 존재하는 경우이다.
도 9의 (B)는 도 4의 (B) 및 도 5의 (B)에서, 도전막(673)의 아래에만, 반도체(663) 및 절연막(653)이 존재하는 경우이다.
<트랜지스터의 구성예 9>
본 실시 형태에서 나타낸 트랜지스터는, 도전막(671) 및 도전막(672)이, 반도체(661)의 측면 및 반도체(662)의 측면과 접하고 있어도 된다. 일례를 도 10의 (A), (B)에 나타내었다.
도 10의 (A)는, 도 3의 (B), 도 6의 (B), 도 7의 (B), 및 도 8의 (B)에서, 도전막(671) 및 도전막(672)이, 반도체(661)의 측면 및 반도체(662)의 측면과 접하고 있는 경우이다.
도 10의 (B)는 도 4의 (B) 및 도 5의 (B)에서, 도전막(671)이, 반도체(661)의 측면 및 반도체(662)의 측면과 접하고 있는 경우이다.
<트랜지스터의 구성예 10>
본 실시 형태에서 나타낸 트랜지스터는, 도전막(671)을, 도전막(671a) 및 도전막(671b)의 적층 구조로 해도 된다. 또한, 도전막(672)을, 도전막(672a) 및 도전막(672b)의 적층 구조로 해도 된다. 일례로서, 도 11의 (A), (B)에 나타내었다.
도 11의 (A)는, 도 3의 (B), 도 6의 (B), 도 7의 (B), 및 도 8의 (B)에서, 도전막(671)을, 도전막(671a) 및 도전막(671b)의 적층 구조로 하고, 도전막(672)을, 도전막(672a) 및 도전막(672b)의 적층 구조로 한 경우이다.
도 11의 (B)는, 도 4의 (B) 및 도 5의 (B)에서, 도전막(671)을, 도전막(671a) 및 도전막(671b)의 적층 구조로 하고, 도전막(672)을, 도전막(672a) 및 도전막(672b)의 적층 구조로 한 경우이다.
도전막(671b) 및 도전막(672b)으로서는, 예를 들어, 투명 도전체, 산화물 반도체, 질화물 반도체 또는 산화질화물 반도체를 사용하면 된다. 도전막(671b) 및 도전막(672b)으로서는, 예를 들어, 인듐, 주석 및 산소를 포함하는 막, 인듐 및 아연을 포함하는 막, 인듐, 텅스텐 및 아연을 포함하는 막, 주석 및 아연을 포함하는 막, 아연 및 갈륨을 포함하는 막, 아연 및 알루미늄을 포함하는 막, 아연 및 불소를 포함하는 막, 아연 및 붕소를 포함하는 막, 주석 및 안티몬을 포함하는 막, 주석 및 불소를 포함하는 막 또는 티타늄 및 니오븀을 포함하는 막 등을 사용하면 된다. 또는, 이들 막이 수소, 탄소, 질소, 실리콘, 게르마늄 또는 아르곤을 포함해도 상관없다.
도전막(671b) 및 도전막(672b)은, 가시광선을 투과하는 성질을 가져도 상관없다. 또는, 도전막(671b) 및 도전막(672b)은, 가시광선, 자외선, 적외선 또는 X선을, 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 상관없다. 이러한 성질을 가짐으로써, 미광에 의한 트랜지스터의 전기 특성의 변동을 억제할 수 있는 경우가 있다.
또한, 도전막(671b) 및 도전막(672b)은, 반도체(662) 등과의 사이에 쇼트키 장벽을 형성하지 않는 층을 사용하면 바람직한 경우가 있다. 이렇게 함으로써, 트랜지스터의 온 특성을 향상시킬 수 있다.
도전막(671a) 및 도전막(672a)으로서는, 예를 들어, 붕소, 질소, 산소, 불소, 실리콘, 인, 알루미늄, 티타늄, 크롬, 망간, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브덴, 루테늄, 은, 인듐, 주석, 탄탈륨 및 텅스텐을 1종 이상 포함하는 도전체를, 단층으로, 또는 적층으로 사용하면 된다. 예를 들어, 합금막이나 화합물 막이어도 되고, 알루미늄을 포함하는 도전체, 구리 및 티타늄을 포함하는 도전체, 구리 및 망간을 포함하는 도전체, 인듐, 주석 및 산소를 포함하는 도전체, 티타늄 및 질소를 포함하는 도전체 등을 사용해도 된다.
또한, 도전막(671b) 및 도전막(672b)은, 도전막(671a) 및 도전막(672a)보다도 고저항의 막을 사용하면 바람직한 경우가 있다. 또한, 도전막(671b) 및 도전막(672b)은, 트랜지스터의 채널보다도 저저항의 막을 사용하면 바람직한 경우가 있다. 예를 들어, 도전막(671b) 및 도전막(672b)의 저항률을, 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 된다. 도전막(671b) 및 도전막(672b)의 저항률을 상술한 범위로 함으로써, 채널과 드레인과의 경계부에 있어서의 전계 집중을 완화할 수 있다. 그 때문에, 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 또한, 드레인으로부터 발생하는 전계에 기인한 펀치스루 전류를 저감할 수 있다. 그 때문에, 채널 길이가 짧은 트랜지스터에 있어서도, 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 바뀌지 않는 회로 구성이라면, 도전막(671b) 및 도전막(672b) 중 어느 한쪽(예를 들어, 드레인측)만을 배치하는 것이 더 바람직한 경우가 있다.
<트랜지스터의 구성예 11>
도 11의 (A), (B)에서 나타낸 트랜지스터는, 도전막(671b) 및 도전막(672b)이 반도체(661) 및 반도체(662)의 측면과 접하고 있어도 된다. 일례로서, 도 12의 (A), (B)에 나타내었다.
도 12의 (A)는, 도 11의 (A)에서, 도전막(671b) 및 도전막(672b)이 반도체(661) 및 반도체(662)의 측면과 접하고 있는 경우이다.
도 12의 (B)는, 도 11의 (B)에서, 도전막(671b)이 반도체(661) 및 반도체(662)의 측면과 접하고 있는 경우이다.
<트랜지스터의 제작 방법>
이하에서는, 상기 구성예에서 나타낸 트랜지스터 중, 도 3, 도 6, 도 7, 및 도 8에 나타내는 트랜지스터의 제작 방법에 대해서, 도 13 및 도 14에서 설명을 행한다. 또한, 도 13 및 도 14의 좌측에는, 트랜지스터의 채널 길이 방향의 단면도(도 3, 도 6, 도 7, 및 도 8에서의, 일점 쇄선 X1-X2 방향의 단면도)를 나타내고, 도 13 및 도 14의 우측에는, 트랜지스터의 채널 폭 방향의 단면도(도 3, 도 6, 도 7, 및 도 8에서의, 일점 쇄선 Y1-Y2 방향의 단면도)를 나타내고 있다.
또한, 도 3, 도 6, 도 7, 및 도 8 이외의 본 실시 형태에 나타내는 트랜지스터에 대해서도, 이하에 기재하는 제작 방법을 참조함으로써 용이하게 제작할 수 있다.
먼저, 기판(640) 위에 절연막(651a)을 성막하고, 도전막(674)을 형성한 후, 절연막(651b)을 성막한다(도 13의 (A)).
기판(640)으로서는, 예를 들어, 절연체 기판, 반도체 기판 또는 도전체 기판을 사용하면 된다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는, 예를 들어, 실리콘, 게르마늄 등의 단체 반도체 기판, 또는 탄화 실리콘, 실리콘 게르마늄, 비소화갈륨, 인화인듐, 산화아연, 산화갈륨을 포함하는 화합물 반도체 기판 등이 있다. 나아가, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon on Insulator) 기판 등이 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 나아가, 절연체 기판에 도전체 또는 반도체가 설치된 기판, 반도체 기판에 도전체 또는 절연체가 설치된 기판, 도전체 기판에 반도체 또는 절연체가 설치된 기판 등이 있다. 또는, 이들 기판에 소자가 설치된 것을 사용해도 된다. 기판에 설치되는 소자로서는, 용량 소자, 저항 소자, 스위치 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(640)으로서, 가요성 기판을 사용해도 된다. 또한, 가요성 기판 위에 트랜지스터를 설치하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하고, 가요성 기판인 기판(640)에 전치(轉置)하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터의 사이에 박리층을 형성하면 된다. 또한, 기판(640)으로서, 섬유를 넣어 짠 시트, 필름 또는 박 등을 사용해도 된다. 또한, 기판(640)이 신축성을 가져도 된다. 또한, 기판(640)은, 절곡이나 인장을 멈추었을 때, 원래의 형상으로 복귀되는 성질을 가져도 된다. 또는, 원래의 형상으로 복귀되지 않는 성질을 가져도 된다. 기판(640)의 두께는, 예를 들어, 5㎛ 이상 700㎛ 이하, 바람직하게는 10㎛ 이상 500㎛ 이하, 더욱 바람직하게는 15㎛ 이상 300㎛ 이하로 한다. 기판(640)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(640)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나, 절곡이나 인장을 멈추었을 때, 원래의 형상으로 복귀되는 성질을 갖는 경우가 있다. 그 때문에, 낙하 등에 의해 기판(640) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(640)으로서는, 예를 들어, 금속, 합금, 수지 또는 유리, 또는 그것들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(640)은, 선팽창률이 낮을수록 환경에 의한 변형이 억제되어서 바람직하다. 가요성 기판인 기판(640)으로서는, 예를 들어, 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 된다. 수지로서는, 예를 들어, 폴리에스테르, 폴리올레핀, 폴리아미드(나일론, 아라미드 등), 폴리이미드, 폴리카르보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는, 선팽창률이 낮기 때문에, 가요성 기판인 기판(640)으로서 적합하다.
절연막(651a) 및 절연막(651b)에 사용하는 재료로서, 산화 실리콘, 질화 실리콘, 산화질화 실리콘 또는 질화산화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수 있다. 또한, 본 명세서 중에서, 산화질화물이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 재료를 가리키며, 질화산화물이란, 그 조성으로서 산소보다도 질소의 함유량이 많은 재료를 나타낸다.
또한, 절연막(651a) 및 절연막(651b)으로서, TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜서 형성한 단차 피복성이 좋은 산화 실리콘을 사용해도 된다.
절연막(651a) 및 절연막(651b)은, 스퍼터링법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic CVD)법, PECVD(Plasma Enhanced CVD)법 등을 포함함), MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등으로 성막해도 된다. 특히, 당해 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열 CVD법, MOCVD법 또는 ALD법이 바람직하다.
또한, 기판(640)에 반도체 기판을 사용한 경우, 열산화막으로 절연막(651a)을 형성해도 된다.
도전막(674)은, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료를 포함하는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
도전막(674)의 형성은, 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등을 사용해서 형성할 수 있다.
이어서, 절연막(651b)의 표면을 CMP(Chemical Mechanical Polishing)법으로 평탄화한다(도 13의 (B) 참조).
또한, 절연막(651b)으로서 평탄화 막을 사용해도 된다. 그 경우에는, 반드시 CMP법 등으로 평탄화하지 않아도 된다. 평탄화 막의 형성에는, 예를 들어 상압 CVD법이나, 도포법 등을 사용할 수 있다. 상압 CVD법을 사용해서 형성할 수 있는 막으로서는 예를 들어, BPSG(Boron Phosphorus Silicate Glass) 등을 들 수 있다. 또한, 도포법을 사용해서 형성할 수 있는 막으로서는 예를 들어, HSQ(수소 실세스퀴옥산) 등을 들 수 있다.
또한, 이후에는, 절연막(651a) 및 절연막(651b)을 통합해서 절연막(651)이라고 기재하기로 한다.
이어서, 절연막(656), 절연막(652), 반도체(661) 및 반도체(662)를 성막한다(도 13의 (C) 참조).
절연막(656) 및 절연막(652)은, 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법, 또는 PLD법 등으로 성막해도 된다.
절연막(656)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 것이 바람직하다. 절연막(656)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 해당 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄 등이 있다.
절연막(652)은, 반도체(660)에 산소를 공급할 수 있는 산화물을 포함하는 것이 바람직하다. 예를 들어, 절연막(652)으로서, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 산화 알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄 등의 금속 산화물을 사용할 수도 있다.
절연막(652)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연막(652)의 성막을 행하면 된다. 또는, 성막 후의 절연막(652)에 산소를 도입해서 산소를 과잉으로 함유하는 영역을 형성해도 되고, 양쪽의 수단을 조합해도 된다.
예를 들어, 성막 후의 절연막(652)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 된다. 또는, 수소 등을 포함시켜도 된다. 예를 들어, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 된다.
또한, 절연막(652)을 성막한 후, 그 상면의 평탄성을 높이기 위해서 CMP법 등을 사용한 평탄화 처리를 행해도 된다.
반도체(661)와 반도체(662)는, 대기에 접촉시키지 않고 연속해서 성막하는 것이 바람직하다. 반도체(661) 및 반도체(662)는, 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 된다.
반도체(661) 및 반도체(662)에 사용할 수 있는 재료는, 도 1의 반도체(661) 및 반도체(662)의 기재를 참조하면 된다.
또한, 반도체(661) 및 반도체(662)로서, In-Ga-Zn 산화물층을 MOCVD법에 의해 성막하는 경우, 원료 가스로서 트리메틸 인듐, 트리메틸 갈륨 및 디메틸 아연 등을 사용하면 된다. 또한, 상기 원료 가스의 조합에 한정되지 않고, 트리메틸 인듐 대신에 트리에틸 인듐 등을 사용해도 된다. 또한, 트리메틸 갈륨 대신에 트리에틸 갈륨 등을 사용해도 된다. 또한, 디메틸 아연 대신에 디에틸 아연 등을 사용해도 된다.
여기서, 반도체(661)를 형성한 후에, 반도체(661)에 산소를 도입해도 된다. 예를 들어, 성막 후의 반도체(661)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 된다. 또는, 수소 등을 포함시켜도 된다. 예를 들어, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 된다.
반도체(661) 및 반도체(662)를 성막한 후, 가열 처리를 행하는 것이 바람직하다. 가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서, 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 행하면 된다. 또한, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 탈리된 산소를 보충하기 위해서 산화성 가스를 10ppm 이상 포함하는 분위기에서 행해도 된다. 가열 처리는, 반도체 막을 성막한 직후에 행해도 되고, 반도체 막을 가공해서 섬 형상의 반도체(661) 및 반도체(662)를 형성한 후에 행해도 된다. 가열 처리에 의해, 절연막(652)이나 산화물 막으로부터 반도체에 산소가 공급되어, 반도체 내의 산소 결손을 저감할 수 있다.
그 후, 레지스트 마스크를 형성하여, 불필요한 부분을 에칭에 의해 제거한다. 그 후 레지스트 마스크를 제거함으로써, 섬 형상의 반도체(661) 및 섬 형상의 반도체(662)의 적층 구조를 형성할 수 있다(도 13의 (D) 참조). 또한, 반도체 막의 에칭 시에, 절연막(652)의 일부가 에칭되어, 반도체(661) 및 반도체(662)에 덮여 있지 않은 영역에서의 절연막(652)이 박막화되는 경우가 있다. 따라서, 당해 에칭에 의해 절연막(652)이 소실되지 않도록, 미리 두껍게 형성해 두는 것이 바람직하다.
또한, 반도체 막의 에칭 조건에 따라서는, 레지스트가 에칭시에 소실되어버리는 경우가 있기 때문에, 에칭의 내성이 높은 재료, 예를 들어 무기막 또는 금속막을 포함하는 소위 하드 마스크를 사용해도 된다. 여기서 하드 마스크(678)로서, 도전막을 사용하는 예를 나타낸다. 하드 마스크(678)를 사용해서 반도체 막을 가공하여, 반도체(661) 및 반도체(662)를 형성하는 예를 나타낸다(도 13의 (E) 참조).
하드 마스크(678)로서, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr)의 저저항 재료를 포함하는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 하드 마스크(678)에는, 산화이리듐, 산화루테늄, 스트론튬루테나이트 등, 귀금속을 포함하는 도전성 산화물을 사용하는 것이 바람직하다. 이들 도전성 산화물은, 산화물 반도체와 접해도 산화물 반도체로부터 산소를 빼앗는 경우가 적어, 산화물 반도체의 산소 결손을 만들기 어렵다.
하드 마스크(678)의 형성은, 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등을 사용해서 형성할 수 있다.
이어서, 레지스트 마스크를 형성하고, 에칭에 의해, 하드 마스크(678)를, 도전막(671) 및 도전막(672)으로 가공한다(도 14의 (A) 참조). 여기서, 하드 마스크(678)의 에칭 시에, 반도체(662)나 절연막(652)의 상부의 일부가 에칭되어, 도전막(671) 및 도전막(672)과 중첩되지 않는 부분이 박막화되는 경우가 있다. 따라서, 반도체(662)의 두께를, 에칭될 깊이를 고려해서 미리 두껍게 형성해 두는 것이 바람직하다.
이어서, 반도체(663) 및 절연막(653)을 성막한다. 그 후, 레지스트 마스크를 형성하여, 에칭에 의해 가공하고, 그 후 레지스트 마스크를 제거한다(도 14의 (B) 참조).
다음으로 도전막(673)을 성막하고, 레지스트 마스크를 형성하여, 에칭에 의해 해당 도전막(673)을 가공하고, 그 후 레지스트 마스크를 제거해서 게이트 전극을 형성한다(도 14의 (C) 참조).
반도체(663), 절연막(653) 및 도전막(673)은, 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법 또는 PLD법, ALD법 등을 사용하여 성막하면 된다. 특히, CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열 CVD법, MOCVD법 또는 ALD법이 바람직하다.
반도체(663) 및 절연막(653)은, 도전막(673) 형성 후에 에칭해도 된다. 에칭은, 예를 들어 레지스트 마스크를 사용해서 행하면 된다. 또는, 형성한 도전막(673)을 마스크로 해서 절연막(653) 및 반도체(663)를 에칭해도 된다.
또한 반도체(663)를 형성한 후에, 반도체(663)에 산소를 도입해도 된다. 예를 들어, 성막 후의 반도체(663)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 산소를 과잉으로 함유하는 영역을 형성한다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 이멀젼 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
산소 도입 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 예를 들어 산소, 아산화질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에 있어서, 산소를 포함하는 가스에 희가스를 포함시켜도 된다. 또는, 수소 등을 포함시켜도 된다. 예를 들어, 이산화탄소, 수소 및 아르곤의 혼합 가스를 사용하면 된다.
반도체(663)에 사용할 수 있는 재료는, 도 1의 반도체(663)의 기재를 참조하면 된다.
절연막(653)에는, 산화 알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈륨을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 절연막(653)은 상기 재료의 적층이어도 된다. 또한, 절연막(653)에, 란탄(La), 질소, 지르코늄(Zr) 등을, 불순물로서 포함하고 있어도 된다.
또한, 절연막(653)의 적층 구조의 일례에 대해서 설명한다. 절연막(653)은, 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화하프늄은, 산화 실리콘이나 산화질화 실리콘과 비교해서 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비해, 절연막(653)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다.
이어서, 절연막(654)을 형성한다. 절연막(654)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹할 수 있는 기능을 갖는다. 절연막(654)은, 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등을 사용해서 형성할 수 있다. 특히, 당해 절연막을 CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 향상시킬 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열 CVD법, MOCVD법 또는 ALD법이 바람직하다.
절연막(654)은, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 것이 바람직하다. 절연막(654)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 해당 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화알루미늄, 질화산화 알루미늄 등이 있다. 또한, 질화물 절연막 대신에 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높으므로 절연막(654)에 적용하기에 바람직하다. 또한, 산화 알루미늄막에 포함되는 산소를 반도체(660)에 확산시킬 수도 있다.
절연막(654)의 성막 후, 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의해, 절연막(652) 등으로부터 반도체(660)에 대하여 산소를 공급하여, 반도체(660) 내의 산소 결손을 저감할 수 있다. 또한 이때, 절연막(652)으로부터 탈리된 산소는, 절연막(656) 및 절연막(654)에 의해 블로킹되기 때문에, 당해 산소를 효과적으로 가둘 수 있다. 그 때문에 반도체(660)에 공급할 수 있는 산소의 양을 증대시킬 수 있어, 반도체(660) 내의 산소 결손을 효과적으로 저감할 수 있다.
계속해서, 절연막(655)을 형성한다. 절연막(655)은, 예를 들어 스퍼터링법, CVD법(열 CVD법, MOCVD법, PECVD법 등을 포함함), MBE법, ALD법 또는 PLD법 등을 사용해서 형성할 수 있다. 특히, CVD법, 바람직하게는 플라즈마 CVD법에 의해 성막하면, 피복성을 양호한 것으로 할 수 있기 때문에 바람직하다. 또한 플라즈마에 의한 대미지를 저감시키기 위해서는, 열 CVD법, MOCVD법 또는 ALD법이 바람직하다. 또한 절연막(655)으로서 유기 수지 등의 유기 절연 재료를 사용하는 경우에는, 스핀 코팅법 등의 도포법을 사용해서 형성해도 된다. 또한, 절연막(655)을 형성한 후에 그 상면에 대하여 평탄화 처리를 행하는 것이 바람직하다.
절연막(655)에는, 산화 알루미늄, 질화산화 알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈륨 등에서 선택된 1종 이상 포함하는 절연체를 사용할 수 있다. 또한, 절연막(655)에는, 폴리이미드 수지, 폴리아미드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다. 또한, 절연막(655)은 상기 재료의 적층이어도 된다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 일 형태의 트랜지스터를 이용한 회로의 일례에 대해서 도면을 참조하여 설명한다.
<반도체 장치의 단면도>
도 15의 (A)에 본 발명의 일 형태의 반도체 장치의 단면도를 도시한다. 도 15의 (A)에 나타내는 반도체 장치는, 기판(2001)과, 트랜지스터(2200)와, 트랜지스터(2100)와, 소자 분리층(2002)과, 절연막(2003)과, 도전막(2004)과, 도전막(2005)과, 도전막(2006)과, 플러그(2007)와, 플러그(2008)와, 플러그(2009)를 갖고 있다. 또한, 트랜지스터(2200)는, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2201)과, 게이트 전극(2203)과, 게이트 절연층(2204)과, 측벽 절연층(2205)을 갖고 있다.
도 15의 (A)에 나타내는 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(2200)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(2100)를 갖고 있다. 도 15의 (A)에서는, 제2 반도체 재료를 사용한 트랜지스터(2100)로서, 실시 형태 1에서 예시한 트랜지스터를 적용한 예를 나타내고 있다. 또한, 일점 쇄선으로부터 좌측이 트랜지스터(2100) 및 트랜지스터(2200)의 채널 길이 방향의 단면, 우측이 트랜지스터(2100) 및 트랜지스터(2200)의 채널 폭 방향의 단면이다.
제1 반도체 재료와 제2 반도체 재료는, 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 낮다.
트랜지스터(2200)는, n채널형 트랜지스터 또는 p채널형 트랜지스터 중 어느 것이든 되며, 회로에 따라 적절한 트랜지스터를 사용하면 된다. 또한, 산화물 반도체를 사용한 본 발명의 일 형태의 트랜지스터를 사용하는 것 이외에는, 사용하는 재료나 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것에 한정할 필요는 없다.
또한, 트랜지스터(2200)는, 측벽 절연층(2205) 아래에, LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 불순물 영역을 형성해도 된다. 특히, 트랜지스터(2200)를 n채널형으로 하는 경우에는, 핫 캐리어에 의한 열화를 억제하기 위해서, LDD 영역이나 익스텐션 영역을 형성하는 것이 바람직하다.
또한, 트랜지스터(2200)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층(2205)을 갖지 않는 트랜지스터를 사용해도 된다. 실리사이드(살리사이드)를 갖는 구조이면, 소스 영역 및 드레인 영역을 보다 저저항화할 수 있어, 반도체 장치의 고속화가 가능하다. 또한, 저전압으로 동작할 수 있기 때문에, 반도체 장치의 소비 전력을 저감하는 것이 가능하다.
이와 같이, 2종류의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
기판(2001)으로서는, 실리콘이나 탄화 실리콘을 포함하는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄을 포함하는 화합물 반도체 기판이나, SOI(Silicon on Insulator) 기판 등을 사용할 수 있다. 반도체 기판을 사용해서 형성된 트랜지스터는, 고속 동작이 용이하다. 또한, 기판(2001)으로서 p형 단결정 실리콘 기판을 사용한 경우, 기판(2001)의 일부에 n형을 부여하는 불순물 원소를 첨가해서 n형의 웰을 형성하고, n형의 웰이 형성된 영역에 p형 트랜지스터를 형성하는 것도 가능하다. n형을 부여하는 불순물 원소로서는, 인(P), 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B) 등을 사용할 수 있다.
또한, 기판(2001)은, 절연 기판 또는 금속 기판 위에 반도체 막을 설치한 것이어도 된다. 해당 절연 기판으로서, 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등을 들 수 있다. 해당 금속 기판으로서, 예를 들어, 스테인리스·스틸 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 등을 들 수 있다. 유리 기판의 일례로서는, 바륨 붕규산 유리, 알루미노 붕규산 유리, 또는 소다석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다.
또한, 어떤 기판을 사용해서 반도체 소자를 형성하고, 그 후, 별도의 기판에 반도체 소자를 전치해도 된다. 반도체 소자가 전치되는 기판의 일례로서는, 상술한 기판 외에, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판(천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 또는 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함), 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 좋은 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
트랜지스터(2200)는, 소자 분리층(2002)에 의해, 기판(2001)에 형성되는 다른 트랜지스터와 분리되어 있다. 소자 분리층(2002)은, 산화 알루미늄, 산화질화 알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈륨 등에서 선택된 1종 이상 포함하는 절연체를 사용할 수 있다.
여기서, 하층에 설치되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)의 반도체층의 근방에 설치되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단하여, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 설치되는 트랜지스터(2100)에 산화물 반도체를 사용한 경우, 트랜지스터(2100)의 반도체층의 근방에 설치되는 절연층 내의 수소는, 산화물 반도체 내에 캐리어를 생성하는 요인의 하나로 되기 때문에, 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200)의 상층에 산화물 반도체를 사용한 트랜지스터(2100)를 적층해서 설치하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연막(2003)을 설치하는 것이 특히 효과적이다. 절연막(2003)에 의해, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상될 뿐 아니라, 하층으로부터 상층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(2100)의 신뢰성도 동시에 향상시킬 수 있다.
절연막(2003)으로서는, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화갈륨, 산화질화 갈륨, 산화이트륨, 산화질화 이트륨, 산화하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
도전막(2004) 내지 도전막(2006)은, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co)의 저저항 재료를 포함하는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
플러그(2007) 내지 플러그(2009)는, 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co)의 저저항 재료를 포함하는 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 사용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 도 15의 (A)에서, 부호 및 해칭 패턴이 부여되지 않은 영역은 절연체로 구성된 영역을 나타내고 있다. 이들 영역에는, 산화 알루미늄, 질화산화 알루미늄, 산화마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈륨 등에서 선택된 1종 이상을 포함하는 절연체를 사용할 수 있다. 또한, 당해 영역에는, 폴리이미드 수지, 폴리아미드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다.
여기서, 트랜지스터(2200) 대신에 도 15의 (D) 및 도 15의 (E)에 나타내는 트랜지스터(704)를 사용해도 된다. 도 15의 (E)에는, 일점 쇄선 E-F에 의한 도 15의 (D)의 단면을 나타낸다. 반도체 기판(730) 위에 형성된 트랜지스터(704)는, 채널이 형성되는 반도체층(756)과, 불순물 영역(751)과, 불순물 영역(755)과, 게이트 절연층(753)과, 게이트 전극(752)과, 측벽 절연층(754)과, 소자 분리층(731)을 갖고 있다. 반도체층(756)은 볼록 형상을 갖고, 그 측면 및 상면을 따라서 게이트 절연층(753) 및 게이트 전극(752)이 설치되어 있다. 이러한 트랜지스터는 반도체 기판의 볼록부를 이용하고 있으므로 FIN형 트랜지스터라고도 불린다. 또한, 볼록부의 상부에 접하여, 볼록부를 형성하기 위한 마스크로서 기능하는 절연막을 갖고 있어도 된다. 또한, 여기에서는 반도체 기판(730)의 일부를 가공해서 볼록부를 형성하는 경우를 나타냈지만, SOI 기판을 가공해서 볼록 형상을 갖는 반도체층을 형성해도 된다.
도 15의 (A)에 나타내는 반도체 장치에 있어서, 제1 반도체 재료를 채널에 갖는 트랜지스터로 CMOS 회로를 구성해도 된다. 도 16에, 제1 반도체 재료를 채널에 갖는 트랜지스터(2200) 및 트랜지스터(2300)로, CMOS 회로를 구성한 경우의 반도체 장치의 단면도를 도시한다.
트랜지스터(2300)는, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2301)과, 게이트 전극(2303)과, 게이트 절연층(2304)과, 측벽 절연층(2305)을 갖고 있다. 또한, 트랜지스터(2300)는, 측벽 절연층(2305) 아래에, LDD 영역으로서 기능하는 불순물 영역(2302)을 형성해도 된다. 도 16의 기타 구성 요소에 대해서는, 도 15의 (A)의 기재를 참조하면 된다.
트랜지스터(2200)와, 트랜지스터(2300)는, 서로 상이한 극성의 트랜지스터인 것이 바람직하다. 예를 들어, 트랜지스터(2200)가 PMOS 트랜지스터인 경우, 트랜지스터(2300)는, NMOS 트랜지스터인 것이 바람직하다.
또한, 도 15의 (A) 및 도 16에 나타내는 반도체 장치에, 예를 들어 포토 다이오드 등의 광전 변환 소자를 설치해도 된다.
포토 다이오드는, 단결정 반도체나 다결정 반도체를 사용해서 형성해도 된다. 단결정 반도체나 다결정 반도체를 사용한 포토 다이오드는, 광의 검출 감도가 높기 때문에 바람직하다.
도 17의 (A)는, 기판(2001)에 포토 다이오드(2400)를 설치한 경우의 단면도를 도시하였다. 포토 다이오드(2400)는, 애노드 및 캐소드 중 한쪽으로서의 기능을 갖는 도전층(2401)과, 애노드 및 캐소드 중 다른 쪽으로서의 기능을 갖는 도전층(2402)과, 도전층(2402)과 플러그(2007)를 전기적으로 접속시키는 도전층(2403)을 갖는다. 도전층(2401 내지 2403)은, 기판(2001)에 불순물을 주입함으로써 제작해도 된다.
도 17의 (A)는, 기판(2001)의 두께 방향으로 전류가 흐르도록 포토 다이오드(2400)를 설치하고 있지만, 기판(2001)에 대하여 가로 방향으로 전류가 흐르도록 포토 다이오드(2400)를 설치해도 된다.
도 17의 (B)는, 트랜지스터(2100)의 상층에 포토 다이오드(2500)를 설치한 경우의 반도체 장치의 단면도이다. 포토 다이오드(2500)는, 애노드 및 캐소드 중 한쪽으로서의 기능을 갖는 도전층(2501)과, 애노드 및 캐소드 중 다른 쪽으로서의 기능을 갖는 도전층(2502)과, 반도체층(2503)을 갖고 있다. 또한, 포토 다이오드(2500)는, 플러그(2504)를 통해서, 도전막(2006)과 전기적으로 접속되어 있다.
도 17의 (B)에서, 포토 다이오드(2500)를 트랜지스터(2100)와 동일한 계층에 설치해도 된다. 또한, 포토 다이오드(2500)를 트랜지스터(2200)와 트랜지스터(2100)의 사이의 계층에 설치해도 된다.
도 17의 (A) 및 도 17의 (B)의 기타 구성 요소에 관한 상세는, 도 15의 (A) 및 도 16의 기재를 참조하면 된다.
또한, 포토 다이오드(2400) 또는 포토 다이오드(2500)를, 방사선을 흡수해서 전하를 발생시키는 것이 가능한 재료를 사용해서 형성해도 된다. 방사선을 흡수해서 전하를 발생시키는 것이 가능한 재료로서는, 셀레늄, 요오드화 납, 요오드화 수은, 갈륨 비소, CdTe, CdZn 등이 있다.
예를 들어, 포토 다이오드(2400) 또는 포토 다이오드(2500)에 셀레늄을 사용하면, 가시광이나, 자외광 외에, X선이나, 감마선과 같은 폭넓은 파장 대역에 걸쳐 광흡수 계수를 갖는 광전 변환 소자를 실현할 수 있다.
이어서, 도 15의 (A)의 구성에 있어서, 트랜지스터(2100)나 트랜지스터(2200)의 전극의 접속 구성을 상이하게 함으로써, 다양한 회로를 구성할 수 있다. 이하에서는, 본 발명의 일 형태의 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예를 설명한다.
<CMOS 회로>
도 15의 (B)에 도시하는 회로도는, p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로의 구성을 나타내고 있다.
<아날로그 스위치>
또한 도 15의 (C)에 도시하는 회로도는, 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타내고 있다. 이러한 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
<기억 장치>
본 발명의 일 형태인 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기입 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 18에 나타내었다.
도 18의 (A)에 나타내는 반도체 장치는, 제1 반도체 재료를 사용한 트랜지스터(3200)와 제2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖고 있다. 또한, 트랜지스터(3300)로서는, 실시 형태 1에서 설명한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는, 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 18의 (A)에서, 제1 배선(3001)은 트랜지스터(3200)의 소스와 전기적으로 접속되고, 제2 배선(3002)은 트랜지스터(3200)의 드레인과 전기적으로 접속되어 있다. 또한, 제3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 제4 배선(3004)은 트랜지스터(3300)의 게이트와 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트, 및 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은, 용량 소자(3400)의 제1 단자와 전기적으로 접속되고, 제5 배선(3005)은 용량 소자(3400)의 제2 단자와 전기적으로 접속되어 있다.
도 18의 (A)에 나타내는 반도체 장치에서는, 트랜지스터(3200)의 게이트 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이, 정보의 기입, 유지, 판독이 가능하다.
정보의 기입 및 유지에 대해서 설명한다. 먼저, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 온 상태로 되는 전위로 해서, 트랜지스터(3300)를 온 상태로 한다. 이에 의해, 제3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트, 및 용량 소자(3400)에 부여된다. 즉, 트랜지스터(3200)의 게이트에는, 소정의 전하가 부여된다(기입). 여기에서는, 서로 다른 2개의 전위 레벨을 부여하는 전하(이하, Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 부여되는 것으로 한다. 그 후, 제4 배선(3004)의 전위를, 트랜지스터(3300)가 오프 상태로 되는 전위로 해서, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트에 부여된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트의 전하는 장시간에 걸쳐 유지된다.
다음으로 정보의 판독에 대해서 설명한다. 제1 배선(3001)에 소정의 전위(정전위)를 부여한 상태에서, 제5 배선(3005)에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(3200)의 게이트에 유지된 전하량에 따라, 제2 배선(3002)은 서로 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트에 High 레벨 전하가 부여되어 있는 경우의 외관의 역치(Vth _H)는, 트랜지스터(3200)의 게이트에 Low 레벨 전하가 부여되어 있는 경우의 외관의 역치(Vth_L)보다 낮아지기 때문이다. 여기서, 외관의 역치 전압이란, 트랜지스터(3200)를 「온 상태」로 하기 위해서 필요한 제5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제5 배선(3005)의 전위를 Vth _H와 Vth _L의 사이의 전위(V0)로 함으로써, 트랜지스터(3200)의 게이트에 부여된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 부여되어 있었던 경우에는, 제5 배선(3005)의 전위가 V0(>Vth _H)이 되면, 트랜지스터(3200)는 「온 상태」가 된다. Low 레벨 전하가 부여되어 있었던 경우에는, 제5 배선(3005)의 전위가 V0(<Vth _L)이 되어도, 트랜지스터(3200)는 「오프 상태」 그대로이다. 이 때문에, 제2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치해서 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이렇게 정보를 판독하지 않는 경우에는, 게이트의 상태에 관계없이 트랜지스터(3200)가 「오프 상태」로 되는 전위, 즉, Vth _H보다 작은 전위를 제5 배선(3005)에 부여하면 된다. 또는, 게이트의 상태에 관계없이 트랜지스터(3200)가 「온 상태」로 되는 전위, 즉, Vth _L보다 큰 전위를 제5 배선(3005)에 부여하면 된다.
도 18의 (B)에 나타내는 반도체 장치는, 트랜지스터(3200)를 설치하지 않은 점에서 도 18의 (A)와 상이하다. 이 경우도 상기와 마찬가지의 동작에 의해 정보의 기입 및 유지 동작이 가능하다.
이어서, 도 18의 (B)에 나타내는 반도체 장치의 정보 판독에 대해서 설명한다. 트랜지스터(3300)가 온 상태로 되면, 부유 상태인 제3 배선(3003)과 용량 소자(3400)가 도통하여, 제3 배선(3003)과 용량 소자(3400)의 사이에 전하가 재분배된다. 그 결과, 제3 배선(3003)의 전위가 변화된다. 제3 배선(3003)의 전위 변화량은, 용량 소자(3400)의 제1 단자의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 상이한 값을 취한다.
예를 들어, 용량 소자(3400)의 제1 단자의 전위를 V, 용량 소자(3400)의 용량을 C, 제3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제3 배선(3003)의 전위를 VB0라 하면, 전하가 재분배된 후의 제3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서, 용량 소자(3400)의 제1 단자의 전위가 V1과 V0(V1>V0)의 두 상태를 취한다고 하면, 전위(V1)를 유지하고 있는 경우의 제3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는, 전위(V0)를 유지하고 있는 경우의 제3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다도 높아짐을 알 수 있다.
그리고, 제3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제1 반도체 재료가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층해서 설치하는 구성으로 하면 된다.
본 실시 형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들어, 종래의 불휘발성 메모리와 같이, 플로팅 게이트에의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 관한 반도체 장치에서는, 종래의 불휘발성 메모리에서 문제로 되어 있는 재기입 가능 횟수에 제한이 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라, 정보의 기입이 행해지기 때문에, 고속의 동작도 용이하게 실현할 수 있다.
본 실시 형태에 나타내는 기억 장치는, 예를 들어, CPU(Central Processing Unit), DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF(Radio Frequency) 태그에도 응용 가능하다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에서 설명한 트랜지스터를 사용할 수 있고, 실시 형태 2에서 설명한 기억 장치를 포함하는 CPU에 대해서 설명한다.
도 19는, 상술한 실시 형태에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 일례의 구성을 도시하는 블록도이다.
도 19에 나타내는 CPU는, 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기입 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 별도 칩에 설치해도 된다. 물론, 도 19에 나타내는 CPU는, 그 구성을 간략화해서 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖고 있다. 예를 들어, 도 19에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 당해 코어를 복수 포함하여, 각각의 코어가 병렬로 동작하는 구성으로 해도 된다. 또한, CPU가 내부 연산 회로나 데이터버스에서 처리할 수 있는 비트수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어, 디코딩된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코딩된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는, 기준 클럭 신호를 바탕으로, 내부 클럭 신호를 생성하는 내부 클럭 생성부를 구비하고 있어, 내부 클럭 신호를 상기 각종 회로에 공급한다.
도 19에 나타내는 CPU에서는, 레지스터(1196)에, 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀로서, 실시 형태 1에 나타낸 트랜지스터 또는 실시 형태 2에 나타낸 기억 장치를 사용할 수 있다.
도 19에 나타내는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 플립플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립플롭에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급이 행하여진다. 용량 소자에 있어서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에의 데이터의 재기입이 행하여져, 레지스터(1196) 내의 메모리 셀에의 전원 전압의 공급을 정지할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
본 발명의 일 형태에 관한 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대데이터 단말기, 전자 서적 단말기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 20에 나타내었다.
도 20의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 20의 (A)에 나타낸 휴대형 게임기는, 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 20의 (B)는 휴대 전화기이며, 하우징(911), 표시부(916), 조작 버튼(914), 외부 접속 포트(913), 스피커(917), 마이크(912) 등을 구비하고 있다. 도 20의 (B)에 나타내는 휴대 전화기는, 손가락 등으로 표시부(916)에 접촉함으로써, 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 문자를 입력하는 등의 모든 조작은, 손가락 등으로 표시부(916)에 접촉함으로써 행할 수 있다. 또한, 조작 버튼(914)의 조작에 의해, 전원의 ON, OFF 동작이나, 표시부(916)에 표시되는 화상의 종류를 전환할 수 있다. 예를 들어, 메일 작성 화면에서 메인 메뉴 화면으로 전환할 수 있다.
도 20의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 20의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 20의 (E)는 비디오 카메라이며, 제1 하우징(941), 제2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제1 하우징(941)에 설치되어 있고, 표시부(943)는 제2 하우징(942)에 설치되어 있다. 그리고, 제1 하우징(941)과 제2 하우징(942)은, 접속부(946)에 의해 접속되어 있고, 제1 하우징(941)과 제2 하우징(942)의 사이의 각도는, 접속부(946)에 의해 변경이 가능하다. 표시부(943)에 있어서의 영상을, 접속부(946)에 있어서의 제1 하우징(941)과 제2 하우징(942)의 사이의 각도에 따라서 전환하는 구성으로 해도 된다.
도 20의 (F)는 자동차이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 또는 실시예와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 일 형태의 반도체 장치를 구비할 수 있는 RF 태그의 사용예에 대해서 도 21을 사용하면서 설명한다. RF 태그의 용도는 광범위에 걸치는데, 예를 들어, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민 등록증 등, 도 21의 (A) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 21의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 21의 (C) 참조), 탈것류(자전거 등, 도 21의 (D) 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 설치하는 꼬리표(도 21의 (E), 도 21의 (F) 참조) 등에 설치해서 사용할 수 있다.
본 발명의 일 형태에 관한 RF 태그(4000)는, 표면에 붙이거나, 또는 매립함으로써 물품에 고정된다. 예를 들어, 책이라면 종이에 매립하고, 유기 수지를 포함하는 패키지라면 당해 유기 수지의 내부에 매립해서, 각 물품에 고정된다. 본 발명의 일 형태에 관한 RF 태그(4000)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키지 않는다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 관한 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류라도, 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 RF 태그를 본 실시 형태에 예로 든 각 용도에 사용함으로써, 정보의 기입이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 취하는 것이 가능하게 된다. 또한, 전력이 차단된 상태라도 정보를 매우 긴 기간 유지 가능하기 때문에, 기입이나 판독의 빈도가 낮은 용도에도 적절하게 사용할 수 있다.
이어서, 본 발명의 일 형태의 반도체 장치를 구비할 수 있는 표시 장치의 사용예에 대해서 설명한다. 일례로서는, 표시 장치는, 화소를 갖는다. 화소는, 예를 들어, 트랜지스터나 표시 소자를 갖는다. 또는, 표시 장치는, 화소를 구동하는 구동 회로를 갖는다. 구동 회로는, 예를 들어, 트랜지스터를 갖는다. 예를 들어, 이러한 트랜지스터로서, 다른 실시 형태에서 설명한 트랜지스터를 채용할 수 있다.
예를 들어, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는, 다양한 형태를 사용할 수 있고, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자 또는 발광 장치는, 예를 들어, EL(일렉트로루미네센스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라서 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical System)를 사용한 표시 소자, 디지털 마이크로미러 디바이스(DMD), DMS(Digital Micro Shutter), MIRASOL(등록 상표), IMOD(Interference Modulation) 소자, 셔터 방식의 MEMS 표시 소자, 광간섭 방식의 MEMS 표시 소자, 일렉트로웨팅 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 사용한 표시 소자 등 중 적어도 하나를 갖고 있다. 이들 외에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 갖고 있어도 된다. EL 소자를 사용한 표시 장치의 일례로서는, EL 디스플레이 등이 있다. 전자 방출 소자를 사용한 표시 장치의 일례로서는, 필드에미션 디스플레이(FED) 또는 SED 방식 평면형 디스플레이(SED: Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 사용한 표시 장치의 일례로서는, 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 모니터, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크, 전자 분류체(등록 상표), 또는 전기 영동 소자를 사용한 표시 장치의 일례로서는, 전자 페이퍼 등이 있다. 또한, 반투과형 액정 모니터나 반사형 액정 디스플레이를 실현하는 경우에는, 화소 전극의 일부 또는 전부가, 반사 전극으로서의 기능을 갖도록 하면 된다. 예를 들어, 화소 전극의 일부 또는 전부가, 알루미늄, 은 등을 갖도록 하면 된다. 또한, 그 경우, 반사 전극 아래에, SRAM 등의 기억 회로를 설치하는 것도 가능하다. 이에 의해 더욱 소비 전력을 저감할 수 있다.
또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 반도체(662)에 적용 가능한, 산화물 반도체 막의 구조에 대해서 설명한다.
본 명세서에 있어서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, 「대략 평행」이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, 「대략 수직」이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 결정이 3방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
<산화물 반도체의 구조>
이하에서는, 산화물 반도체의 구조에 대해서 설명한다.
산화물 반도체는, 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 나뉜다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline Oxide Semiconductor), 의사 비정질 산화물 반도체(a-like OS: amorphous like Oxide Semiconductor), 비정질 산화물 반도체 등이 있다.
또한 별도의 관점에서는, 산화물 반도체는, 비정질 산화물 반도체와, 그 이외의 결정성 산화물 반도체로 나뉜다. 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, nc-OS 등이 있다.
비정질 구조의 정의로서는, 일반적으로, 준안정 상태로 고정화되지 않은 것, 등방적이며 불균질 구조를 갖지 않는 것 등이 알려져 있다. 또한, 결합 각도가 유연하고, 단거리 질서성은 갖지만, 장거리 질서성을 갖지 않는 구조라 바꿔 말할 수도 있다.
반대의 견해로 보면, 본질적으로 안정된 산화물 반도체인 경우, 완전한 비정질(completely amorphous) 산화물 반도체라고 칭할 수는 없다. 또한, 등방적이 아닌(예를 들어, 미소한 영역에서 주기 구조를 갖는) 산화물 반도체를, 완전한 비정질 산화물 반도체라 칭할 수는 없다. 단, a-like OS는, 미소한 영역에서 주기 구조를 갖지만, 공동(보이드라고도 함)을 갖고, 불안정한 구조이다. 그 때문에, 물성적으로는 비정질 산화물 반도체에 가깝다고 할 수 있다.
<CAAC-OS>
우선은, CAAC-OS에 대해서 설명한다.
CAAC-OS는, c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해, CAAC-OS의 명시야 상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상에서는 펠릿끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 명확하게 확인할 수 없다. 그 때문에, CAAC-OS는, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
이하에서는, TEM에 의해 관찰한 CAAC-OS에 대해서 설명한다. 도 22의 (A)에, 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는, 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 구면 수차 보정 기능을 사용한 고분해능 TEM상을, 특히 Cs 보정 고분해능 TEM상이라 칭한다. Cs 보정 고분해능 TEM상의 취득은, 예를 들어, 니혼덴시 가부시끼가이샤 제조 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 행할 수 있다.
도 22의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM상을 도 22의 (B)에 나타내었다. 도 22의 (B)로부터, 펠릿에 있어서, 금속 원자가 층상으로 배열되어 있음을 확인할 수 있다. 금속 원자의 각 층의 배열은, CAAC-OS의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
도 22의 (B)에 도시한 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 22의 (C)는 특징적인 원자 배열을, 보조선으로 나타낸 것이다. 도 22의 (B) 및 도 22의 (C)로부터, 펠릿 하나의 크기는 1nm 이상인 것이나, 3nm 이상인 것이 있고, 펠릿과 펠릿의 기울기에 의해 발생하는 간극의 크기는 0.8nm 정도인 것을 알 수 있다. 따라서, 펠릿을, 나노 결정(nc: nanocrystal)이라 칭할 수도 있다. 또한, CAAC-OS를, CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
여기서, Cs 보정 고분해능 TEM상을 바탕으로, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 중첩된 구조로 된다(도 22의 (D) 참조). 도 22의 (C)에서 관찰된 펠릿과 펠릿의 사이에서 기울기가 발생한 개소는, 도 22의 (D)에 나타내는 영역(5161)에 상당한다.
또한, 도 23의 (A)에, 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 23의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM상을, 각각 도 23의 (B), 도 23의 (C) 및 도 23의 (D)에 나타내었다. 도 23의 (B), 도 23의 (C) 및 도 23의 (D)로부터, 펠릿은, 금속 원자가 삼각 형상, 사각 형상 또는 육각형 형상으로 배열되어 있음을 확인할 수 있다. 그러나, 서로 다른 펠릿간에서, 금속 원자의 배열에 규칙성은 나타나지 않는다.
이어서, X선 회절(XRD: X-Ray Diffraction)에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 24의 (A)에 도시한 바와 같이, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 확인할 수 있다.
또한, CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 나타내고 있다. 더 바람직한 CAAC-OS는, out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는다.
한편, CAAC-OS에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방에 피크가 나타난다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행해도, 도 24의 (B)에 도시한 바와 같이 명료한 피크는 나타나지 않는다. 이에 반해, InGaZnO4의 단결정 산화물 반도체라면, 2θ를 56° 근방에 고정해서 φ 스캔한 경우, 도 24의 (C)에 도시한 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는, a축 및 b축의 배향이 불규칙함을 확인할 수 있다.
이어서, 전자 회절에 의해 해석한 CAAC-OS에 대해서 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 시료면에 평행하게 프로브 직경이 300nm인 전자선을 입사시키면, 도 25의 (A)에 도시한 바와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있음을 알 수 있다. 한편, 동일한 시료에 대하여, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 25의 (B)에 나타내었다. 도 25의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않음을 알 수 있다. 또한, 도 25의 (B)에서의 제1링은, InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 25의 (B)에서의 제2링은 (110)면 등에 기인한다고 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 반대의 견해로 보면 CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은, 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 예를 들어, 실리콘 등의, 산화물 반도체를 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는, 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러뜨리고, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동되는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은, 캐리어 트랩이 되는 경우나, 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는, 캐리어 밀도가 낮은 산화물 반도체이다. 그러한 산화물 반도체를, 고순도 진성 또는 실질적으로 고순도 진성의 산화물 반도체라 칭한다. CAAC-OS는, 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정된 특성을 갖는 산화물 반도체라고 할 수 있다.
<nc-OS>
이어서, nc-OS에 대해서 설명한다.
nc-OS는, 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 크기인 경우가 많다. 또한, 결정부의 크기가 10nm보다 크고 100nm 이하인 산화물 반도체를 미결정 산화물 반도체라 칭하는 경우가 있다. nc-OS는, 예를 들어, 고분해능 TEM상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은, CAAC-OS에 있어서의 펠릿과 기원을 같이 할 가능성이 있다. 그로 인해, 이하에서는 nc-OS의 결정부를 펠릿이라 칭하는 경우가 있다.
nc-OS는, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는, 서로 다른 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS는, 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 펠릿보다도 큰 직경의 X선을 사용한 경우, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크는 검출되지 않는다. 또한, nc-OS에 대하여 펠릿보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이, 펠릿(나노 결정)간에서는 결정 방위가 규칙성을 갖지 않으므로, nc-OS를, RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라 칭할 수도 있다.
nc-OS는, 비정질 산화물 반도체보다도 규칙성이 높은 산화물 반도체이다. 그 때문에, nc-OS는, a-like OS나 비정질 산화물 반도체보다도 결함 준위 밀도가 낮아진다. 단, nc-OS는, 서로 다른 펠릿간에서 결정 방위에 규칙성이 나타나지 않는다. 그 때문에, nc-OS는, CAAC-OS와 비교해서 결함 준위 밀도가 높아진다.
<a-like OS>
a-like OS는, nc-OS와 비정질 산화물 반도체와의 사이의 구조를 갖는 산화물 반도체이다.
a-like OS는, 고분해능 TEM상에 있어서 공동이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는, a-like OS가, CAAC-OS 및 nc-OS와 비교해서 불안정한 구조인 것을 나타내기 위해서, 전자 조사에 의한 구조의 변화를 나타낸다.
전자 조사를 행하는 시료로서, a-like OS(시료 A라 표기함), nc-OS(시료 B라 표기함) 및 CAAC-OS(시료 C라 표기함)를 준비한다. 어느 시료든 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해, 각 시료는 모두 결정부를 갖음을 알 수 있다.
또한, 어느 부분을 하나의 결정부로 간주하느냐 하는 판정은, 이하와 같이 행하면 된다. 예를 들어, InGaZnO4의 결정의 단위 격자는, In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층형으로 적층된 구조를 갖는 것으로 알려져 있다. 이들 근접하는 층끼리의 간격은, (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29nm로 구해졌다. 따라서, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 개소를, InGaZnO4의 결정부로 간주할 수 있다. 또한, 격자 줄무늬는, InGaZnO4의 결정의 a-b면에 대응한다.
도 26은, 각 시료의 결정부(22군데 내지 45군데)의 평균 크기를 조사한 예이다. 단, 상술한 격자 줄무늬의 길이를 결정부의 크기로 하고 있다. 도 26으로부터, a-like OS는, 전자의 누적 조사량에 따라서 결정부가 커져 나감을 알 수 있다. 구체적으로는, 도 26 중에 (1)로 나타내는 바와 같이, TEM에 의한 관찰 초기에서는 1.2nm 정도의 크기이었던 결정부(초기 핵이라고도 함)가, 누적 조사량이 4.2×108e-/nm2에서는 2.6nm 정도의 크기까지 성장하였음을 알 수 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2까지의 범위에서, 결정부의 크기에 변화가 나타나지 않음을 알 수 있다. 구체적으로는, 도 26 중의 (2) 및 (3)으로 나타내는 바와 같이, 전자의 누적 조사량에 관계없이, nc-OS 및 CAAC-OS의 결정부의 크기는, 각각 1.4nm 정도 및 2.1nm 정도임을 알 수 있다.
이와 같이, a-like OS는, 전자 조사에 의해 결정부의 성장이 나타나는 경우가 있다. 한편, nc-OS 및 CAAC-OS는, 전자 조사에 의한 결정부의 성장이 거의 나타나지 않음을 알 수 있다. 즉, a-like OS는, nc-OS 및 CAAC-OS에 비해서 불안정한 구조임을 알 수 있다.
또한, 공동을 갖기 때문에, a-like OS는, nc-OS 및 CAAC-OS와 비교해서 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는, 동일한 조성의 단결정의 밀도의 78.6％ 이상 92.3％ 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는, 동일한 조성의 단결정의 밀도의 92.3％ 이상 100％ 미만이 된다. 단결정의 밀도의 78％ 미만이 되는 산화물 반도체는, 성막하는 것 자체가 곤란하다.
예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족하는 산화물 반도체에 있어서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 동일한 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 상이한 단결정을 조합함으로써, 원하는 조성에 있어서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는, 조성이 상이한 단결정을 조합하는 비율에 대하여, 가중 평균을 사용해서 어림잡으면 된다. 단,밀도는, 가능한 한 적은 종류의 단결정을 조합해서 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는, 다양한 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는, 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이어도 된다.
<성막 모델>
이하에서는, CAAC-OS 및 nc-OS의 성막 모델의 일례에 대해서 설명한다.
도 27의 (A)는 스퍼터링법에 의해 CAAC-OS가 성막되는 모습을 나타낸 성막실 내의 모식도이다.
타깃(5130)은, 백킹 플레이트에 접착되어 있다. 백킹 플레이트를 개재해서 타깃(5130)과 대향하는 위치에는, 복수의 마그네트가 배치된다. 해당 복수의 마그네트에 의해 자장이 발생되고 있다. 마그네트의 자장을 이용해서 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
기판(5120)은, 타깃(5130)과 마주보도록 배치되어 있으며, 그 거리(d)(타깃- 기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는, 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 5체적％ 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(5130)의 근방에는 자장에 의해, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는, 성막 가스가 이온화함으로써, 이온(5101)이 발생한다. 이온(5101)은, 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
여기서, 타깃(5130)은, 복수의 결정립을 갖는 다결정 구조를 갖고, 어느 하나의 결정립에는 벽개면이 포함된다. 도 28의 (A)에, 일례로서, 타깃(5130)에 포함되는 InGaZnO4의 결정 구조를 나타낸다. 또한, 도 28의 (A)는 b축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조이다. 도 28의 (A)로부터, 근접하는 2개의 Ga-Zn-O층에 있어서, 각각의 층에 있어서의 산소 원자끼리가 근거리에 배치되어 있음을 알 수 있다. 그리고, 산소 원자가 음(-)의 전하를 가짐으로써, 근접하는 2개의 Ga-Zn-O층의 사이에는 척력이 발생한다. 그 결과, InGaZnO4의 결정은, 근접하는 2개의 Ga-Zn-O층의 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생한 이온(5101)은, 전계에 의해 타깃(5130)측으로 가속되어, 결국 타깃(5130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어 떨어져나간다. 또한, 펠릿(5100a) 및 펠릿(5100b)은, 이온(5101)의 충돌의 충격에 의해, 구조에 변형이 발생하는 경우가 있다.
펠릿(5100a)은, 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100b)은, 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총칭해서 펠릿(5100)이라 칭한다. 펠릿(5100)의 평면 형상은, 삼각형, 육각형에 한정되지 않는, 예를 들어, 삼각형이 복수개 합쳐진 형상으로 되는 경우가 있다. 예를 들어, 삼각형(예를 들어, 정삼각형)이 2개 합쳐진 사각형(예를 들어, 마름모꼴)이 되는 경우도 있다.
펠릿(5100)은, 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(5100)의 두께는, 균일하게 하는 것이 바람직하다. 또한, 스퍼터 입자는 두께감이 없는 펠릿 형상인 편이, 두툼한 주사위 형상인 것보다도 바람직하다. 예를 들어, 펠릿(5100)은, 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하로 한다. 또한, 예를 들어, 펠릿(5100)은, 폭을 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하로 한다. 펠릿(5100)은, 상술한 도 26 중의 (1)로 설명한 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 갖는 타깃(5130)에 이온(5101)을 충돌시키면, 도 28의 (B)에 도시한 바와 같이, Ga-Zn-O층, In-O층 및 Ga-Zn-O층의 3층을 갖는 펠릿(5100)이 박리된다. 도 28의 (C)에, 박리된 펠릿(5100)을 c축에 평행한 방향에서 관찰한 구조를 나타낸다. 펠릿(5100)은, 2개의 Ga-Zn-O층(빵)과, In-O층(내용물)을 갖는 나노 사이즈의 샌드위치 구조라 칭할 수도 있다.
펠릿(5100)은, 플라즈마를 통과할 때, 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(5100)은, 예를 들어, 측면에 위치하는 산소 원자가 음으로 대전될 가능성이 있다. 측면이 동일한 극성의 전하를 가짐으로써, 전하끼리의 반발이 일어나서, 평판 형상 또는 펠릿 형상의 형상을 유지하는 것이 가능하게 된다. 또한, CAAC-OS가, In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전될 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 음으로 대전될 가능성이 있다. 또한, 펠릿(5100)은, 플라즈마를 통과할 때, 플라즈마 중의 인듐 원자, 갈륨 원자, 아연 원자 및 산소 원자 등과 결합함으로써 성장하는 경우가 있다. 상술한 도 26 중의 (2)와 (1)의 크기의 차이가, 플라즈마 중에서의 성장 분에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 기판(5120) 위에서의 펠릿(5100)의 성장이 일어나기 어렵기 때문에 nc-OS가 된다(도 27의 (B) 참조). 실온 정도에서 성막할 수 있으므로, 기판(5120)이 대면적인 경우에도 nc-OS의 성막이 가능하다. 또한, 펠릿(5100)을 플라즈마 중에서 성장시키기 위해서는, 스퍼터링법에 있어서의 성막 전력을 높게 하는 것이 유효하다. 성막 전력을 높게 함으로써, 펠릿(5100)의 구조를 안정되게 할 수 있다.
도 27의 (A) 및 도 27의 (B)에 도시한 바와 같이, 예를 들어, 펠릿(5100)은, 플라즈마 내에서 연처럼 비상하여, 팔랑팔랑 기판(5120) 위까지 날아 올라간다. 펠릿(5100)은 전하를 띠고 있기 때문에, 다른 펠릿(5100)이 이미 퇴적되어 있는 영역이 가까워지면, 척력이 발생한다. 여기서, 기판(5120)의 상면에서는, 기판(5120)의 상면에 평행한 방향의 자장(수평 자장이라고도 함)이 발생되고 있다. 또한, 기판(5120) 및 타깃(5130) 사이에는, 전위차가 부여되기 때문에, 기판(5120)으로부터 타깃(5130)을 향하는 방향으로 전류가 흐른다. 따라서, 펠릿(5100)은, 기판(5120)의 상면에 있어서, 자장 및 전류의 작용에 의해, 힘(로렌츠 힘)을 받는다. 이것은, 플레밍의 왼손의 법칙에 의해 이해할 수 있다.
펠릿(5100)은, 원자 하나와 비교하면 질량이 크다. 그 때문에, 기판(5120)의 상면을 이동하기 위해서는 어떠한 힘을 외부로부터 인가하는 것이 중요해진다. 그 힘의 하나가 자장 및 전류의 작용으로 발생하는 힘일 가능성이 있다. 또한, 펠릿(5100)에, 기판(5120)의 상면을 이동하기 위해서 충분한 힘을 부여하기 위해서는, 기판(5120)의 상면에 있어서, 기판(5120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더욱 바람직하게는 30G 이상, 보다 바람직하게는 50G 이상이 되는 영역을 형성하면 된다. 또는, 기판(5120)의 상면에 있어서, 기판(5120)의 상면에 평행한 방향의 자장이, 기판(5120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 형성하면 된다.
이때, 마그네트와 기판(5120)이 상대적으로 이동하거나, 또는 회전함으로써, 기판(5120)의 상면에 있어서의 수평 자장의 방향은 계속해서 변화한다. 따라서, 기판(5120)의 상면에 있어서, 펠릿(5100)은, 다양한 방향으로부터 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 도 27의 (A)에 도시한 바와 같이 기판(5120)이 가열되고 있는 경우, 펠릿(5100)과 기판(5120)의 사이에서 마찰 등에 의한 저항이 작은 상태로 되어 있다. 그 결과, 펠릿(5100)은, 기판(5120)의 상면을 활공하듯이 이동한다. 펠릿(5100)의 이동은, 평판면을 기판(5120)을 향한 상태로 일어난다. 그 후, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면까지 도달하면, 측면끼리 결합한다. 이때, 펠릿(5100)의 측면에 있는 산소 원자가 탈리된다. 탈리된 산소 원자에 의해, CAAC-OS 내의 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다. 또한, 기판(5120)의 상면 온도는, 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 된다. 따라서, 기판(5120)이 대면적인 경우에도 CAAC-OS의 성막은 가능하다.
또한, 펠릿(5100)은, 기판(5120) 위에서 가열됨으로써, 원자가 재배열하여, 이온(5101)의 충돌로 발생한 구조의 변형이 완화된다. 변형이 완화된 펠릿(5100)은, 대부분 단결정이 된다. 펠릿(5100)이 대부분 단결정으로 됨으로써, 펠릿(5100)끼리 결합한 후 가열되었다고 해도, 펠릿(5100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(5100) 사이의 간극이 넓어짐으로써 결정립계 등의 결함을 형성하여 크레바스화하는 경우가 없다.
또한, CAAC-OS는, 단결정 산화물 반도체가 1장의 판과 같이 되어 있는 것이 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 중첩된 배열을 하고 있다. 또한, 펠릿(5100)끼리의 사이에는 결정립계를 갖지 않는다. 그 때문에, 성막 시의 가열, 성막 후의 가열 또는 굽힘 등으로, CAAC-OS에 수축 등의 변형이 발생한 경우에도, 국부 응력을 완화하거나, 또는 변형을 완화하는 것이 가능하다. 따라서, 가요성을 갖는 반도체 장치에 사용하기에 적합한 구조이다. 또한, nc-OS는, 펠릿(5100)(나노 결정)이 무질서하게 중첩된 배열이 된다.
타깃(5130)을 이온(5101)으로 스퍼터 했을 때에, 펠릿(5100)뿐만 아니라, 산화아연 등이 박리되는 경우가 있다. 산화아연은 펠릿(5100)보다도 경량이기 때문에, 먼저 기판(5120)의 상면에 도달한다. 그리고, 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 산화아연층(5102)을 형성한다. 도 29에 단면 모식도를 나타낸다.
도 29의 (A)에 도시한 바와 같이, 산화아연층(5102) 위에는 펠릿(5105a)과, 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a)과 펠릿(5105b)은, 서로 측면이 접하도록 배치되어 있다. 또한, 펠릿(5105c)은, 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에 있어서, 산화아연과 함께 타깃으로부터 박리된 복수의 입자(5103)가, 기판(5120)으로부터의 가열에 의해 결정화되어, 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는, 산소, 아연, 인듐 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 29의 (B)에 도시한 바와 같이, 영역(5105a1)은, 펠릿(5105a)과 일체화되어, 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은, 그 측면이 펠릿(5105b)의 다른 측면과 접하도록 배치된다.
이어서, 도 29의 (C)에 도시한 바와 같이, 또한 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105c)의 다른 측면을 향해서, 펠릿(5105e)도 산화아연층(5102) 위를 미끄러지듯이 이동한다.
그리고, 도 29의 (D)에 도시한 바와 같이, 펠릿(5105d)은, 그 측면이 펠릿(5105a2)의 측면과 접하도록 배치된다. 또한, 펠릿(5105e)은, 그 측면이 펠릿(5105c)의 다른 측면과 접하도록 배치된다. 또한, 펠릿(5105d)의 다른 측면에 있어서, 산화아연과 함께 타깃(5130)으로부터 박리된 복수의 입자(5103)가 기판(5120)으로부터의 가열에 의해 결정화되어, 영역(5105d1)을 형성한다.
이상과 같이, 퇴적된 펠릿끼리 접하도록 배치되어, 펠릿의 측면에서 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS는, nc-OS보다도 하나하나의 펠릿이 커진다. 상술한 도 26 중의 (3)과 (2)의 크기의 차이가, 퇴적 후의 성장 분에 상당한다.
또한, 펠릿끼리의 간극이 매우 작아짐으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿은, 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가, 상면에서 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하로 되는 경우가 있다. 이때, 미세한 트랜지스터에 사용하는 산화물 반도체에 있어서, 채널 형성 영역이 하나의 큰 펠릿에 수용되는 경우가 있다. 즉, 단결정 구조를 갖는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿이 커짐으로써, 단결정 구조를 갖는 영역을 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역으로서 사용할 수 있는 경우가 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이, 단결정 구조를 갖는 영역에 형성됨으로써, 트랜지스터의 주파수 특성을 높게 할 수 있는 경우가 있다.
이상과 같은 모델에 의해, 펠릿(5100)이 기판(5120) 위에 퇴적되어 간다고 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능하므로, 에피택셜 성장과는 상이한 성장 기구임을 알 수 있다. 또한, CAAC-OS는, 레이저 결정화가 불필요해서, 대면적의 유리 기판 등이어도 균일한 성막이 가능하다. 예를 들어, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예를 들어, 비정질 산화 실리콘)라도, CAAC-OS를 성막하는 것은 가능하다.
또한, CAAC-OS는, 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도, 그 형상을 따라서 펠릿(5100)이 배열됨을 알 수 있다. 예를 들어, 기판(5120)의 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면과 평행한 평면인 평판면을 아래를 향해서 병치한다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하면서, 또한 높은 결정성을 갖는 층이 형성된다. 그리고, 당해층이 n단(n은 자연수) 중첩됨으로써 CAAC-OS를 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿(5100)이 요철을 따라 병치된 층이 n단(n은 자연수) 중첩된 구조로 된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS는, 펠릿(5100)사이에 간극이 발생하기 쉬운 경우가 있다. 단, 이 경우에도, 펠릿(5100) 사이에서 분자간력이 작용하여, 요철이 있어도 펠릿간의 간극은 가능한 한 작아지도록 배열한다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다.
이러한 모델에 의해 CAAC-OS가 성막되기 때문에, 스퍼터 입자가 두께감이 없는 펠릿 형상인 것이 더 바람직하다. 또한, 스퍼터 입자가 두툼한 주사위 형상인 경우, 기판(5120) 위를 향하는 면이 일정해지지 않아, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상으로 나타낸 성막 모델에 의해, 비정질 구조를 갖는 피형성면 위라도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
[실시예 1]
본 실시예에서는, 실시 형태 1에서 나타낸 산화물 반도체 트랜지스터(OS 트랜지스터)의 전기 특성 등에 대해서 디바이스 시뮬레이션을 행하였다.
디바이스 시뮬레이션 소프트웨어 Sentaurus Device(synopsys사)를 사용하여, 3D 구조의 트랜지스터의 전기 특성 등을 계산하였다. 도 30에 트랜지스터의 구조를 나타낸다. 여기에서는, 계산에 사용한 트랜지스터를 트랜지스터(MOS1)라 칭하기로 한다. 도 30의 (A)는 트랜지스터(MOS1)의 조감도이다. 도 30의 (B), (C), (D)는 각각, 도 30의 (A)를 평면 C11, C12, 및 C13으로 자른 단면도이다. 구체적으로는, 도 30의 (B)는 채널 길이 방향의 트랜지스터(MOS1)의 단면도이며, 도 30의 (C)는 채널 폭 방향의 트랜지스터(MOS1)의 단면도이며, 도 30의 (D)는 소스 전극 또는 드레인 전극을 포함하는 부위의 채널 폭 방향의 트랜지스터(MOS1)의 단면도이다. 도 30에 도시한 바와 같이, 트랜지스터(MOS1)는 s-channel 구조이며, 3층 구조의 산화물 반도체 막을 갖는다.
GE, SE, DE는, 각각, 게이트 전극, 소스 전극, 드레인 전극이다. GI는 게이트 절연층이다. 층(P1), 층(P2)은 절연층이다. 층(P1)은, 트랜지스터(MOS1)의 하지 절연층이며, 층(P1)의 볼록부에 층(S1)이 설치되어 있다. HP1은, 볼록부의 높이이다. 층(S1), 층(S2), 층(S3)은 산화물 반도체층이며, 트랜지스터(MOS1)의 아일랜드를 구성한다. 층(S2)의 소스 전극, 드레인 전극과 중첩하는 영역에는, 각각, 도너 밀도가 높은 영역(n+)이 형성되어 있다. Hn +는 영역(n+)의 두께이다.
L은 채널 길이이며, 소스 전극 단부와 드레인 전극 단부의 사이의 거리이다. W는 채널 폭이다. Los는 채널 길이 방향의 아일랜드의 길이, 구체적으로는 층(S1)의 길이이다. Lov는, 게이트 전극이 소스 전극 또는 드레인 전극과 중첩하고 있는 영역의 채널 길이 방향의 길이이다. HGE는, 게이트 전극이 층(S2)의 하면으로부터 깊이 방향으로 비어져 나와 있는 영역의 길이이다. HGE가 양의 값을 취함으로써, 트랜지스터(MOS1)는 s-channel 구조로 간주할 수 있다. 또한, 도 30의 예에서는, HGE는, HP1과 층(S1)의 두께와의 합에서 게이트 절연층(GI)의 막 두께를 뺀 값이 된다.
하기 표에, 계산에 사용한 조건을 나타낸다.
Figure pat00001
계산에 의해, 트랜지스터(MOS1)의 Vd-Id 특성, 및 층(S2)의 전자 밀도 분포의 각각의 층(S2)의 막 두께(TS2) 의존성을 검증하였다.
도 31에, TS2를 변화시킨 경우의 Vd-Id 특성의 계산 결과를 나타낸다. 채널 폭(W)=40nm, 채널 길이(L)=60nm로 하고, TS2가 3nm, 5nm, 8nm, 10nm, 및 15nm인 경우의 Vd-Id 특성을 구하였다. 또한, TS2의 각 값에 대하여, 게이트 전압(Vg)이 1V, 및 3V인 경우의 Vd-Id 특성을 구하였다.
또한, 도 31의 각각의 Vd-Id 특성으로부터, 채널 길이 변조 계수(λ)를 이하의 수식 (1)에 따라서 산출했다(표 2). 구체적으로는, Vd=2.8V와 Vd=3.0V에서의 드레인 전류의 변화량으로부터 δId/δVd를 산출하고, Vd=2.9V에서의 드레인 전류의 역수(1/Id)를 상술한 값에 곱하여, λ를 산출하였다. λ의 값이 작을수록, 채널 길이 변조 효과의 영향이 작고, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타낸다.
λ=δId/δVd×1/Id (1)
Figure pat00002
도 31 및 표 2의 결과로부터, 층(S2)이 얇아질수록, 트랜지스터(MOS1)의 포화 특성이 개선되는 것을 나타내고 있다. 특히, TS2가 8nm 미만에 있어서, λ가 작아지고, 포화 특성의 개선이 확인되었다.
Vd-Id 특성의 막 두께(TS2) 의존성의 이유를 조사하기 위해서, 채널 길이 방향의 층(S2)의 전자 밀도 분포를 계산하였다. 게이트 전압은 1V, 소스 전압은 0V, 드레인 전압은 3V이다. 막 두께(TS2)가 3nm, 10nm인 경우의 층(S2)의 전자 밀도 분포를 각각 구하였다. 도 32의 (A), (B)에 계산 결과를 나타낸다. 도 32의 (A)는 TS2=3nm인 경우의 전자 밀도를 나타내고, 도 32의 (B)는 TS2=10nm인 경우의 전자 밀도를 나타낸다. 또한, 도 32의 (A), (B)에서, 전자 밀도가 나타나 있는 것은 층(S2)만이다.
도 32의 (A), (B)에 도시한 바와 같이, 층(S2)이 얇은 편이 드레인 단부의 전자 밀도가 높고, 층(S2)이 두꺼운 편이 채널 심부의 전자 밀도가 낮게 되어 있다. 즉, 도 32의 (A), (B)는, 층(S2)이 얇을수록 핀치 오프 점이 채널에 침입하기 어려워져, 채널에 대한 드레인 전계의 영향이 작아짐을 나타내고 있다. 이것이, 트랜지스터(MOS1)의 Vd-Id 특성이 층(S2)의 막 두께 의존성을 갖는 이유의 하나이다. 따라서, 층(S2)을 얇게 할수록, 채널 길이 변조의 영향을 저감할 수 있으므로, 트랜지스터(MOS1)의 포화 특성을 개선하는 것이 가능하다.
도 33에, 채널 폭(W)을 변화시킨 경우의 Vd-Id 특성의 계산 결과를 나타낸다. 채널 길이(L)를 60nm로 하고, 층(S2)의 막 두께(TS2)를 3nm로 하고, W를 40nm, 60nm, 80nm로 한 경우의 Vd-Id 특성을 각각 계산하였다. 각 W의 값에 대하여, 게이트 전압(Vg)이 1V, 및 3V인 경우의 Vd-Id 특성을 각각 구하였다.
또한, 도 33에 나타내는 각각의 Vd-Id 특성으로부터, 채널 길이 변조 계수(λ)를 산출했다(표 3). 표 3의 λ는 표 2와 동일한 방법으로 산출을 행하였다.
Figure pat00003
도 33 및 표 3은, 채널 폭(W)이 작아질수록, 포화 특성이 개선되는 것을 나타내고 있다. 그 이유로서는, 예를 들어, 채널 폭이 작아짐으로써, 채널 측면의 게이트 전위에 의한 캐리어 제어성이 증가하고, 채널에 대한 드레인 전계의 영향이 작아진 것을 들 수 있다. 특히, 채널 폭이 60nm 미만에 있어서, λ가 작아지고, 포화 특성의 개선이 나타났다.
이어서, 도 34에 나타내는 트랜지스터(MOS2)를 가정해서 계산을 행하였다. 도 34의 (A)는 트랜지스터(MOS2)의 조감도이다. 도 34의 (B) 내지 (D)는 각각, 도 34의 (A)를 평면 C11, C12, 및 C13으로 자른 단면도이다. 구체적으로는, 도 34의 (B)는 채널 길이 방향의 트랜지스터(MOS2)의 단면도이며, 도 34의 (C)는 채널 폭 방향의 트랜지스터(MOS2)의 단면도이며, 도 34의 (D)는 소스 전극 또는 드레인 전극을 포함하는 부위의 채널 폭 방향의 트랜지스터(MOS2)의 단면도이다.
트랜지스터(MOS2)는, 층(P1) 아래에, 제2 게이트 전극으로서 기능하는 GE2가 설치되어 있는 점에서, 트랜지스터(MOS1)와 상이하다. 또한, 트랜지스터(MOS2)에서는, 층(P1)은 제2 게이트 절연층에 상당하고, 층(P1)의 두께(TP1)는 제2 게이트 절연층의 막 두께에 상당한다.
채널 길이(L)는 60nm, 채널 폭(W)은 60nm, 층(S1)의 두께는 5nm, 층(S2)의 두께(TS2)는 3nm, HP1의 높이는 10nm, HGE의 높이는 5nm, GE2의 일함수는 5.0eV로 하였다. 그 밖에, 계산에서 가정한 조건은, 표 1을 참조하면 된다.
도 35에, TP1을 변화시킨 경우의 Vd-Id 특성의 계산 결과를 나타낸다. 제1 게이트 전극인 GE에 인가하는 전압(Vg1)과, 제2 게이트 전극인 GE2에 인가하는 전압(Vg2)은, 양자 모두 3V로 가정하여, Vd-Id 특성을 계산하였다.
또한, 도 35에 나타내는 각각의 Vd-Id 특성에 대하여, 채널 길이 변조 계수(λ)를 산출했다(표 4). 표 4의 λ는 표 2와 동일한 방법으로 산출을 행하였다.
Figure pat00004
도 35의 결과로부터, 트랜지스터(MOS2)는, 층(P1)을 얇게 할수록, 온 전류를 증대시킬 수 있다. 또한, 표 4로부터, 트랜지스터(MOS2)는, 층(P1)을 얇게 할수록, 채널 길이 변조 효과의 영향을 받기 어려워, Vd-Id 특성에 있어서, 양호한 포화 특성을 나타냄을 알 수 있다.
본 실시예에서는, 층(S2)의 박막화와 채널 폭(W)의 축소는, 각각, 채널 길이 변조의 영향의 저감에 유효하고, 트랜지스터(MOS1)의 포화 특성을 개선할 수 있는 것으로 나타났다. 또한, 제2 게이트 전극(GE2)을 설치함으로써, 온 전류가 증대되고 또한 포화 특성도 개선할 수 있는 것으로 나타났다.
[실시예 2]
본 실시예에서는, 실시 형태 1에서 나타낸 산화물 반도체 트랜지스터(OS 트랜지스터)를 시험 제작하여, 트랜지스터의 포화 특성에 대해서 측정을 행하였다.
도 1에 도시하는 트랜지스터(100)와 동일한 구성의 트랜지스터를 시험 제작하여, 트랜지스터 특성을 측정하였다.
도 1의 절연막(652)으로서, PECVD법으로 성막된 산화질화 실리콘막을 사용하였다. 또한, 절연막(652)을 성막한 후에, 이온 주입법으로, 절연막(652)에 산소의 도입을 행하였다.
도 1의 반도체(661 내지 663)에는, 스퍼터링법으로 성막된 산화물 반도체를 사용하였다. 또한, 이후에서는 반도체(661)를 S1, 반도체(662)를 S2, 반도체(663)를 S3이라 칭하는 경우가 있다.
반도체(661)(S1)는, 막 두께가 20nm인 In-Ga-Zn 산화물을 포함한다. 반도체(661)의 성막은, 원자수비가 In:Ga:Zn=1:3:4인 In-Ga-Zn 산화물의 타깃을 사용하여, DC 스퍼터링법으로 행하였다. 스퍼터링법은, 기판 온도를 200℃로 하여, Ar과 산소의 혼합 가스로 행하였다.
반도체(662)(S2)는 In-Ga-Zn 산화물을 포함한다. 반도체(662)의 성막은, 원자수비가 In:Ga:Zn=4:2:4.1인 In-Ga-Zn 산화물의 타깃을 사용하여, DC 스퍼터링법으로 행하였다. 스퍼터링법은, 기판 온도를 300℃로 하여, Ar과 산소의 혼합 가스로 행하였다. 또한, 반도체(662)는, 실시 형태 6에서 설명한 CAAC-OS막으로 형성하였다.
또한, 반도체(661, 662)를 형성한 후에, 450℃의 열처리를, 질소 분위기와 산소 분위기에서 각각 1시간씩 행하였다.
반도체(663)(S3)는, 막 두께가 5nm인 In-Ga-Zn 산화물을 포함한다. 반도체(663)의 성막은, 원자수비가 In:Ga:Zn=1:3:2인 In-Ga-Zn 산화물의 타깃을 사용하여, DC 스퍼터링법으로 행하였다. 스퍼터링법은, 기판 온도를 200℃로 하여, Ar과 산소의 혼합 가스로 행하였다.
절연막(653)으로서, 두께 10nm의 산화질화 실리콘막을, PECVD(Plasma Enhanced CVD)법을 사용해서 성막하였다.
절연막(654)은, ALD법으로 성막한 두께 10nm의 산화 알루미늄과, 스퍼터링법으로 성막한 두께 20nm의 산화 알루미늄의 적층을 포함한다. 상술한 스퍼터링법은, 산화 알루미늄의 타깃을 사용하여, Ar과 산소의 혼합 가스에 의한 RF 스퍼터링법으로 행하였다.
시험 제작한 트랜지스터의 Vd-Id 특성을 도 36에 나타내었다. 도 36은, 채널 길이(L)를 27nm, 57nm, 97nm, 297nm로 하고, 반도체(662)의 막 두께(S2 막 두께)를 15nm, 10nm, 5nm로 했을 때의, 각각의 트랜지스터 특성을 나타내고 있다. Vd-Id 특성은, 게이트 전압을 0V부터 2V까지 0.2V 간격으로 부여하고, 드레인 전압을 0V부터 20V까지 소인했을 때의 드레인 전류를 측정하였다. 또한, 도 36에 나타내는 트랜지스터의 채널 폭(W)은 모두 37nm이다.
도 37은, 본 실시예에서 시험 제작한 트랜지스터의 채널 길이 변조 계수(λ)의 채널 길이 의존성을 나타내고 있다. 도 37의 (A)는 S2=15nm일 때의 채널 길이 변조 계수, 도 37의 (B)는 S2=10nm일 때의 채널 길이 변조 계수, 도 37의 (C)는 S2=5nm일 때의 채널 길이 변조 계수를 각각 나타내고 있다. 또한, 도면 중에는, 데이터로부터 산출한 근사 곡선(누적 근사 곡선)을 삽입하였다. 채널 길이 변조 계수는, 게이트 전압이 2V에서의 Vd-Id 특성으로부터 δId/δVd를 산출하고, δId/δVd의 최솟값과, δId/δVd가 최소가 될 때의 Id를 식 (1)에 대입함으로써 산출하였다.
도 38은, 도 37의 (A) 내지 (C)에 나타내는 근사 곡선을, 하나의 그래프에 통합한 것이다.
도 36 내지 도 38의 결과로부터, 채널 길이가 짧아짐에 따라서, 트랜지스터의 포화 특성이 악화되고, 채널 길이 변조 계수가 증대되는 모습이 확인되었는데, S2 막 두께를 얇게 함으로써 채널 길이 변조 계수의 증대가 억제되고, 포화 특성이 개선되는 모습도 확인되었다.
[실시예 3]
본 실시예에서는, 실시 형태 1에서 나타낸 산화물 반도체 트랜지스터(OS 트랜지스터)를 시험 제작하여, 트랜지스터의 포화 특성에 대해서 측정을 행하였다. 실시예 2와 마찬가지로, 도 1에 도시하는 트랜지스터(100)와 동일한 구성의 트랜지스터를 시험 제작하여, 트랜지스터 특성을 측정하였다.
도 1에 도시하는 반도체(662)(S2)는, 두께 15nm의 In-Ga-Zn 산화물을 포함한다. 반도체(662)의 성막은, 원자수비가 In:Ga:Zn=1:1:1인 In-Ga-Zn 산화물의 타깃을 사용하여, DC 스퍼터링법으로 행하였다. 스퍼터링법은, 기판 온도를 300℃로 하여, Ar과 산소의 혼합 가스로 행하였다. 또한, 반도체(662)는, 실시 형태 6에서 설명한 CAAC-OS막으로 형성하였다.
본 실시예에서 시험 제작한 트랜지스터의 그 밖의 상세는, 실시예 2의 기재를 참조하면 된다.
도 39는, 본 실시예에서 시험 제작한 트랜지스터의 채널 길이(L) 또는 채널 폭(W)이, 각각 500nm, 100nm, 40nm일 때의 Vd-Id 특성을 나타내고 있다. Vd-Id 특성의 측정 조건은, 도 36의 기재를 참조하면 된다.
도 40은, 본 실시예에서 시험 제작한 트랜지스터의 채널 길이 변조 계수(λ)의 사이즈 의존성을 나타내고 있다. 도 40의 (A)는 종축의 범위를 0부터 11[1/V]까지로 한 경우, 도 40의 (B)는 종축의 범위를 0부터 0.6[1/V]까지로 한 경우의 그래프를 각각 나타내고 있다. 채널 길이 변조 계수의 산출 방법은, 도 37의 기재를 참조하면 된다. 동일 기판면 내에 동일한 사이즈의 트랜지스터를 3개 제작하여(트랜지스터(A), 트랜지스터(B), 트랜지스터(C)), 각각에 대해서 측정을 행하였다.
도 39 및 도 40으로부터, 트랜지스터의 채널 폭을 좁힐수록, 채널 길이 변조 계수가 작아져, 트랜지스터의 포화 특성이 개선되는 모습이 확인되었다. 이것은, 특히 채널 길이가 100nm 이하인 경우에 있어서 현저하게 확인되었다.
L2 : 채널 길이 L3 : 채널 길이
L4 : 채널 길이 L5 : 채널 길이
L6 : 채널 길이 P1 : 층
P2 : 층 S1 : 층
S2 : 층 S3 : 층
100 : 트랜지스터 110 : 트랜지스터
120 : 트랜지스터 130 : 트랜지스터
140 : 트랜지스터 150 : 트랜지스터
160 : 트랜지스터 631 : 도전막
632 : 도전막 633 : 도전막
640 : 기판 651 : 절연막
651a : 절연막 651b : 절연막
652 : 절연막 653 : 절연막
654 : 절연막 655 : 절연막
656 : 절연막 660 : 반도체
661 : 반도체 662 : 반도체
662a : 영역 662b : 영역
663 : 반도체 671 : 도전막
671a : 도전막 671b : 도전막
672 : 도전막 672a : 도전막
672b : 도전막 673 : 도전막
674 : 도전막 675 : 도전막
676 : 도전막 678 : 하드 마스크
681 : 플러그 682 : 플러그
683 : 플러그 704 : 트랜지스터
730 : 반도체 기판 731 : 소자 분리층
751 : 불순물 영역 752 : 게이트 전극
753 : 게이트 절연층 754 : 측벽 절연층
755 : 불순물 영역 756 : 반도체층
901 : 하우징 902 : 하우징
903 : 표시부 904 : 표시부
905 : 마이크로폰 906 : 스피커
907 : 조작 키 908 : 스타일러스
911 : 하우징 912 : 마이크
913 : 외부 접속 포트 914 : 조작 버튼
916 : 표시부 917 : 스피커
921 : 하우징 922 : 표시부
923 : 키보드 924 : 포인팅 디바이스
931 : 하우징 932 : 냉장실용 도어
933 : 냉동실용 도어 941 : 하우징
942 : 하우징 943 : 표시부
944 : 조작 키 945 : 렌즈
946 : 접속부 951 : 차체
952 : 차륜 953 : 대시보드
954 : 라이트 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 컨트롤러 1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러 1195 : 타이밍 컨트롤러
1196 : 레지스터 1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스 1199 : ROM
2001 : 기판 2002 : 소자 분리층
2003 : 절연막 2004 : 도전막
2005 : 도전막 2006 : 도전막
2007 : 플러그 2008 : 플러그
2009 : 플러그 2100 : 트랜지스터
2200 : 트랜지스터 2201 : 불순물 영역
2203 : 게이트 전극 2204 : 게이트 절연층
2205 : 측벽 절연층 2300 : 트랜지스터
2301 : 불순물 영역 2302 : 불순물 영역
2303 : 게이트 전극 2304 : 게이트 절연층
2305 : 측벽 절연층 2400 : 포토 다이오드
2401 : 도전층 2402 : 도전층
2403 : 도전층 2500 : 포토 다이오드
2501 : 도전층 2502 : 도전층
2503 : 반도체층 2504 : 플러그
3001 : 배선 3002 : 배선
3003 : 배선 3004 : 배선
3005 : 배선 3200 : 트랜지스터
3300 : 트랜지스터 3400 : 용량 소자
4000 : RF 태그 5100 : 펠릿
5100a : 펠릿 5100b : 펠릿
5101 : 이온 5102 : 산화아연층
5103 : 입자 5105a : 펠릿
5105a1 : 영역 5105a2 : 펠릿
5105b : 펠릿 5105c : 펠릿
5105d : 펠릿 5105d1 : 영역
5105e : 펠릿 5120 : 기판
5130 : 타깃 5161 : 영역

Claims (10)

  1. 트랜지스터로서,
    제1 산화물 반도체층;
    상기 제1 산화물 반도체층 위의 제2 산화물 반도체층;
    상기 제2 산화물 반도체층 위의 제3 산화물 반도체층;
    상기 제3 산화물 반도체층 위에 접하는 게이트 절연층; 및
    상기 게이트 절연층 위의 게이트 전극
    을 포함하고,
    상기 게이트 전극은, 상기 게이트 절연층을 사이에 개재하여 상기 제2 산화물 반도체층의 채널 폭 방향의 측면과 면(面)하고,
    상기 제2 산화물 반도체층은 2nm 이상 8nm 미만인 두께를 갖는 영역을 포함하고,
    상기 제2 산화물 반도체층의 채널 폭 방향의 길이는 60nm 미만인, 트랜지스터.
  2. 제1항에 있어서,
    채널 길이는 10nm 이상 1㎛ 미만인, 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층 및 상기 제3 산화물 반도체층 각각은 인듐, 아연 및 M을 포함하고,
    M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 및 Hf로 이루어지는 그룹에서 선택된 하나인, 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제3 산화물 반도체층은, In에 대한 M의 원자수비가 상기 제2 산화물 반도체층보다 높은, 트랜지스터.
  5. 전자 기기로서,
    제1항에 따른 트랜지스터; 및
    마이크로폰, 스피커, 표시부 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  6. 트랜지스터로서,
    제1 도전막;
    상기 제1 도전막 위의 제1 절연막;
    상기 제1 절연막 위에 접하는 제1 산화물 반도체층;
    상기 제1 산화물 반도체층 위의 제2 산화물 반도체층;
    상기 제2 산화물 반도체층 위의 제3 산화물 반도체층;
    상기 제3 산화물 반도체층 위에 접하는 제2 절연막; 및
    상기 제2 절연막 위의 제2 도전막
    을 포함하고,
    상기 제1 도전막은, 상기 제2 절연막을 사이에 개재하여 상기 제2 산화물 반도체층의 채널 폭 방향의 측면과 면하고,
    상기 제2 산화물 반도체층은 2nm 이상 8nm 미만인 두께를 갖는 영역을 포함하고,
    상기 제2 산화물 반도체층의 채널 폭 방향의 길이는 60nm 미만인, 트랜지스터.
  7. 제6항에 있어서,
    채널 길이는 10nm 이상 1㎛ 미만인, 트랜지스터.
  8. 제6항에 있어서,
    상기 제1 산화물 반도체층, 상기 제2 산화물 반도체층 및 상기 제3 산화물 반도체층 각각은 인듐, 아연 및 M을 포함하고,
    M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd 및 Hf로 이루어지는 그룹에서 선택된 하나인, 트랜지스터.
  9. 제8항에 있어서,
    상기 제1 산화물 반도체층 및 상기 제3 산화물 반도체층은, In에 대한 M의 원자수비가 상기 제2 산화물 반도체층보다 높은, 트랜지스터.
  10. 전자 기기로서,
    제6항에 따른 트랜지스터; 및
    마이크로폰, 스피커, 표시부 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
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