JP6644523B2 - トランジスタ、メモリ、及び電子機器 - Google Patents

トランジスタ、メモリ、及び電子機器 Download PDF

Info

Publication number
JP6644523B2
JP6644523B2 JP2015226666A JP2015226666A JP6644523B2 JP 6644523 B2 JP6644523 B2 JP 6644523B2 JP 2015226666 A JP2015226666 A JP 2015226666A JP 2015226666 A JP2015226666 A JP 2015226666A JP 6644523 B2 JP6644523 B2 JP 6644523B2
Authority
JP
Japan
Prior art keywords
semiconductor
transistor
oxide
insulating film
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015226666A
Other languages
English (en)
Other versions
JP2016105474A (ja
JP2016105474A5 (ja
Inventor
山崎　舜平
舜平 山崎
一尋 筒井
一尋 筒井
慎平 松田
慎平 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016105474A publication Critical patent/JP2016105474A/ja
Publication of JP2016105474A5 publication Critical patent/JP2016105474A5/ja
Application granted granted Critical
Publication of JP6644523B2 publication Critical patent/JP6644523B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Description

本発明の一態様は、半導体装置又は記憶装置に関する。
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
特許文献１には、酸化物半導体をチャネル形成領域に有するトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下「ＯＳトランジスタ」という）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないＤＲＡＭを作製することができる。
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
特開２０１３−１６８６３１号公報 特開２０１２−０６９９３２号公報
本発明の一態様は、オン電流が高いトランジスタを提供することを課題の一とする。また、本発明の一態様は、動作周波数の高いメモリを提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１乃至第Ｎのフィンと（Ｎは２以上の自然数）、第１の酸化物半導体と、ゲート絶縁膜と、ゲート電極と、を有するトランジスタである。第１乃至第Ｎのフィンのうち、隣接する２つのフィンの一方は、第２及び第３の酸化物半導体を含む。隣接する２つのフィンの他方は、第４の酸化物半導体、及び第３の酸化物半導体を含む。第２の酸化物半導体と、第４の酸化物半導体とは、ゲート電極を介して、互いに面する領域を有する。ゲート絶縁膜は第１の酸化物半導体の上面と接する領域を有する。第２の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられている第１の部分を有する。ゲート電極と、第１の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。第４の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられている第２の部分を有する。ゲート電極と、第２の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。
本発明の一態様は、第１乃至第Ｎのフィンと（Ｎは２以上の自然数）、第１の酸化物半導体と、ゲート絶縁膜と、ゲート電極と、を有するトランジスタである。第１乃至第Ｎのフィンのうち、隣接する２つのフィンの一方は、第２及び第３の酸化物半導体を含む。隣接する２つのフィンの他方は、第４の酸化物半導体、及び第３の酸化物半導体を含む。第２の酸化物半導体と、第４の酸化物半導体とは、ゲート電極を介して、互いに面する領域を有する。隣接する２つのフィンの一方に含まれる第３の酸化物半導体と、隣接する２つのフィンの他方に含まれる第３の酸化物半導体とは、ゲート電極を介して、互いに面する領域を有する。ゲート絶縁膜は第１の酸化物半導体の上面と接する領域を有する。第２の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられている第１の部分を有する。ゲート電極と、第１の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。第４の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられている第２の部分を有する。ゲート電極と、第２の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。
上記態様において、第１乃至第４の酸化物半導体は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含む。
上記態様において、第１及び第３の酸化物半導体は、Ｉｎに対するＭの原子数比が、第２及び第４の酸化物半導体よりも大きいことが好ましい。
本発明の一態様は、第１乃至第Ｎのフィンと（Ｎは２以上の自然数）、第１の酸化物半導体と、ゲート絶縁膜と、ゲート電極と、を有するトランジスタである。第１乃至第Ｎのフィンのうち、隣接する２つのフィンの一方は、第２及び第３の酸化物半導体を含む。隣接する２つのフィンの他方は、第４及び第５の酸化物半導体を含む。第２の酸化物半導体と、第４の酸化物半導体とは、ゲート電極を介して、互いに面する領域を有する。第３の酸化物半導体と、第５の酸化物半導体とは、ゲート電極を介して、互いに面する領域を有する。ゲート絶縁膜は第１の酸化物半導体の上面と接する領域を有する。第２の酸化物半導体は、第１の酸化物半導体と、第３の酸化物半導体との間に設けられている第１の部分を有する。ゲート電極と、第１の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。第４の酸化物半導体は、第１の酸化物半導体と、第５の酸化物半導体との間に設けられている第２の部分を有する。ゲート電極と、第２の部分とは、ゲート絶縁膜を介して、互いに重なる領域を有する。
上記態様において、第１乃至第５の酸化物半導体は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含む。
上記態様において、第１、第３及び第５の酸化物半導体は、Ｉｎに対するＭの原子数比が、第２及び第４の酸化物半導体よりも大きいことが好ましい。
本発明の一態様は、上記態様に記載のトランジスタと、容量素子と、を有するメモリであって、Ｎを負荷容量で除した値が、２×１０１２Ｆ−１以上、２００×１０１５Ｆ−１以下である。
本発明の一態様は、上記態様に記載のトランジスタと、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
本明細書等において、トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳを用いた表示素子、ＤＭＤ、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。
本発明の一態様により、オン電流が高いトランジスタを提供することが可能になる。また、本発明の一態様により、動作周波数の高いメモリを提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタのバンド構造を示す断面図及びエネルギーバンド図。 トランジスタの作製方法の一例を示す断面図。 トランジスタの作製方法の一例を示す断面図。 トランジスタの構成例を示す断面図。 不揮発性メモリの構成例を示すブロック図。 不揮発性メモリの構成例を示す回路図。 不揮発性メモリの構成例を示す回路図。 不揮発性メモリの構成例を示す回路図。 不揮発性メモリの動作例を示すタイミングチャート。 不揮発性メモリの構成例を示す回路図。 不揮発性メモリの動作例を示すタイミングチャート。 不揮発性メモリの構成例を示す断面図。 ＤＲＡＭの構成例を示す回路図。 レジスタの構成例を示す回路図。 表示装置の構成例を示す回路図。 ＣＰＵの構成例を示すブロック図。 電子機器の一例を示す斜視図。 ＲＦタグの使用例を示す斜視図。 デバイスシミュレーションで仮定したトランジスタの上面図及び断面図。 デバイスシミュレーションで仮定したトランジスタの上面図及び断面図。 デバイスシミュレーションで仮定したトランジスタの上面図及び断面図。 デバイスシミュレーションで得られたトランジスタのＶＧ−ＩＤ特性を示す図。 デバイスシミュレーションで得られたトランジスタの周波数特性を示す図。 メモリの動作周波数と、トランジスタのフィン数との、対応関係を示す図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ＣＡＡＣ−ＯＳの成膜方法を説明する図。 ｎｃ−ＯＳの成膜方法を説明する図。 半導体装置の断面図を説明する図。 半導体装置の断面図を説明する図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置（トランジスタ）について、図１乃至図１０を用いて説明を行う。
〈〈半導体装置の構成例１〉〉
図１（Ａ）乃至図１（Ｄ）は、トランジスタ１０Ａの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１（Ｂ）に相当し、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１（Ｃ）に相当し、図１（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１（Ｄ）に相当する。なお、図１（Ａ）乃至図１（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ１０Ａは、基板１１と、基板１１上の絶縁膜１２と、絶縁膜１２上に形成された導電膜２５と、絶縁膜１２及び導電膜２５上に形成された絶縁膜１３と、絶縁膜１３上に形成された絶縁膜１４と、絶縁膜１４上に形成された半導体２１と、半導体２１の上面と接する半導体２２ａ乃至２２ｄと、半導体２２ａの上面と接する導電膜１５ａ、１６ａと、半導体２２ｂの上面と接する導電膜１５ｂ、１６ｂと、半導体２２ｃの上面と接する導電膜１５ｃ、１６ｃと、半導体２２ｄの上面と接する導電膜１５ｄ、１６ｄと、半導体２１、半導体２２ａ乃至２２ｄ、導電膜１５ａ乃至１５ｄ、及び、導電膜１６ａ乃至１６ｄに接する半導体２３と、半導体２３上に形成された絶縁膜１７と、絶縁膜１７上に形成された導電膜２４と、絶縁膜１７及び導電膜２４の上に形成された絶縁膜１８と、絶縁膜１８の上に形成された絶縁膜１９と、を有する。
なお、半導体２１、２２ａ、２３をまとめて半導体２０ａと呼称し、半導体２１、２２ｂ、２３をまとめて半導体２０ｂと呼称し、半導体２１、２２ｃ、２３をまとめて半導体２０ｃと呼称し、半導体２１、２２ｄ、２３をまとめて半導体２０ｄと呼称する。
半導体２２ａは、半導体２１と、半導体２３との間に設けられている第１の部分を有し、導電膜２４と、第１の部分とは、絶縁膜１７を介して、互いに重なる領域を有する。
半導体２２ｂは、半導体２１と、半導体２３との間に設けられている第２の部分を有し、導電膜２４と、第２の部分とは、絶縁膜１７を介して、互いに重なる領域を有する。
半導体２２ｃは、半導体２１と、半導体２３との間に設けられている第３の部分を有し、導電膜２４と、第３の部分とは、絶縁膜１７を介して、互いに重なる領域を有する。
半導体２２ｄは、半導体２１と、半導体２３との間に設けられている第４の部分を有し、導電膜２４と、第４の部分とは、絶縁膜１７を介して、互いに重なる領域を有する。
図１（Ｃ）、（Ｄ）からわかるように、半導体２０ａ乃至２０ｄは、凸型の形状を有する。本明細書において、この凸型の半導体をフィンと呼称する。例えば、トランジスタ１０Ａは、図１（Ｃ）に示すように、フィン２６ａ乃至２６ｄの４つのフィンを有する。このように、複数のフィンを有するトランジスタを、本明細書ではマルチチャネルＦＥＴと呼ぶ。特に、フィンを形成する半導体が酸化物半導体の場合、本明細書ではマルチチャネルＯＳ−ＦＥＴと呼ぶことにする。
なお、フィンの数が１つの場合、本明細書では、シングルチャネルＦＥＴ又はシングルチャネルＯＳ−ＦＥＴと呼ぶ場合がある。
フィン２６ａは、半導体２１、２２ａを有する。
フィン２６ｂは、半導体２１、２２ｂを有する。
フィン２６ｃは、半導体２１、２２ｃを有する。
フィン２６ｄは、半導体２１、２２ｄを有する。
トランジスタ１０Ａは、フィン２６ａ乃至２６ｄを形成する際に、フィンとフィンの間に存在する半導体２１が一部エッチングで除去されている（図１（Ｃ）、（Ｄ））。
隣接する２つのフィンについて考えた場合、例えば、フィン２６ａが有する半導体２２ａと、フィン２６ｂが有する半導体２２ｂとは、導電膜２４を介して、互いに面する領域を有する。
他の隣接する２つのフィンについて考えた場合も、上記と同様のことがあてはまる。
なお、図１に示すトランジスタ１０Ａは、４つのフィンを有しているが、フィンの数はこれに限定されない。トランジスタ１０Ａが有するフィンの数は、例えば、２以上４未満でも良いし、４以上でもよい。
導電膜１５ａ乃至１５ｄは、ソース及びドレインの一方としての機能を有する。また、導電膜１６ａ乃至１６ｄは、ソース及びドレインの他方としての機能を有する。
導電膜２４は、第１のゲート電極としての機能を有する。
絶縁膜１７は、第１のゲート絶縁膜としての機能を有する。
導電膜２５は、第２のゲート電極としての機能を有する。
絶縁膜１３及び絶縁膜１４は、第２のゲート絶縁膜としての機能を有する。
導電膜２４と導電膜２５は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。例えば、トランジスタ１０Ａの導電膜２４及び導電膜２５を、コンタクトホール２７を介して接続した例を図４３に示す（図４３（Ａ）、（Ｃ））。
また、導電膜２５は、場合によっては省略しても良い。例えば、トランジスタ１０Ａの導電膜２５を省略した例を図４４に示す。
図１（Ｃ）に示すように、半導体２２ａ乃至２２ｄの側面は、導電膜２４に囲まれている。上記構成をとることで、導電膜２４の電界によって、半導体２２ａ乃至２２ｄを電気的に取り囲むことができる。そのため、半導体２２ａ乃至２２ｄの全体（バルク）にチャネルが形成される場合がある。トランジスタ１０Ａは、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
特に、トランジスタ１０Ａは、フィンの数を増やすほど、オン電流を高くすることが可能になる。
トランジスタ１０Ａは、高いオン電流が得られ、且つ、短チャネル効果を抑制することが可能なため、微細化に適した構造といえる。例えば、トランジスタ１０Ａのチャネル長は、好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
また、チャネル幅方向におけるフィン１つあたりの幅ｗ（図１（Ｃ））は、好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
〈半導体〉
次に、半導体２０ａ乃至２０ｄに適用可能な半導体について説明する。
トランジスタ１０Ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。ここでは、オフ電流が低いとは、室温において、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
半導体２２ａ乃至２２ｄには、インジウム（Ｉｎ）を含む酸化物半導体を用いることが好ましい。インジウムを含む酸化物半導体は、キャリア移動度（電子移動度）が高い。また、半導体２２ａ乃至２２ｄは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、またはハフニウム（Ｈｆ）などとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体２２ａ乃至２２ｄは、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体２２ａ乃至２２ｄは、インジウムを含む酸化物半導体に限定されない。半導体２２ａ乃至２２ｄは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体２２ａ乃至２２ｄは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体２２ａ乃至２２ｄのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
また、半導体２２ａ乃至２２ｄには、キャリア密度の低い酸化物半導体膜を用いることが好ましい。例えば、半導体２２ａ乃至２２ｄは、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは８×１０１１個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下、より好ましくは１×１０１０個／ｃｍ３以下であり、１×１０−９個／ｃｍ３以上とする。
半導体２２ａ乃至２２ｄとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリ・オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さい。
半導体２２ａ乃至２２ｄは、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
半導体２１、２３には、半導体２２ａ乃至２２ｄを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体を用いることが好ましい。半導体２２ａ乃至２２ｄを構成する酸素以外の元素一種以上、または二種以上から半導体２１、２３が構成されるため、半導体２１と半導体２２ａ乃至２２ｄとの界面、および半導体２２ａ乃至２２ｄと半導体２３との界面において、界面準位が形成されにくい。
なお、半導体２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
また、半導体２２ａ乃至２２ｄがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体２２ａ乃至２２ｄをスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体２２ａ乃至２２ｄの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、半導体２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体２３は、半導体２１と同種の酸化物を用いても構わない。ただし、半導体２１または／および半導体２３がインジウムを含まなくても構わない場合がある。例えば、半導体２１または／および半導体２３が酸化ガリウムであっても構わない。
また、半導体２３の代わりに絶縁体、又は、絶縁性を有する半導体を用いてもよい。この場合、半導体２３はゲート絶縁膜としての機能を有する。
次に、半導体２１、２２ａ、２３の積層により構成される半導体２０ａの機能およびその効果について、図７（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図７（Ａ）は、図１（Ｂ）に示すトランジスタ１０Ａのチャネル部分を拡大した図で、図７（Ｂ）は、図７（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。
なお、以下では半導体２０ａの積層構造について説明を行うが、半導体２０ｂ乃至２０ｄについても、同じ説明を適用することが可能である。
図７（Ｂ）中、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２は、それぞれ、絶縁膜１４、半導体２１、半導体２２ａ、半導体２３、絶縁膜１７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜１４と絶縁膜１７は絶縁体であるため、ＥｃＩ１とＥｃＩ２は、ＥｃＳ１、ＥｃＳ２、およびＥｃＳ３よりも真空準位に近い（電子親和力が小さい）。
半導体２２ａは、半導体２１、２３よりも電子親和力の大きい酸化物を用いる。例えば、半導体２２ａとして、半導体２１、２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体２１、２２ａ、２３のうち、電子親和力の大きい半導体２２ａにチャネルが形成される。
ここで、半導体２１と半導体２２ａとの間には、半導体２１と半導体２２ａとの混合領域を有する場合がある。また、半導体２２ａと半導体２３との間には、半導体２２ａと半導体２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体２１、２２ａ、２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、半導体２１、２３の中ではなく、半導体２２ａの中を主として移動する。上述したように、半導体２１と半導体２２ａの界面における界面準位密度、半導体２２ａと半導体２３との界面における界面準位密度を低くすることによって、半導体２２ａの中で、電子の移動が阻害されることが少なく、トランジスタ１０Ａのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体２２ａの上面または下面（被形成面、ここでは半導体２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、半導体２２ａが酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体２２ａ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体２２ａのある深さにおいて、または、半導体２２ａのある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体２２ａの酸素欠損を低減するために、例えば、絶縁膜１４に含まれる過剰酸素を、半導体２１を介して半導体２２ａまで移動させる方法などがある。この場合、半導体２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、半導体２２ａの全体にチャネルが形成される。したがって、半導体２２ａが厚いほどチャネル領域は大きくなる。即ち、半導体２２ａが厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、半導体２３の厚さは小さいほど好ましい。半導体２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体２３は、チャネルの形成される半導体２２ａへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体２３は、ある程度の厚さを有することが好ましい。半導体２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体２３は、絶縁膜１４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体２１は厚く、半導体２３は薄いことが好ましい。半導体２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体２１の厚さを、厚くすることで、隣接する絶縁体と半導体２１との界面からチャネルの形成される半導体２２ａまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、半導体２２ａと半導体２１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体２２ａと半導体２３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体２２ａの水素濃度を低減するために、半導体２１、２３の水素濃度を低減すると好ましい。半導体２１、２３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。
また、半導体２２ａの窒素濃度を低減するために、半導体２１、２３の窒素濃度を低減すると好ましい。半導体２１および半導体２３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
半導体２１、２２ａ、２３の３層構造は一例である。例えば、半導体２１または半導体２３のない２層構造としても構わない。または、半導体２１の上もしくは下、または半導体２３上もしくは下に、半導体２１、２２ａ、２３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体２１の上、半導体２１の下、半導体２３の上、半導体２３の下のいずれか二箇所以上に、半導体２１、２２ａ、２３として例示した半導体のいずれか一以上を有するｎ層構造（ｎは５以上の整数）としても構わない。
再び、説明を図１に戻す。
〈下地絶縁膜〉
図１において、絶縁膜１２は、基板１１と導電膜２５を電気的に分離させる機能を有する。
絶縁膜１４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４から脱離した酸素は酸化物半導体である半導体２０ａ乃至２０ｄに供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁膜１３は、絶縁膜１４に含まれる酸素が、導電膜２５に含まれる金属と結びつき、絶縁膜１４に含まれる酸素が減少することを防ぐ機能を有する。
絶縁膜１３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１３を設けることで、半導体２０ａ乃至２０ｄからの酸素の外部への拡散と、外部から半導体２０ａ乃至２０ｄへの水素、水等の入り込みを防ぐことができる。
〈〈半導体装置の構成例２〉〉
図２（Ａ）乃至図２（Ｄ）は、トランジスタ１０Ｂの上面図および断面図である。図２（Ａ）は上面図であり、図２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図２（Ｂ）に相当し、図２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図２（Ｃ）に相当し、図２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図２（Ｄ）に相当する。なお、図２（Ａ）乃至図２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
図２のトランジスタ１０Ｂは、フィン２６ａ乃至２６ｄを形成する際に、フィンとフィンの間に存在する半導体２１が一部エッチングで除去されている（図２（Ｃ）及び図２（Ｄ））。トランジスタ１０Ｂは、トランジスタ１０Ａよりも、半導体２１がより深く削られている点が異なる。
隣接する２つのフィンについて考えた場合、例えば、フィン２６ａが有する半導体２２ａと、フィン２６ｂが有する半導体２２ｂとは、導電膜２４を介して、互いに面する領域を有する。また、フィン２６ａが有する半導体２１と、フィン２６ｂが有する半導体２１とは、導電膜２４を介して、互いに面する領域を有する。
他の隣接する２つのフィンについて考えた場合も、上記と同様のことがあてはまる。
トランジスタ１０Ｂは、導電膜２４がチャネル領域として機能する半導体２２ａ乃至２２ｄの側面を、完全に取り囲むため、より効果的に半導体２２ａ乃至２２ｄにゲート電界を加えることが可能になる。その結果、トランジスタ１０Ｂはトランジスタ１０Ａよりも高いオン電流を得ることが可能になる。
トランジスタ１０Ｂのその他の構成については、トランジスタ１０Ａと同一であり、トランジスタ１０Ａの説明を参照すればよい。
〈〈半導体装置の構成例３〉〉
図３（Ａ）乃至図３（Ｄ）は、トランジスタ１０Ｃの上面図および断面図である。図３（Ａ）は上面図であり、図３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図３（Ｂ）に相当し、図３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図３（Ｃ）に相当し、図３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図３（Ｄ）に相当する。なお、図３（Ａ）乃至図３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
フィン２６ａは、半導体２１ａ、２２ａを有する。
フィン２６ｂは、半導体２１ｂ、２２ｂを有する。
フィン２６ｃは、半導体２１ｃ、２２ｃを有する。
フィン２６ｄは、半導体２１ｄ、２２ｄを有する。
トランジスタ１０Ｃは、フィン２６ａ乃至２６ｄを形成する際に、フィンとフィンの間に存在する半導体２１が全部エッチングで除去されている点が、トランジスタ１０Ａ及びトランジスタ１０Ｂと異なる（図３（Ｃ））。
隣接する２つのフィンについて考えた場合、例えば、フィン２６ａが有する半導体２２ａと、フィン２６ｂが有する半導体２２ｂとは、導電膜２４を介して、互いに面する領域を有する。同様に、フィン２６ａが有する半導体２１ａと、フィン２６ｂが有する半導体２１ｂとは、導電膜２４を介して、互いに面する領域を有する。
他の隣接する２つのフィンについて考えた場合も、上記と同様のことがあてはまる。
半導体２１ａ乃至２１ｄの詳細は、図１の半導体２１の記載を参照すればよい。
トランジスタ１０Ｃは、半導体２２ａ乃至２２ｄだけでなく、半導体２１ａ乃至２１ｄも導電膜２４が取り囲む。その結果、半導体２１ａ乃至２１ｄに効果的にゲート電界を印加することができるようになり、半導体２１ａ乃至２１ｄを介して流れるリーク電流を抑制することができる。
トランジスタ１０Ｃのその他の構成については、トランジスタ１０Ａと同一であり、トランジスタ１０Ａの説明を参照すればよい。
〈〈半導体装置の構成例４〉〉
図４（Ａ）乃至図４（Ｄ）は、トランジスタ１０Ｄの上面図および断面図である。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図４（Ｂ）に相当し、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図４（Ｃ）に相当し、図４（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図４（Ｄ）に相当する。なお、図４（Ａ）乃至図４（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
図４に示すトランジスタ１０Ｄは、フィン２６ａ乃至２６ｄの先端が、頂点を有している。トランジスタ１０Ｄは、フィン２６ａ乃至２６ｄの先端が、頂点に近づくにつれて細くなる形状を有する点で、トランジスタ１０Ｃと異なる（図４（Ｃ）、（Ｄ））。
トランジスタ１０Ｄは、上記形状をとることで、半導体２２ａ乃至２２ｄに効果的にゲート電界を加えることが可能になる。また、フィンを微細化させることが容易になり、チャネル幅方向により多くのフィンを並べることが可能になる。その結果、トランジスタ１０Ｄは、高いオン電流を得ることが可能になる。
トランジスタ１０Ｄのその他の構成については、トランジスタ１０Ｃと同一であり、トランジスタ１０Ｃの説明を参照すればよい。
なお、トランジスタ１０Ｄは、トランジスタ１０Ａ、１０Ｂのように、フィンとフィンの間に存在する半導体２１を全てエッチングで除去せずに、半導体２１の一部を残しても良い（図５参照）。
〈〈半導体装置の構成例５〉〉
図６（Ａ）乃至図６（Ｄ）は、トランジスタ１０Ｅの上面図および断面図である。図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図６（Ｂ）に相当し、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図６（Ｃ）に相当し、図６（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図６（Ｄ）に相当する。なお、図６（Ａ）乃至図６（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
図６に示すトランジスタ１０Ｅは、図３に示すトランジスタ１０Ｃと比較した場合、導電膜１５ａ乃至１５ｄが１つの導電膜１５で形成され、導電膜１６ａ乃至１６ｄが一つの導電膜１６で形成されている点で異なる（図６（Ａ）、（Ｄ））。
トランジスタ１０Ｅのその他の構成については、トランジスタ１０Ｃと同一であり、トランジスタ１０Ｃの説明を参照すればよい。
トランジスタ１０Ｅは、ソース電極及びドレイン電極として機能する導電膜１５、１６を、半導体２２ａ乃至２２ｄの側面にも形成しているため（図６（Ｄ））、高いオン電流を得ることが可能になる。
なお、トランジスタ１０Ｅは、トランジスタ１０Ａ、１０Ｂのように、フィンとフィンの間に存在する半導体２１を全てエッチングで除去せずに、半導体２１の一部を残しても良い。
なお、トランジスタ１０Ｅは、トランジスタ１０Ｄのように、フィンの先端が、頂点に近づくにつれて細くなる形状を有していてもよい。
〈〈半導体装置の作製方法〉〉
以下では、図４で示したトランジスタ１０Ｄの作製方法について、図８及び図９で説明を行う。なお、図８及び図９の左側には、トランジスタのチャネル長方向の断面図（図４（Ａ）における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示し、図８及び図９の右側には、トランジスタのチャネル幅方向の断面図（図４（Ａ）における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示している。
まず、基板１１上に、絶縁膜１２ａを成膜し、導電膜２５を形成した後、絶縁膜１２ｂを成膜する（図８（Ａ））。
基板１１としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムからなる単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１１が伸縮性を有してもよい。また、基板１１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１１の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１１を薄くすると、半導体装置を軽量化することができる。また、基板１１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１１としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１１は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１１としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１１として好適である。
絶縁膜１２ａ及び絶縁膜１２ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
また、絶縁膜１２ａ及び絶縁膜１２ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
絶縁膜１２ａ及び絶縁膜１２ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、基板１１に半導体基板を用いた場合、熱酸化膜で絶縁膜１２ａを形成してもよい。
導電膜２５は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
導電膜２５の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、絶縁膜１２ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図８（Ｂ）参照）。
また、絶縁膜１２ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
なお、以降では、絶縁膜１２ａ及び絶縁膜１２ｂをまとめて絶縁膜１２と記載することにする。
次に、絶縁膜１３、絶縁膜１４、半導体２１ｉ及び半導体２２ｉを成膜する（図８（Ｃ）参照）。
絶縁膜１３及び絶縁膜１４は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
絶縁膜１３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜１３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
絶縁膜１４は、半導体２１ｉ及び半導体２２ｉに酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜１４として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜１４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４の成膜を行えばよい。または、成膜後の絶縁膜１４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１４に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜１４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
半導体２１ｉと半導体２２ｉとは、大気に触れさせることなく連続して成膜することが好ましい。半導体２１ｉ及び半導体２２ｉは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
半導体２１ｉに用いることができる材料は、図１の半導体２１の記載を参照すればよい。同様に、半導体２２ｉに用いることができる材料は、図１の半導体２２ａ乃至２２ｄの記載を参照すればよい。
なお、半導体２１ｉ及び半導体２２ｉとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
ここで、半導体２１ｉを形成した後に、半導体２１ｉに酸素を導入してもよい。例えば、成膜後の半導体２１ｉに酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体２１ｉ及び半導体２２ｉを成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体２１ｉ及び半導体２２ｉを成膜した直後に行ってもよいし、半導体２１ｉ及び半導体２２ｉを加工して島状の半導体２１ａ乃至２２ｄ及び半導体２２ａ乃至２２ｄを形成した後に行ってもよい。加熱処理により、絶縁膜１４や酸化物膜から半導体２１ｉ及び半導体２２ｉに酸素が供給され、半導体２１ｉ及び半導体２２ｉの酸素欠損を低減することができる。
その後、ハードマスク１５ｉを用いて半導体２１ｉ及び半導体２２ｉを加工し、島状の半導体２１ａ乃至２１ｄ、及び、島状の半導体２２ａ乃至２２ｄを形成する（図８（Ｄ）参照）。なお、半導体２１ｉ及び半導体２２ｉのエッチングの際に、絶縁膜１４の一部がエッチングされ薄膜化することがある。したがって、当該エッチングにより絶縁膜１４が消失しないよう、予め厚く形成しておくことが好ましい。
ハードマスク１５ｉとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、ハードマスク１５ｉには、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
ハードマスク１５ｉの形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、レジストマスクを形成し、エッチングにより、ハードマスク１５ｉを、導電膜１５ａ乃至１５ｄ及び導電膜１６ａ乃至１６ｄに加工する（図９（Ａ）参照）。ここで、ハードマスク１５ｉのエッチングの際に、半導体２２ａ乃至２２ｄや絶縁膜１４の上部の一部がエッチングされ、導電膜１５ａ乃至１５ｄ及び導電膜１６ａ乃至１６ｄと重ならない部分が薄膜化することがある。したがって、半導体２２ａ乃至２２ｄの厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
次に、半導体２３及び絶縁膜１７を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図９（Ｂ）参照）。
次に導電膜を成膜し、レジストマスクを形成し、エッチングにより該導電膜を加工し、その後レジストマスクを除去して導電膜２４を形成する（図９（Ｃ）参照）。
半導体２３、絶縁膜１７及び導電膜２４は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
半導体２３及び絶縁膜１７は、導電膜２４形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、導電膜２４をマスクとして絶縁膜１７及び半導体２３をエッチングしてもよい。
また半導体２３を形成した後に、半導体２３に酸素を導入してもよい。例えば、成膜後の半導体２３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
半導体２３に用いることができる材料は、図１の半導体２３の記載を参照すればよい。
絶縁膜１７には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜１７は上記材料の積層であってもよい。なお、絶縁膜１７に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、絶縁膜１７の積層構造の一例について説明する。絶縁膜１７は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて絶縁膜１７の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
次に、絶縁膜１８及び絶縁膜１９を形成する（図９（Ｄ）参照）。
絶縁膜１８は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
絶縁膜１８は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜１８としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１８に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体２０ａ乃至２０ｄに拡散させることもできる。
絶縁膜１８の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜１４等から半導体２０ａ乃至２０ｄに対して酸素を供給し、半導体２０ａ乃至２０ｄ中の酸素欠損を低減することができる。またこのとき、絶縁膜１４から脱離した酸素は、絶縁膜１３及び絶縁膜１８によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体２０ａ乃至２０ｄに供給しうる酸素の量を増大させることができ、半導体２０ａ乃至２０ｄ中の酸素欠損を効果的に低減することができる。
絶縁膜１９は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜１９として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜１９を形成した後にその上面に対して平坦化処理を行うことが好ましい。
絶縁膜１９には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１９には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜１９は上記材料の積層であってもよい。
以上の作製方法により、トランジスタ１０Ｄを作製することが可能になる。なお、本実施の形態に示す他のトランジスタも、上述と同様の作製方法で、作製することが可能である。
〈〈半導体装置のその他の構成例〉〉
図１乃至図６で示したトランジスタは、導電膜２４をエッチングで形成する際に、半導体２３及び絶縁膜１７を、同時にエッチングしてもよい。一例を図１０（Ａ）に示す。
図１０（Ａ）は、図４（Ｂ）のトランジスタ１０Ｄにおいて、導電膜２４の下のみに、半導体２３及び絶縁膜１７が存在する場合である。
また、図６で示したトランジスタ１０Ｅは、導電膜１５、１６が、半導体２１ａ乃至２１ｄの側面及び半導体２２ａ及び２２ｄの側面と接していてもよい。一例を図１０（Ｂ）に示す。
また、図１乃至図４で示したトランジスタは、導電膜１５ａ乃至１５ｄ及び導電膜１６ａ乃至１６ｄを、２つの導電膜の積層構造としてもよい。また、図６で示したトランジスタ１０Ｅは、導電膜１５及び導電膜１６を、２つの導電膜の積層構造としてもよい。一例を、図１０（Ｃ）に示す。
図１０（Ｃ）は、図４（Ｂ）に示すトランジスタ１０Ｄにおいて、導電膜１５ａを導電膜１５ａと導電膜１５ａａの積層構造とし、導電膜１６ａを導電膜１６ａと導電膜１６ａａの積層構造とした場合の断面図である。
導電膜１５ａａ、１６ａａとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜１５ａａ、１６ａａとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
導電膜１５ａａ、１６ａａは、可視光線を透過する性質を有しても構わない。または、導電膜１５ａａ、１６ａａは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
また、導電膜１５ａａ、１６ａａは、半導体２２ａなどとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
導電膜１５ａａ、１６ａａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、導電膜１５ａａ、１６ａａは、導電膜１５ａ、１６ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜１５ａａ、１６ａａは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜１５ａａ、１６ａａの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜１５ａａ、１６ａａの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜１５ａａ、１６ａａのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
以上の説明は、図１乃至図４に示す導電膜１５ａ乃至１５ｄ及び導電膜１６ａ乃至１６ｄに適用することが可能である。また、図６に示す導電膜１５、１６にも適用することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタを用いた不揮発性メモリ、ＤＲＡＭ、レジスタ及び表示装置について説明を行う。
〈〈不揮発性メモリ〉〉
図１１（Ａ）は、メモリ回路３００の構成の一例を示すブロック図である。メモリ回路３００は、コントロール・ユニット３６０、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、カラム・ドライバ回路３６３、およびメモリセルアレイ３７０を有する。
コントロール・ユニット３６０は、メモリ回路３００の制御回路であり、ロジック部２３０のアクセス要求に従い、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３を制御する制御信号を生成する機能を有する。ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３は、コントロール・ユニット３６０の制御信号に従い、メモリセルアレイ３７０を駆動する駆動信号を生成する機能を有する。
なおメモリセルアレイ３７０に多値のデータを記憶する場合、図１１（Ｂ）に示すようにＡＤコンバータ３６４を設けたメモリ回路３００＿Ａとする構成としてもよい。ＡＤコンバータ３６４は、フラッシュ型、デルタシグマ型、パイプライン型、積分型、逐次比較型の方式を用いればよい。
メモリセルアレイ３７０は、複数のメモリセルがアレイ状に配列された回路である。図１２は、メモリセルアレイ３７０の構成の一例を示す回路図である。図１２には、［２ｊ−１，２ｋ−１］−［２ｊ，２ｋ］（ｊ、ｋは１以上の整数）の４つのメモリセル３８０を代表的に示す。
メモリセル３８０は、トランジスタＭ０−Ｍ２、および容量素子Ｃ０を有する。ここでは、トランジスタＭ０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。また、トランジスタＭ１、Ｍ２は、Ｓｉトランジスタであり、ｐチャネル型トランジスタである。ノードＦＮがデータを電荷として保持するメモリセルアレイ３７０のデータ格納部であり、この例では、トランジスタＭ２のゲートに対応する。
なおＭ１、Ｍ２は、ｎチャネル型トランジスタでもよい。この場合のメモリセルアレイの回路図の一例を図１３に示す。またＭ１、Ｍ２がｎチャネル型トランジスタのとき、容量素子Ｃ０に接続する配線ＣＷＬを無くし、配線ＳＬに接続することもできる。この場合の回路図を図１４に示す。図１４に示すメモリセルアレイ３７２は、配線ＣＷＬを省略できるため、回路面積の縮小を図ることができる。
メモリセルアレイ３７０は、メモリセル３８０の配列に対応して配線（ＷＷＬ、ＲＷＬ、ＣＷＬ、ＳＬ、ＷＢＬ、ＲＢＬ）が設けられている。メモリセル３８０は、対応する列および行のこれら配線に接続されている。また、配線ＢＧＬがメモリセルアレイ３７０の共通の配線として設けられている。配線ＢＧＬには、メモリセル３８０のトランジスタＭ０のバックゲートが接続されている。
配線ＷＷＬは書き込み用ワード線として機能し、配線ＲＷＬは読み出し用ワード線として機能し、それぞれ、ロー・ドライバ回路３６２に接続されている。配線ＣＷＬは、容量素子Ｃ０に印加する電圧を供給する配線として機能する。
配線ＳＬはソース線として機能し、２列ごとに設けられている。配線ＷＢＬは書き込み用ビット線として機能し、メモリセル３８０に書き込むメモリデータがカラム・ドライバ回路３６３から供給される配線である。配線ＲＢＬは読み出し用のビット線として機能し、メモリセル３８０から読み出したメモリデータが出力される配線である。配線ＳＬ、配線ＷＢＬおよび配線ＲＢＬは、カラム・ドライバ回路３６３に接続されている。
配線ＲＢＬの出力にはクロックドインバータＣＩＮＶが接続されている。クロックドインバータＣＩＮＶを設けているのは、配線ＲＢＬから読み出された信号の電圧レベルが、書き込んだデータの電圧レベルに対して、ハイレベルとローレベルの関係が逆になるからである。図１２の例では、書き込んだデータの電圧がローレベルであれば、配線ＲＢＬの電圧はハイレベルとなり、書き込んだデータの電圧がハイレベルであれば、配線ＲＢＬの電圧はローレベルとなる。配線ＯＥ、配線ＯＥＢは、クロックドインバータＣＩＮＶの出力信号を制御する信号を供給する配線である。クロックドインバータＣＩＮＶの出力信号（メモリデータ）は配線ＤＯから出力される。
容量素子Ｃ０は、ノードＦＮの電荷保持用の容量として機能する。容量素子Ｃ０の一方の端子はノードＦＮに接続され、他方の端子は配線ＣＷＬに接続されている。配線ＣＷＬはロー・ドライバ回路３６２に接続されている。なお、メモリセル３８０の配線間容量によりノードＦＮの電荷を保持できる場合は、容量素子Ｃ０と配線ＣＷＬは設けなくてもよい。
トランジスタＭ０をオンにすることで、データ値（”０”、”１”）に対応する電圧がノードＦＮに印加される。そして、トランジスタＭ０をオフ状態にすることで、ノードＦＮが電気的に浮遊状態となり、メモリセル３８０はデータ保持状態となる。トランジスタＭ０はＯＳトランジスタであるので、トランジスタＭ０のオフ状態でのソースードレイン間を流れるリーク電流が極めて小さい。このため、メモリセル３８０は、リフレッシュ動作をせず、年単位の期間（例えば１０年間程度）データを保持することが可能であり、メモリセル３８０を不揮発性メモリセルとして用いることができる。また、バックゲートにＶＢＧを印加することでトランジスタＭ０のＶｔｈをプラスシフトさせているために、データ保持状態でトランジスタＭ０のゲートにＶｔｈよりも小さい電圧をより確実に印加することができるため、データ保持エラーが抑えられたメモリセル３８０を得ることができる。
次に、図１５を参照して、メモリセルアレイ３７０（メモリ回路３００）の動作についてより詳細に説明する。
なお、ＯＳトランジスタにおいて、オフ電流が極めて低いということを利用するメモリ回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリ回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリ回路に供給されているとしても、実質的には、メモリ回路は不揮発性であると表現することができる。
図１５は、メモリセルアレイ３７０（メモリ回路３００）の動作の一例を示すタイミングチャートである。図１５には、具体的には、メモリセルアレイ３７０に入力される信号波形を示しており、メモリセルアレイ３７０に含まれる配線およびノードのハイレベル（”Ｈ”）とローレベル（”Ｌ”）の電圧も示している。この例では、配線ＣＷＬ、配線ＳＬおよび配線ＢＧＬには一定電圧が印加される。
期間Ｔｐ１では、メモリ回路３００はスタンバイ状態（Ｓｔｄｂｙ）である。スタンバイ状態とは、メモリ回路３００において、データが保持されている状態である。配線ＷＷＬ、配線ＷＢＬおよび配線ＲＢＬはローレベルであり、配線ＲＷＬはハイレベルである。メモリセル３８０に”１”が書き込まれている場合、ＦＮの電圧は”Ｈ”であり、”０”が書き込まれている場合、ノードＦＮの電圧は”Ｌ”である。
期間Ｔｐ２は、書き込み動作期間である。データを書き込む行の配線ＷＷＬが”Ｈ”となるので、トランジスタＭ０がオンとなり、ノードＦＮが配線ＷＢＬに接続される。”１”を書き込む場合、配線ＷＢＬは”Ｈ”となるので、ノードＦＮも”Ｈ”となる。他方、”０”を書き込む場合、配線ＷＢＬは”Ｌ”であるので、ノードＦＮも”Ｌ”となる。配線ＷＷＬを”Ｌ”にして、トランジスタＭ０をオフ状態にすることで、データ書き込み動作が終了し、メモリセル３８０はスタンバイ状態になる。
期間Ｔｐ３（スタンバイ期間）では、トランジスタＭ０がオンからオフになることで、ノードＦＮとトランジスタＭ０のゲートとの容量結合により、ノードＦＮの電圧が低下する。上述したように、負電圧ＶＢＧをバックゲートに印加することにより、トランジスタＭ０のＶｔｈをプラスシフトさせているため、そのリーク電流は極めて小さくなり、ノードＦＮにおいて、年単位の期間（例えば、１０年程度）、”１”として認識される電圧を保持することが可能である。
期間Ｔｐ４は、読み出し動作期間である。データを読み出す行の配線ＲＷＬが”Ｌ”となり、その行のトランジスタＭ１がオンになる。他の行の配線ＲＷＬは”Ｈ”のままである。メモリセル３８０で”１”を記憶している場合、トランジスタＭ２はオフ状態であるため、配線ＲＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ２もオン状態となるため、トランジスタＭ１、Ｍ２により、配線ＲＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＲＢＬに読み出された信号は、クロックドインバータＣＩＮＶによりその電圧レベルが反転され、配線ＤＯに出力される。
期間Ｔｐ５では、メモリ回路３００はスタンバイ状態であり、ノードＦＮや配線の電圧のレベルは期間Ｔｐ１と同様である。
また図１６に、メモリセルアレイの他の構成例を示す。図１６に示すメモリセルアレイ３７３は、メモリセルアレイ３７０の変形例である。メモリセルアレイ３７３では、配線ＷＢＬと配線ＲＢＬが共通化され１つの配線ＢＬで構成されている点がメモリセルアレイ３７０と異なる。つまり、図１２の例ではビット線を書き込み用と読み出し用で２本設けており、図１６の例では１本のビット線にしている。
図１７は、メモリセルアレイ３７３の動作例を示すタイミングチャートである。図１７に示すように、メモリセルアレイ３７３も、メモリセルアレイ３７０と同様に駆動させることができる。配線ＢＬが配線ＷＢＬおよび配線ＲＢＬ双方の機能を果たす。書き込み動作期間（Ｔｐ２）では、メモリセル３８０に”１”を書き込む場合、配線ＢＬは”Ｈ”となり、”０”を書き込む場合、配線ＢＬは”Ｌ”となる。また、読み出し動作期間（Ｔｐ４）では、メモリセル３８０で”１”を記憶している場合、トランジスタＭ２はオフ状態であるため、配線ＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ２もオン状態となるため、トランジスタＭ１、Ｍ２により、配線ＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＢＬに読み出された信号は、クロックドインバータＣＩＮＶによりその論理値が反転され、配線ＤＯに出力される。
〈チップのデバイス構造例〉
図１８は、メモリセル３８０の構造をより具体的に記載した図面である。図１８は、メモリセル３８０を構成するトランジスタＭ０、Ｍ１、Ｍ２及び容量素子Ｃ０が、１つのチップに形成された例を示している。
チップは基板２７０に形成されている。基板２７０としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板２７０として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
図１８では一例として、基板２７０に単結晶シリコンウェハを用いた例を示している。
層２６０には、トランジスタ、容量素子等の半導体素子が設けられている。図１８には、代表的に、トランジスタＭ１、トランジスタＭ２を示す。層２６０上に配線層Ｗ１−Ｗ４が積層されている。配線層Ｗ４上に層２６１が積層されている。
トランジスタＭ１、Ｍ２は、ウェル２７１に設けられたチャネル形成領域２７２と、チャネル形成領域２７２を挟むように設けられた低濃度不純物領域２７３及び高濃度不純物領域２７４（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域２７５と、チャネル形成領域２７２上に設けられたゲート絶縁膜２７６と、ゲート絶縁膜２７６上に設けられたゲート電極２７７と、を有する。ゲート電極２７７の側面には、サイドウォール絶縁膜２７８、２７９が設けられている。なお、導電性領域２７５には、金属シリサイド等を用いることができる。
層２６１はＯＳトランジスタが形成される層であり、トランジスタＭ０が形成されている。トランジスタＭ０には、実施の形態１に示すトランジスタを用いることが可能である。トランジスタＭ０の第２のゲート（バックゲート）として、配線層Ｗ４に導電層２８０が形成されている。
層２６１上に配線層Ｗ５乃至Ｗ７が積層され、配線層Ｗ７上に層２６２が積層され、層２６２上に配線層Ｗ８、Ｗ９が積層されている。層２６２には容量素子Ｃ０が形成されている。容量素子Ｃ０は、導電層２８１、２８２を有する。容量素子Ｃ０を層２６１より上層に設けることで、容量素子Ｃ０の容量を大きくすることが容易である。また、容量素子Ｃ０の容量の大きさによるが、容量素子Ｃ０を層２６１に設けることも可能である。この場合、トランジスタＭ０のソース電極およびドレイン電極と同じ層の導電層と、同ゲート電極と同じ層の導電層とで、２つの電極を形成すればよい。層２６１に容量素子Ｃ０を設けることで、工程数が削減できるため、製造コストの削減につながる。
絶縁膜２９１乃至２９３は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ０の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
図１８の符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
〈〈ＤＲＡＭ〉〉
図１９（Ａ）は、記憶素子としての機能を有するメモリセル１３０の回路構成を示している。
図１９（Ａ）のメモリセル１３０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１３１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧＬと、を有する。
図１９（Ａ）のメモリセル１３０において、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方は容量素子１３１の第１の電極に電気的に接続される。また、容量素子１３１の第２の電極は配線ＣＬに電気的に接続される。
トランジスタＭ０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。トランジスタＭ０にＯＳトランジスタを用いることで、トランジスタＭ０のオフ電流が小さくなり好適である。トランジスタＭ０には、実施の形態１に示したトランジスタを用いればよい。
配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子１３１に書き込まれた電荷を保持することができる。
容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ出る電荷は少ないため、リフレッシュの頻度も少ない。また、容量素子１３１の容量も小さくて済むため、容量素子１３１の占有面積を小さくすることが可能になる。
図１９（Ｂ）は、マトリックス状に配置されたメモリセル１３０を有する記憶装置１４０の回路構成を示している。記憶装置１４０はＤＲＡＭとしての機能を有する。
記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル１３０を有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル１３０は、配線ＷＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル１３０は、配線ＢＬ［ｎ］に電気的に接続される。また、配線ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。
記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作可能な記憶装置を提供することができる。
〈〈レジスタ〉〉
図２０は、１ビットのレジスタ回路１５０の構成例を示している。
レジスタ回路１５０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。
フリップフロップ回路１５３は、インバータ１５１、及びインバータ１５２を有する。インバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。
トランジスタＭ０の第２のゲートは、入力端子ＶＢＧに電気的に接続され、トランジスタＭ０の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソース及びドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソース及びドレインの他方は、ノードＮ５に電気的に接続される。トランジスタＭ０は、入力端子Ｓｉｇ１、Ｓｉｇ２からの入力信号によって制御される。
容量素子１５４の第１の電極は、ノードＮ５に電気的に接続され、容量素子１５４の第２の電極は、一定の低電位が与えられている。この低電位として、接地電位を与えてもよい。また、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。
トランジスタＭ０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。トランジスタＭ０にＯＳトランジスタを用いることで、トランジスタＭ０のオフ電流が小さくなり好適である。トランジスタＭ０には、実施の形態１に示したトランジスタを用いればよい。
レジスタ回路１５０は、入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２からの入力信号により、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハイレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはインバータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からローレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。
容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。
レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トランジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保持が可能な記憶装置を提供することができる。
なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成や、ＮＡＮＤ回路とインバータを組み合わせた構成を適宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロップ回路を適宜用いることができる。
〈〈表示装置〉〉
図２１（Ａ）、（Ｂ）では、表示装置の一例について説明する。
図２１（Ａ）に、表示装置に適用可能な画素１７０の構成例を示す。画素１７０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１７１と、表示素子１７２と、ノードＮ７と、配線ＧＬと、配線ＳＬと、配線ＢＧＬと、を有する。
トランジスタＭ０の第１のゲートは配線ＧＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＳＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方はノードＮ７に電気的に接続される。
容量素子１７１の第１の電極はノードＮ７に電気的に接続され、容量素子１７１の第２の電極は、一定の低電位が与えられている。
容量素子１７１は、必要に応じて設ければよく、電極や配線などに付随する寄生容量で、画素１７０の駆動に必要な容量が得られる場合は、容量素子１７１を省略してもよい。
トランジスタＭ０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。トランジスタＭ０にＯＳトランジスタを用いることで、トランジスタＭ０のオフ電流が小さくなり好適である。トランジスタＭ０には、実施の形態１に示したトランジスタを用いればよい。
表示素子１７２の第１の電極はノードＮ７に電気的に接続され、表示素子１７２の第２の電極は、一定の低電位が与えられている。当該低電位として接地電位を与えてもよい。表示素子１７２は、その両端の電極に電圧が印加されることにより、光学特性が変化する、誘電性の素子を用いることができる。例えば、液晶素子や、電子ペーパーなどに用いられる電気泳動素子、ツイストボール素子などを適用することができる。
配線ＧＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＳＬは、トランジスタＭ０を介して、表示素子１７２に印加する電圧を供給する機能を有する。
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０をオフにすると、ノードＮ７は、直前に印加された電圧を保持することができる。ノードＮ７の電圧が保持されている間、表示素子１７２は表示状態を保持しておくことができる。
画素１７０は、長時間ノードＮ７の電圧を保持しておくことが出来るため、電源電圧の供給を止めても表示素子１７２の光学特性を保持し続けることが可能となる。例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）型液晶のようなメモリ性を有さない液晶素子を用いた場合であっても、当該素子には常に電圧が印加された状態を保持することが出来るため、書き換え動作を無くす、またはその頻度を極めて少なくすることが可能となる。
図２１（Ｂ）は、マトリックス状に配置された画素１７０を有する表示装置１８０の回路構成を示している。
表示装置１８０は、ｍ行ｎ列のマトリクス状に配置された画素１７０を有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置された画素１７０は、配線ＧＬ［ｍ］に電気的に接続され、ｎ列目に配置された画素１７０は、配線ＳＬ［ｎ］に電気的に接続される。
表示装置１８０を上記構成にすることで、書き換え頻度が少なく、低消費電力で動作できる表示装置を提供することができる。また、容易にリフレッシュ動作が可能な画素を複数有する表示装置とすることが出来る。また、電源の供給を止めても表示画像が保持可能な表示装置を実現できる。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタを用いることが可能なＣＰＵについて説明する。
図２２は、ＣＰＵの一例の構成を示すブロック図である。
図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタを用いることができる。
図２２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
（実施の形態４）
本発明の一態様に係るトランジスタは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係るトランジスタを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
図２３（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２３（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２３（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図２３（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図２３（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを備えることができるＲＦタグの使用例について図２４を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２４（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２４（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２４（Ｃ）参照）、乗り物類（自転車等、図２４（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２４（Ｅ）、図２４（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
（実施の形態６）
本実施の形態では、ＯＳトランジスタに適用可能な酸化物半導体の結晶構造及び成膜方法について説明を行う。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
〈〈酸化物半導体の構造〉〉
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
〈ＣＡＡＣ−ＯＳ〉
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３１（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３１（Ｂ）に示す。図３１（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３１（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３１（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３１（Ｂ）および図３１（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３１（Ｄ）参照。）。図３１（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３１（Ｄ）に示す領域５１６１に相当する。
また、図３２（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３２（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３２（Ｂ）、図３２（Ｃ）および図３２（Ｄ）に示す。図３２（Ｂ）、図３２（Ｃ）および図３２（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３３（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３４（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３４（Ｂ）に示す。図３４（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３４（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３４（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
〈ｎｃ−ＯＳ〉
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
〈ａ−ｌｉｋｅ ＯＳ〉
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの三つの試料を準備し、それぞれに電子照射を行う。上記試料はいずれもＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３５は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３５より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３５中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３５中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
〈〈成膜方法〉〉
以下では、ＣＡＡＣ−ＯＳの成膜方法の一例について説明する。
図３６（Ａ）は、成膜室内の模式図である。ＣＡＡＣ−ＯＳは、スパッタリング法により成膜することができる。
図３６（Ａ）に示すように、基板５２２０とターゲット５２３０とは向かい合うように配置している。基板５２２０とターゲット５２３０との間にはプラズマ５２４０がある。また、基板５２２０の下部には加熱機構５２６０が設けられている。図示しないが、ターゲット５２３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５２３０と向かい合う位置には、複数のマグネットが配置される。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５２２０とターゲット５２３０との距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５２３０に一定以上の電圧を印加することで、放電が始まり、プラズマ５２４０が確認される。なお、ターゲット５２３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５２０１が生じる。イオン５２０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ターゲット５２３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。一例として、図３７に、ターゲット５２３０に含まれるＩｎＭＺｎＯ４（元素Ｍは、例えばアルミニウム、ガリウム、イットリウムまたはスズ）の結晶構造を示す。なお、図３７は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。ＩｎＭＺｎＯ４の結晶では、酸素原子が負の電荷を有することにより、近接する二つのＭ−Ｚｎ−Ｏ層の間に斥力が生じている。そのため、ＩｎＭＺｎＯ４の結晶は、近接する二つのＭ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５２０１は、電界によってターゲット５２３０側に加速され、やがてターゲット５２３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５２００が剥離する（図３６（Ａ）参照。）。ペレット５２００は、図３７に示す二つの劈開面に挟まれた部分である。よって、ペレット５２００のみ抜き出すと、その断面は図３６（Ｂ）のようになり、上面は図３６（Ｃ）のようになることがわかる。なお、ペレット５２００は、イオン５２０１の衝突の衝撃によって、構造に歪みが生じる場合がある。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。粒子５２０３は、原子１個または原子数個の集合体を有する。そのため、粒子５２０３を原子状粒子（ａｔｏｍｉｃ ｐａｒｔｉｃｌｅｓ）と呼ぶこともできる。
ペレット５２００は、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。または、ペレット５２００は、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。ただし、ペレット５２００の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５２００は、成膜ガスの種類などに応じて厚さが決定する。例えば、ペレット５２００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５２００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を有するターゲット５２３０にイオン５２０１を衝突させる。そうすると、Ｍ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＭ−Ｚｎ−Ｏ層の３層を有するペレット５２００が剥離する。なお、ペレット５２００の剥離に伴い、ターゲット５２３０から粒子５２０３も弾き出される。
ペレット５２００は、プラズマ５２４０を通過する際に、表面が負または正に帯電する場合がある。例えば、ペレット５２００がプラズマ５２４０中にあるＯ２−から負の電荷を受け取る場合がある。その結果、ペレット５２００の表面の酸素原子が負に帯電する場合がある。また、ペレット５２００は、プラズマ５２４０を通過する際に、プラズマ５２４０中のインジウム、元素Ｍ、亜鉛または酸素などと結合することで成長する場合がある。
プラズマ５２４０を通過したペレット５２００および粒子５２０３は、基板５２２０の表面に達する。なお、粒子５２０３の一部は、質量が小さいため真空ポンプなどによって外部に排出される場合がある。
次に、基板５２２０の表面におけるペレット５２００および粒子５２０３の堆積について図３８を用いて説明する。
まず、一つ目のペレット５２００が基板５２２０に堆積する。ペレット５２００は平板状であるため、平面側を基板５２２０の表面に向けて堆積する（図３８（Ａ）参照。）。このとき、ペレット５２００の基板５２２０側の表面の電荷が、基板５２２０を介して抜ける。
次に、二つ目のペレット５２００が、基板５２２０に達する。このとき、一つ目のペレット５２００の表面、および二つ目のペレット５２００の表面が電荷を帯びているため、互いに反発し合う力が生じる（図３８（Ｂ）参照。）。
その結果、二つ目のペレット５２００は、一つ目のペレット５２００上を避け、基板５２２０の表面の少し離れた場所に堆積する（図３８（Ｃ）参照。）。これを繰り返すことで、基板５２２０の表面には、無数のペレット５２００が一層分の厚みだけ堆積する。また、ペレット５２００と別のペレット５２００との間には、ペレット５２００の堆積していない領域が生じる。
次に、粒子５２０３が基板５２２０の表面に達する（図３８（Ｄ）参照。）。
粒子５２０３は、ペレット５２００の表面などの活性な領域には堆積することができない。そのため、ペレット５２００の堆積していない領域を埋めるように堆積する。そして、ペレット５２００間で粒子５２０３が横方向に成長（ラテラル成長ともいう。）することで、ペレット５２００間を連結させる。このように、ペレット５２００の堆積していない領域を埋めるまで粒子５２０３が堆積する。このメカニズムは、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法の堆積メカニズムに類似する。
なお、ペレット５２００間で粒子５２０３がラテラル成長するメカニズムは複数の可能性がある。例えば、図３８（Ｅ）に示すように、一層目のＭ−Ｚｎ−Ｏ層の側面から連結するメカニズムがある。この場合、一層目のＭ−Ｚｎ−Ｏ層が形成された後で、Ｉｎ−Ｏ層、二層目のＭ−Ｚｎ−Ｏ層の順に、一層ずつ連結していく（第１のメカニズム）。
または、例えば、図３９（Ａ）に示すように、まず一層目のＭ−Ｚｎ−Ｏ層の一側面につき粒子５２０３の一つが結合する。次に、図３９（Ｂ）に示すようにＩｎ−Ｏ層の一側面につき一つの粒子５２０３が結合する。次に、図３９（Ｃ）に示すように二層目のＭ−Ｚｎ−Ｏ層の一側面につき一つの粒子５２０３が結合することで連結する場合もある（第２のメカニズム）。なお、図３９（Ａ）、図３９（Ｂ）および図３９（Ｃ）が同時に起こることで連結する場合もある（第３のメカニズム）。
以上に示したように、ペレット５２００間における粒子５２０３のラテラル成長のメカニズムとしては、上記３種類が考えられる。ただし、そのほかのメカニズムによってペレット５２００間で粒子５２０３がラテラル成長する可能性もある。
したがって、複数のペレット５２００がそれぞれ異なる方向を向いている場合でも、複数のペレット５２００間を粒子５２０３がラテラル成長しながら埋めることにより、結晶粒界の形成が抑制される。また、複数のペレット５２００間を、粒子５２０３が滑らかに結びつけるため、単結晶とも多結晶とも異なる結晶構造が形成される。言い換えると、微小な結晶領域（ペレット５２００）間に歪みを有する結晶構造が形成される。このように、結晶領域間を埋める領域は、歪んだ結晶領域であるため、該領域を指して非晶質構造と呼ぶのは適切ではないと考えられる。
粒子５２０３が、ペレット５２００間を埋め終わると、ペレット５２００と同程度の厚さを有する第１の層が形成される。第１の層の上には新たな一つ目のペレット５２００が堆積する。そして、第２の層が形成される。さらに、これが繰り返されることで、積層体を有する薄膜構造が形成される（図３６（Ｄ）参照。）。
なお、ペレット５２００の堆積の仕方は、基板５２２０の表面温度などによっても変化する。例えば、基板５２２０の表面温度が高いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こす。その結果、ペレット５２００と別のペレット５２００とが、粒子５２０３を介さずに連結する割合が増加するため、配向性の高いＣＡＡＣ−ＯＳとなる。ＣＡＡＣ−ＯＳを成膜する際の基板５２２０の表面温度は、１００℃以上５００℃未満、好ましくは１４０℃以上４５０℃未満、さらに好ましくは１７０℃以上４００℃未満である。したがって、基板５２２０として第８世代以上の大面積基板を用いた場合でも、反りなどはほとんど生じないことがわかる。
一方、基板５２２０の表面温度が低いと、ペレット５２００が基板５２２０の表面でマイグレーションを起こしにくくなる。その結果、ペレット５２００同士が積み重なることで配向性の低いｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとなる（図４０参照。）。ｎｃ−ＯＳでは、ペレット５２００が負に帯電していることにより、ペレット５２００は一定間隔を開けて堆積する可能性がある。したがって、配向性は低いものの、僅かに規則性を有することにより、非晶質酸化物半導体と比べて緻密な構造となる。
また、ＣＡＡＣ−ＯＳにおいて、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットの内部は単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。
以上のようなモデルにより、ペレット５２００が基板５２２０の表面に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳは、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５２２０の表面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
また、被形成面である基板５２２０の表面に凹凸がある場合でも、その形状に沿ってペレット５２００が配列することがわかる。
（実施の形態７）
本実施の形態では、実施の形態１に示したトランジスタを利用した半導体装置の一例について図４１及び図４２を参照して説明する。
図４１に示す半導体装置７００は、基板７７０に設けられたトランジスタＭ７１及びフォトダイオード７４０と、層７６１に設けられたトランジスタＭ７０と、絶縁膜７９１乃至７９３と、トランジスタＭ７１及びフォトダイオード７４０上に設けられた配線層Ｗ１乃至Ｗ４と、を有している。層７６１は、配線層Ｗ３上に積層されている。
トランジスタＭ７０は実施の形態１に示すトランジスタを用いればよい。トランジスタＭ７０の第２のゲート（バックゲート）として、配線層Ｗ３に導電層７８０が形成されている。
基板７７０の詳細は、図１８に示す基板２７０の記載を参照すればよい。一例として、図４１では、基板７７０にシリコンウェハ用いている。また、図１８に示すトランジスタＭ１、Ｍ２と同様に、トランジスタＭ７１はシリコントランジスタを表している。
フォトダイオード７４０は、アノード及びカソードの一方としての機能を有する導電層７４１と、アノード及びカソードの他方としての機能を有する導電層７４２と、導電層７４２に電気的に接続された導電層７４３とを有する。導電層７４１乃至７４３は、基板７７０に不純物を注入することで作製しても良い。
図４１は、基板７７０に対して縦方向に電流が流れるようにフォトダイオード７４０を設けているが、基板７７０に対して横方向に電流が流れるようにフォトダイオード７４０を設けてもよい。
絶縁膜７９１乃至７９３の詳細は、図１８に示す絶縁膜２９１乃至２９３の記載を参照すればよい。
図４１において、フォトダイオード７４０と、トランジスタＭ７０とを重なるように形成することができる。そのため、半導体装置７００を用いたイメージセンサは、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
なお、図４１では、フォトダイオード７４０とトランジスタＭ７１は、同じ基板７７０に設ける構成を図示しているが、これに限らない、例えば、トランジスタＭ７１を基板７７０に設け、別の基板に作製したフォトダイオードを貼り合わせてもよい。また、トランジスタＭ７１を基板７７０に設けず、トランジスタＭ７０と同様にＯＳトランジスタで設けてもよい。また、基板７７０に、容量素子、ダイオード、抵抗素子、などを設けてもよい。
図４２に示す半導体装置７０１は、半導体装置７００では基板７７０に設けられたフォトダイオードが、層７６１の上層に設けられた例を示している。
半導体装置７０１は、層７６１の上に配線層Ｗ４乃至Ｗ６が形成されている。また、配線層Ｗ５の上に層７６２が積層されている。
層７６２には、フォトダイオード７８４が形成されている。フォトダイオード７８４は、電極７８６、光電変換層７８１および透光性導電層７８２を有している。また、電極７８６を有さない領域には、隔壁７７７が設けられている。
光電変換層７８１には、セレン系材料を用いることが可能である。セレン系材料を用いたフォトダイオード７８４は、可視光に対する外部量子効率が高い特性を有する。また、フォトダイオード７８４は、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層７８１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層７８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極７８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層７８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。トランジスタＭ７０（ＯＳトランジスタ）は、シリコントランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層としたフォトダイオードとを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、隔壁７７７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁７７７は、トランジスタ等に対する遮光のため、および／または受光部の面積を確定するために黒色等に着色されていてもよい。
その他、半導体装置７０１の詳細は、半導体装置７００の記載を参照すればよい。
図４１及び図４２の符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
本実施例では、実施の形態１に示したＯＳトランジスタの電気特性について、デバイスシミュレーションを行った。
デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ社）を使って、３次元構造のトランジスタの電気特性を計算した。デバイスシミュレーションで仮定したトランジスタ構造を図２５乃至図２７に示す。図２５に示すトランジスタをＦＥＴ‐Ａ、図２６に示すトランジスタをＦＥＴ‐Ｂ、図２７に示すトランジスタをＦＥＴ‐Ｃと呼ぶことにする。
図２５（Ａ）はＦＥＴ−Ａの上面図を表す。図２５（Ｂ）は、図２５（Ａ）において、一点鎖線Ｙ１−Ｙ２における断面図を表す。同様に、図２５（Ｃ）は一点鎖線Ｘ１−Ｘ２における断面図を表す。同様に、図２５（Ｄ）は、一点鎖線Ｘ３−Ｘ４における断面図を表す。
図２５に示すＦＥＴ‐Ａは、図６のトランジスタ１０Ｅを模式化したものである。図２５において、半導体Ｓ１ａは半導体２１ａに相当し、半導体Ｓ１ｂは半導体２１ｂに相当し、半導体Ｓ２ａは半導体２２ａに相当し、半導体Ｓ２ｂは半導体２２ｂに相当し、半導体Ｓ３は半導体２３に相当する。その他、電極ＧＥはゲート電極としての機能を有し、電極ＳＥはソース電極としての機能を有し、電極ＤＥはドレイン電極としての機能を有し、絶縁膜ＧＩはゲート絶縁膜としての機能を有し、絶縁膜Ｐ１は下地絶縁膜としての機能を有する。ＦＥＴ−Ａは、バックゲートなど、第２のゲート電極は仮定していない。なお、デバイスシミュレーションの都合上、ＦＥＴ−Ａは、フィンの数を２つとし、層間絶縁膜など、デバイスシミュレーションの結果に影響を与えない部分は省略されている。
図２６（Ａ）はＦＥＴ−Ｂの上面図を表す。図２６（Ｂ）は、図２６（Ａ）において、一点鎖線Ｙ１−Ｙ２における断面図を表す。同様に、図２６（Ｃ）は一点鎖線Ｘ１−Ｘ２における断面図を表す。同様に、図２６（Ｄ）は、一点鎖線Ｘ３−Ｘ４における断面図を表す。
図２６に示すＦＥＴ‐Ｂは、ＦＥＴ−Ａの半導体Ｓ１ａ、Ｓ１ｂを、１つの半導体Ｓ１に置き換えた場合である。図１及び図２の半導体２１のように、半導体Ｓ１は、複数のフィンに共有されている。
図２７（Ａ）はＦＥＴ−Ｃの上面図を表す。図２７（Ｂ）は、図２７（Ａ）において、一点鎖線Ｙ１−Ｙ２における断面図を表す。同様に、図２７（Ｃ）は一点鎖線Ｘ１−Ｘ２における断面図を表す。同様に、図２７（Ｄ）は、一点鎖線Ｘ３−Ｘ４における断面図を表す。
図２７に示すＦＥＴ−Ｃは、ＦＥＴ−Ａのフィンの数を１つとした場合である。
その他、デバイスシミュレーションで仮定した各パラメータを表１に示す。
半導体Ｓ３は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の組成をもつターゲットで成膜されたＩｎ−Ｇａ−Ｚｎ酸化物半導体を仮定した。
同様に、半導体Ｓ１、Ｓ１ａ、Ｓ１ｂは、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の組成をもつターゲットで成膜されたＩｎ−Ｇａ−Ｚｎ酸化物半導体を仮定している。なお、半導体Ｓ１、Ｓ１ａ、Ｓ１ｂにおける各物理定数は、半導体Ｓ３の値を参照すればよい。
半導体Ｓ２、Ｓ２ａ、Ｓ２ｂは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成をもつターゲットで成膜されたＩｎ−Ｇａ−Ｚｎ酸化物半導体を仮定した。
また、半導体Ｓ２、Ｓ２ａ、Ｓ２ｂにおいて、電極ＳＥ及び電極ＤＥの下に、５×１０１８ｃｍ−３のドナーを含むｎ＋領域を仮定した。
デバイスシミュレーションの結果を図２８（Ａ）、（Ｂ）に示す。図２８（Ａ）は、ＷＯＳ（フィン幅）を５０ｎｍとした場合のＶＧ−ＩＤ特性（ゲート電圧とドレイン電流）を示している。また、図２８（Ｂ）は、ＷＯＳを３０ｎｍとした場合のＶＧ−ＩＤ特性を示している。
図２８（Ａ）、（Ｂ）の結果より、２つのフィンを有するＦＥＴ−Ａ及びＦＥＴ−Ｂのオン電流（ドレイン電流）は、１つのフィンを有するＦＥＴ−Ｃのオン電流に対して、およそ２倍の値が得られた。これは、フィンの数が多いほど、オン電流を流せるチャネルの数が多くなり、オン電流が増大したためである。
また、ＦＥＴ−ＡとＦＥＴ−Ｂを比較した場合、図２８（Ａ）、（Ｂ）において、ＦＥＴ−Ａのオン電流が大きいことが確認された。ＦＥＴ−Ａにおいて、チャネルとして機能する半導体Ｓ２ａ、Ｓ２ｂの側面はＧＥに完全に取り囲まれているのに対し、ＦＥＴ−Ｂにおいて、半導体Ｓ２ａ、Ｓ２ｂの側面の一部はＧＥに取り囲まれていない。そのため、ＦＥＴ−Ａの方がＦＥＴ−Ｂよりもオン電流が増大したと考えられる。
以上より、複数のフィンを有するマルチチャネルＦＥＴは、１つのフィンを有するシングルチャネルＦＥＴよりも、オン電流が大きいことが確認された。また、隣り合うフィン同士を完全に分離した方が、オン電流がより増大することが確認された。
本実施例では、実施の形態１に示したトランジスタをメモリに適用した場合の、メモリの動作周波数について、計算を行った。
まず、メモリの動作周波数を考える前に、トランジスタの周波数特性について考える。トランジスタの遮断周波数ｆＴは以下の式で表すことができる。式（１）において、ｇｍは相互コンダクタンス、ＣＧはゲート容量を表している。
次に、デバイスシミュレーションを用いて、実施例１で仮定したＦＥＴ−Ａ及びＦＥＴ−Ｃの周波数特性を計算した。その結果を図２９に示す。図２９は、ＶＤ＝１Ｖ，ＶＧ＝３Ｖ、ＷＯＳ＝３０ｎｍにおけるＦＥＴ−Ａ及びＦＥＴ−Ｃの周波数特性を示している。図２９の結果より、ＦＥＴ−ＡとＦＥＴ−Ｃの周波数特性は、ほぼ一致することが確認された。これは、ＦＥＴ−ＣはＦＥＴ−Ａに対して、ｇｍが２倍になると同時に、ＣＧも２倍になるため、式（１）で表される遮断周波数ｆＴにおいて、ＦＥＴ−ＡとＦＥＴ−Ｃで差がみられないためである。図２９の結果より、ＦＥＴ−Ａ及びＦＥＴ−Ｃの遮断周波数ｆＴ（Ｃｕｒｒｅｎｔ Ｇａｉｎが０ｄＢになる周波数）はおよそ１０ＧＨｚと算出された。
次に、メモリの動作周波数について計算を行う。例えば、図１２乃至図１９に示すような容量素子を有する電荷蓄積型のメモリに、シングルチャネルＦＥＴを用いた場合、メモリの動作周波数ｆｓｉｎｇｌｅは、以下の式で表すことができる。式（２）において、ＣＬは負荷容量を表している。
なお、本明細書中において、負荷容量ＣＬとは、メモリセルにおいて、データ保持のために電荷を蓄積する機能を有する容量素子の容量のことを表す。例えば、図１２、図１３、図１４及び図１６における容量素子Ｃ０、または図１９における容量素子１３１の容量を表す。
次に、実施の形態１に示したマルチチャネルＦＥＴを用いた場合のメモリの動作周波数ｆｍｕｌｔｉについて考える。図２９に示すデバイスシミュレーションの結果より、フィンの数をｎとした場合、シングルチャネルＦＥＴからマルチチャネルＦＥＴにすることで、ｇｍ及びＣＧはｎ倍される。マルチチャネルＦＥＴの動作周波数ｆｍｕｌｔｉは以下の式で表すことができる。
式（２）から式（３）を導出する過程で、負荷容量ＣＬは一定と仮定した。
式（２）と式（３）を比較すると、マルチチャネルＦｉｎＦＥＴをメモリに用いることで、シングルチャネルＦｉｎＦＥＴの場合よりも、負荷容量ＣＬが１／ｎ倍され、メモリの動作速度が向上することがわかる。
式（３）を用いて、マルチチャネルＦｉｎＦＥＴを用いた場合のメモリの動作周波数ｆｍｕｌｔｉを計算した。計算結果を図３０に示す。
図３０のグラフは、縦軸にメモリの動作周波数ｆｍｕｌｔｉ、横軸にフィンの数ｎを負荷容量ＣＬで除した値（ｎ／ＣＬ）を示している。
なお、式（３）を計算するにあたって、相互コンダクタンスｇｍは図２８（Ｂ）のＦＥＴ−ＣのＶＧ−ＩＤ特性（ＶＤ＝１Ｖ、ＶＧ＝３Ｖ、ＷＯＳ＝３０ｎｍ）から算出した。また、ゲート容量ＣＧは、式（１）に、図２９から求めたＦＥＴ−Ｃの遮断周波数ｆＴの値を代入することで算出した。
図３０の計算結果より、ｎ／ＣＬの値を増やしていくと、動作周波数ｆｍｕｌｔｉは増加し、さらにｎ／ＣＬの値を増やしていくと、遮断周波数ｆＴで飽和することがわかる。特に、負荷容量ＣＬを一定と考えた場合、ｎの値を増やしていくと、動作周波数ｆｍｕｌｔｉは増加し、さらにｎの値を増やしていくと、遮断周波数ｆＴで飽和することがわかる。
メモリの動作速度を向上させるために、ｎ／ＣＬの値は動作周波数ｆｍｕｌｔｉが飽和しない範囲で大きくすることが好ましい。
図３０より、ｎ／ＣＬは、２００×１０１５Ｆ−１以下、好ましくは、５０×１０１５Ｆ−１以下、さらに好ましくは、２５×１０１５Ｆ−１以下である。
また、ｎ／ＣＬの下限値について考えた場合、ｎは必ず２以上であり、負荷容量ＣＬは大きく見積もっても１ｐＦであるから、ｎ／ＣＬは、２／１０−１２Ｆ‐１＝２×１０１２Ｆ−１以上が好ましい。
以上より、マルチチャネルＦＥＴをメモリに適用することで、メモリの動作速度の向上が可能になることが示された。
Ｃ０ 容量素子
ＣＩＮＶ クロックドインバータ
ＤＥ 電極
ＧＥ 電極
ＧＩ 絶縁膜
ＦＮ ノード
Ｍ０‐Ｍ２トランジスタ
Ｍ７０ トランジスタ
Ｍ７１ トランジスタ
Ｎ５ ノード
Ｎ７ ノード
Ｐ１ 絶縁膜
Ｓ１ 半導体
Ｓ１ａ 半導体
Ｓ１ｂ 半導体
Ｓ２ 半導体
Ｓ２ａ 半導体
Ｓ２ｂ 半導体
Ｓ３ 半導体
ＳＥ 電極
Ｓｉｇ１ 入力端子
Ｓｉｇ２ 入力端子
Ｔｐ１‐Ｔｐ５期間
Ｗ１‐Ｗ９ 配線層
１０Ａ‐１０Ｅ トランジスタ
１１ 基板
１２ 絶縁膜
１２ａ 絶縁膜
１２ｂ 絶縁膜
１３ 絶縁膜
１４ 絶縁膜
１５ 導電膜
１５ａ 導電膜
１５ａａ 導電膜
１５ｂ 導電膜
１５ｃ 導電膜
１５ｄ 導電膜
１５ｉ ハードマスク
１６ 導電膜
１６ａ 導電膜
１６ａａ 導電膜
１６ｂ 導電膜
１６ｃ 導電膜
１６ｄ 導電膜
１７ 絶縁膜
１８ 絶縁膜
１９ 絶縁膜
２０ａ 半導体
２０ｂ 半導体
２０ｃ 半導体
２０ｄ 半導体
２１ 半導体
２１ａ 半導体
２１ｂ 半導体
２１ｃ 半導体
２１ｄ 半導体
２１ｉ 半導体
２２ａ 半導体
２２ｂ 半導体
２２ｃ 半導体
２２ｄ 半導体
２２ｉ 半導体
２３ 半導体
２４ 導電膜
２５ 導電膜
２６ａ フィン
２６ｂ フィン
２６ｃ フィン
２６ｄ フィン
２７ コンタクトホール
１３０ メモリセル
１３１ 容量素子
１４０ 記憶装置
１５０ レジスタ回路
１５１ インバータ
１５２ インバータ
１５３ フリップフロップ回路
１５４ 容量素子
１７０ 画素
１７１ 容量素子
１７２ 表示素子
１８０ 表示装置
２３０ ロジック部
２６０ 層
２６１ 層
２６２ 層
２７０ 基板
２７１ ウェル
２７２ チャネル形成領域
２７３ 低濃度不純物領域
２７４ 高濃度不純物領域
２７５ 導電性領域
２７６ ゲート絶縁膜
２７７ ゲート電極
２７８ サイドウォール絶縁膜
２７９ サイドウォール絶縁膜
２８０ 導電層
２８１ 導電層
２８２ 導電層
２９１ 絶縁膜
２９３ 絶縁膜
３００ メモリ回路
３００＿Ａ メモリ回路
３６０ コントロール・ユニット
３６１ ロー・デコーダー回路
３６２ ロー・ドライバ回路
３６３ カラム・ドライバ回路
３６４ ＡＤコンバータ
３７０ メモリセルアレイ
３７２ メモリセルアレイ
３７３ メモリセルアレイ
３８０ メモリセル
７００ 半導体装置
７０１ 半導体装置
７４０ フォトダイオード
７４１ 導電層
７４２ 導電層
７４３ 導電層
７６１ 層
７６２ 層
７７０ 基板
７７７ 隔壁
７８０ 導電層
７８１ 光電変換層
７８２ 透光性導電層
７８４ フォトダイオード
７８６ 電極
７９１ 絶縁膜
７９３ 絶縁膜
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ マイク
９１３ 外部接続ポート
９１４ 操作ボタン
９１６ 表示部
９１７ スピーカ
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域
５２００ ペレット
５２０１ イオン
５２０３ 粒子
５２２０ 基板
５２３０ ターゲット
５２４０ プラズマ
５２６０ 加熱機構

Claims (5)

  1. 第１乃至第Ｎのフィンと（Ｎは２以上の自然数）、
    第１の酸化物半導体と、
    ゲート絶縁膜と、
    ゲート電極と、を有し、
    前記第１乃至第Ｎのフィンのうち、隣接する２つのフィンの一方は、第２及び第３の酸化物半導体を含み、
    前記隣接する２つのフィンの他方は、第４の酸化物半導体、及び前記第３の酸化物半導体を含み、
    前記第２の酸化物半導体と、前記第４の酸化物半導体とは、前記ゲート電極を介して、互いに面する領域を有し、
    前記隣接する２つのフィンの一方に含まれる前記第３の酸化物半導体と、前記隣接する２つのフィンの他方に含まれる前記第３の酸化物半導体とは、前記ゲート電極を介して、互いに面する領域を有し、
    前記ゲート絶縁膜は前記第１の酸化物半導体の上面と接する領域を有し、
    前記第２の酸化物半導体は、前記第１の酸化物半導体と、前記第３の酸化物半導体との間に設けられている第１の部分を有し、
    前記ゲート電極と、前記第１の部分とは、前記ゲート絶縁膜を介して、互いに重なる領域を有し、
    前記第４の酸化物半導体は、前記第１の酸化物半導体と、前記第３の酸化物半導体との間に設けられている第２の部分を有し、
    前記ゲート電極と、前記第２の部分とは、前記ゲート絶縁膜を介して、互いに重なる領域を有することを特徴とするトランジスタ。
  2. 請求項１において、
    前記第１乃至前記第４の酸化物半導体は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含むトランジスタ。
  3. 請求項２において、
    前記第１及び前記第３の酸化物半導体は、Ｉｎに対するＭの原子数比が、前記第２及び前記第４の酸化物半導体よりも大きいトランジスタ。
  4. 請求項１乃至請求項３のいずれか一項に記載の前記トランジスタと、容量素子と、を有するメモリであって、前記Ｎを負荷容量で除した値が、２×１０１２Ｆ−１以上、２００×１０１５Ｆ−１以下であるメモリ。
  5. 請求項１乃至請求項３のいずれか一項に記載の前記トランジスタと、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器。
JP2015226666A 2014-11-21 2015-11-19 トランジスタ、メモリ、及び電子機器 Active JP6644523B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014236491 2014-11-21
JP2014236491 2014-11-21

Publications (3)

Publication Number Publication Date
JP2016105474A JP2016105474A (ja) 2016-06-09
JP2016105474A5 JP2016105474A5 (ja) 2018-12-27
JP6644523B2 true JP6644523B2 (ja) 2020-02-12

Family

ID=56011039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015226666A Active JP6644523B2 (ja) 2014-11-21 2015-11-19 トランジスタ、メモリ、及び電子機器

Country Status (6)

Country Link
US (1) US9806202B2 (ja)
JP (1) JP6644523B2 (ja)
KR (1) KR20170086485A (ja)
CN (1) CN107004717A (ja)
TW (1) TW201624708A (ja)
WO (1) WO2016079650A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
TWI737665B (zh) * 2016-07-01 2021-09-01 日商半導體能源硏究所股份有限公司 半導體裝置以及半導體裝置的製造方法
TWI754542B (zh) 2016-07-11 2022-02-01 日商半導體能源研究所股份有限公司 濺射靶材及金屬氧化物
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US10044360B2 (en) * 2016-08-16 2018-08-07 Microchip Technology Incorporated ADC controller with temporal separation
JP2018046059A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
TWI642804B (zh) * 2016-10-04 2018-12-01 長庚大學 一種具有石墨烯層之半導體結構及其製造方法
CN108122842A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP7228564B2 (ja) 2018-03-12 2023-02-24 株式会社半導体エネルギー研究所 金属酸化物
CN108447871B (zh) 2018-03-13 2020-12-25 深圳市华星光电半导体显示技术有限公司 像素单元及其制作方法、显示装置
WO2020008296A1 (ja) 2018-07-06 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7305933B2 (ja) * 2018-07-23 2023-07-11 株式会社リコー 金属酸化物膜形成用塗布液、酸化物絶縁体膜、電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP7391875B2 (ja) 2018-12-07 2023-12-05 株式会社半導体エネルギー研究所 半導体装置
US11527701B2 (en) * 2019-10-28 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Piezoelectric device and method of forming the same
TW202137539A (zh) * 2020-03-17 2021-10-01 日商索尼半導體解決方案公司 攝像裝置及電子機器
US11495618B2 (en) * 2020-07-30 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TWI825669B (zh) * 2022-01-24 2023-12-11 南亞科技股份有限公司 記憶體元件的製備方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4865331B2 (ja) 2003-10-20 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4480442B2 (ja) * 2004-03-31 2010-06-16 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置の製造方法
CN2731722Y (zh) * 2004-03-31 2005-10-05 浙江大学 一种ZnO基透明薄膜晶体管
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4963021B2 (ja) 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
KR100777265B1 (ko) * 2006-03-30 2007-11-20 고려대학교 산학협력단 나노 입자를 이용한 전면 게이트 박막 트랜지스터 및 그제조 방법
KR100748261B1 (ko) 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
JP4591525B2 (ja) 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
JP2009283685A (ja) * 2008-05-22 2009-12-03 Panasonic Corp 半導体装置およびその製造方法
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
WO2011062057A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101803553B1 (ko) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9057758B2 (en) 2009-12-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for measuring current, method for inspecting semiconductor device, semiconductor device, and test element group
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
US8278173B2 (en) 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
KR102334169B1 (ko) 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
TWI538215B (zh) 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR102526635B1 (ko) 2012-11-30 2023-04-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
US9368636B2 (en) * 2013-04-01 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a plurality of oxide semiconductor layers
US20140299873A1 (en) 2013-04-05 2014-10-09 Semiconductor Energy Laboratory Co., Ltd. Single-crystal oxide semiconductor, thin film, oxide stack, and formation method thereof
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9929279B2 (en) * 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI718125B (zh) * 2015-03-03 2021-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US9806202B2 (en) 2017-10-31
WO2016079650A1 (en) 2016-05-26
TW201624708A (zh) 2016-07-01
KR20170086485A (ko) 2017-07-26
JP2016105474A (ja) 2016-06-09
US20160149055A1 (en) 2016-05-26
CN107004717A (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
JP6644523B2 (ja) トランジスタ、メモリ、及び電子機器
JP6878539B2 (ja) 半導体装置
US11600705B2 (en) Semiconductor device and method for measuring current of semiconductor device
US9721953B2 (en) Semiconductor device
KR20220016262A (ko) 반도체 장치 및 그 제작 방법
JP2020074358A (ja) 半導体装置
US9716003B2 (en) Method of manufacturing semiconductor device
JP6956820B2 (ja) 半導体装置
KR20150138029A (ko) 반도체 장치
US20190067487A1 (en) Semiconductor device, manufacturing method thereof, and electronic device
JP6622108B2 (ja) 記憶装置
JP2016119465A (ja) 結晶性半導体膜の作成方法、および半導体装置
JP2016127117A (ja) 記憶装置及びその駆動方法
JP6717596B2 (ja) 半導体装置
JP2016092084A (ja) 半導体装置、半導体装置の作製方法、モジュールおよび電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181119

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200108

R150 Certificate of patent or registration of utility model

Ref document number: 6644523

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250