JP2018046059A - 半導体装置 - Google Patents
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Abstract
【課題】トランジスタの占有面積を低減する。【解決手段】この半導体装置は、基板上に基板の上面と交差する第1方向に配列された複数の第1導電層と、複数の第1導電層の側面と対向し第1方向を長手方向として延びる半導体層と、第1導電層の端部の位置を互いに異ならせて構成された配線部と、配線部の上方に配置されたトランジスタとを備える。このトランジスタは、複数の第1導電層のうちの1つである第2導電層と同一の高さに配置されたチャネル部と、チャネル部の上面に配置されたゲート絶縁膜と、ゲート絶縁膜の上面に配置されたゲート電極層とを備える。【選択図】図6
Description
以下に記載の実施の形態は、半導体装置に関する。
半導体記憶装置の1つに、フラッシュメモリがある。特にNAND型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。また、これまで、このNAND型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その1つが、メモリセルを三次元的に配置させた構造である。このような3次元型の半導体記憶装置では、メモリセルが所定方向に配置され、その当該所定に配置されたメモリセルの各々から導電層が基板と水平方向に延び、基板と垂直方向に積層されている。
このような3次元型の半導体記憶装置において、メモリ及び導電層の積層数が増加すると、メモリセルと外部回路とを接続させるためのトランジスタの個数が増加し、その占有面積が増加する。このため、これらのトランジスタの占有面積を削減することが求められている。
以下に記載の実施の形態は、トランジスタの実質的な占有面積を低減することができる半導体装置を提供するものである。
以下に記載の実施の形態に係る半導体装置は、基板上に基板の上面と交差する第1方向に配列された複数の第1導電層と、複数の第1導電層の側面と対向し第1方向を長手方向として延びる半導体層と、第1導電層の端部の位置を互いに異ならせて構成された配線部と、配線部の上方に配置されたトランジスタとを備える。このトランジスタは、複数の第1導電層のうちの1つである第2導電層と同一の高さに配置されたチャネル部と、チャネル部の上面に配置されたゲート絶縁膜と、ゲート絶縁膜の上面に配置されたゲート電極層とを備える。
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明が限定する意図で示されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは異なる。
以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体層と、半導体層の側面に電荷蓄積層を介して設けられるゲート電極層とを有するMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型のメモリセル(トランジスタ)が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に関するものである。しかし、これも本発明を限定する意図ではなく、他の形式の電荷蓄積層、例えばSONOS型(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)のメモリセルや、フローティングゲート型のメモリセルにも本発明は適用可能である。
[第1の実施の形態]
図1は、第1の実施の形態の不揮発性半導体記憶装置100の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置100は、メモリセルアレイMR、ワード線WL、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD、ビット線BL、ソース線SL、階段状配線部CR、及び周辺トランジスタTrを有している。なお、図1は、メモリセルアレイMRに含まれる1つのメモリフィンガーMFを模式的に示したものである。
図1は、第1の実施の形態の不揮発性半導体記憶装置100の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置100は、メモリセルアレイMR、ワード線WL、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD、ビット線BL、ソース線SL、階段状配線部CR、及び周辺トランジスタTrを有している。なお、図1は、メモリセルアレイMRに含まれる1つのメモリフィンガーMFを模式的に示したものである。
メモリセルアレイMRは、半導体基板SBの上において、複数のメモリセルMC(メモリトランジスタ)を直列に接続してなるメモリストリングMS、メモリストリングMSの両端にそれぞれ接続されるドレイン側選択トランジスタS1、及びソース側選択トランジスタS2を備える。なお、メモリストリングMS、その両端に接続されるドレイン側選択トランジスタS1及びソース側選択トランジスタS2を、以下では「NANDセルユニットNU」と称する。
後述するように、メモリセルMCは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して制御ゲート電極(ワード線WL)が設けられる構造を有する。ドレイン側選択トランジスタS1及びソース側選択トランジスタS2は、柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して選択ゲート電極(ドレイン側選択ゲート線SGD,ソース側選択ゲート線SGS)が設けられる構造を有している。図1は、図示の簡略化のため、1つのメモリストリングMSに4個のメモリセルMCが設けられている場合を例示しているが、1つのメモリストリングMS中のメモリセルMCの数は、4つに限られないことは言うまでもない。
ワード線WLは、図1中に示すように、1つのメモリフィンガーMF中でX方向(ワード線方向)及びY方向(ビット線方向)に隣接する複数のメモリストリングMSに共通接続されている。また、ソース側選択ゲート線SGSは、1つのメモリフィンガーMFにおいてX方向及びY方向に隣接するソース側選択トランジスタS2に共通接続されている。同様に、ドレイン側選択ゲート線SGDは、1つのメモリフィンガーMF中においてX方向及びY方向に隣接するドレイン側選択トランジスタS1に共通接続されている。なお、以下の説明において、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDを総称して単に「選択ゲート線」と表記することがある。また、ドレイン側選択トランジスタS1及びソース側選択トランジスタS2を総称して単に「選択トランジスタ」と表記することがある。なお、メモリストリングMS中のメモリセルMCのうち、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDに近接する1つまたは複数のメモリセルMCは、データ記憶には用いられないダミーセルとして取り扱われることがある。ダミーセルは2個以上でも良いし、また、ダミーセルを省略することも可能である。
ビット線BLは、X方向(ワード線方向)に交差するY方向(ビット線方向)を長手方向として伸びるように配設され、且つX方向に所定ピッチで配列される。ビット線BLは、複数のメモリストリングMSとドレイン側選択トランジスタS1を介して接続される。ソース線SLは、例えばY方向を長手方向として配設される。ソース線SLは、ソース線コンタクトLIを介して基板SBと接続される。これにより、ソース線SLは、ソース線コンタクトLI、基板SB、及びソース側選択トランジスタS2を介してメモリストリングMSと接続される。
なお、図示は省略するが、ワード線WL、ソース線SL、ドレイン側選択ゲート線SGD、ソース側選択ゲート線SGSの電圧を制御するための回路として、各種制御回路が設けられている。また、選択されたメモリセルからビット線BLに読み出された信号(電圧)を増幅する回路としてセンスアンプ回路も設けられている。
上述の各種駆動回路のうちの少なくとも一部は、図1に示す周辺トランジスタTrを介してワード線WL、ビット線BL、選択ゲート線SGD、SGSに接続され得る。周辺トランジスタTrは、階段状配線部CRの上方(Z方向)に配置されている。周辺トランジスタTrは、チャネル部CA、ゲート絶縁膜GI、及びゲート電極層GEをZ方向の下方(基板SBに近い側)から順次積層させた構造を有する薄膜トランジスタ(TFT)である。チャネル部CAは、例えばポリシリコンなどの半導体材料から構成され、ゲート絶縁膜GIは、例えばシリコン酸化膜などの絶縁膜から形成されている。また、ゲート電極層GEは、例えばチタンシリサイドなどの導電膜から構成される。なお、図1において、ゲート電極層GEは、複数の周辺トランジスタTrの各々について独立して設けられている。これはあくまでも一例であり、同時に導通させることが可能な複数の周辺トランジスタTrについては、ゲート電極層GEを共通接続することもできる。
前述のチャネル部CAは、ドレイン側選択ゲート線SGDと同一の材料から構成され、そのZ方向の厚さも、ドレイン側選択ゲート線SGDのZ方向の厚さと略等しくされている。また、チャネル部CAのZ方向の位置も、ドレイン側選択ゲート線SGDと略等しくされている。
上述の各種駆動回路のうちの少なくとも一部は、図1に示す周辺トランジスタTrを介してワード線WL、ビット線BL、選択ゲート線SGD、SGSに接続され得る。周辺トランジスタTrは、階段状配線部CRの上方(Z方向)に配置されている。周辺トランジスタTrは、チャネル部CA、ゲート絶縁膜GI、及びゲート電極層GEをZ方向の下方(基板SBに近い側)から順次積層させた構造を有する薄膜トランジスタ(TFT)である。チャネル部CAは、例えばポリシリコンなどの半導体材料から構成され、ゲート絶縁膜GIは、例えばシリコン酸化膜などの絶縁膜から形成されている。また、ゲート電極層GEは、例えばチタンシリサイドなどの導電膜から構成される。なお、図1において、ゲート電極層GEは、複数の周辺トランジスタTrの各々について独立して設けられている。これはあくまでも一例であり、同時に導通させることが可能な複数の周辺トランジスタTrについては、ゲート電極層GEを共通接続することもできる。
前述のチャネル部CAは、ドレイン側選択ゲート線SGDと同一の材料から構成され、そのZ方向の厚さも、ドレイン側選択ゲート線SGDのZ方向の厚さと略等しくされている。また、チャネル部CAのZ方向の位置も、ドレイン側選択ゲート線SGDと略等しくされている。
階段状配線部CRは、ワード線WLと選択ゲート線SGD、SGSを、コンタクトに接続するための配線部である。ワード線WL、選択ゲート線SGS、SGDは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造を有している。階段状に加工されたこれらの配線の端部の上面は、コンタクト接続領域とされ、その上面からは、図1では図示を省略しているコンタクトプラグが延びている。
このコンタクトプラグが、更に図示しない上層配線や別のコンタクトプラグを介して、前述の周辺トランジスタTrと接続されている。
なお、階段状配線部CRは、図1ではメモリセルアレイMRのX方向の側部にのみ図示されているが、後述するように、階段状配線部CRは、メモリセルアレイMRのY方向の側部も含め、メモリセルアレイMRの全周を囲うように形成されていてもよい。
このコンタクトプラグが、更に図示しない上層配線や別のコンタクトプラグを介して、前述の周辺トランジスタTrと接続されている。
なお、階段状配線部CRは、図1ではメモリセルアレイMRのX方向の側部にのみ図示されているが、後述するように、階段状配線部CRは、メモリセルアレイMRのY方向の側部も含め、メモリセルアレイMRの全周を囲うように形成されていてもよい。
次に、メモリセルアレイMRの構造の詳細を、図2〜図4を参照して説明する。図2は、メモリセルアレイMRの一部の構造を示す斜視図であり、図3は、1つのNANDセルユニットNUの等価回路図であり、図4は1つのメモリセルMC等の斜視断面図である。
図2に示すように、メモリセルアレイMRは、半導体基板SB上に、基板SBの上面と垂直なZ方向に沿って、層間絶縁層21と、導電層22とを交互に積層させた構造を有している。この導電層22は、メモリセルMCの制御ゲート(ワード線WL)、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能する。層間絶縁層21は、これら導電層22の上下に配置され、導電層22同士を電気的に絶縁する。
導電層22は、例えばp型の不純物(ボロン等)又はn型の不純物(リン等)を添加されたポリシリコン等から構成され得る。ポリシリコンの代わりに、金属材料、例えばタングステン(W)、窒化タングステン(WN)、タングステンシリサイド(WSix)、タンタル(Ta)、窒化タンタル(TaN)、タンタルシリサイド(TaSix)、パラジウムシリサイド(PdSix)、エルビウムシリサイド(ErSix)、イットリウムシリサイド(YSix)、白金シリサイド(PtSix)、ハフニウムシリサイド(HfSix)、ニッケルシリサイド(NiSix)、コバルトシリサイド(CoSix)、チタンシリサイド(TiSix)、バナジウムシリサイド(VSix)、クロムシリサイド(CrSix)、マンガンシリサイド(MnSix)、鉄シリサイド(FeSix)、ルテニウム(Ru)、モリブデン(Mo)、チタン(Ti)、窒化チタン(TiN)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、金(Au)、銀(Ag)又は銅(Cu)、又はその化合物が用いられても良い。
また、このような層間絶縁層21と導電層22の積層体を貫通するように、半導体層23が、積層方向(図2のZ方向)を長手方向として、XY平面内において所定のピッチで配列されている。半導体層23と導電層22及び層間絶縁層21の積層体との間には、トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が形成されている。メモリ層104は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜の積層構造から形成され得る。メモリ膜104は、シリコン窒化膜等を用いる代りに、導電膜を用いたフローティングゲート構造としてもよい。この電荷蓄積層への電荷の蓄積量によってメモリセルMCの閾値電圧が変化し、メモリセルMCはこの閾値電圧に対応するデータを保持する。
半導体層23は、NANDセルユニットNUに含まれるメモリセルMC、及び選択トランジスタS1、S2のチャネル領域(ボディ)として機能するものである。これら半導体層23は、その上端においてコンタクトCbを介してビット線BLに接続される。ビット線BLは、Y方向を長手方向として、X方向に所定ピッチで配列される。
また、半導体層23の下端は半導体基板SBに電気的に接続されている。半導体層23の下端はこの基板SB及び後述するソースコンタクトLIを介してソース線SLに電気的に接続される。ソース線SLは、ビット線BLと同様に、Y方向を長手方向として配列される。なお、メモリセルアレイMR内の層間絶縁層21と導電層22との積層体は、前述のメモリフィンガーMF毎に分断されている。分断の境界においてはトレンチTbが形成されており、このトレンチTbには、図示しない層間絶縁層が埋め込まれ、更にその図示しない層間絶縁層を貫通して前述したソースコンタクトLIが形成されている。このソースコンタクトLIは、その下端が半導体基板SBに接続される一方、その上端がソース線SLに接続されている。
図3は、1つのNANDセルユニットNUの等価回路図である。このメモリセルアレイMRでは、1つのNANDセルユニットNUは、複数個のメモリセルMCからなるメモリストリングMS、メモリストリングMSの上端とビット線BLとの間に接続されるドレイン側選択トランジスタS1、及びメモリストリングMSの下端とソース線SLとの間に接続されるソース側選択トランジスタS2を備えている。前述したように、メモリセルMCのうち、選択トランジスタS1、S2に近い側に位置するメモリセルのいくつかはダミーセルとされてもよい。
1つのメモリセルMCの具体的な構造の一例を図4に示す。柱状の半導体層23は、酸化膜コア101と、その周囲を取り囲む柱状半導体102とを備えている。酸化膜コア101は、例えばシリコン酸化膜(SiO2)からなり、柱状半導体102は、例えばシリコン(Si)、シリコンゲルマニウム(SiGe)、シリコンカーバイド(SiC)、ゲルマニウム(Ge)、又は炭素(C)などからなり、単層、あるいは2層で形成され得る。
この柱状半導体102の周囲には、トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が、柱状半導体102を取り囲むように形成されている。トンネル絶縁層103は、例えばシリコン酸化膜(SiOx)からなり、メモリセルMCのトンネル絶縁層として機能する。メモリ層104は、例えばシリコン窒化膜(Si3N4)からなる電荷蓄積層を含み、書き込み動作により柱状半導体102からトンネル絶縁層103を介して注入された電子をトラップさせる機能を有する。ブロック絶縁層105は、例えばシリコン酸化膜から形成され得る。
上記のトンネル絶縁層103、メモリ層104、及びブロック絶縁層105をまとめてゲート絶縁層GLと称する。ゲート絶縁層GLは図4の場合は3層で構成されているが、層の数や順序、材料等を異ならせた種々の構造が考えられるが、少なくとも上記で説明した電荷蓄積層は含まれる。
なお、トンネル絶縁層103、及びブロック絶縁層105の材料としては、シリコン酸化膜(SiOx)の他、例えばAl2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiOなどを用いることも可能である。
この例では、トンネル絶縁層103、メモリ層104、及びブロック絶縁層105は、柱状半導体102の側面全域に形成されるように図示されているが、これに限らず、ワード線WLの側面にのみ形成することも可能である。
そして柱状半導体102の周囲には、柱状の半導体層23を取り囲むようにトンネル絶縁層103、メモリ層104、及びブロック絶縁層105を介して前述の層間絶縁層21と導電層22が交互に積層されている。
メモリセルアレイMRの一部の平面図である図5に示すように、半導体層23(柱状半導体102)は、X方向(ワード線方向)、及びY方向(ビット線方向)に対し斜め方向に一列に並ぶように配列され、これにより半導体層23の配列密度を大きくし、メモリセルMCの配列密度を高めている。Y方向に延びる1本のビット線BLは、この斜め方向に配置された半導体層23のいずれか1つに接続されており、これにより、2つのソースコンタクトLIに挟まれた1つの領域(メモリフィンガーMF)中の1つのメモリストリングMSのみが接続され得る。ただし、これはあくまでも一例であり、X方向及びY方向に沿って半導体層23が並ぶようにすることも可能である。また、ソースコンタクトLIは、X方向を長手方向としてストライプ状に形成され、トレンチTb内に層間絶縁層21’を介して埋め込まれている。
図6は、メモリセルアレイMR及び階段部CRの構造を説明する断面図である。また、図7は、図6のA−A’断面図である。
半導体基板SB上に、基板SBに対して垂直方向に延在し、その底部が基板SB内に位置するように半導体層23が形成されている。半導体層23の側面の、基板SBの表面より上方部分には、順次トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が形成されている。さらに、半導体層23の周りに、トンネル絶縁層103、メモリ層104、及びブロック絶縁層105を介して、導電層22と層間絶縁層21とが交互に積層された積層体が形成されている。
半導体基板SB上に、基板SBに対して垂直方向に延在し、その底部が基板SB内に位置するように半導体層23が形成されている。半導体層23の側面の、基板SBの表面より上方部分には、順次トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が形成されている。さらに、半導体層23の周りに、トンネル絶縁層103、メモリ層104、及びブロック絶縁層105を介して、導電層22と層間絶縁層21とが交互に積層された積層体が形成されている。
そして、半導体層23は、その下端において基板SBと電気的に接続されている。複数の導電層22のうち、最上層の導電層22は、以下では最上層導電層22Tと称する。最上層導電層22Tは、後述する通り、他の導電層22とは構成される材料が異なっている。例えば、最上層導電層22Tは、その上層にシリサイド層を備えたものとする一方、他の導電層22はシリサイド層を備えない導電層とすることができる。または、シリサイドを構成する金属材料の種類を異なったものとすることもできる。
なお、最上層導電層22Tの上層には層間絶縁膜21Tが堆積される。コンタクトプラグCbは、この層間絶縁膜21Tを貫通して柱状半導体102に到達するように形成されている。
なお、最上層導電層22Tの上層には層間絶縁膜21Tが堆積される。コンタクトプラグCbは、この層間絶縁膜21Tを貫通して柱状半導体102に到達するように形成されている。
階段部CRは、図6に示すように、メモリセルアレイMRから延長された導電層22(第2導電層)及び層間絶縁層21を、その端部の位置が互いに異なる階段形状に形成したものである。その階段部の上面には、図7に示すように、Z方向を長手方向として延びるコンタクトプラグCt4が形成されている。
周辺トランジスタTrは、図6及び図7に示すように、チャネル部CA、ゲート絶縁膜GI、及びゲート電極層GEを備えている。チャネル部CAは、Y方向を長手方向として、換言すれば、階段状配線部CRの各段差部の長手方向を長手方向として配置され、複数のチャネル部CAが、ドレイン側選択ゲート線SGDとZ方向において同じ高さに、互いに略平行に配置されている。チャネル部CAは、トランジスタTrのボディを構成し、ゲート電極層GEへの電圧の印加によりチャネルを形成させるための半導体層である。チャネル部CAの上面は、コンタクトプラグCt1、Ct2がゲート絶縁膜GIを貫通するように形成されている。周辺トランジスタTrは、このコンタクトプラグCt1及び上層配線Ut、コンタクトプラグCt4を介して階段状配線部CR(導電層22)に接続される。チャネル部CAの材料は、例えば所定の不純物を添加された単結晶シリコンやポリシリコンが好適である。
なお、図6及び図7に示した例は、1つのゲート電極層GEが、X方向に並ぶ複数のチャネル部CAに跨るように配置され、これにより複数の周辺トランジスタTrが1つのゲート電極層GEを共有している場合を示している。図1のように、1つの周辺トランジスタTr毎に別々にゲート電極層GEを形成することもできる。
また、図7の例では、コンタクトプラグCt1、Ct2は、いずれもチャネル部CAの上方からチャネル部CAの表面に達するように配置されている。この構造も、あくまでも一例であり、コンタクトプラグCt1、Ct2は、チャネル部CAを貫通して、例えば導電層22まで達するように形成されてもよい。
ゲート絶縁膜GIは、チャネル部CAの上面を覆うように形成され、周辺トランジスタTrのゲート絶縁膜として機能する。ゲート絶縁膜GIの材料は、シリコン酸化膜(SiO2)、シリコン窒化膜(SiN)とすることができるが、金属酸化物(例えば、HfOxなど)とすることも可能である。
ゲート電極層GEは、ゲート絶縁膜GIの上面に堆積され、周辺トランジスタTrのゲート電極として機能する。
ゲート電極層GEは、ゲート絶縁膜GIの上面に堆積され、周辺トランジスタTrのゲート電極として機能する。
次に、図8A〜図8Iを参照して、第1の実施の形態の半導体記憶装置の製造方法について説明する。図8A〜図8Cは、半導体記憶装置の製造工程を示すZ−X断面図であり、図8D〜図8Iは同装置の製造工程を示すZ−X断面図及びZ−Y断面図である。
最初に、図8Aに示すように、半導体基板SB上に層間絶縁層21を、それらの間に導電層22を挟んで積層する。この段階で積層される導電層22は、最上層にあるドレイン側選択ゲート線SGD以外の、ワード線WL及びソース側選択ゲート線SGSとなる導電層である。なお、ドレイン側選択ゲート線SGDとなる導電層22T’は、この段階では堆積されず、後の工程において堆積される。
続いて、図8Bに示す如く、導電層22及び層間絶縁層21の積層体の上部にレジストM1を堆積させた後、このレジストM1を徐々にエッチングによりスリミング処理しつつ、ウエットエッチングを実行する。これにより、導電層22及び層間絶縁層21の端部には階段形状が与えられ、前述の階段状配線部CRが形成される。
続いて、図8Cに示すように、この積層体を埋め込むよう、層間絶縁層21Bが堆積される。層間絶縁層21Bの上面は例えばCMP法(Chemical Mechanical Polishing)により平坦化される。
そして、図8Dに示すように、層間絶縁層21及び21Bの上方の全面に、例えばp型又はn型の不純物を添加されたポリシリコンを材料として、導電層22T’が堆積される。この導電層22T’は、前述したドレイン側選択ゲート線SGD及びチャネル部CAとなる膜である。導電層22T’は、メモリセルアレイMRの位置では、メモリフィンガーMFの形状に対応した板状の形状に加工される一方、階段状配線部CRの位置では、Y方向を長手方向としてX方向に並ぶストライプ状の膜に加工される。
そして、図8Dに示すように、層間絶縁層21及び21Bの上方の全面に、例えばp型又はn型の不純物を添加されたポリシリコンを材料として、導電層22T’が堆積される。この導電層22T’は、前述したドレイン側選択ゲート線SGD及びチャネル部CAとなる膜である。導電層22T’は、メモリセルアレイMRの位置では、メモリフィンガーMFの形状に対応した板状の形状に加工される一方、階段状配線部CRの位置では、Y方向を長手方向としてX方向に並ぶストライプ状の膜に加工される。
次に、図8Eに示すように、導電層22T’の上面も含めた積層体の上方に、絶縁膜GI’を堆積させる。絶縁膜GI’は、階段状配線部CRにおいては前述のゲート絶縁膜GIとなり、メモリセルアレイMRにおいては、後述の工程により除去される。なお、メモリセルアレイMRにおいてもゲート絶縁膜GIを除去せず、層間絶縁層として用いることもできる。絶縁膜GI’は、例えば酸化シリコン(SiO2)等を材料として、CVD法等を用いて堆積され得る。
次に、図8Fに示すように、メモリセルアレイMRが形成されるべき部分に、メモリホールMHを、フォトリソグラフィ及びエッチング技術を用いて形成する。そして、このメモリホールMHの側壁に、プラズマCVD法等を用いて前述のブロック絶縁層105、メモリ層104及びトンネル絶縁層103をその順に堆積させてゲート絶縁層GLを形成する。さらにメモリホールMHの内部を埋めるように前述の半導体層23を形成しメモリユニットMUを形成する。半導体層23は、例えばアモルファスシリコンを堆積させた後、所定の熱工程により、アモルファスシリコンを結晶化させてポリシリコンとすることにより形成される。結晶化されたポリシリコンは、前述の柱状半導体102となる。柱状半導体102の内部に残った空洞部に酸化シリコン(SiO2)が埋め込まれ、前述の酸化物コア101とされ、これにより半導体層23が出来上がる。
その後、図8Gに示すように、例えば不純物を添加されたポリシリコンを材料として、導電層24を階段状配線部CRの絶縁膜GI’上の全面に形成する。その後、フォトリソグラフィとエッチングにより、この導電層24を加工し、ゲート電極層GEを形成する。
続いて、図8Hに示すように、メモリセルアレイMRに積層された絶縁膜GI’をエッチングにより除去した後、例えばチタン(Ti)、コバルト(Co)、タングステン(W)、ニッケル(Ni)などの金属(シリサイドメタル)をスパッタリングにより導電層22T’及び導電層24の表面に注入する。その後、熱工程が実行されることにより、ポリシリコンからなる導電層22T’の少なくとも表面及び導電層24の少なくとも表面にはシリサイド層が形成される。なお、導電層22T’及び導電層24の全体をシリサイド層にすること(フルシリサイド)も可能である。
その後、図8Iに示すように、この導電層22T’及び導電層24の上面も含めた積層体の上方に、例えばCVD法等を用いて酸化シリコン(SiO2)等からなる層間絶縁膜21Cを堆積させる。その後、前述したコンタクトプラグなどを形成することにより、図6の構造が完成する。
このように、この第1の実施の形態の半導体記憶装置によれば、駆動回路と各種配線とを接続する周辺トランジスタTrが階段状配線部CRの上方に形成される。階段状配線部CRと周辺トランジスタTrとはXY平面において位置的に重複しており、周辺トランジスタTrはXY平面において追加の占有面積を有しないので、周辺トランジスタTrの実質的な占有面積を低減することができる。このため、周辺トランジスタが基板SB上に形成されている従来の装置に比べ、装置の高集積化及び小型化を図ることができる。
また、この第1の実施の形態の半導体記憶装置は、周辺トランジスタTrを構成するチャネル部CAが、ドレイン側選択ゲート線SGDとZ方向の同一の位置(高さ)に位置する構造を有している。このような構造によれば、基板SB上に周辺トランジスタが形成されている従来の装置に比べ、コンタクトプラグの長さを短くすることができるので、加工時の加工深さを小さくすることができ、プロセスコストを低減させることができる。
[第2の実施の形態]
次に、第2の実施の形態に係る半導体記憶装置を、図9を参照して説明する。図9は、この第2の実施の形態の半導体装置のメモリセルアレイMR及び階段状配線部CRの断面図を示す。また、図10は、第2の実施の形態に係る半導体装置のメモリセルMCの拡大斜視図である。装置の概略構成(図1)は第1の実施の形態のそれと略同一であるので、重複する説明は省略する。
この第2の実施の形態では、導電層22nがタングステン(W)などの金属材料により構成されており、この点が第1の実施の形態と異なっている。また、ブロック絶縁層105は、第1の実施の形態とは異なり、導電層22aの周囲を囲うように形成されている。
次に、第2の実施の形態に係る半導体記憶装置を、図9を参照して説明する。図9は、この第2の実施の形態の半導体装置のメモリセルアレイMR及び階段状配線部CRの断面図を示す。また、図10は、第2の実施の形態に係る半導体装置のメモリセルMCの拡大斜視図である。装置の概略構成(図1)は第1の実施の形態のそれと略同一であるので、重複する説明は省略する。
この第2の実施の形態では、導電層22nがタングステン(W)などの金属材料により構成されており、この点が第1の実施の形態と異なっている。また、ブロック絶縁層105は、第1の実施の形態とは異なり、導電層22aの周囲を囲うように形成されている。
次に、第2の実施の形態の半導体記憶装置の製造方法につき、図11A〜図11Dを参照して説明する。第2の実施の形態のように、導電層22nを金属材料で構成する場合、金属材料である導電層22nと層間絶縁層とを交互に形成した後、メモリホールMHを高密度に形成することは困難である。このため、この第2の実施の形態では、後述するように、まず層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙(エアギャップ)に金属材料からなる導電層22nを埋め込むことにより形成される。
具体的に説明すると、図11Aに示すように、半導体基板SB上に層間絶縁膜21を、それらの間に犠牲層22Sを挟んで積層する。犠牲層22Sは、層間絶縁膜21がシリコン酸化膜である場合、シリコン窒化膜(Si3N4)から形成され得る。
続いて、図11Bに示す如く、犠牲層22S及び層間絶縁膜21の積層体の端部に階段形状を与え、第1の実施の形態と同様にして階段状配線部CRを形成する。続いて、この積層体を埋め込むよう、層間絶縁膜21Bが堆積される。そして、メモリセルアレイMRが形成されるべき部分に、メモリホールMHを第1の実施の形態と同様にして形成する。
さらに、図11Cに示すように、このメモリホールMHの側壁に、プラズマCVD法等を用いて前述のメモリ層104及びトンネル絶縁層103を順に堆積させる。その後、メモリホールMHの内部を埋めるように前述の半導体層23を形成しメモリユニットMUを形成する。メモリユニットMUが形成された後、RIEを実行して、層間絶縁膜21及び犠牲層22Sを貫通するトレンチTb(図5)を形成する。そして、トレンチTbを介してホットリン酸溶液を用いたウエットエッチングを実行する。これにより、図11Dに示すように犠牲膜22Sが除去される。犠牲膜22Sが除去された後には、エアギャップAGが形成される。その後、このエアギャップAGの壁面に対し、CVD法等を用いてブロック絶縁膜105を所定の膜厚まで形成し、その後、残ったエアギャップAGにタングステン等の金属を埋め込んで、導電層22nが出来上がる。その後は、第1の実施の形態と同様の手順(図8D〜8I)を事項することにより、図9の構造が完成する。
[第3の実施の形態]
次に、第3の実施の形態に係る半導体記憶装置を、図12〜図15を参照して説明する。この第3の実施の形態のメモリセルアレイMRを含む全体的な構造は、第1の実施の形態の構造(図1〜図5)と同一である。ただし、この第3の実施の形態では、周辺トランジスタTrの構造が第1の実施の形態と異なっている。
次に、第3の実施の形態に係る半導体記憶装置を、図12〜図15を参照して説明する。この第3の実施の形態のメモリセルアレイMRを含む全体的な構造は、第1の実施の形態の構造(図1〜図5)と同一である。ただし、この第3の実施の形態では、周辺トランジスタTrの構造が第1の実施の形態と異なっている。
図12は、この第3の実施の形態の、周辺トランジスタTrの構造を示すZ−Y断面図であり、第1の実施の形態の図7に対応するものである。図12において、図7と同一の構成要素については同一の参照符号を付しているので、重複する説明は省略する。
この第3の実施の形態の周辺トランジスタTrは、Z−Y断面において、コンタクトプラグが接続された2つの導電層と、これらの導電層の間にこれらと接続して設けられ、半導体基板SBから見てこれらの導電層より低い位置に設けられた部分を含むチャネル部CAを有している。例えば、チャネル部CAが下方向(Z方向の基板SBに向かう方向)に突出する凹部(コの字形状部)を有している。ゲート絶縁膜GIは、このチャネル部に沿って形成されており、ゲート電極層GEは、この凹部にゲート絶縁膜GIを介して配置されている。図12では、ゲート絶縁膜GIの上面にゲート電極層GEが設けられているが、凹部の側面に設けられたゲート絶縁膜GIの部分の内面にも設けられていても良い。
なお、図12において、チャネル部CAに接続されるコンタクトプラグCt5は、チャネル部CAの下面からZ方向に延びて導電層22に達するように配置されているが、これは一例であり、第1の実施の形態の図示例(図7)と同様に、コンタクトプラグCt5をチャネル部CAの上面からZ方向上方に延び、上層配線に接続させるようにすることもできる。
なお、図12において、チャネル部CAに接続されるコンタクトプラグCt5は、チャネル部CAの下面からZ方向に延びて導電層22に達するように配置されているが、これは一例であり、第1の実施の形態の図示例(図7)と同様に、コンタクトプラグCt5をチャネル部CAの上面からZ方向上方に延び、上層配線に接続させるようにすることもできる。
次に、この第3の実施の形態の周辺トランジスタTrの製造方法を、図13〜図15を参照して説明する。まず、第1の実施の形態と同様に、図8A〜図8Cに示した工程を実行して図13に示す構造が得られたら、図14に示すように、階段状配線部CRの最上層の層間絶縁層21Bの、周辺トランジスタTrが形成されるべき位置に、X方向を長手方向とした矩形状のトレンチTcを、フォトリソグラフィ及びエッチングにより形成する。その後、図15に示すように、このトレンチTc上も含めた層間絶縁層21及び21Bの上に、第1の実施の形態と同様にして導電層22T’を形成する。第1の実施の形態と同様に、階段状配線部CRの導電層22T’をY方向を長手方向とする矩形形状に加工することにより、導電層22T’は図12に示すような凹部を有するチャネル部CAとされる。この第3の実施の形態によれば、大きなチャネル長を有する周辺トランジスタTrを、小さい占有面積で形成することが可能になる。よって、大きなオフセット領域を設けることができ、ゲート電極層GEやドレインに高電圧を印加した際の耐圧を向上させることが可能である。
[その他]
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態は、半導体記憶装置に関するものであるが、本発明は半導体記憶装置以外の、半導体装置一般に適用可能である。すなわち、積層された複数の導電層を有し、この導電層を階段状に形成した階段状配線部を有する半導体装置において、本発明は有効に適用され得る。
MR・・・メモリセルアレイ、 CR・・・階段状配線部、 MC・・・メモリセル、 MS・・・メモリストリング、 S1、S2・・・選択トランジスタ、 NU・・・NANDセルユニット、 BL・・・ビット線、 WL・・・ワード線、 SL・・・ソース線、 LI・・・ソース線コンタクト、 SGS、SGD・・・選択ゲート線、 Tr・・・周辺トランジスタ、 CA・・・チャネル部、 GI・・・ゲート絶縁膜、 GE・・・ゲート電極層、 SB・・・半導体基板、 21・・・層間絶縁層、 22、22T・・・導電層、 Cb・・・コンタクトプラグ、 22S・・・犠牲層、 23・・・柱状半導体、 103・・・トンネル絶縁層、 104・・・メモリ層、 105・・・ブロック絶縁層。
Claims (6)
- 基板上に前記基板の上面と交差する第1方向に配列された複数の第1導電層と、
前記複数の第1導電層の側面と対向し前記第1方向を長手方向として延びる半導体層と、
前記第1導電層の端部の位置を互いに異ならせて構成された配線部と、
前記配線部の上方に配置されたトランジスタと
を備え、
前記トランジスタは、
前記複数の第1導電層のうちの1つである第2導電層と同一の高さに配置されたチャネル部と、
前記チャネル部の上面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に配置されたゲート電極層と
を備えたことを特徴とする、半導体装置。 - 前記チャネル部は、前記第2導電層と前記第1方向に沿った厚さが略同一である、請求項1記載の半導体装置。
- 前記第2導電層は、前記複数の第1導電層のうちで最も前記基板から見て高い位置に配置されている、請求項1記載の半導体装置。
- 前記ゲート電極層及び前記第2導電層は、同一の金属のシリサイドを含む、請求項1記載の半導体装置。
- 前記チャネル部は、前記配線部の段差部の長手方向を長手方向として配置された、請求項1記載の半導体装置。
- 基板上に前記基板の上面と交差する第1方向に配列された複数の第1導電層と、
前記複数の第1導電層の側面と対向し前記第1方向を長手方向として延びる半導体層と、
前記第1導電層の端部の位置を互いに異ならせて構成された配線部と、
前記配線部の上方に配置されるトランジスタと
を備え、
前記トランジスタは、
前記複数の第1導電層のうちの1つである第2導電層と同一の高さに配置された第2及び第3の導電層と、
前記第2及び第3の導電層の間にこれらと接続して設けられ、前記基板から見て前記第2及び第3の導電層より低い位置に設けられた部分を含むチャネル部と、
前記チャネル部の少なくとも上面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の少なくとも上面に配置されたゲート電極層と
を備えたことを特徴とする、半導体装置。
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