JP6523197B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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Description

以下に記載の実施の形態は、不揮発性半導体記憶装置に関する。
近年、不揮発性半導体記憶装置において、リソグラフィ技術の解像度の限界に制限されることなく高集積化を達成するため、３次元型の不揮発性半導体記憶装置が注目されている。
このような３次元型の不揮発性半導体記憶装置は、外部の周辺回路との接続のため、配線部を備える。コンタクトプラグ、及び上層配線等を介して、配線部がスイッチトランジスタを介して外部の周辺回路に接続される。
しかしながら、メモリ容量の増大に伴い、スイッチトランジスタ数が増加してしまい、高集積化を阻害する要因となっている。
特開２００７−２６６１４３号公報
以下に記載の実施の形態は、高集積化を可能とした不揮発性半導体記憶装置を提供するものである。
一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルを含むメモリセルアレイと、メモリセルアレイを外部回路に接続する配線部と、配線部と外部回路とを接続するトランジスタを備え、トランジスタは、第１領域、第２領域および第３領域を含み、第１領域の両側に第２および第３領域が配置され、第１領域の上面の高さは第２領域および第３領域よりも低い第１の絶縁層と、第１領域、第２領域および第３領域の上面に沿って配置される半導体層と、第２領域の上部に、半導体層およびゲート絶縁膜を介して配置されたゲート電極層とを備える。
第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。 メモリセルアレイＭＡ及び階段状配線部ＳＲの概略構成を示す斜視図である。 メモリセルアレイＭＡの回路構成を説明する回路図である。 メモリセルアレイＭＡの概略斜視図である。 メモリセルアレイＭＡ、及び階段状配線部ＳＲの断面図である。 メモリトランジスタ層３０の構造の詳細を示す断面図である。 第１の実施の形態の、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＳＷＴｒの構造を示す斜視図である。 階段状配線部ＳＲの上部に形成されたトランジスタＳＷＴｒの断面図である。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの変形例を示す。 第１の実施の形態に係るトランジスタＳＷＴｒの変形例を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの構造を示す断面図である。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの製造方法を示す。 第２の実施の形態に係るトランジスタＳＷＴｒの変形例を示す。
次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。
［第１の実施の形態］
まず、図１等を参照して、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリを説明する。この第１の実施の形態のＮＡＮＤ型フラッシュメモリは、図１に示すように、メモリセルアレイＭＡを備えている。
また、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイＭＡの周囲において、ロウデコーダＲＤ、ワード線接続回路ＳＷ、ビット線接続回路ＢＬＨＵ、センスアンプ回路Ｓ／Ａ、及び周辺回路ＰＥＲＩを備えている。
メモリセルアレイＭＡは、後述するように、３次元状にメモリセルを配列してなる。また、このメモリセルアレイＭＡは、図１のＸ方向を長手方向として延びる複数のワード線ＷＬ、並びにＹ方向を長手方向として延びる複数のビット線ＢＬ及びソース線ＳＬとを備えている。複数のワード線ＷＬがメモリセルアレイＭＡにおいて積層方向（Ｚ方向）に積層される。複数のワード線ＷＬは、それぞれメモリセルアレイＭＡ中で積層方向に配列される異なるメモリセルＭＣに接続される。
また、このメモリセルアレイＭＡの周囲には、ワード線ＷＬと外部回路とを接続するための階段状配線部ＳＲが形成されている。この階段状配線部ＳＲは、図２に示すように、ワード線ＷＬとなる導電層３１と同一層に接続された引出配線を備えており、この引出配線が階段状に形成されている。階段状配線部ＳＲは、周知の方法により、レジストを等方的にスリミング処理しつつ、積層された導電層３１及び層間絶縁膜３２をエッチングすることにより形成される。このため、階段状配線部ＳＲは、図１及び図２に示すように、メモリセルアレイＭＡの四方を取り囲むように形成されるのが通常である。
ロウデコーダＲＤは、複数のワード線ＷＬを選択し、動作に必要な電圧を供給する。また、ワード線接続回路ＳＷは、ワード線ＷＬとロウデコーダＲＤを接続するためのスイッチング回路であり、ワード線ＷＬとロウデコーダＲＤとを接続する多数のトランジスタＳＷＴｒを備えている。後述するように、このワード線接続回路ＳＷを構成するトランジスタＳＷＴｒは、階段状配線部ＳＲの上方に、ＸＹ平面内において階段状配線部ＳＲと重畳するように配置されている。
さらに、階段状配線部ＳＲのＹ方向には、センスアンプ回路Ｓ／Ａ、及びビット線接続回路ＢＬＨＵが配置されている。センスアンプ回路Ｓ／Ａは、ビット線接続回路ＢＬＨＵを介してビット線ＢＬに接続され、ビット線ＢＬに書き込みのための電圧を与えると共に、読出し時においてビット線ＢＬに現れた電位を検知・増幅する機能を有する。ビット線接続回路ＢＬＨＵは、ビット線ＢＬとセンスアンプ回路Ｓ／Ａとの接続を制御するトランジスタを有している。周辺回路ＰＥＲＩは、上述以外の回路、例えば電源回路、チャージポンプ回路（昇圧回路）、データレジスタなどを含む。
次に、メモリセルアレイＭＡの回路構成を説明する。図３は、メモリセルアレイＭＡの回路図である。なお、この図３に示すメモリセルアレイＭＡの構造はあくまでも一例である。図示以外の様々な３次元型のメモリセルアレイに対しても、後述するワード線接続回路ＳＷの構造が適用可能であることは言うまでもない。
メモリセルアレイＭＡは、図３に示すように、複数のメモリブロックＭＢを有する。メモリブロックＭＢは、半導体基板Ｂａ（図示略）上に、Ｙ方向に配列されている。
メモリブロックＭＢは、複数のメモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを備える。メモリストリングＭＳは、直列接続されたメモリトランジスタ（メモリセル）ＭＴｒ１〜ＭＴｒ４にて構成されている。図示の例では、説明の簡単化のため、１つのメモリストリングＭＳが４つのメモリトランジスタＭＴｒを含む例を説明しているが、これに限られず、１つのメモリストリングＭＳは、より多数のメモリトランジスタを含むことができることは言うまでもない。
ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ４）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ１）に接続されている。例えば、メモリストリングＭＳは、１つのメモリブロックＭＢ毎に、複数行、複数列に亘りＸＹ平面においてマトリクス状に設けられている。
メモリブロックＭＢにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１の制御ゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２の制御ゲートは、ワード線ＷＬ２に共通接続されている。メモリトランジスタＭＴｒ３の制御ゲートは、ワード線ＷＬ３に共通接続されている。メモリトランジスタＭＴｒ４の制御ゲートは、ワード線ＷＬ４に共通接続されている。
また、メモリブロックＭＢにおいて、Ｘ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒの制御ゲートは、ドレイン側選択ゲート線ＳＧＤに共通接続されている。ドレイン側選択ゲート線ＳＧＤは、１つのメモリブロックＭＢの中においてＹ方向に所定ピッチで複数本設けられている。また、Ｙ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ビット線ＢＬに共通に接続されている。ビット線ＢＬは、メモリブロックＭＢを跨いでＹ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に複数本設けられている。
１つのメモリブロックＭＢにおいて、すべてのソース側選択トランジスタＳＳＴｒの制御ゲートは、ソース側選択ゲート線ＳＧＳに共通接続されている。また、Ｙ方向に配列されたソース側選択トランジスタＳＤＴｒの他端は、ソース線ＳＬに共通に接続されている。
上記のようなメモリセルアレイＭＡの回路構成は、図４及び図５に示す積層構造により実現されている。図４は、メモリセルアレイＭＡの概略斜視図である。図５は、メモリセルアレイＭＡ、及び階段状配線部ＳＲの断面図である。
メモリセルアレイＭＡは、図４及び図５に示すように、メモリブロックＭＢ毎に、半導体基板Ｂａ上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、及び配線層５０を有する。
ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する層である。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する層である。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する層である。配線層５０は、各種配線として機能する層である。
ソース側選択トランジスタ層２０は、図４及び図５に示すように、半導体基板Ｂａ上に順次形成されたソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を有する。ソース側導電層２２は、メモリブロックＭＢに亘って、Ｘ方向及びＹ方向に２次元的に（板状に）広がるように形成されている。
ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、例えば、酸化シリコン（ＳｉＯ２）により構成されている。ソース側導電層２２は、例えば、ポリシリコン（ｐ−Ｓｉ）により構成されている。また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側第１絶縁層２１、ソース側導電層２２、及びソース側第２絶縁層２３を貫通するように形成されたソース側ホール２４を有する。ソース側ホール２４は、Ｘ方向及びＹ方向にマトリクス状に形成されている。
さらに、ソース側選択トランジスタ層２０は、図５に示すように、ソース側ホール２４に面する側壁に順次形成されたソース側ゲート絶縁層２５、及びソース側柱状半導体層２６を有する。ソース側ゲート絶縁層２５は、ソース側ホール２４に面する側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２６は、ソース側ホール２４を埋めるように形成されている。ソース側柱状半導体層２６は、積層方向に延びる柱状に形成されている。ソース側柱状半導体層２６の上面は、後述する柱状半導体層３５の下面に接するように形成されている。ソース側柱状半導体層２６は、半導体基板Ｂａ上のソース拡散層Ｂａ１上に形成されている。ソース拡散層Ｂａ１は、ソース線ＳＬとして機能する。
ソース側ゲート絶縁層２５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２６は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２は、ソース側選択トランジスタＳＳＴｒの制御ゲート、及びソース側選択ゲート線ＳＧＳとして機能する。
また、メモリトランジスタ層３０は、図４及び図５に示すように、ソース側選択トランジスタ層２０上に順次積層された第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁膜３２ａ〜３２ｄを有する。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁膜３２ａ〜３２ｄは、Ｘ方向及びＹ方向に２次元的に（板状に）広がるように形成されている。第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁膜３２ａ〜３２ｄは、メモリブロックＭＢ毎に分断されている。
また、メモリトランジスタ層３０は、図５に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄ、及び第１〜第４ワード線間絶縁膜３２ａ〜３２ｄを貫通するように形成されたメモリホール３３を有する。メモリホール３３は、Ｘ方向及びＹ方向にマトリクス状に形成されている。メモリホール３３は、ソース側ホール２５と整合する位置に形成されている。
さらに、メモリトランジスタ層３０は、図６に示すように、メモリホール３３に面する側壁に順次形成されたブロック絶縁層３４ａ、電荷蓄積層３４ｂ、トンネル絶縁層３４ｃ、及び柱状半導体層３５を有する。
ブロック絶縁層３４ａは、図６に示すように、メモリホール３３に面する側壁に所定の厚みをもって形成されている。電荷蓄積層３４ｂは、ブロック絶縁層３４ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３４ｃは、電荷蓄積層３４ｂの側壁に所定の厚みをもって形成されている。柱状半導体層３５は、メモリホール３３を埋めるように形成されている。柱状半導体層３５は、積層方向に延びるように柱状に形成されている。柱状半導体層３５の下面は、ソース側柱状半導体層２６の上面に接するように形成されている。また、柱状半導体層３５の上面は、後述するドレイン側柱状半導体層４４の下面に接するように形成されている。なお、柱状半導体層３５は、その中心に絶縁膜コアを有するものとすることもできる。なお、ブロック絶縁層３４ａ、及びトンネル絶縁層３４ｃは、例えば酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３４ｂは、例えば窒化シリコン（ＳｉＮ）にて構成されている。柱状半導体層３５は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成において、第１〜第４ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御ゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
ドレイン側選択トランジスタ層４０は、図４及び図５に示すように、メモリトランジスタ層３０の上に積層されたドレイン側導電層４１を有する。ドレイン側導電層４１は、柱状半導体層３５が形成された直上に形成されている。ドレイン側導電層４１は、Ｘ方向を長手方向として延び、Ｙ方向に所定ピッチをもってストライプ状に形成されている。ドレイン側導電層４１は、例えば、ポリシリコン（ｐ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図５に示すように、ドレイン側導電層４１を貫通するように形成されたドレイン側ホール４２を有する。ドレイン側ホール４２は、Ｘ方向及びＹ方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３３に整合する位置に形成されている。
さらに、ドレイン側選択トランジスタ層４０は、図５に示すように、ドレイン側ホール４２に面する側壁に順次形成されたドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２に面する側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、柱状半導体層３５の上面に接するように形成されている。なお、ドレイン側ゲート絶縁層４３は、例えば酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、例えばポリシリコン（ｐ−Ｓｉ）にて構成されている。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒの制御ゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
配線層５０は、図５に示すように、メモリセルアレイＭＡを有する領域において第１配線層５１、階段状配線部ＳＲを有する領域においてチャネル半導体層ＣＲ、ゲート絶縁層ＧＩ、及びゲート電極層ＧＥ等を有する。
第１配線層５１は、ドレイン側柱状半導体層４４の上面に接するように形成されている。第１配線層５１は、Ｙ方向に延びるようにＸ方向に所定ピッチをもって形成されている。第１配線層５１は、ビット線ＢＬとして機能する。
また、チャネル半導体層ＣＲ、ゲート絶縁層ＧＩ、及びゲート電極層ＧＥは、前述のワード線接続回路ＳＷ中のトランジスタＳＷＴｒを構成する部材である。チャネル半導体層ＣＲは、これらトランジスタＳＷＴｒのチャネル領域として機能する。後述するように、チャネル半導体層ＣＲの表面には、ゲート絶縁層ＧＩが形成され、ゲート電極層ＧＥは、このゲート絶縁層ＧＩを介してチャネル半導体層ＣＲの表面に形成される。
チャネル半導体層ＣＲは、例えばポリシリコン、単結晶シリコン、ＴｉＯ２、又は酸化物半導体（例えばＩｎＧａＺｎＯ、ＺｎＯ、ＩｎＯｘなど）により構成され得る。
ゲート絶縁層ＧＩは、例えば酸化シリコン（ＳｉＯｘ）から構成される。ゲート絶縁層ＧＩは、酸化シリコン以外に窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ２）、ハフニウム・アルミネート（ＨｆＡｌＯ３）、窒化ハフニア（ＨｆＯＮ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、及び、ランタン・アルミネート（ＬａＡｌＯ３）のうちの少なくとも１つからも構成可能である。
ゲート電極層ＧＥは、例えばポリシリコン、不純物が添加されたポリシリコンから形成され得る。ポリシリコンの代りに、タンタルナイトライド（ＴａＮ）、タンタルカーバイト（ＴａＣ）、チタンナイトライド（ＴｉＮ）などの金属化合物、又は、金属的な電気伝導特性を示す、Ｎｉ、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ，Ｉｒ、Ｃｏ、Ｔｉ、Ｅｒ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ及びこれらのシリサイドが含まれていても良い。
階段状配線部ＳＲは、図５に示すように、第１〜第４ワード線導電層３１ａ〜３１ｄを延長して形成される導電層３１ａ’〜３１ｄ’を有する。すなわち、導電層３１ａ’〜３１ｄ’は、第１〜第４ワード線導電層３１ａ〜３１ｄと同一層に形成され、電気的及び物理的に接続されている。導電層３１ａ’〜３１ｄ’、及びその間に挟まれる第１〜第４ワード線間絶縁膜３２ａ’〜３２ｄ’は、そのＸ方向の端部の位置が異なるように階段状に形成され、段差部ＳＴを構成している。図５における段差部ＳＴ（ＳＴ１〜ＳＴ４）は、図２に示すような階段状配線部ＳＲの一部を構成する。具体的に図５に示す段差部ＳＴは、Ｘ方向に、端部の位置が異なる導電層３１ａ’〜３１ｄ’、及び第１〜第４ワード線間絶縁膜３２ａ’〜３２ｄ’により形成される段差部ＳＴ１〜ＳＴ４を有する。
この段差部ＳＴ１〜ＳＴ４のそれぞれから、第１〜第４ワード線間絶縁膜３２ａ’〜３２ｄ’を貫通するように積層方向（Ｚ方向）を長手方向として、コンタクトプラグＣ１が延びる。
図５に示すように、ソース側選択トランジスタ層２０、メモリトランジスタ層３０およびドレイン側選択トランジスタ層４０の周囲を埋めるように、層間絶縁層６０が形成されている。
図７および図８を参照して、本実施の形態に係るトランジスタＳＷＴｒの構造について説明する。
図７は、階段状配線部ＳＲの上部に形成されたワード線接続回路ＳＷに含まれるトランジスタＳＷＴｒの構造を示す斜視図である。図８は、階段状配線部ＳＲの上部に形成されたトランジスタＳＷＴｒのＹＺ平面における断面図である。なお、図７においては、図示の簡略化のため、層間絶縁層６０は図示を省略している。
図７および図８に示すように、ワード線接続回路ＳＷに含まれるトランジスタＳＷＴｒは、ベース絶縁層ＢＩ（第１の絶縁層）、チャネル半導体層ＣＲ（半導体層）、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、埋め込み絶縁層ＥＩ（第２の絶縁層）、および拡散層ＤＬ（不純物層）を備えている。これらチャネル半導体層ＣＲ、ゲート絶縁膜ＧＩ、及びゲート電極層ＧＥにより、ＭＯＳ構造が形成されており、ゲート電極層ＧＥに電圧を印加することで拡散層ＤＬ間に流れる電流を制御する薄膜トランジスタ（ＴＦＴ）構造となっている。
図７に示すように、チャネル半導体層ＣＲは、段差部ＳＴ１〜ＳＴ４の長手方向に沿って形成される。このような構成の場合、多数のチャネル半導体層ＣＲを、段差部ＳＴの形状に沿って配置することができ、より多くのトランジスタＳＷＴｒを形成することが容易になる。
図７に示す例では、この実施の形態のゲート電極層ＧＥは、複数のチャネル半導体層ＣＲに亘って共通に（連続に）接続される。これにより、１本の（板状の）ゲート電極層ＧＥが複数のトランジスタＳＷＴｒに接続され、上層配線やコンタクトプラグの数を減らすことができる。ゲート電極層ＧＥは、このような構成に限られず、異なるトランジスタＳＷＴｒごとに独立して設けてもよい。
また、図７および８に示すように、拡散層ＤＬが形成されているチャネル半導体層ＣＲの一端（裏面）には、コンタクトプラグＣ１の上端が接続されている。一方、チャネル半導体層ＣＲの他端（表面）には、コンタクトプラグＣ１とは別のコンタクトプラグＣ２が接続されている。コンタクトプラグＣ２の上端には、上層配線Ｍ１（図示せず）が接続されている。この上層配線Ｍ１が、図示しない領域において、他のコンタクトプラグや配線層を介してロウデコーダＲＤに接続される。
図８に示す例において、ベース絶縁層ＢＩは２つのトレンチＴ１（凹部）を有し、ベース絶縁層ＢＩの表面を覆うようにチャネル半導体層ＣＲが堆積している。トレンチＴ１に沿ったチャネル半導体層ＣＲの上面により、トレンチＴ２が形成されている。トレンチＴ１およびＴ２は、その断面が矩形の場合を図示しているが、その他の形状とすることも可能であり、例えば台形、三角形、多角形、半楕円形または半円形などにすることもできる。また、図８には２つのトレンチＴ１が同様の形状である場合を図示しているが、積層方向における深さや、形状が異なるようにしてもよい。
このように、ベース絶縁層ＢＩにトレンチＴ１を形成し、トレンチＴ１にも沿うようにベース絶縁層ＢＩの表面にチャネル半導体層ＣＲを形成することで、トレンチＴ１を形成しない場合よりもトランジスタＳＷＴｒのチャネル長を大きくすることができる。なお、トレンチＴ１（第１領域）の数や大きさ、形状は適宜変更が可能であり、図示するものに限定されないことは言うまでもない。
図８に示すように、２つのトレンチＴ１に挟まれる領域（凸部）において、ベース絶縁層ＢＩ上に、チャネル半導体層ＣＲおよびゲート絶縁膜ＧＩを介してゲート電極層ＧＥが形成されている。ベース絶縁層ＢＩに形成されたトレンチＴ１は、チャネル半導体層ＣＲおよびその上に形成される埋め込み絶縁層ＥＩにより埋め込まれている。ここで、ベース絶縁層ＢＩのうち、トレンチＴ１が形成される領域を第１領域、ゲート絶縁層ＧＥが形成される領域を第２領域、第１領域および第２領域以外の領域を第３領域とする。すなわち、第１領域は、第２領域および第３領域よりも上面の高さが低くなっていることで、トレンチＴ１を形成している。図示の例では、第２領域の上面と第３領域の上面は同じ高さである。図示するように、埋め込み絶縁層ＥＩは、第２領域および第３領域上のチャネル半導体層ＣＲの上面と同じ高さになるように平坦化されている。
図８に示す例においては、２つのトレンチＴ１の内側の側壁面に挟まれた第２領域の上部にゲート電極層ＧＥが形成されており、２つのトレンチＴ１の外側の側壁面に隣接する第３領域にそれぞれ拡散層ＤＬが形成されている。換言すると、チャネル半導体層ＣＲの両端部に拡散層ＤＬが形成されている。換言すれば、トランジスタＳＷＴｒは、凹部と、凹部に隣接する凸部とをその表面に有する第１の絶縁層と、第１の絶縁層の凹部及び凸部を含む表面に沿って配置される半導体層と、凸部上に半導体層およびゲート絶縁膜を介して配置されたゲート電極層とを備える。このような構造とすることで、トレンチＴ１を形成しない場合よりもトランジスタＳＷＴｒのチャネル長を大きくすることができる。このようなトランジスタ構造の製造方法は後述する。
拡散層ＤＬは、チャネル半導体層ＣＲの一部に不純物が注入されることにより形成され、トランジスタＳＷＴｒのソース・ドレイン領域として機能する。チャネル半導体層ＣＲのうち、ゲート電極層ＧＥが形成されている第２領域と拡散層ＤＬとの間の領域、すなわち第１領域の側壁面および上面に沿うチャネル半導体層ＣＲには、不純物が注入されていない、あるいは拡散層ＤＬに比べて１桁以上薄い濃度の不純物が注入されている。この領域は拡散層ＤＬのオフセット領域と呼ばれる。例えば、ゲート電極層ＧＥやドレインに高電圧を印加した際の耐圧を向上させるための手段として、大きなオフセット領域が必要となる。
本実施の形態のトランジスタＳＷＴｒは、図８に示すように、オフセット領域の一部がベース絶縁層ＢＩに形成されたトレンチＴ１の底面および側壁面に添うように形成されており、一部折り畳まれたような形状となっている。このように形成することで、大きなオフセット領域を具備するトランジスタＳＷＴｒを平面上において小さく作ることができるため、チップ面積の縮小が実現できる。ここで、図８中ｄで示した平面におけるオフセット長が短い場合には、ゲート電極―拡散層間で互いの電位が干渉し合うためオフセットの効果が薄れてしまう。そのため、オフセット長ｄはある程度長いことが望ましく、具体的には６００ｎｍ以上が望ましい。
また、本実施の形態において、ベース絶縁層ＢＩに形成されるトレンチＴ１は、断面のアスペクト比が１に近い値である。
次に、図９Ａ〜９Ｈを参照して、第１の実施の形態に係るトランジスタの製造工程を説明する。
図９Ａ〜９Ｄ上段、図９Ｆ、図９Ｇ〜９Ｈ上段はＹＺ平面における断面図であり、図９Ａ〜９Ｄ、図９Ｇ〜９Ｈ下段は、上方から見た場合のＸＹ平面の矢視図である。
まず、図９Ａに示すように、ベース絶縁層ＢＩとなるベース絶縁層ＢＩ’を、例えば酸化シリコン（ＳｉＯ２）を堆積することにより形成する。次に、図９Ｂに示すように、例えばフォトリソグラフィによるパターニングの後、異方性ドライエッチングを施すことにより、ベース絶縁層ＢI’の一部に２つのトレンチＴ１を形成することで、ベース絶縁層ＢＩを形成する。ベース絶縁層ＢＩは、酸化シリコンの代わりに例えば窒化シリコン（ＳｉＮ）により形成することも可能である。
次に、図９Ｃに示すように、トレンチＴ１の底面および側壁面も含むベース絶縁層ＢIの表面に添うように、例えばポリシリコンを堆積し、チャネル半導体層ＣＲとなるチャネル半導体層ＣＲ’を堆積する。これにより、後の工程でトレンチＴ２となるトレンチＴ２’が形成される。
次に、図９Ｄに示すように、例えばフォトリソグラフィによるパターニングの後、異方性ドライエッチングを施すことにより、第２領域および第３領域上の一部のチャネル半導体層ＣＲ’と、トレンチＴ１内のチャネル半導体層ＣＲ’の一部が連続するように、その他の部分のチャネル半導体層ＣＲ’を除去して、チャネル半導体層ＣＲ’をＸ方向に分断加工する。これにより、トレンチＴ１内において分断されたチャネル半導体層ＣＲ’の上面がトレンチＴ２となる。また、チャネル半導体層ＣＲ’の分断によってトレンチＴ１が一部露出する。この時、チャネル半導体層ＣＲ’はＹ方向には分断はせず、Ｘ方向に分断加工することで、第２領域および第３領域の表面、トレンチＴ１の底面および側壁面に添うようにして全体としてＹ方向に延びるような形状となる。なお、トレンチＴ１に添って均一的な厚さで形成されているチャネル半導体層ＣＲ、ＣＲ’を参考までに記載しているが、形状や大きさ、厚さ等は任意に変更が可能である。
次に、図９Ｅに示すように、トレンチＴ１およびＴ２上に埋め込み絶縁層ＥＩ（例えば酸化シリコン）を堆積し、さらにＣＭＰ(Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ)による平坦化処理を施すことで、トレンチＴ１およびＴ２を埋め込む。埋め込み絶縁層ＥＩは、酸化シリコンの代わりに窒化シリコンにより形成されてもよい。
次に、図９Ｆに示すように、例えばポリシリコン、不純物が添加されたポリシリコンをこの順に堆積し、ゲート絶縁膜ＧＩとなるゲート絶縁膜ＧＩ’、およびゲート電極層ＧＥとなるゲート電極層ＧＥ’を埋め込み絶縁層ＥＩおよび凸部のチャネル半導体層ＣＲ’の表面に形成する。
次に、図９Ｇに示すように、例えばフォトリソグラフィによるパターニングの後、異方性ドライエッチングを施すことにより、ゲート電極層ＧＥ’をＸ方向に分断加工する。この時、ゲート絶縁膜ＧＩ’は分断されていなくても良い。また、ゲート電極層ＧＥの端部は、トレンチＴ１のゲート電極層ＧＥ側の側壁面に添って形成されているチャネル半導体層ＣＲ’と、Ｚ方向においてオーバーラップするように形成する。
次に、図９Ｈに示すように、例えばイオン注入によりベース絶縁層ＢIの表面全体に不純物を注入し、チャネル半導体層ＣＲの両端部に拡散層ＤＬを形成することで、図８と同じ構造が形成される。この時、ゲート電極層ＧＥをチャネル半導体層ＣＲとオーバーラップするように形成しておく。すなわち、第２領域上のチャネル半導体層ＣＲのＸ方向における長さよりも、ゲート電極層ＧＥのＸ方向における長さの方が大きくなるように形成される。これにより、ゲート電極層ＧＥの直下の第２領域やトレンチＴ１を埋め込んでいる領域（第１領域）においては、それぞれゲート電極層ＧＥや埋め込み絶縁層ＥＩにより不純物が注入されにくい。従って、フォトリソグラフィによるパターニングをしなくとも、全面に注入する方法によりセルフアラインで拡散層ＤＬを形成することができ、低コストを実現することができる。拡散層ＤＬ及び、オフセット領域に薄い濃度で施す場合の不純物の材料としては、ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、または、ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素であり、それらの材料を組み合わせたものでも可能である。
図１０および図１１を参照して、第１の実施の形態に係るトランジスタＳＷＴｒの変形例を示す。図１０の場合において、ゲート電極層ＧＥはチャネル半導体層ＣＲとオーバーラップしていない。この場合にも、例えばフォトリソグラフィによるパターニングを行うことで同様の構造が得られる。
図１１の場合においては、トレンチＴ１がベース絶縁層ＢＩに１つのみ形成されている。すなわち、ベース絶縁層ＢＩは、そのＢ−Ｂ断面において、図１１の左側から順に拡散層ＤＬが形成される第３領域、トレンチＴ１を形成する第１領域、上部にゲート電極層ＧＥが形成される第２領域、端部に拡散層ＤＬが形成される第３領域となっている。この場合においても、第１領域は、第２領域、第３領域よりも上面の高さが低くなっている。このように、ゲート電極層ＧＥの片側にのみトレンチＴ１を作ることで異なるオフセット長を作り、短いオフセットとなる片側の拡散層ＤＬからのみ電流を引き出しやすいトランジスタＳＷＴｒを形成することも可能である。
［第２の実施形態］
次に、図１２〜図１４を参照して、第２の実施の形態について説明する。第２の実施形態における半導体記憶装置の全体構成は、第１の実施の形態と同様（図１〜図６）であるため、その詳細な説明を省略する。第２の実施の形態は、トランジスタＳＷＴｒの構造が第１の実施の形態と異なっている。
図１２は、第２の実施例に係るトランジスタＳＷＴｒのＹＺ平面の断面図である。第１の実施の形態と同様に、トランジスタＳＷＴｒは、ベース絶縁層ＢＩ（第１の絶縁層）、チャネル半導体層ＣＲ（半導体層）、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび拡散層ＤＬを備える。また、チャネル半導体層ＣＲの一部が、ベース絶縁層ＢＩに形成されたトレンチＴ３の底面および側壁面に添うように形成されており、折り畳まれたような形状となっている。トレンチＴ３に沿ったチャネル半導体層ＣＲの上面により、トレンチＴ４が形成されている。トレンチＴ３およびＴ４は、その断面が台形の場合を図示しているが、その他の形状とすることも可能である。図示の例では、各トレンチＴ３、Ｔ４がそれぞれすべて同様の形状である場合を示したが、これに限られず、異なる形状とすることも可能である。また、拡散層ＤＬは、チャネル半導体層ＣＲの両端部に形成されている。ここで、第１の実施の形態と同様に、ベース絶縁層ＢＩのうち、トレンチＴ３が形成される領域を第１領域、ゲート絶縁層ＧＥが形成される領域を第２領域、第１領域および第２領域以外の領域を第３領域とする。第２の実施形態においても、第１領域は、第２領域、第３領域よりも上面の高さが低くなっている。
本実施の形態は、第１の実施の形態と異なり、ゲート電極層ＧＥが形成されている第２領域と、拡散層ＤＬとの間の領域に複数個（図１２においては片側に３つずつ、計６つ）のトレンチＴ３が形成されている。すなわち、ベース絶縁層ＢＩは、ゲート電極ＧＥが形成される第２領域を挟んで両側に第１領域を３つ有しており、そのＢ−Ｂ断面において、図１２の左側から順に、第３領域と第１領域とを交互に３つずつ、第２領域、第１領域と第３領域を交互に３つずつという構造となっている。また、第１の実施の形態と異なり、各トレンチＴ３の断面におけるアスペクト比が１より大きくなるように形成する。このように、ゲート電極層ＧＥを挟んで両側にそれぞれ複数個の細長いトレンチＴ３を形成することで、図８および１２中ｄで示した平面におけるオフセット長を保ったまま、実効的なオフセット長をさらに長くすることができる。また、ベース絶縁層ＢＩに形成されたトレンチＴ３は、チャネル半導体層ＣＲ上にゲート絶縁膜ＧＩを形成する際に同時に埋め込まれる。この埋め込みについては後に続く製造工程にて詳細を述べる。
図１３Ａ〜１３Ｆを参照して、第２の実施例に係るトランジスタの製造工程を説明する。図１３Ａ〜１３Ｆ上段はＹＺ平面における断面図であり、図１３Ａ〜１３Ｆ下段は、上方から見た場合のＸＹ平面の矢視図である。
まず、図１３Ａに示すように、酸化シリコン（ＳｉＯ２）を堆積することにより形成したベース絶縁層ＢＩに、フォトリソグラフィによるパターニングを行った後、異方性ドライエッチングを施すことにより、トレンチＴ３を形成する。この時、図９Ｂの場合と異なり、トレンチＴ３がゲート電極層ＧＥを形成する領域（第２領域）の両側にそれぞれ複数形成されるようにパターニングする。このとき、第１の実施の形態と異なり、各トレンチＴ３のアスペクト比が１より大きくなるように形成する。このようにトレンチＴ３を形成することで、図１２中に示したｄの長さが、トレンチＴ３が１つの場合（図８に示したｄの長さ）と同程度であっても、同じ領域により細長いトレンチＴ３を複数形成することで、実効的なオフセット長をさらに長くすることができる。なお、トレンチＴ３の数や大きさ、各トレンチＴ３の間隔は図示しているものに限られず、適宜変更が可能である。
次に、図１３Ｂに示すように、トレンチＴ３の底面および側壁面も含むベース絶縁層ＢIの表面に添うように、例えばポリシリコンを堆積することでチャネル半導体層ＣＲ’を形成する。このとき、トレンチＴ３の内部を完全に埋め切らないようにすることで、後の工程でトレンチＴ４となるトレンチＴ４’を形成することができる。
次に、図１３Ｃに示すように、フォトリソグラフィによるパターニングの後、異方性ドライエッチングを施すことにより、第２領域および第３領域上の一部のチャネル半導体層ＣＲ’と、トレンチＴ３内のチャネル半導体層ＣＲ’の一部が連続するように、その他の部分のチャネル半導体層ＣＲ’を除去して、チャネル半導体層ＣＲ’をＸ方向に分断加工する。これにより、トレンチＴ３内において分断されたチャネル半導体層ＣＲ’の上面がトレンチＴ４となる。また、チャネル半導体層ＣＲ’の分断によってトレンチＴ３が一部露出する。この時、チャネル半導体層ＣＲ’はＹ方向には分断はせず、Ｘ方向に分断加工することで、第２領域および第３領域の上面、トレンチＴ３の底面および側壁面に添うようにして全体としてＹ方向に延びるような形状となる。
次に、図９Ｅと同様、絶縁層によりトレンチＴ３およびＴ４を埋め込むことになるが、本実施の形態では、図１３Ｄに示すように、ゲート絶縁膜ＧＩ’となる酸化シリコン（ＳｉＯ２）をトレンチＴ３およびＴ４を埋め込むようにチャネル半導体層ＣＲ’上に堆積することができる。このように、図１３Ａに示す工程でのトレンチＴ３のＹ方向の幅、図１３Ｃに示す工程でのトレンチＴ３のＹ方向の幅を調整することで、埋め込み絶縁層ＥＩによる埋め込みおよび平坦化処理を省略することができ、製造コストを下げることができる。
具体的には、埋め込み絶縁層ＥＩによる埋め込みを省略し、ゲート絶縁膜ＧＩ’の堆積と同時にトレンチＴ３およびＴ４を埋め込むためには、トレンチＴ３の開口部のＹ方向における幅をａ、トレンチＴ３を含むベース絶縁層ＢＩの表面と垂直な方向におけるチャネル半導体層ＣＲの厚さをｂ、図１３Ｃ下段に示すトレンチＴ３の開口部のＸ方向における端と、トレンチＴ４のとのＸ方向における端との距離をｃ、図１３Ｄに示すゲート絶縁膜ＧＩの積層方向の厚さをｅとすると、ａ≦２（ｂ＋ｅ）かつｃ≦２ｅを満たすことが条件となる。この条件を満たせない場合は、第１の実施の形態と同様に、埋め込み絶縁層ＥＩによりトレンチＴ３を埋め込み、平坦化処理を行うことも可能である。図１３Ｄに示す例においては、ゲート絶縁膜ＧＩの堆積と同時にトレンチＴ３を埋め込んだ状態を示す。
次に、図１３Ｅに示すように、ゲート絶縁膜ＧＩ’上に、例えば不純物が添加されたポリシリコンを堆積し、ゲート電極層ＧＥを形成する。フォトリソグラフィによるパターニングの後、異方性ドライエッチングを施し、ゲート電極層ＧＥ’およびゲート絶縁膜ＧＩ’をＹ方向に分断加工することで、第２領域上にチャネル半導体層ＣＲ’、ゲート絶縁膜ＧＩおよびゲート電極層ＧＥがこの順に配置された構造となる。この時、ゲート絶縁膜ＧＩ’は分断されていなくても良い。また、ゲート電極層ＧＥを、第２領域と隣接するトレンチＴ４の側壁面のチャネル半導体層ＣＲとオーバーラップするように形成しておく。すなわち、第２領域上のチャネル半導体層ＣＲのＸ方向における長さよりも、ゲート電極層ＧＥのＸ方向における長さの方が大きくなるように形成される。
次に、図１３Ｆに示すように、予めパターニングを行った後、イオン注入等によりベース絶縁層ＢIおよびチャネル半導体層ＣＲ’の表面全体に不純物を注入し、拡散層ＤＬをチャネル半導体層ＣＲの両端部に形成することで、図１２と同じ構造が形成される。この時、表面全体に不純物を注入する方法では、オフセット領域の一部にも不純物が注入されてしまうため、例えば予めフォトリソグラフィによりパターニングを行った後に不純物を注入する必要がある。不純物の材料としては、ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、または、ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素であり、それらの材料を組み合わせたものでも可能である。
図１４は、第２の実施の形態に係るトランジスタＳＷＴｒの変形例を示す断面図である。この例において、ゲート電極層ＧＥを挟んで両側にそれぞれ複数のトレンチＴ３が形成されているが、両側に形成されるトレンチＴ３の数が左右で異なっている。このようにトレンチＴ３の数を変えることで異なるオフセット長を作り、図１１に示した変形例と同様、短いオフセットとなる片側の拡散層ＤＬからのみ電流を引き出しやすいトランジスタＳＷＴｒを形成することも可能である。
以上説明したように、第２の実施の形態においても、チャネル半導体層ＣＲの一部がベース絶縁層ＢＩに形成された複数のトレンチＴ３の底面および側壁面に添うように形成されており、一部折り畳まれたような形状となっている。このように形成することで、大きなオフセット領域を具備するトランジスタＳＷＴｒを平面上において小さく作ることができ、ワード線接続回路ＳＷによる占有面積の増加を抑制し、全体としてチップ面積を縮小することができる。
以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、ＮＡＮＤ型フラッシュメモリのメモリストリングが、積層方向に対し直線状に延びる半導体層３５を採用している。しかし、これに替えて、例えば半導体層３５がＵ字状に折り返される構造を有するＮＡＮＤ型フラッシュメモリにおいて、上述の実施の形態のようなトランジスタＳＷＴｒのチャネル半導体層ＣＲのオフセット領域が折りたたまれたような構成を採用することも可能である。また、上述の実施の形態の構成は、３次元型ＮＡＮＤ型フラッシュメモリに限らず、その他の３次元メモリ、例えば抵抗変化メモリなどに適用することも可能である。すなわち、上述の実施の形態の構成は、３次元状に配置される様々な形式のメモリに適用することが可能である。
ＭＡ・・・メモリセルアレイ、 ＲＤ・・・ロウデコーダ、 ＳＷ・・・ワード線接続回路、 ＢＬＨＵ・・・ビット線接続回路、 Ｓ／Ａ・・・センスアンプ回路、 ＰＥＲＩ・・・周辺回路、 ＳＲ・・・階段状配線部、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＳＬ・・・ソース線、 ＳＧＤ、ＳＧＳ・・・選択ゲート線、 ＭＢ・・・メモリブロック、 ＭＳ・・・メモリストリング、 ＭＴｒ・・・メモリトランジスタ、 ＳＳＴｒ、ＳＤＴｒ・・・選択トランジスタ、 ＳＴ１〜ＳＴ４・・・段差部、 ＳＷＴｒ・・・トランジスタ、 Ｔ１・・・トレンチ、 ＣＲ、ＣＲ’・・・チャネル半導体層、 ＧＩ、ＧＩ’・・・ゲート絶縁層、 ＧＥ、ＧＥ’・・・ゲート電極層、 ＢＩ、ＢＩ’・・・ベース絶縁層、 ＥＩ・・・埋め込み絶縁層、 ＤＬ・・・拡散層、 Ｃ１、Ｃ２・・・コンタクトプラグ、 Ｍ１・・・上層配線。

Claims (7)

  1. メモリセルを含むメモリセルアレイと、前記メモリセルアレイを外部回路に接続する配線部と、前記配線部と前記外部回路とを接続するトランジスタと、上面に前記トランジスタが設けられた第１の絶縁層と、を備え、
    前記トランジスタは、前記第１の絶縁層の上面に沿って配置された半導体層と、この半導体層の上方に設けられたゲート電極層と、を備え、
    前記半導体層は、
    前記ゲート電極層と第１方向において対向する第１半導体領域と、
    前記第１方向と交差する第２方向において前記第１半導体領域と離間して設けられ、第１コンタクトに接続される第２半導体領域と、
    前記第２方向の位置において前記第１半導体領域及び前記第２半導体領域の間に設けられた第３半導体領域と、
    前記第２方向の位置において前記第１半導体領域及び前記第３半導体領域の間に設けられ、前記第１半導体領域及び前記第３半導体領域よりも下方に位置する第４半導体領域と、
    前記第２方向の位置において前記第２半導体領域及び前記第３半導体領域の間に設けられ、前記第２半導体領域及び前記第３半導体領域よりも下方に位置する第５半導体領域と
    を備え、
    前記第１の絶縁層は、
    上面に前記第１半導体領域が設けられた第１絶縁領域と、
    前記第２方向において前記第１絶縁領域と離間して設けられ、上面に前記第２半導体領域が設けられた第２絶縁領域と、
    前記第２方向の位置において前記第１絶縁領域及び前記第２絶縁領域の間に設けられ、上面に前記第３半導体領域が設けられた第３絶縁領域と、
    前記第２方向の位置において前記第１絶縁領域及び前記第３絶縁領域の間に設けられ、上面に前記第４半導体領域が設けられ、前記第１絶縁領域及び前記第３絶縁領域よりも上面の高さが低い第４絶縁領域と、
    前記第２方向の位置において前記第２絶縁領域及び前記第３絶縁領域の間に設けられ、上面に前記第５半導体領域が設けられ、前記第２絶縁領域及び前記第３絶縁領域よりも上面の高さが低い第５絶縁領域と
    を備えることを特徴とする不揮発性半導体記憶装置。
  2. 前記半導体層を介して前記第４半導体領域上及び前記第５半導体領域上にそれぞれ配置された第２の絶縁層をさらに備える
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第２の絶縁層の側壁面と上面とのアスペクト比は、１より大きい
    ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記半導体層は、
    前記第２方向において前記第１半導体領域と離間して設けられ、第２コンタクトに接続される第６半導体領域と、
    前記第２方向の位置において前記第１半導体領域及び前記第６半導体領域の間に設けられた第７半導体領域と、
    前記第２方向の位置において前記第１半導体領域及び前記第７半導体領域の間に設けられ、前記第１半導体領域及び前記第７半導体領域よりも下方に位置する第８半導体領域と、
    前記第２方向の位置において前記第６半導体領域及び前記第７半導体領域の間に設けられ、前記第６半導体領域及び前記第７半導体領域よりも下方に位置する第９半導体領域と
    を備え、
    前記第１の絶縁層は、
    前記第２方向において前記第１絶縁領域と離間して設けられ、上面に前記第６半導体領域が設けられた第６絶縁領域と、
    前記第２方向の位置において前記第１絶縁領域及び前記第６絶縁領域の間に設けられ、上面に前記第７半導体領域が設けられた第７絶縁領域と、
    前記第２方向の位置において前記第１絶縁領域及び前記第７絶縁領域の間に設けられ、上面に前記第８半導体領域が設けられ、前記第１絶縁領域及び前記第７絶縁領域よりも上面の高さが低い第８絶縁領域と、
    前記第２方向の位置において前記第６絶縁領域及び前記第７絶縁領域の間に設けられ、上面に前記第９半導体領域が設けられ、前記第６絶縁領域及び前記第７絶縁領域よりも上面の高さが低い第９絶縁領域と
    を備えることを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
  5. 前記第２方向における前記ゲート電極層の長さは、前記第１半導体領域の前記第２方向における長さよりも大きい
    ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
  6. 前記第２半導体領域は第１の不純物を含む不純物層を備える
    ことを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置。
  7. 前記第１半導体領域、前記第３半導体領域、前記第４半導体領域及び前記第５半導体領域における前記第１の不純物の不純物濃度は、前記不純物層における前記第１の不純物の不純物濃度より１桁以上薄い
    ことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
JP2018046059A (ja) 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
US9922987B1 (en) * 2017-03-24 2018-03-20 Sandisk Technologies Llc Three-dimensional memory device containing separately formed drain select transistors and method of making thereof
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
JP2019057669A (ja) 2017-09-22 2019-04-11 東芝メモリ株式会社 半導体記憶装置
US10943916B2 (en) * 2017-11-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for manufacturing three-dimensional memory structure
JP2021068719A (ja) * 2018-02-20 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 導電構造、導電構造の形成方法及び半導体装置
JP2019165124A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
KR20200048039A (ko) 2018-10-29 2020-05-08 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP7102363B2 (ja) 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
KR102650428B1 (ko) 2019-11-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102682345B1 (ko) 2020-01-17 2024-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05110072A (ja) * 1991-10-16 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
KR100268930B1 (ko) * 1996-11-12 2000-10-16 김영환 박막트랜지스터의 구조 및 그 제조방법
JP4813757B2 (ja) * 2003-02-14 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
JP2006269808A (ja) 2005-03-24 2006-10-05 Mitsubishi Electric Corp 半導体装置および画像表示装置
JP2006278358A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp トランジスタ、その製造方法、及び電気光学装置用基板
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4987918B2 (ja) * 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
CN103348464B (zh) 2011-01-26 2016-01-13 株式会社半导体能源研究所 半导体装置及其制造方法
JP5933300B2 (ja) 2011-03-16 2016-06-08 株式会社半導体エネルギー研究所 半導体装置
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
JP2015159260A (ja) 2014-02-25 2015-09-03 株式会社東芝 半導体記憶装置及びその製造方法
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
JP6466148B2 (ja) 2014-11-19 2019-02-06 東芝メモリ株式会社 半導体記憶装置
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
JP6444745B2 (ja) 2015-01-22 2018-12-26 東芝メモリ株式会社 半導体装置及びその製造方法
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置

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