JP2021068719A - 導電構造、導電構造の形成方法及び半導体装置 - Google Patents

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Abstract

【課題】金属層から電流又は電圧を取り出す際の接触抵抗をより低下させる。【解決手段】絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、を備える、導電構造。【選択図】図１

Description

本開示は、導電構造、導電構造の形成方法及び半導体装置に関する。
近年、次世代材料として、二次元結晶構造を有する二次元材料が注目されている。二次元材料は、二次元構造の単位層が積層された層状の結晶構造を有し、該結晶構造に起因して高いキャリア移動度等を示すため、半導体装置への応用が期待されている。
例えば、下記の特許文献１には、二次元材料として、グラフェンなどの炭素系二次元材料、又は遷移金属とカルコゲナイド元素との化合物である遷移金属ダイカルコゲナイドなどが例示されている。
特開２０１６−２１９７８８号公報
しかし、二次元材料で形成された導電層（以下、二次元材料層とも称する）は、極薄膜で形成されるため、二次元材料にダメージを与えることなく二次元材料層の上に電極等の金属層を形成することは困難であった。したがって、二次元材料層は、金属層との間で十分なコンタクト面積を確保することができないため、金属層との間の接触抵抗が増大していた。
そこで、本開示では、二次元材料層と金属層との間の接触抵抗をより低下させることが可能な、新規かつ改良された導電構造及び導電構造の形成方法、並びに該導電構造を用いた半導体装置を提案する。
本開示によれば、絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、を備える、導電構造が提供される。
また、本開示によれば、絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、を含む、導電構造の形成方法が提供される。
また、本開示によれば、絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、を備える、半導体装置が提供される。
本開示によれば、金属層の側面に二次元材料層を設けることができるため、金属層と二次元材料層との接触面積をより大きくすることができる。
以上説明したように本開示によれば、二次元材料層と金属層との間の接触抵抗をより低下させることが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る導電構造を説明する模式的な断面図である。 本開示の第２の実施形態に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 第１の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 第２の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 第３の変形例に係る半導体装置の構造を模式的に示す縦断面図である。 第４の変形例に係る半導体装置の構造を模式的に示す縦断面図である。 第５の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 本開示の第３の実施形態に係る導電構造の構造を模式的に示す平面図及び縦断面図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表現することがある。
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
２．第２の実施形態
２．１．構造例
２．２．製造方法
２．３．変形例
３．第３の実施形態
４．適用例
＜１．第１の実施形態＞
まず、図１を参照して、本開示の第１の実施形態に係る導電構造について説明する。図１は、本実施形態に係る導電構造を説明する模式的な断面図である。
図１に示すように、導電構造１０は、基板３１と、絶縁層３３と、金属層２１と、バリア層２３と、二次元材料層１１と、を備える。導電構造１０は、金属層２１及び二次元材料層１１を互いに電気的に接続する構造である。
基板３１は、導電構造１０の各構成が設けられる支持体である。具体的には、基板３１は、剛性を有し、表面が平坦な部材であれば、どのようなものであってもよく、各種のガラス基板、樹脂基板、又は半導体基板などであってもよい。例えば、基板３１は、高歪点ガラス、ソーダガラス、ホウケイ酸ガラス、サファイアガラス又は石英ガラス等で形成されるガラス基板であってもよく、ポリメタクリル酸メチル、ポリビニルアルコール、ポリイミド又はポリカーボネート等の樹脂で形成される樹脂基板であってもよく、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＮ又はＳｉＣなどで形成される半導体基板であってもよい。
絶縁層３３は、基板３１の上に絶縁性材料にて形成され、金属層２１及び二次元材料層１１と、基板３１との間を絶縁する。例えば、絶縁層３３は、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＳｉＮ又はＳｉＯＮなどの無機系の絶縁性材料にて単層膜又は積層膜として形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、後述する二次元材料層１１が遷移金属ダイカルコゲナイドで形成される場合、絶縁層３３は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。
金属層２１は、絶縁層３３の上に導電性材料にて形成され、電流又は電圧を伝達する配線又は電極として機能する。例えば、金属層２１は、半導体装置の各種素子から信号を取り出す電極であってもよい。金属層２１は、例えば、単一の金属材料で形成されてもよく、複数の金属材料による積層構造にて形成されてもよい。金属層２１は、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で設けられてもよい。
ここで、金属層２１は、絶縁層３３の上に少なくとも凸となるように設けられる。これにより、金属層２１は、後述する二次元材料層１１を絶縁層３３の上に凸となる部位の側面に成膜することが可能となる。なお、金属層２１は、絶縁層３３の上に凸となるように設けられていれば、金属層２１の高さ及びテーパ角、並びに平面形状は特に限定されない。
なお、金属層２１及び二次元材料層１１の間には、導電性が維持される範囲で他の層が設けられていてもよい。例えば、金属層２１及び二次元材料層１１の間には、後述するバリア層２３、金属層２１への二次元材料層１１の成膜性を向上させる下地層、又は金属層２１及び二次元材料層１１の間のショットキー障壁を緩和する緩衝層等が設けられていてもよい。
バリア層２３は、金属層２１の表面にバリア性の高い金属にて形成され、金属層２１と、絶縁層３３との相互反応を抑制する。バリア層２３は、金属層２１及び絶縁層３３を形成する材料と反応せず、かつこれらの材料との密着性が高い金属材料で形成される。例えば、バリア層２３は、Ｗ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。これによれば、具体的には、バリア層２３は、金属層２１の形成時等に、金属層２１を形成する導電性材料が絶縁層３３側に拡散することを抑制する障壁として機能する。したがって、バリア層２３は、金属層２１及び絶縁層３３の間で構成材料がミキシングされることを抑制することで、金属層２１及び絶縁層３３の間の電気的な絶縁性を向上させることができる。
二次元材料層１１は、金属層２１の側面から絶縁層３３の表面にかけて金属層２１及び絶縁層３３の外形に沿って形成され、金属層２１から電流又は電圧を取り出す導通路として機能する。二次元材料層１１は、金属層２１の側面全体に設けられていてもよく、側面の一部に設けられていてもよく、金属層２１の上面にさらに設けられていてもよい。二次元材料層１１は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される。二次元材料は、該二次元構造に起因して高いキャリア移動度を有するため、二次元材料層１１は、導電性を有し、金属層２１と導通することができる。
二次元材料層１１の膜厚は、１０ｎｍ以下であることが好ましい。二次元材料層１１の膜厚が１０ｎｍ超の場合、二次元材料層１１の特性が二次元構造の単位層が積層された層状構造に起因するものから外れ、キャリア移動度が低下するため、好ましくない。ただし、二次元材料層１１の膜厚が０．５ｎｍ未満の場合、二次元材料層１１が過度に薄膜となることで、二次元材料層１１の単位層が形成されない可能性がある。そのため、二次元材料層１１の膜厚の下限は、０．５ｎｍとしてもよい。
二次元材料としては、例えば、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。
単原子層状物質、若しくは該単原子層状物質に類似する化合物は、共有結合からなる二次元結晶構造の単位層が互いにファンデルワールス力にて積層結合した構造を有する化合物である。このような化合物としては、グラフェン、黒リン（Ｂｌａｃｋ Ｐｈｏｓｐｈｏｒｕｓ）、シリセン（Ｓｉｌｉｃｅｎｅ）又は六方晶窒化ホウ素（ｈＢＮ）などを例示することができる。二次元材料層１１は、これらの化合物のうちの１つの単層膜として形成されてもよく、これらの化合物のうちの複数による積層膜として形成されてもよい。
遷移金属ダイカルコゲナイドは、化学式ＭＸ２で表される化合物である。化学式ＭＸ２において、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、遷移金属ダイカルコゲナイドとしては、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２などを例示することができる。二次元材料層１１は、これらの化合物のうちの１つの単層膜で形成されてもよく、これらの化合物のうちの複数による積層膜で形成されてもよい。
ここで、二次元材料層１１は、金属層２１を形成した後、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＰＶＤ（Ｐｈｉｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いて成膜することで、金属層２１及び絶縁層３３の外形に沿って形成することが可能である。
本実施形態に係る導電構造１０では、二次元材料層１１は、金属層２１の形成後に、金属層２１の上から成膜される。これにより、二次元材料層１１は、金属層２１の絶縁層３３の上に凸に設けられた部位の側面で金属層２１と導通することができる。したがって、二次元材料層１１は、二次元材料層１１の上に金属層２１を設けられることなく、金属層２１との導通を形成することができる。
例えば、絶縁層３３の上に成膜された二次元材料層１１に対して、二次元材料層１１の上から金属層２１をコンタクトさせる場合、まず、ＣＶＤ等を用いて二次元材料層１１の上にさらに層間絶縁膜を成膜する。続いて、層間絶縁膜を貫通して二次元材料層１１を露出させる開口をエッチングにて設けた後、該開口を埋め込むようにバリア層２３及び金属層２１を順に成膜する。ただし、二次元材料層１１は、極薄膜で形成されるため、二次元材料層１１が露出した直後にエッチングを止めることは極めて困難であり、二次元材料層１１もエッチングしてしまう可能性が高い。また、二次元材料層１１が露出した直後にエッチングを止めることができた場合でも、二次元材料層１１は、エッチングによってダメージを受ける可能性が高い。このような場合、二次元材料層１１は、期待したキャリア移動度を実現できず、導電構造１０の抵抗を増加させてしまう。
本実施形態に係る導電構造１０では、金属層２１を形成した後、二次元材料層１１を成膜することで、金属層２１の側面で金属層２１と二次元材料層１１との導通を形成する。したがって、導電構造１０は、二次元材料層１１にダメージを与えずに、金属層２１と二次元材料層１１との間の導通を形成することができる。
一方、二次元材料層１１の上から金属層２１をコンタクトさせずに、二次元材料層１１と金属層２１との導通を形成する構造としては、二次元材料層１１の側面と、金属層２１の側面とを接触させる構造も検討されている。しかしながら、二次元材料層１１は、極薄膜で形成されるため、二次元材料層１１の側面の面積は、極めて小さい。そのため、このような構造では、二次元材料層１１と金属層２１との接触面積も極めて小さくなるため、二次元材料層１１と金属層２１との間の接触抵抗が増加してしまう。
本実施形態に係る導電構造１０では、金属層２１の側面全体で二次元材料層１１と金属層２１とを接触させるため、二次元材料層１１と金属層２１との接触面積をより大きくすることができる。したがって、本実施形態に係る導電構造１０では、二次元材料層１１と金属層２１との間の接触抵抗をより低下させることが可能である。
なお、上述した導電構造１０によって金属層２１から取り出された電流又は電圧は、絶縁層３３の上に延伸された二次元材料層１１に接続された図示しない他の電極又は配線に伝達される。二次元材料層１１と他の電極又は配線との電気的な接続には、上述した導電構造１０と同様の構造が用いられてもよく、他の導電構造が用いられてもよい。
＜２．第２の実施形態＞
（２．１．構造例）
続いて、図２を参照して、本開示の第２の実施形態に係る半導体装置の構造例について説明する。本実施形態に係る半導体装置は、第１の実施形態で説明した導電構造１０を含む能動素子等であり、例えば、各種電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）、ダイオード、バイポーラトランジスタ、固体撮像装置、記憶装置又は演算装置などであってもよい。
例えば、本実施形態に係る半導体装置は、第１の実施形態で説明した導電構造１０を含むプレナー（Ｐｌａｎａｒ）型ＦＥＴ、Ｆｉｎ型ＦＥＴ若しくはＧＡＡ（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）型ＦＥＴ、整流ダイオード、フォトダイオード若しくは発光ダイオード、ｐｎｐ型若しくはｎｐｎ型のバイポーラトランジスタ、又はイメージセンサなどであってもよい。
以下では、図２に示すプレナー型ＦＥＴを例示して、本実施形態に係る半導体装置の構造例について説明する。図２は、本実施形態に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。
図２に示すように、半導体装置１００は、基板３１０と、絶縁層３３０と、二次元材料層１１０と、ゲート絶縁膜１２０と、ソース又はドレイン電極２１０と、ゲート電極２５０と、バリア層２３０、２７０と、層間絶縁膜３５０と、を備える。図２では、絶縁層３３０、ソース又はドレイン電極２１０、及び二次元材料層１１０によって、第１の実施形態に係る導電構造１０が形成される。
基板３１０は、半導体装置１００が形成される部材である。基板３１０は、上述したように、高歪点ガラス、ソーダガラス、ホウケイ酸ガラス、サファイアガラス又は石英ガラス等で形成されるガラス基板、ポリメタクリル酸メチル、ポリビニルアルコール、ポリイミド又はポリカーボネート等の樹脂で形成される樹脂基板、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＮ又はＳｉＣなどで形成される半導体基板等のいずれであってもよい。
絶縁層３３０は、基板３１０の上に設けられ、半導体装置１００の各構成と、基板３１０との間を絶縁する。絶縁層３３０は、上述したように、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＳｉＮ又はＳｉＯＮなどの無機系の絶縁性材料にて単層膜又は積層膜として形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、後述する二次元材料層１１０が遷移金属ダイカルコゲナイドで形成される場合、絶縁層３３０は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。
ソース又はドレイン電極２１０は、絶縁層３３０の上に設けられ、プレナー型ＦＥＴである半導体装置１００においてソース端子又はドレイン端子として機能する。ソース又はドレイン電極２１０は、絶縁層３３０の上に凸となるようにそれぞれ設けられる。例えば、ソース又はドレイン電極２１０は、絶縁層３３０に対して逆テーパ形状の四角柱形状にてそれぞれ設けられてもよい。ソース又はドレイン電極２１０は、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。ソース又はドレイン電極２１０は、例えば、単一の金属材料で形成されてもよく、複数の金属材料による積層構造にて形成されてもよい。
バリア層２３０は、ソース又はドレイン電極２１０の表面に設けられ、ソース又はドレイン電極２１０と、絶縁層３３との相互反応を抑制する。バリア層２３０は、上述したように、ソース又はドレイン電極２１０及び絶縁層３３０と反応せず、かつこれらの構成との密着性が高いＷ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。
二次元材料層１１０は、ソース電極又はドレイン電極２１０の間に設けられ、プレナー型ＦＥＴである半導体装置１００においてキャリアが移動するチャネルとして機能する。具体的には、二次元材料層１１０は、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して他方のソース又はドレイン電極２１０の側面まで、ソース又はドレイン電極２１０及び絶縁層３３０の外形に沿って設けられる。例えば、二次元材料層１１０は、ソース又はドレイン電極２１０の一方（例えば、ソース電極）の少なくとも１つ以上の側面、絶縁層３３０の表面でソース又はドレイン電極２１０の各々を連結する径路上の領域、及びソース又はドレイン電極２１０の他方（例えば、ドレイン電極）の少なくとも１つ以上の側面に連続して設けられてもよい。上述したように、二次元材料層１１０は、各種の二次元材料のうちの１つの単層膜で形成されてもよく、各種の二次元材料のうちの複数による積層膜で形成されてもよい。また、二次元材料層１１０は、１０ｎｍ以下の膜厚で形成されてもよい。
ゲート絶縁膜１２０は、二次元材料層１１０の上に設けられ、二次元材料層１１０を保護すると共に、プレナー型ＦＥＴである半導体装置１００においてゲート絶縁膜として機能する。具体的には、ゲート絶縁膜１２０は、二次元材料層１１０と同様に、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して、他方のソース又はドレイン電極２１０の側面にかけて二次元材料層１１０の上に設けられる。これは、ゲート絶縁膜１２０は、ソース又はドレイン電極２１０及び絶縁層３３０の上に二次元材料層１１０と連続して成膜された後、同時にパターニングされることで形成されるためである。ゲート絶縁膜１２０は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機系の絶縁材料で形成されてもよく、ＨｆＯｘ等の高誘電体材料で形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、二次元材料層１１０が遷移金属ダイカルコゲナイドで形成される場合、ゲート絶縁膜１２０は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。さらに、ゲート絶縁膜１２０は、単層膜で形成されてもよく、複数の材料からなる積層膜で形成されてもよい。
ゲート電極２５０は、ゲート絶縁膜１２０の上に導電性材料で設けられ、プレナー型ＦＥＴである半導体装置１００においてゲート端子として機能する。具体的には、ゲート電極２５０は、二次元材料層１１０が形成された絶縁層３３０上の領域を横断する領域に設けられる。例えば、ゲート電極２５０は、ソース又はドレイン電極２１０の各々を連結するように絶縁層３３０の表面に延伸された二次元材料層１１０と直交するように延伸された領域に設けられてもよい。ゲート電極２５０は、例えば、ｐｏｌｙ−Ｓｉで形成されてもよく、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。ゲート電極２５０は、例えば、単一の材料で形成されてもよく、複数の材料による積層構造にて形成されてもよい。
バリア層２７０は、ゲート電極２５０の表面に形成され、バリア層２７０と、ゲート絶縁膜１２０との相互反応を抑制する。バリア層２７０は、バリア層２３０と同様に、ゲート電極２５０及びゲート絶縁膜１２０と反応せず、かつこれらの構成との密着性が高いＷ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。
層間絶縁膜３５０は、半導体装置１００を埋め込むように、絶縁層３３０の上に絶縁性材料にて設けられる。具体的には、層間絶縁膜３５０は、半導体装置１００を埋め込みつつ、半導体装置１００の各端子であるソース又はドレイン電極２１０の各々、及びゲート電極２５０を露出させる。これにより、層間絶縁膜３５０は、半導体装置１００の各端子に接続する配線を容易に形成することが可能となる。層間絶縁膜３５０は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機系の絶縁材料で単層膜又は積層膜として形成されてもよい。
本実施形態に係る半導体装置１００では、ゲート電極２５０に電圧を印加することで、電界効果によって二次元材料層１１０及びゲート絶縁膜１２０の界面に高移動度のキャリアを誘起させることができる。これによれば、半導体装置１００では、ゲート電極２５０に印加する電圧によって、ソース又はドレイン電極２１０の間に流れる電流を制御することができる。したがって、半導体装置１００は、高いキャリア移動度を有する二次元材料層１１０をチャネルとするＦＥＴとして形成されることができる。このような半導体装置１００は、より高速及び低消費電力の動作が可能である。
なお、第１の実施形態で上述したように、ソース又はドレイン電極２１０と、二次元材料層１１０との間には、ソース又はドレイン電極２１０と、二次元材料層１１０との間のショットキー障壁を緩和する緩衝層、又はソース又はドレイン電極２１０への二次元材料層１１０の成膜性を向上させる下地層等が設けられてもよい。
（２．２．製造方法）
続いて、図３Ａ〜図３Ｈを参照して、本実施形態に係る半導体装置１００の製造方法について説明する。図３Ａ〜図３Ｈは、本実施形態に係る半導体装置１００を製造する各工程を説明する模式的な縦断面図である。
まず、図３Ａに示すように、基板３１０の上に絶縁層３３０を成膜する。具体的には、シリコンからなる基板３１０の上に、ＣＶＤ等を用いてＡｌ２Ｏ３等を成膜することで絶縁層３３０を形成する。
次に、図３Ｂに示すように、絶縁層３３０の上に酸化膜３７０を成膜する。具体的には、絶縁層３３０の上に、ＣＶＤ等を用いてＳｉＯｘ等を成膜することで酸化膜３７０を形成する。なお、酸化膜３７０は、絶縁層３３０との間でエッチング選択性を得ることができれば、どのような材料で形成されてもよい。
続いて、図３Ｃに示すように、酸化膜３７０の一部を除去することで、開口３７０Ａを形成する。具体的には、エッチングを用いて、後段でソース又はドレイン電極２１０を形成する領域の酸化膜３７０を除去することで、絶縁層３３０を露出させる開口３７０Ａを形成する。
その後、図３Ｄに示すように、開口３７０Ａを埋め込むようにソース又はドレイン電極２１０、及びバリア層２３０を形成する。具体的には、まず、ＣＶＤ等を用いて、開口３７０Ａの形状に沿ってＷ等を成膜することでバリア層２３０を形成する。続いて、バリア層２３０の上から開口３７０Ａを埋め込むようにＣｕ等を成膜することで、ソース又はドレイン電極２１０を形成する。なお、酸化膜３７０の上に成膜されたＷ及びＣｕ等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又は全面エッチバック等を用いて除去することができる。
次に、図３Ｅに示すように、酸化膜３７０を除去する。具体的には、エッチング等を用いて、酸化膜３７０を選択的に除去することで、ソース又はドレイン電極２１０、及び絶縁層３３０を露出させる。
続いて、図３Ｆに示すように、ソース又はドレイン電極２１０、及び絶縁層３３０の外形に沿って、二次元材料層１１０及びゲート絶縁膜１２０を順に形成する。具体的には、まず、ＡＬＤ、ＣＶＤ又はＰＶＤ等を用いて、ＭｏＳ２等の二次元材料、及びＳｉＯ２を順に成膜する。その後、ソース又はドレイン電極２１０の一方からソース又はドレイン電極２１０の他方にかけてチャネルが形成される領域に成膜されたＭｏＳ２及びＳｉＯ２を残すようにエッチング等を行うことで、二次元材料層１１０及びゲート絶縁膜１２０を形成することができる。これにより、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して、他方のソース又はドレイン電極２１０の側面にかけて、二次元材料層１１０及びゲート絶縁膜１２０を形成することができる。
次に、図３Ｇに示すように、絶縁層３３０及びゲート絶縁膜１２０の上に層間絶縁膜３５０を成膜し、層間絶縁膜３５０の一部を除去することで開口３５０Ａを形成する。具体的には、絶縁層３３０及びゲート絶縁膜１２０の上に、ＣＶＤ等を用いてＳｉＯｘ等を成膜することで層間絶縁膜３５０を形成する。その後、エッチングを用いて、後段でゲート電極２５０を形成する領域の層間絶縁膜３５０を除去することで、ゲート絶縁膜１２０を露出させる開口３５０Ａを形成する。
その後、図３Ｈに示すように、開口３５０Ａを埋め込むようにゲート電極２５０及びバリア層２７０を形成する。具体的には、まず、ＣＶＤ等を用いて、開口３５０Ａの形状に沿ってＷ等を成膜することでバリア層２７０を形成する。続いて、バリア層２７０の上から開口３５０Ａを埋め込むようにＣｕ等を成膜することで、ゲート電極２５０を形成する。なお、層間絶縁膜３５０の上に成膜されたＷ及びＣｕ等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又は全面エッチバック等を用いて除去することができる。
以上の工程により、本実施形態に係る半導体装置１００を製造することができる。
（２．３．変形例）
以下では、図４〜図８を参照して、本実施形態に係る半導体装置１００の変形例について説明する。
（第１の変形例）
まず、図４を参照して、第１の変形例に係る半導体装置１０１の構造について説明する。図４は、第１の変形例に係る半導体装置１０１の構造を模式的に示す平面図及び縦断面図である。
例えば、図４に示すように、ソース又はドレイン電極２１１は、二次元材料層１１０が設けられた幅よりも大きな幅で設けられてもよい。具体的には、ソース又はドレイン電極２１１の各々が配列された方向と直交する方向のソース又はドレイン電極２１１の幅（又は、最大長さ）は、同方向の二次元材料層１１０の幅よりも長くともよい。このような場合、二次元材料層１１０は、四角柱形状で設けられるソース又はドレイン電極２１１の４つの側面のうちの１つの側面の一部領域に設けられることになる。
第１の変形例に係る半導体装置１０１によれば、ソース又はドレイン電極２１１と、二次元材料層１１０との位置合わせの許容誤差を大きくすることができる。したがって、第１の変形例に係る半導体装置１０１は、半導体装置１０１の製造時における許容誤差をより大きくすることができるため、半導体装置１０１の歩留まりを向上させ、製造コストを低減することが可能である。
（第２の変形例）
次に、図５を参照して、第２の変形例に係る半導体装置１０２の構造について説明する。図５は、第２の変形例に係る半導体装置１０２の構造を模式的に示す平面図及び縦断面図である。
例えば、図５に示すように、二次元材料層１１２及びゲート絶縁膜１２２は、ソース又はドレイン電極２１０の側面全周に亘って設けられていてもよい。具体的には、二次元材料層１１２及びゲート絶縁膜１２２は、四角柱形状で設けられるソース又はドレイン電極２１０の４つの側面全てに設けられていてもよい。このような場合、ソース又はドレイン電極２１０の各々は、絶縁層３３０の表面で二次元材料層１１２及びゲート絶縁膜１２２が設けられた領域の内部に島状に設けられることになる。
第２の変形例に係る半導体装置１０２によれば、ソース又はドレイン電極２１０と、二次元材料層１１２との接触面積をより大きくすることができる。すなわち、図５で示した第２の変形例に係る半導体装置１０２は、図２で示した半導体装置１００と比較して、ソース又はドレイン電極２１０と、二次元材料層１１２との接触面積を約４倍にすることができる。したがって、第２の変形例に係る半導体装置１０２は、ソース又はドレイン電極２１０と、二次元材料層１１２との間の接触抵抗をより小さくすることができる。
（第３の変形例）
続いて、図６を参照して、第３の変形例に係る半導体装置１０３の構造について説明する。図６は、第３の変形例に係る半導体装置１０３の構造を模式的に示す縦断面図である。
例えば、図６に示すように、ソース又はドレイン電極２１３は、下部電極２２３Ｂ及び上部電極２２３Ａにて構成され、二次元材料層１１３及びゲート絶縁膜１２３は、上部電極２２３Ａ、下部電極２２３Ｂ及び絶縁層３３０の外形に沿って設けられてもよい。
具体的には、ソース又はドレイン電極２１３は、絶縁層３３０の上に設けられた下部電極２２３Ｂと、下部電極２２３Ｂの上に設けられ、下部電極２２３Ｂよりも平面形状が小さい上部電極２２３Ａと、にて構成されてもよい。このような場合、ソース又はドレイン電極２１３は、絶縁層３３０の表面と平行な面を有する外形にて設けられることになる。ここで、二次元材料層１１３は、ソース又はドレイン電極２１３、及び絶縁層３３０の外形に沿って設けられ、ゲート絶縁膜１２３は、二次元材料層１１３の上に、ソース又はドレイン電極２１３、及び絶縁層３３０の外形に沿って設けられ得る。具体的には、二次元材料層１１３及びゲート絶縁膜１２３は、一方の上部電極２２３Ａの側面から一方の下部電極２２３Ｂの上面、絶縁層３３０の表面、及び他方の下部電極２２３Ｂの上面を介して、他方の上部電極２２３Ａの側面にかけて連続して設けられ得る。
第３の変形例に係る半導体装置１０３によれば、ソース又はドレイン電極２１３と、二次元材料層１１３との接触面積をより大きくすることができる。すなわち、図６で示した第３の変形例に係る半導体装置１０３は、図２で示した半導体装置１００と比較して、下部電極２２３Ｂの分だけ、ソース又はドレイン電極２１３と、二次元材料層１１３との接触面積を大きくすることができる。したがって、第３の変形例に係る半導体装置１０３では、ソース又はドレイン電極２１３と、二次元材料層１１３との間の接触抵抗をより小さくすることができる。
なお、図６に示す半導体装置１０３では、バリア層２３３は、上部電極２２３Ａの表面に設けられているが、第３の変形例は、かかる例示に限定されない。バリア層２３３は、上部電極２２３Ａ及び下部電極２２３Ｂの表面に設けられていてもよく、下部電極２２３Ｂの表面にのみ設けられていてもよく、下部電極２２３Ｂ及び上部電極２２３Ａを併せたソース又はドレイン電極２１３の表面に設けられていてもよい。
（第４の変形例）
次に、図７を参照して、第４の変形例に係る半導体装置１０４の構造について説明する。図７は、第４の変形例に係る半導体装置１０４の構造を模式的に示す縦断面図である。
例えば、図７に示すように、ソース又はドレイン電極２１４は、下部電極２２４Ｂ及び上部電極２２４Ａにて構成され、二次元材料層１１４及びゲート絶縁膜１２４は、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられてもよい。
具体的には、ソース又はドレイン電極２１４は、第３の変形例に係る半導体装置１０３と同様に、絶縁層３３０の上に設けられた下部電極２２４Ｂと、下部電極２２４Ｂの上に設けられ、下部電極２２４Ｂよりも平面形状が小さい上部電極２２４Ａと、にて構成されてもよい。二次元材料層１１４は、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられ、ゲート絶縁膜１２４は、二次元材料層１１４の上に、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられ得る。具体的には、二次元材料層１１４は、一方の下部電極２２４Ｂの上面から絶縁層３３０の表面を介して、他方の下部電極２２４Ｂの上面にかけて連続して設けられる。
第４の変形例に係る半導体装置１０４によれば、ソース又はドレイン電極２１４の側面に二次元材料層１１４及びゲート絶縁膜１２４を成膜せずとも、二次元材料層１１４と、ソース又はドレイン電極２１４との間で十分な接触面積を確保することができる。したがって、第４の変形例に係る半導体装置１０４は、半導体装置１０４の製造の難易度を低下させることができるため、半導体装置１０４の製造コストを低減させることが可能である。
なお、図７に示す半導体装置１０４では、バリア層２３４は、上部電極２２４Ａの表面に設けられているが、第４の変形例は、かかる例示に限定されない。バリア層２３４は、上部電極２２４Ａ及び下部電極２２４Ｂの表面に設けられていてもよく、下部電極２２４Ｂの表面にのみ設けられていてもよく、下部電極２２４Ｂ及び上部電極２２４Ａを併せたソース又はドレイン電極２１４の表面に設けられていてもよい。
（第５の変形例）
続いて、図８を参照して、第５の変形例に係る半導体装置１０５の構造について説明する図８は、第５の変形例に係る半導体装置１０５の構造を模式的に示す平面図及び縦断面図である。
例えば、図８に示すように、ゲート電極２５５は、絶縁層３３５の下に設けられていてもよい。具体的には、ゲート電極２５５は、二次元材料層１１０が形成された領域を横断する領域の絶縁層３３５の下に、基板３１０に埋め込まれて設けられてもよい。このような場合、二次元材料層１１０の上にはゲート絶縁膜１２０が設けられず、絶縁層３３５がゲート絶縁膜として機能することになる。絶縁層３３５は、ゲート絶縁膜１２０の材料として上述した、ＳｉＯｘ若しくはＳｉＮｘなどの無機系の絶縁材料、又はＨｆＯｘ等の高誘電体材料で形成されてもよい。
第５の変形例に係る半導体装置１０５によれば、ゲート絶縁膜１２０を成膜する工程、及び層間絶縁膜３５０をエッチングしてゲート電極２５０を形成する工程を省略することができる。したがって、第５の変形例に係る半導体装置１０５は、半導体装置１０５の製造の難易度を低下させることで、半導体装置１０５の製造コストを低減させることが可能である。
なお、ゲート電極２５５は、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよいが、第５の変形例は、かかる例示に限定されない。ゲート電極２５５は、Ｓｉ等の半導体で形成された基板３１０に導入する不純物の導電型を周囲と異ならせることで形成されてもよい。
＜３．第３の実施形態＞
さらに、図９を参照して、本開示の第３の実施形態に係る導電構造の構造について説明する。図９は、本実施形態に係る導電構造の構造を模式的に示す平面図及び縦断面図である。本実施形態に係る導電構造は、第１の実施形態で説明した導電構造１０を含み、能動素子等を配線で接続することで回路を形成するバックエンド工程（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ：ＢＥＯＬ）に用いられる導電構造である。
図９に示すように、導電構造１０００は、第１配線層２１６Ａと、第１層間絶縁膜３６６と、第２配線層２１６Ｂと、第２層間絶縁膜３５６と、バリア層２３６Ａ、２３６Ｂと、ストッパ層４１０と、二次元材料層１１０と、を備える。図９では、ストッパ層４１０、第１配線層２１６Ａ、及び二次元材料層１１０によって、第１の実施形態に係る導電構造１０が形成される。
第１配線層２１６Ａ及び第２配線層２１６Ｂは、二次元材料層１１０及びストッパ層４１０に対して、互いに対向する面側にそれぞれ設けられる。具体的には、第１配線層２１６Ａは、ストッパ層４１０の上に凸となるように設けられ、第２配線層２１６Ｂは、ストッパ層４１０の第１配線層２１６Ａが設けられた面と対向する面側に設けられる。ここで、ストッパ層４１０には、第２配線層２１６Ｂが設けられた領域に対応する領域に開口が設けられている。これにより、二次元材料層１１０は、第１配線層２１６Ａの側面からストッパ層４１０の一面、及びストッパ層４１０の開口を介して、第２配線層２１６Ｂまで設けられる。したがって、導電構造１０００は、第１配線層２１６Ａ及び第２配線層２１６Ｂを電気的に接続することができる。すなわち、二次元材料層１１０は、第１配線層２１６Ａ、ストッパ層４１０及び第２配線層２１６Ｂの外形に沿って設けられることになる。
なお、第１配線層２１６Ａ及び第２配線層２１６Ｂを形成する材料は、第２の実施形態に係る半導体装置１００のソース又はドレイン電極２１０と同様であってもよい。第１層間絶縁膜３６６及び第２層間絶縁膜３５６を形成する材料は、第２の実施形態に係る半導体装置１００の層間絶縁膜３５０と同様であってもよい。また、バリア層２３６Ａ、２３６Ｂは、第２の実施形態に係る半導体装置１００のバリア層２３０と同様に、第１配線層２１６Ａ及び第２配線層２１６Ｂの表面にそれぞれ設けられてもよい。
ストッパ層４１０は、第１層間絶縁膜３６６及び第２層間絶縁膜３５６を形成する材料とエッチング選択性が確保できる絶縁性材料にて、第１層間絶縁膜３６６及び第２層間絶縁膜３５６の間に設けられる。これにより、ストッパ層４１０は、第１層間絶縁膜３６６及び第２層間絶縁膜３５６を貫通してエッチングが進行することを防止することができる。例えば、第１層間絶縁膜３６６及び第２層間絶縁膜３５６がＳｉＯｘで形成される場合、ストッパ層４１０は、ＳｉＮｘで形成されてもよい。
第３の実施形態に係る導電構造１０００によれば、能動素子等の各々を電気的に接続する配線を二次元材料層１１０で形成することができるため、配線をより微細に、かつ高い導電性で形成することができる。したがって、第３の実施形態に係る導電構造１０００は、能動素子を多数配線した集積回路（例えば、ＩＣチップ）の小型化に寄与することが可能である。
＜４．適用例＞
本開示の一実施形態に係る導電構造１０、１０００又は半導体装置１００は、種々の電子機器の回路内に搭載されることができる。ここで、図１０Ａ〜図１０Ｃを参照して、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器の例について説明する。図１０Ａ〜図１０Ｃは、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器の一例を示す外観図である。
例えば、本実施形態に係る導電構造１０、１０００又は半導体装置１００は、スマートフォンなどの電子機器の回路内に搭載されることができる。具体的には、図１０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内には、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載されてもよい。
例えば、本実施形態に係る導電構造１０、１０００又は半導体装置１００は、デジタルカメラなどの電子機器の回路内に搭載されることができる。具体的には、図１０Ｂ及び図１０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内には、本実施形態に係る導電構造１０、１０００又は半導体装置１００が適用されてもよい。
なお、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器は、上記例示に限定されない。本実施形態に係る導電構造１０、１０００又は半導体装置１００は、あらゆる分野の電子機器の回路内に搭載されてもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
絶縁層と、
前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、
前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、
を備える、導電構造。
（２）
前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する、前記（１）に記載の導電構造。
（３）
前記二次元材料層の膜厚は、１０ｎｍ以下である、前記（１）又は（２）に記載の導電構造。
（４）
前記二次元材料層は、前記金属層の側面の全周に亘って設けられる、前記（１）〜（３）のいずれか一項に記載の導電構造。
（５）
絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、
前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、
を含む、導電構造の形成方法。
（６）
絶縁層と、
前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、
前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、
前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、
を備える、半導体装置。
（７）
前記二次元材料層は、前記ソース電極の側面から前記ドレイン電極の側面にかけて設けられる、前記（６）に記載の半導体装置。
（８）
前記ゲート電極は、前記二次元材料層が設けられた領域を横断する領域に設けられる、前記（６）又は（７）に記載の半導体装置。
（９）
前記ソース電極及び前記ドレイン電極は、前記絶縁層の同一面に設けられる、前記（６）〜（８）のいずれか一項に記載の半導体装置。
（１０）
前記ゲート電極は、前記ソース電極及び前記ドレイン電極が設けられた前記絶縁層の前記一面に、前記ゲート絶縁膜を挟んで設けられる、前記（９）に記載の半導体装置。
（１１）
前記二次元材料層は、前記ソース電極又は前記ドレイン電極の側面の全周に亘って設けられる、前記（６）〜（１０）のいずれか一項に記載の半導体装置。
（１２）
前記ソース電極又は前記ドレイン電極は、前記絶縁層の前記一面に設けられる下部電極と、前記下部電極よりも平面形状が小さく、かつ前記下部電極の上に設けられる上部電極とを有し、
前記二次元材料層は、少なくとも前記下部電極の外形に沿って設けられる、前記（６）〜（１１）のいずれか一項に記載の半導体装置。
１０ 導電構造
１１ 二次元材料層
２１ 金属層
２３ バリア層
３１ 基板
３３ 絶縁層
１００、１０１、１０２、１０３、１０４、１０５ 半導体装置
１１０、１１２、１１３、１１４ 二次元材料層
１２０、１２２、１２３、１２４ ゲート絶縁膜
２１０、２１１、２１３、２１４ ドレイン電極
２２３Ａ、２２４Ａ 上部電極
２２３Ｂ、２２４Ｂ 下部電極
２３０、２３３、２３４、２７０ バリア層
２５０、２５５ ゲート電極
３１０ 基板
３３０、３３５ 絶縁層
３５０ 層間絶縁膜

Claims (12)

  1. 絶縁層と、
    前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、
    前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、
    を備える、導電構造。
  2. 前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する、請求項１に記載の導電構造。
  3. 前記二次元材料層の膜厚は、１０ｎｍ以下である、請求項１に記載の導電構造。
  4. 前記二次元材料層は、前記金属層の側面の全周に亘って設けられる、請求項１に記載の導電構造。
  5. 絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、
    前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、
    を含む、導電構造の形成方法。
  6. 絶縁層と、
    前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、
    前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、
    前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、
    を備える、半導体装置。
  7. 前記二次元材料層は、前記ソース電極の側面から前記ドレイン電極の側面にかけて設けられる、請求項６に記載の半導体装置。
  8. 前記ゲート電極は、前記二次元材料層が設けられた領域を横断する領域に設けられる、請求項６に記載の半導体装置。
  9. 前記ソース電極及び前記ドレイン電極は、前記絶縁層の同一面に設けられる、請求項６に記載の半導体装置。
  10. 前記ゲート電極は、前記ソース電極及び前記ドレイン電極が設けられた前記絶縁層の前記一面に、前記ゲート絶縁膜を挟んで設けられる、請求項９に記載の半導体装置。
  11. 前記二次元材料層は、前記ソース電極又は前記ドレイン電極の側面の全周に亘って設けられる、請求項６に記載の半導体装置。
  12. 前記ソース電極又は前記ドレイン電極は、前記絶縁層の前記一面に設けられる下部電極と、前記下部電極よりも平面形状が小さく、かつ前記下部電極の上に設けられる上部電極とを有し、
    前記二次元材料層は、少なくとも前記下部電極の外形に沿って設けられる、請求項６に記載の半導体装置。
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