KR102650729B1 - 도전구조, 도전구조의 형성 방법 및 반도체 장치 - Google Patents

도전구조, 도전구조의 형성 방법 및 반도체 장치 Download PDF

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Abstract

금속층으로부터 전류 또는 전압을 취출하는 때의 접촉 저항을 보다 저하시킨다.
절연층과 상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 마련된 금속층과, 상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 마련된 2차원 재료층을 구비하는 도전구조.

Description

도전구조, 도전구조의 형성 방법 및 반도체 장치
본 개시는, 도전구조, 도전구조의 형성 방법 및 반도체 장치에 관한 것이다.
근래, 차세대 재료로서, 2차원 결정 구조를 갖는 2차원 재료가 주목받고 있다. 2차원 재료는, 2차원 구조의 단위층이 적층된 층상의 결정 구조를 가지며, 그 결정 구조에 기인하여 높은 캐리어 이동도 등을 나타내기 때문에 반도체 장치로의 응용이 기대되고 있다.
예를 들면, 아래의 특허 문헌 1에는, 2차원 재료로서, 그라펜 등의 탄소계 2차원 재료, 또는 천이금속과 칼코게나이드 원소의 화합물인 천이금속 다이칼코게나이드 등이 예시되어 있다.
특허문헌 1 : 일본 특개2016-219788호 공보
그러나, 2차원 재료로 형성된 도전층(이하, 2차원 재료층이라고도 칭함)은, 극박막으로 형성되기 때문에 2차원 재료에 데미지를 주는 일 없이 2차원 재료층의 위에 전극 등의 금속층을 형성하는 것은 곤란했었다. 따라서 2차원 재료층은, 금속층과의 사이에서 충분한 콘택트 면적을 확보 할 수 없기 때문에 금속층과의 사이의 접촉 저항이 증대하고 있다.
그래서, 본 개시에서는, 2차원 재료층과 금속층의 사이의 접촉 저항을 보다 저하시키는 것이 가능한 신규이면서 개량된 도전구조 및 도전구조의 형성 방법 및 그 도전구조를 이용한 반도체 장치를 제안한다.
본 개시에 의하면, 절연층과 상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 마련된 금속층과, 상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 마련된 2차원 재료층을 구비하는 도전구조가 제공된다.
또한, 본 개시에 의하면, 절연층의 한 면에 상기 절연층의 두께 방향으로 볼록하게 되는 금속층을 형성하는 것과 상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 2차원 재료층을 형성하는 것을 포함하는 도전구조의 형성 방법이 제공된다.
또한, 본 개시에 의하면, 절연층과 상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 각각 마련된 소스 전극 및 드레인 전극과 상기 소스 전극으로부터 상기 드레인 전극에 걸쳐, 상기 절연층의 상기 한 면 및 상기 소스 전극 및 상기 드레인 전극의 외형에 따라 마련된 2차원 재료층과 상기 절연층의 두께 방향에 게이트 절연막 또는 상기 절연층을 끼우고, 상기 2차원 재료층의 일부와 중첩하는 영역에 마련된 게이트 전극을 구비하는 반도체 장치가 제공된다.
본 개시에 의하면, 금속층의 측면에 2차원 재료층을 마련 할 수 있기 때문에 금속층과 2차원 재료층의 접촉면적을 보다 크게 할 수 있다.
이상 설명했던 것처럼 본 개시에 의하면, 2차원 재료층과 금속층의 사이의 접촉 저항을 보다 저하시키는 것이 가능하다.
또한, 상기의 효과는 반드시 한정적인 것이 아니라, 상기의 효과와 동시에, 또는 상기의 효과에 대신하여 본 명세서에 나타내고자 하는 어느 하나의 효과 또는 본 명세서로부터 파악되어서 얻을 수 있는 다른 효과가 이루어져도 좋다.
도 1은 본 개시의 제1의 실시 형태에 관한 도전구조를 설명하는 모식적인 단면도이다.
도 2는 본 개시의 제2의 실시 형태에 관한 반도체 장치의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 3A는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3B는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3C는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3D는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3E는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3F는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3G는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 3H는 동 실시 형태에 관한 반도체 장치를 제조하는 한 공정을 설명하는 모식적인 종단면도이다.
도 4는 제1의 변형례에 관한 반도체 장치의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 5는 제2의 변형례에 관한 반도체 장치의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 6은 제3의 변형례에 관한 반도체 장치의 구조를 모식적으로 나타내는 종단면도이다.
도 7은 제4의 변형례에 관한 반도체 장치의 구조를 모식적으로 나타내는 종단면도이다.
도 8은 제5의 변형례에 관한 반도체 장치의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 9는 본 개시의 제3의 실시 형태에 관한 도전구조의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 10A는 본 개시의 각 실시 형태에 관한 도전구조 또는 반도체 장치가 탑재되어지는 전자 기기의 일례를 나타내는 외관도이다.
도 10B는 본 개시의 각 실시 형태에 관한 도전구조 또는 반도체 장치가 탑재되어지는 전자 기기의 일례를 나타내는 외관도이다.
도 10C는 본 개시의 각 실시 형태에 관한 도전구조 또는 반도체 장치가 탑재되어지는 전자 기기의 일례를 나타내는 외관도이다.
이하에 첨부 도면을 참조하면서, 본 개시의 매우 적합한 실시의 형태에 관하여 상세히 설명하다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는 동일한 부호를 붙이는 것에 의해 중복 설명을 생략한다.
이하의 설명에서 참조하는 각 도면에서는, 설명의 편의상 일부의 구성 부재의 크기를 과장하여 표현하고 있는 경우가 있다. 따라서 각 도면에 있어서 도시되는 구성 부재 끼리의 상대적인 크기는, 반드시 실제의 구성 부재 끼리의 대소 관계를 정확하게 표현하는 것은 아니다. 또한, 이하의 설명에서는, 기판 또는 층이 적층된 방향을 윗방향이라고 표현하는 것이 있다.
또한, 설명은 이하의 순서로 행하는 것으로 한다.
1. 제1의 실시 형태
2. 제2의 실시 형태
2. 1. 구조례
2. 2. 제조 방법
2. 3. 변형례
3. 제3의 실시 형태
4. 적용례
<1. 제1의 실시 형태>
먼저, 도 1을 참조하여 본 개시의 제1의 실시 형태에 관한 도전구조에 관하여 설명한다. 도 1은 본 실시 형태에 관한 도전구조를 설명하는 모식적인 단면도이다.
도 1에 나타내듯이 도전구조(10)는, 기판(31)과 절연층(33)과 금속층(21)과 배리어층(23)과 2차원 재료층(11)을 구비한다. 도전구조(10)는, 금속층(21) 및 2차원 재료층(11)을 서로 전기적으로 접속하는 구조이다.
기판(31)은, 도전구조(10)의 각 구성이 마련된 지지체이다. 구체적으로는, 기판(31)은 강성을 가지며 표면이 평탄한 부재라면 어떤 것이라도 좋으며, 각종의 유리 기판, 수지 기판, 또는 반도체 기판 등이라도 좋다. 예를 들면, 기판(31)은, 고왜곡점 유리, 탄산나트륨 유리, 붕규산 유리, 사파이어 유리 또는 석영 유리 등으로 형성된 유리 기판이라도 좋으며, 폴리메타크릴산메틸, 폴리비닐알코올, 폴리이미드 또는 폴리카보네이트 등의 수지로 형성된 수지 기판이라도 좋으며, Si, Ge, GaAs, GaN 또는 SiC 등으로 형성된 반도체 기판이라도 좋다.
절연층(33)은, 기판(31)의 위에 절연성 재료로 형성되고, 금속층(21) 및 2차원 재료층(11)과 기판(31)의 사이를 절연한다. 예를 들면, 절연층(33)은, TiO2, HfO2, ZrO2, Ta2O5, Al2O3, Ga2O3, SiO2, SiN 또는 SiON 등의 무기계의 절연성 재료에 단층막 또는 적층막으로서 형성되어도 좋으며, 육방정(六方晶) 질화붕소(hBN)로 형성되어도 좋다. 특히, 후술하는 2차원 재료층(11)이 천이금속 다이칼코게나이드로 형성되는 경우, 절연층(33)은 육방정 질화붕소(hBN)로 형성되어도 좋다.
금속층(21)은, 절연층(33)의 위에 도전성 재료로 형성되고, 전류 또는 전압을 전달하는 배선 또는 전극으로서 기능 한다. 예를 들면, 금속층(21)은, 반도체 장치의 각종 소자로부터 신호를 취출하는 전극이라도 좋다. 금속층(21)은, 예를 들면, 단일의 금속재료로 형성되어도 좋으며, 복수의 금속재료에 의한 적층 구조로 형성되어도 좋다. 금속층(21)은, 예를 들면, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 마련되어도 좋다.
여기에서, 금속층(21)은, 절연층(33)의 위에 적어도 볼록으로 되도록 마련되어진다. 이것에 의해, 금속층(21)은, 후술하는 2차원 재료층(11)을 절연층(33)의 위에 볼록으로 이루어지는 부위의 측면에 성막하는 것이 가능해진다. 또한, 금속층(21)은, 절연층(33)의 위에 볼록으로 되도록 마련되어 있으면, 금속층(21)의 높이 및 테이퍼 뿔 및 평면 형상은 특히 한정되지 않는다.
또한, 금속층(21) 및 2차원 재료층(11)의 사이에는, 도전성이 유지되는 범위에서 다른 층이 마련되어 있어도 좋다. 예를 들면, 금속층(21) 및 2차원 재료층(11)의 사이에는, 후술하는 배리어층(23), 금속층(21)으로의 2차원 재료층(11)의 성막성을 향상시키는 하지층, 또는 금속층(21) 및 2차원 재료층(11)의 사이의 쇼트키 장벽을 완화하는 완충층 등이 마련되어 있어도 좋다.
배리어층(23)은, 금속층(21)의 표면에 배리어성이 높은 금속에 형성되고, 금속층(21)과 절연층(33)의 서로 반응을 억제한다. 배리어층(23)은, 금속층(21) 및 절연층(33)을 형성하는 재료와 반응하지 않고, 또한 이들 재료와의 밀착성이 높은 금속재료로 형성된다. 예를 들면, 배리어층(23)은, W, Ti 또는 Ta 등의 금속, 또는 이들 금속의 합금 또는 질화물로 형성되어도 좋다. 이것에 의하면, 배리어층(23)은, 금속층(21)의 형성시 등에 금속층(21)을 형성하는 도전성 재료가 절연층(33) 측으로 확산하는 것을 억제하는 장벽으로서 기능할 수 있다. 따라서 배리어층(23)은, 금속층(21) 및 절연층(33)의 사이에서 구성 재료가 믹싱되는 것을 억제하는 것으로, 금속층(21) 및 절연층(33)의 사이의 전기적인 절연성을 향상시킬 수 있다.
2차원 재료층(11)은, 금속층(21)의 측면으로부터 절연층(33)의 표면에 걸쳐 금속층(21) 및 절연층(33)의 외형에 따라 형성되고, 금속층(21)으로부터 전류 또는 전압을 취출하는 도통로로서 기능 한다. 2차원 재료층(11)은, 금속층(21)의 측면 전체에 마련되어 있어도 좋으며, 측면의 일부에 마련되어 있어도 좋고, 금속층(21)의 측면에 가하여 윗면에 또한 마련되어 있어도 좋다. 2차원 재료층(11)은, 2차원 구조의 단위층이 적층된 층상 구조를 갖는 2차원 재료로 형성된다. 2차원 재료는, 해당 2차원 구조에 기인하여 높은 캐리어 이동도를 갖기 때문에 2차원 재료층(11)은, 도전성을 가지며, 금속층(21)과 도통할 수 있다.
2차원 재료층(11)의 막두께는, 10nm 이하인 것이 바람직하다. 2차원 재료층(11)의 막두께가 10nm 넘는 경우, 2차원 재료층(11)의 특성이 2차원 구조의 단위층이 적층된 층상 구조에 기인하는 특성으로부터 벗어나, 캐리어 이동도가 저하되기 때문에 바람직하지 않다. 단, 2차원 재료층(11)의 막두께가 0. 5nm 미만의 경우, 2차원 재료층(11)이 과도하게 박막으로 되는 것으로서, 2차원 재료층(11)의 단위층이 형성되지 않을 가능성이 있다. 그 때문에 2차원 재료층(11)의 막두께의 하한은, 0. 5nm로 하여도 좋다.
2차원 재료로서는, 예를 들면, 단원자층 형상 물질 또는 그 단원자층 형상 물질에 유사한 화합물, 또는 천이금속 다이칼코게나이드 등을 예시할 수 있다.
단원자층 형상 물질, 또는 그 단원자층 형상 물질에 유사한 화합물은, 공유 결합으로 이루어지는 2차원 결정 구조의 단위층이 서로 판데르발스력으로 적층 결합한 구조를 갖는 화합물이다. 이와 같은 화합물으로서는, 그라펜, 검은 인(Black Phosphorus), 실리센(Silicene) 또는 육방정 질화붕소(hBN)등을 예시할 수 있다. 2차원 재료층(11)은, 이러한 화합물 중의 1개의 단층막으로서 형성되어도 좋으며, 이들의 화합물 중 복수에 의한 적층막으로서 형성되어도 좋다.
천이금속 다이칼코게나이드는, 화학식 MX2로 표시되는 화합물이다. 화학식 MX2 에 있어서, M은, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg 또는 Pb 등의 천이금속 원소이고, X는, S, Se 또는 Te 등의 칼코게나이드 원소이다. 보다 구체적으로는, 천이금속 다이칼코게나이드로서는, CrS2, CrSe2, CrTe2, HfS2, HfSe2, HfTe2, MoS2, MoSe2, MoTe2, NiS2, NiSe2, SnS2, SnSe2, TiS2, TiSe2, TiTe2, WS2, WSe2, ZrS2, ZrSe2 또는 ZrTe2 등을 예시할 수 있다. 2차원 재료층(11)은, 이러한 화합물 중의 1개의 단층막으로 형성되어도 좋으며, 이러한 화합물 중의 복수에 의한 적층막으로 형성되어도 좋다.
여기에서, 2차원 재료층(11)은, 금속층(21)을 형성한 후, ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 등을 이용하여 성막하는 것으로, 금속층(21) 및 절연층(33)의 외형에 따라 형성하는 것이 가능하다.
본 실시 형태에 관한 도전구조(10)에서는, 2차원 재료층(11)은 금속층(21)의 형성 후에 금속층(21)의 위로부터 성막된다. 이것에 의해, 2차원 재료층(11)은 금속층(21)의 절연층(33)의 위에 볼록하게 마련된 부위의 측면에서 금속층(21)과 도통할 수 있다. 따라서 2차원 재료층(11)은, 2차원 재료층(11)의 위에 금속층(21)을 마련하는 일 없이 금속층(21)과의 도통을 형성할 수 있다.
예를 들면, 절연층(33)의 위에 성막된 2차원 재료층(11)에 대하여, 2차원 재료층(11)의 위에서 금속층(21)을 콘택트 시키는 경우, 먼저, CVD 등을 이용하여 2차원 재료층(11)의 위에 또한 층간 절연막을 성막한다. 계속하여, 층간 절연막을 관통하여 2차원 재료층(11)을 노출시키는 개구를 에칭으로 마련한 후, 그 개구를 매입하도록 배리어층(23) 및 금속층(21)을 순서로 성막한다. 단, 2차원 재료층(11)은, 극박막으로 형성되기 때문에 2차원 재료층(11)이 노출한 직후에 에칭을 먼추는 것은 극히 곤란하며, 2차원 재료층(11)도 에칭해 버릴 가능성이 높다. 또한, 2차원 재료층(11)이 노출한 직후에 에칭을 멈추는 것이 가능한 경우에도, 2차원 재료층(11)은, 에칭에 의해 데미지를 받을 가능성이 높다. 이와 같은 경우, 2차원 재료층(11)은, 기대하는 캐리어 이동도를 실현할 수 없으며 도전구조(10)의 저항을 증가시켜 버린다.
본 실시 형태에 관한 도전구조(10)에서는, 금속층(21)을 형성한 후, 2차원 재료층(11)을 성막하는 것으로, 금속층(21)의 측면에서 금속층(21)과 2차원 재료층(11)의 도통을 형성한다. 따라서 도전구조(10)는, 2차원 재료층(11)에 데미지를 주지 않고, 금속층(21)과 2차원 재료층(11)의 사이의 도통을 형성할 수 있다.
한편, 2차원 재료층(11)의 위에서 금속층(21)을 콘택트 시키지 않고, 2차원 재료층(11)과 금속층(21)의 도통을 형성하는 구조로서는, 2차원 재료층(11)의 측면과 금속층(21)의 측면을 접촉시키는 구조도 검토되어 있다. 그렇지만, 2차원 재료층(11)은, 극박막으로 형성되기 때문에 2차원 재료층(11)의 측면의 면적은 극히 작다. 그 때문에 이와 같은 구조에서는, 2차원 재료층(11)과 금속층(21)의 접촉면적도 극히 작아지기 때문에 2차원 재료층(11)과 금속층(21)의 사이의 접촉 저항이 증가해 버린다.
본 실시 형태에 관한 도전구조(10)에서는, 금속층(21)의 측면 전체로 2차원 재료층(11)과 금속층(21)을 접촉시키기 때문에 2차원 재료층(11)과 금속층(21)의 접촉면적을 보다 크게 할 수 있다. 따라서 본 실시 형태에 관한 도전구조(10)에서는, 2차원 재료층(11)과 금속층(21)의 사이의 접촉 저항을 보다 저하시키는 것이 가능하다.
또한, 상술한 도전구조(10)에 의해 금속층(21)으로부터 취출되었던 전류 또는 전압은, 절연층(33)의 위에 연신된 2차원 재료층(11)에 접속된 도시하지 않는 다른 전극 또는 배선에 전달된다. 2차원 재료층(11)과 다른 전극 또는 배선의 전기적인 접속에는, 상술한 도전구조(10)와 동일한 구조가 사용되어도 좋으며, 다른 도전구조가 사용되어도 좋다.
<2. 제2의 실시 형태>
(2. 1. 구조례)
계속하여, 도 2를 참조하여 본 개시의 제2의 실시 형태에 관한 반도체 장치의 구조례에 관하여 설명한다. 본 실시 형태에 관한 반도체 장치는, 제1의 실시 형태에서 설명한 도전구조(10)를 포함하는 능동 소자 등이고, 예를 들면, 각종 전계 효과 트랜지스터(Field Effect Transistor:FET), 다이오드, 바이폴러 트랜지스터, 고체 촬상 장치, 기억 장치 또는 연산 장치 등이라도 좋다.
예를 들면, 본 실시 형태에 관한 반도체 장치는, 제1의 실시 형태로 설명하는 도전구조(10)를 포함하는 플레이너(Planar)형 FET, Fin 형 FET 또는 GAA(Gate-All-Around)형 FET, 정류 다이오드, 포토 다이오드 또는 발광 다이오드, pnp형 또는 npn 형의 바이폴러 트랜지스터, 또는 이미지 센서 등이라도 좋다.
이하에서는, 도 2에 나타내는 플레이너 형 FET를 예시하고, 본 실시 형태에 관한 반도체 장치의 구조례에 관하여 설명한다. 도 2는, 본 실시 형태에 관한 반도체 장치의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
도 2에 나타내듯이 반도체 장치(100)는, 기판(310)과 절연층(330)과 2차원 재료층(110)과 게이트 절연막(120)과 소스 또는 드레인 전극(210)과 게이트 전극(250)과 배리어층(230, 270)과 층간 절연막(350)을 구비한다. 도 2에서는, 절연층(330), 소스 또는 드레인 전극(210) 및 2차원 재료층(110)에 의해, 제1의 실시 형태에 관한 도전구조(10)가 형성된다.
기판(310)은, 반도체 장치(100)가 형성된 부재이다. 기판(310)은, 상술한 것과 같이, 고왜곡점 유리, 탄산나트륨 유리, 붕규산 유리, 사파이어 유리 또는 석영 유리 등으로 형성된 유리 기판, 폴리메타크릴산메틸, 폴리비닐알코올, 폴리이미드 또는 폴리카보네이트 등의 수지로 형성된 수지 기판, Si, Ge, GaAs, GaN 또는 SiC등으로 형성된 반도체 기판 등의 어느 쪽이라도 좋다.
절연층(330)은, 기판(310)의 위에 마련되고, 반도체 장치(100)의 각 구성과 기판(310)의 사이를 절연한다. 절연층(330)은, 상술한 것과 같이 TiO2, HfO2, ZrO2, Ta2O5, Al2O3, Ga2O3, SiO2, SiN 또는 SiON 등의 무기계의 절연성 재료에 단층막 또는 적층막으로서 형성되어도 좋으며, 육방정 질화붕소(hBN)에 형성되어도 좋다. 특히, 후술하는 2차원 재료층(110)이 천이금속 다이칼코게나이드로 형성되는 경우, 절연층(330)은 육방정 질화붕소(hBN)로 형성되어도 좋다.
소스 또는 드레인 전극(210)은, 절연층(330)의 위에 마련되고, 플레이너 형 FET인 반도체 장치(100)에 있어서 소스 단자 또는 드레인 단자로서 기능한다. 소스 또는 드레인 전극(210)은, 절연층(330)의 위에 볼록하게 되도록 각각 마련되어 진다. 예를 들면, 소스 또는 드레인 전극(210)은, 절연층(330)에 대하여 반대 테이퍼 형상의 사각주 형상으로 각각 마련되어도 좋다. 소스 또는 드레인 전극(210)은, 예를 들면, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 형성되어도 좋다. 소스 또는 드레인 전극(210)은, 예를 들면, 단일의 금속재료로 형성되어도 좋으며, 복수의 금속재료에 의한 적층 구조로 형성되어도 좋다.
배리어층(230)은, 소스 또는 드레인 전극(210)의 표면에 마련되고, 소스 또는 드레인 전극(210)과 절연층(33)의 서로 반응을 억제한다. 배리어층(230)은, 상술한 것과 같이, 소스 또는 드레인 전극(210) 및 절연층(330)과 반응하지 않고, 또한 이러한 구성과의 밀착성이 높은 W, Ti 또는 Ta 등의 금속, 또는 이들 금속의 합금 또는 질화물로 형성되어도 좋다.
2차원 재료층(110)은, 소스 전극 또는 드레인 전극(210)의 사이에 마련되고, 플레이너 형 FET인 반도체 장치(100)에 있어서 캐리어가 이동하는 채널로서 기능 한다. 구체적으로는, 2차원 재료층(110)은 한쪽의 소스 또는 드레인 전극(210)의 측면으로부터 절연층(330)의 표면을 통해 다른 쪽의 소스 또는 드레인 전극(210)의 측면까지, 소스 또는 드레인 전극(210) 및 절연층(330)의 외형에 따라 마련된다. 예를 들면, 2차원 재료층(110)은, 소스 또는 드레인 전극(210)의 한편(예를 들면, 소스 전극)의 적어도 하나 이상의 측면, 절연층(330)의 표면에서 소스 또는 드레인 전극(210)의 각각을 연결한 경로상의 영역 및 소스 또는 드레인 전극(210)의 다른 방향(예를 들면, 드레인 전극)의 적어도 하나 이상의 측면에 연속하여 마련되어도 좋다. 상술한 것과 같이, 2차원 재료층(110)은, 각종의 2차원 재료중의 1개의 단층막으로 형성되어도 좋으며, 각종의 2차원 재료중의 복수에 의한 적층막으로 형성되어도 좋다. 또한, 2차원 재료층(110)은, 10nm 이하의 막두께로 형성되어도 좋다.
게이트 절연막(120)은, 2차원 재료층(110)의 위에 마련되고, 2차원 재료층(110)을 보호함과 동시에, 플레이너 형 FET인 반도체 장치(100)에 있어 게이트 절연막으로서 기능 한다. 구체적으로는, 게이트 절연막(120)은, 2차원 재료층(110)과 마찬가지로, 한 쪽의 소스 또는 드레인 전극(210)의 측면으로부터 절연층(330)의 표면을 통해, 다른 쪽의 소스 또는 드레인 전극(210)의 측면에 걸쳐 2차원 재료층(110)의 위에 마련되어진다. 이것은, 게이트 절연막(120)은, 소스 또는 드레인 전극(210) 및 절연층(330)의 위에 2차원 재료층(110)과 연속하여 성막된 후, 동시에 패터닝 된 것으로 형성되기 때문이다. 게이트 절연막(120)은, 예를 들면, SiOx 또는 SiNx 등의 무기계의 절연 재료로 형성되어도 좋으며, HfOx 등의 고 유전체 재료로 형성되어도 좋으며, 육방정 질화붕소(hBN)로 형성되어도 좋다. 특히, 2차원 재료층(110)이 천이금속 다이칼코게나이드로 형성되는 경우, 게이트 절연막(120)은, 육방정 질화붕소(hBN)로 형성되어도 좋다. 또한, 게이트 절연막(120)은, 단층막으로 형성되어도 좋으며, 복수의 재료로 된 적층막으로 형성되어도 좋다.
게이트 전극(250)은, 게이트 절연막(120)의 위에 도전성 재료로 마련되고, 플레이너 형 FET인 반도체 장치(100)에 있어 게이트 단자로서 기능 한다. 구체적으로는, 게이트 전극(250)은, 2차원 재료층(110)이 형성된 절연층(330) 위의 영역을 횡단하는 영역에 마련되어진다. 예를 들면, 게이트 전극(250)은, 소스 또는 드레인 전극(210)의 각각을 연결하도록 절연층(330)의 표면에 연신된 2차원 재료층(110)과 직교하도록 연신된 영역에 마련되어도 좋다. 게이트 전극(250)은, 예를 들면, poly-Si로 형성되어도 좋으며, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 형성되어도 좋다. 게이트 전극(250)은, 예를 들면, 단일의 재료로 형성되어도 좋으며, 복수의 재료에 의한 적층 구조에 형성되어도 좋다.
배리어층(270)은, 게이트 전극(250)의 표면에 형성되고, 배리어층(270)과 게이트 절연막(120)의 서로 반응을 억제한다. 배리어층(270)은, 배리어층(230)과 마찬가지로, 게이트 전극(250) 및 게이트 절연막(120)과 반응하지 않고, 또한 이러한 구성과의 밀착성이 높은 W, Ti 또는 Ta 등의 금속, 또는 이들 금속의 합금 또는 질화물에 형성되어도 좋다.
층간 절연막(350)은, 반도체 장치(100)를 매입하도록, 절연층(330)의 위에 절연성 재료에 마련되어진다. 구체적으로는, 층간 절연막(350)은, 반도체 장치(100)를 매입하면서, 반도체 장치(100)의 각 단자인 소스 또는 드레인 전극(210)의 각각 및 게이트 전극(250)을 노출시킨다. 이것에 의해, 층간 절연막(350)은, 반도체 장치(100)의 각 단자에 접속하는 배선을 용이하게 형성하는 것이 가능해진다. 층간 절연막(350)은, 예를 들면, SiOx 또는 SiNx 등의 무기계의 절연 재료로 단층막 또는 적층막으로서 형성되어도 좋다.
본 실시 형태에 관한 반도체 장치(100)에서는, 게이트 전극(250)에 전압을 인가하는 것으로, 전계 효과에 의해 2차원 재료층(110) 및 게이트 절연막(120)의 계면에 고 이동도의 캐리어를 야기시킬 수 있다. 이것에 의하면, 반도체 장치(100)에서는, 게이트 전극(250)에 인가하는 전압에 의해, 소스 또는 드레인 전극(210)의 사이에 흐르는 전류를 제어할 수 있다. 따라서 반도체 장치(100)는, 높은 캐리어 이동도를 갖는 2차원 재료층(110)을 채널로 하는 FET로서 형성될 수 있다. 이와 같은 반도체 장치(100)는, 보다 고속 및 저소비 전력의 동작이 가능하다.
또한, 제1의 실시 형태에서 상술한 것과 같이, 소스 또는 드레인 전극(210)과 2차원 재료층(110)의 사이에는, 소스 또는 드레인 전극(210)과 2차원 재료층(110)의 사이의 쇼트 키 장벽을 완화하는 완충층, 또는 소스 또는 드레인 전극(210)으로의 2차원 재료층(110)의 성막성을 향상시키는 하지층 등이 마련되어도 좋다.
(2. 2. 제조 방법)
계속하여, 도 3A∼도 3H를 참조하여 본 실시 형태에 관한 반도체 장치(100)의 제조 방법에 관하여 설명한다. 도 3A∼도 3H는, 본 실시 형태에 관한 반도체 장치(100)를 제조하는 각 공정을 설명하는 모식적인 종단면도이다.
먼저, 도 3A에 나타내듯이 기판(310)의 위에 절연층(330)을 성막한다. 구체적으로는, 실리콘으로 이루어지는 기판(310)의 위에, CVD 등을 이용하여 Al2O3 등을 성막하는 것으로 절연층(330)을 형성한다.
다음에, 도 3B에 나타내듯이 절연층(330)의 위에 산화막(370)을 성막한다. 구체적으로는, 절연층(330)의 위에, CVD 등을 이용하여 SiOx 등을 성막하는 것으로 산화막(370)을 형성한다. 또한, 산화막(370)은, 절연층(330)과의 사이에서 에칭 선택성을 얻을 수 있으면, 어떤 재료로 형성되어도 좋다.
계속하여, 도 3C에 나타내듯이 산화막(370)의 일부를 제거함으로써, 개구(370A)를 형성한다. 구체적으로는, 에칭을 이용하여 후단에서 소스 또는 드레인 전극(210)을 형성하는 영역의 산화막(370)을 제거하는 것으로, 절연층(330)을 노출시키는 개구(370A)를 형성한다.
그 후, 도 3D에 나타내듯이, 개구(370A)를 매입하도록 소스 또는 드레인 전극(210) 및 배리어층(230)을 형성한다. 구체적으로는, 먼저, CVD 등을 이용하여 개구(370A)의 외형에 따라 W 등을 성막함으로써 배리어층(230)을 형성한다. 계속하여, 배리어층(230)의 위에서 개구(370A)를 매입하도록 Cu 등을 성막함으로써, 소스 또는 드레인 전극(210)을 형성한다. 또한, 산화막(370)의 위에 성막된 W 및 Cu 등은, CMP(Chemical Mechanical Polishing) 또는 전면 에치백 등을 이용하여 제거할 수 있다.
다음에, 도 3E에 나타내듯이 산화막(370)을 제거한다. 구체적으로는, 에칭 등을 이용하여 산화막(370)을 선택적으로 제거하는 것으로, 소스 또는 드레인 전극(210) 및 절연층(330)을 노출시킨다.
계속하여, 도 3F에 나타내듯이 소스 또는 드레인 전극(210) 및 절연층(330)의 외형에 따라, 2차원 재료층(110) 및 게이트 절연막(120)을 순서로 형성한다. 구체적으로는, 먼저, ALD, CVD 또는 PVD 등을 이용하여 MoS2 등의 2차원 재료 및 SiO2 를 순서로 성막한다. 그 후, 소스 또는 드레인 전극(210)의 한편에서 소스 또는 드레인 전극(210)의 다른 방향에 걸쳐 채널이 형성된 영역에 성막된 MoS2 및 SiO2 를 남겨 두도록 에칭 등을 행한 것으로, 2차원 재료층(110) 및 게이트 절연막(120)을 형성할 수 있다. 이것에 의해, 한 쪽의 소스 또는 드레인 전극(210)의 측면으로부터 절연층(330)의 표면을 통하여 다른 쪽의 소스 또는 드레인 전극(210)의 측면에 걸쳐, 2차원 재료층(110) 및 게이트 절연막(120)을 형성할 수 있다.
다음에, 도 3G에 나타내듯이 절연층(330) 및 게이트 절연막(120)의 위에 층간 절연막(350)을 성막하고, 층간 절연막(350)의 일부를 제거하는 것으로 개구(350A)를 형성한다. 구체적으로는, 절연층(330) 및 게이트 절연막(120)의 위에, CVD 등을 이용하여 SiOx 등을 성막하는 것으로 층간 절연막(350)을 형성한다. 그 후, 에칭을 이용하여 후단에서 게이트 전극(250)을 형성하는 영역의 층간 절연막(350)을 제거하는 것으로, 게이트 절연막(120)을 노출시키는 개구(350A)를 형성한다.
그 후, 도 3H에 나타내듯이 개구(350A)를 매입하도록 게이트 전극(250) 및 배리어층(270)을 형성한다. 구체적으로는, 먼저, CVD 등을 이용하여 개구(350A)의 외형에 따라 W 등을 성막함으로써 배리어층(270)을 형성한다. 계속하여, 배리어층(270)의 위에서 개구(350A)를 매입하도록 Cu 등을 성막함으로써 게이트 전극(250)을 형성한다. 또한, 층간 절연막(350)의 위에 성막된 W 및 Cu 등은, CMP(Chemical Mechanical Polishing) 또는 전면 에치백 등을 이용하여 제거할 수 있다.
이상의 공정에 의해, 본 실시 형태에 관한 반도체 장치(100)를 제조할 수 있다.
(2. 3. 변형례)
이하에서는, 도 4∼도 8을 참조하여 본 실시 형태에 관한 반도체 장치(100)의 변형례에 관하여 설명한다.
(제1의 변형례)
먼저, 도 4를 참조하여 제1의 변형례에 관한 반도체 장치(101)의 구조에 관하여 설명한다. 도 4는, 제1의 변형례에 관한 반도체 장치(101)의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
예를 들면, 도 4에 나타내듯이 소스 또는 드레인 전극(211)은, 2차원 재료층(110)이 마련된 폭보다도 큰 폭으로 마련되어도 좋다. 구체적으로는, 소스 또는 드레인 전극(211)의 각각이 배열된 방향과 직교하는 방향의 소스 또는 드레인 전극(211)의 폭(또는, 최대 길이)은, 같은 방향의 2차원 재료층(110)의 폭보다도 길더라도 좋다. 이와 같은 경우, 2차원 재료층(110)은, 사각주 형상으로 마련되는 소스 또는 드레인 전극(211)의 4개의 측면중의 1개의 측면의 일부 영역에 마련되는 것이 된다.
제1의 변형례에 관한 반도체 장치(101)에 의하면, 소스 또는 드레인 전극(211)과 2차원 재료층(110)의 정렬의 허용 오차를 크게할 수 있다. 따라서 제1의 변형례에 관한 반도체 장치(101)는, 반도체 장치(101)의 제조시에 있어서 허용 오차를 보다 크게할 수 있기 때문에 반도체 장치(101)의 수율을 향상시켜 제조 비용을 저감하는 것이 가능하다.
(제2의 변형례)
다음에, 도 5를 참조하여 제2의 변형례에 관한 반도체 장치(102)의 구조에 관하여 설명한다. 도 5는 제2의 변형례에 관한 반도체 장치(102)의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
예를 들면, 도 5에 나타내듯이 2차원 재료층(112) 및 게이트 절연막(122)은, 소스 또는 드레인 전극(210)의 측면 전둘레에 걸쳐 마련되어 있어도 좋다. 구체적으로는, 2차원 재료층(112) 및 게이트 절연막(122)은, 사각주 형상으로 마련되는 소스 또는 드레인 전극(210)의 4개의 측면 전부에 마련되어 있어도 좋다. 이와 같은 경우, 소스 또는 드레인 전극(210)의 각각은, 절연층(330)의 표면에서 2차원 재료층(112) 및 게이트 절연막(122)이 마련된 영역의 내부에 섬형상으로 마련되게 된다.
제2의 변형례에 관한 반도체 장치(102)에 의하면, 소스 또는 드레인 전극(210)과 2차원 재료층(112)의 접촉면적을 보다 크게할 수 있다. 즉, 도 5에서 나타낸 제2의 변형례에 관한 반도체 장치(102)는, 도 2에서 나타냈던 반도체 장치(100)와 비교하여, 소스 또는 드레인 전극(210)과 2차원 재료층(112)과의 접촉면적을 약 4배로 할 수 있다. 따라서 제2의 변형례에 관한 반도체 장치(102)는, 소스 또는 드레인 전극(210)과 2차원 재료층(112)의 사이의 접촉 저항을 보다 작게 할 수 있다.
(제3의 변형례)
계속하여, 도 6을 참조하여 제3의 변형례에 관한 반도체 장치(103)의 구조에 관하여 설명한다. 도 6은 제3의 변형례에 관한 반도체 장치(103)의 구조를 모식적으로 나타내는 종단면도이다.
예를 들면, 도 6에 나타내듯이 소스 또는 드레인 전극(213)은, 하부 전극(223B) 및 상부 전극(223A)으로 구성되고, 2차원 재료층(113) 및 게이트 절연막(123)은, 상부 전극(223A), 하부 전극(223B) 및 절연층(330)의 외형에 따라 마련되어도 좋다.
구체적으로는, 소스 또는 드레인 전극(213)은, 절연층(330)의 위에 마련된 하부 전극(223B)과 하부 전극(223B)의 위에 마련되고, 하부 전극(223B)보다도 평면 형상이 작은 상부 전극(223A)으로 구성되어도 좋다. 이와 같은 경우, 소스 또는 드레인 전극(213)은, 절연층(330)의 표면과 평행한 면을 갖는 외형으로 마련되는 것이 된다. 여기에서, 2차원 재료층(113)은, 소스 또는 드레인 전극(213) 및 절연층(330)의 외형에 따라 마련되고, 게이트 절연막(123)은, 2차원 재료층(113)의 위에, 소스 또는 드레인 전극(213) 및 절연층(330)의 외형에 따라 마련되어진다. 구체적으로는, 2차원 재료층(113) 및 게이트 절연막(123)은, 한 쪽의 상부 전극(223A)의 측면으로부터 한 쪽의 하부 전극(223B)의 윗면, 절연층(330)의 표면 및 다른 쪽의 하부 전극(223B)의 윗면을 통하여 다른 쪽의 상부 전극(223A)의 측면에 걸쳐 연속하여 마련되어 얻어진다.
제3의 변형례에 관한 반도체 장치(103)에 의하면, 소스 또는 드레인 전극(213)과 2차원 재료층(113)의 접촉면적을 보다 크게할 수 있다. 즉, 도 6에서 나타낸 제3의 변형례에 관한 반도체 장치(103)는, 도 2로 나타냈던 반도체 장치(100)와 비교하여, 하부 전극(223B)의 부분만, 소스 또는 드레인 전극(213)과 2차원 재료층(113)의 접촉면적을 크게 할 수 있다. 따라서 제3의 변형례에 관한 반도체 장치(103)에서는, 소스 또는 드레인 전극(213)과 2차원 재료층(113)의 사이의 접촉 저항을 보다 작게 할 수 있다.
또한, 도 6에 나타내는 반도체 장치(103)에서는, 배리어층(233)은, 상부 전극(223A)의 표면에 마련되어 있지만, 제3의 변형례는, 이러한 예시로 한정되지 않는다. 배리어층(233)은, 상부 전극(223A) 및 하부 전극(223B)의 표면에 마련되어 있어도 좋으며, 하부 전극(223B)의 표면에만 마련되어 있어도 좋고, 하부 전극(223B) 및 상부 전극(223A)를 합한 소스 또는 드레인 전극(213)의 표면에 마련되어 있어도 좋다.
(제4의 변형례)
다음에, 도 7을 참조하여 제4의 변형례에 관한 반도체 장치(104)의 구조에 관하여 설명한다. 도 7은 제4의 변형례에 관한 반도체 장치(104)의 구조를 모식적으로 나타내는 종단면도이다.
예를 들면, 도 7에 나타내듯이 소스 또는 드레인 전극(214)은, 하부 전극(224B) 및 상부 전극(224A)으로 구성되고, 2차원 재료층(114) 및 게이트 절연막(124)은, 하부 전극(224B) 및 절연층(330)의 외형에 따라 마련되어도 좋다.
구체적으로는, 소스 또는 드레인 전극(214)은, 제3의 변형례에 관한 반도체 장치(103)와 마찬가지로, 절연층(330)의 위에 마련된 하부 전극(224B)과 하부 전극(224B)의 위에 마련되고, 하부 전극(224B)보다도 평면 형상이 작은 상부 전극(224A)으로 구성되어도 좋다. 2차원 재료층(114)은, 하부 전극(224B) 및 절연층(330)의 외형에 따라 마련되고, 게이트 절연막(124)은, 2차원 재료층(114)의 위에, 하부 전극(224B) 및 절연층(330)의 외형에 따라 마련되어진다. 구체적으로는, 2차원 재료층(114)은, 한 쪽의 하부 전극(224B)의 윗면에서 절연층(330)의 표면을 통하여 다른 쪽의 하부 전극(224B)의 윗면에 걸쳐 연속하여 마련되어진다.
제4의 변형례에 관한 반도체 장치(104)에 의하면, 소스 또는 드레인 전극(214)의 측면에 2차원 재료층(114) 및 게이트 절연막(124)을 성막하지 않으면서, 2차원 재료층(114)과 소스 또는 드레인 전극(214)의 사이에서 충분한 접촉면적을 확보할 수 있다. 따라서 제4의 변형례에 관한 반도체 장치(104)는, 반도체 장치(104)의 제조의 난이도를 저하시킬수 있기 때문에 반도체 장치(104)의 제조 비용을 저감시키는 것이 가능하다.
또한, 도 7에 나타내는 반도체 장치(104)에서는, 배리어층(234)은, 상부 전극(224A)의 표면에 마련되어 있지만, 제4의 변형례는, 이러한 예시로 한정되지 않는다. 배리어층(234)은, 상부 전극(224A) 및 하부 전극(224B)의 표면에 마련되어 있어도 좋으며, 하부 전극(224B)의 표면에만 마련되어 있어도 좋고, 하부 전극(224B) 및 상부 전극(224A)을 맞춘 소스 또는 드레인 전극(214)의 표면에 마련되어 있어도 좋다.
(제5의 변형례)
계속하여, 도 8을 참조하여 제5의 변형례에 관한 반도체 장치(105)의 구조에 관하여 설명한다. 도 8은 제5의 변형례에 관한 반도체 장치(105)의 구조를 모식적으로 나타내는 평면도 및 종단면도이다.
예를 들면, 도 8에 나타내듯이 게이트 전극(255)은, 절연층(335)의 아래에 마련되어 있어도 좋다. 구체적으로는, 게이트 전극(255)은, 2차원 재료층(110)이 형성된 영역을 횡단하는 영역의 절연층(335)의 아래에, 기판(310)에 매입되고 마련되어도 좋다. 이와 같은 경우, 2차원 재료층(110)의 위에는 게이트 절연막(120)이 마련되지 않고, 절연층(335)이 게이트 절연막으로서 기능하는 것이 된다. 절연층(335)은, 게이트 절연막(120)의 재료로서 상술한 SiOx 또는 SiNx 등의 무기계의 절연 재료, 또는 HfOx 등의 고 유전체 재료로 형성되어도 좋다.
제5의 변형례에 관한 반도체 장치(105)에 의하면, 게이트 절연막(120)을 성막하는 공정 및 층간 절연막(350)을 에칭하여 게이트 전극(250)을 형성하는 공정을 생략할 수 있다. 따라서 제5의 변형례에 관한 반도체 장치(105)는, 반도체 장치(105)의 제조의 난이도를 저하시킴으로써, 반도체 장치(105)의 제조 비용을 저감시키는 것이 가능하다.
또한, 게이트 전극(255)은, W, Cu, Ti, Al, Pt 또는 Au 등의 금속재료, 또는 TiN 또는 TaN 등의 금속 화합물로 형성되어도 좋지만, 제5의 변형례는, 이러한 예시로 한정되지 않는다. 게이트 전극(255)은, Si 등의 반도체로 형성된 기판(310)에 도입하는 불순물의 도전형을 주위와 다르게 하는 것으로 형성해도 좋다.
<3. 제3의 실시 형태>
또한, 도 9를 참조하여 본 개시의 제3의 실시 형태에 관한 도전구조의 구조에 관하여 설명한다. 도 9는 본 실시 형태에 관한 도전구조의 구조를 모식적으로 나타내는 평면도 및 종단면도이다. 본 실시 형태에 관한 도전구조는, 제1의 실시 형태로 설명하는 도전구조(10)를 포함하고, 능동 소자 등을 배선으로 접속하는 것으로 회로를 형성하는 백엔드공정(Back End Of Line:BEOL)에 이용되는 도전구조이다.
도 9에 나타내듯이 도전구조(1000)는, 제1 배선층(216A)과 제1 층간 절연막(366)과 제2 배선층(216B)과 제2 층간 절연막(356)과 배리어층(236A, 236B)과 스토퍼층(410)과 2차원 재료층(110)을 구비한다. 도 9에서는 스토퍼층(410), 제1 배선층(216A) 및 2차원 재료층(110)에 의해, 제1의 실시 형태에 관한 도전구조(10)가 형성된다.
제1 배선층(216A) 및 제2 배선층(216B)은, 2차원 재료층(110) 및 스토퍼층(410)에 대하여, 서로 대향하는 면측에 각각 마련되어진다. 구체적으로는, 제1 배선층(216A)은, 스토퍼층(410)의 위에 볼록하게 되도록 마련되고, 제2 배선층(216B)은, 스토퍼층(410)의 제1 배선층(216A)이 마련된 면과 대향하는 면측에 마련되어진다. 여기에서, 스토퍼층(410)에는, 제2 배선층(216B)이 마련된 영역에 대응하는 영역에 개구가 마련되어 있다. 이것에 의해, 2차원 재료층(110)은, 제1 배선층(216A)의 측면으로부터 스토퍼층(410)의 한 면 및 스토퍼층(410)의 개구를 통하여 제2 배선층(216B)까지 마련되어진다. 따라서 도전구조(1000)는, 제1 배선층(216A) 및 제2 배선층(216B)을 전기적으로 접속할 수 있다. 즉, 2차원 재료층(110)은, 제1 배선층(216A), 스토퍼층(410) 및 제2 배선층(216B)의 외형에 따라 마련되는 것이 된다.
또한, 제1 배선층(216A) 및 제2 배선층(216B)을 형성하는 재료는, 제2의 실시 형태에 관한 반도체 장치(100)의 소스 또는 드레인 전극(210)과 마찬가지라도 좋다. 제1 층간 절연막(366) 및 제2 층간 절연막(356)을 형성하는 재료는, 제2의 실시 형태에 관한 반도체 장치(100)의 층간 절연막(350)과 마찬가지라도 좋다. 또한, 배리어층(236A, 236B)은, 제2의 실시 형태에 관한 반도체 장치(100)의 배리어층(230)과 마찬가지로, 제1 배선층(216A) 및 제2 배선층(216B)의 표면에 각각 마련되어도 좋다.
스토퍼층(410)은, 제1 층간 절연막(366) 및 제2 층간 절연막(356)을 형성하는 재료와 에칭 선택성이 확보될 수 있는 절연성 재료로서, 제1 층간 절연막(366) 및 제2 층간 절연막(356)의 사이에 마련되어진다. 이것에 의해, 스토퍼층(410)은, 제1 층간 절연막(366) 및 제2 층간 절연막(356)을 관통하여 에칭이 진행하는 것을 방지할 수 있다. 예를 들면, 제1 층간 절연막(366) 및 제2 층간 절연막(356)이 SiOx로 형성되는 경우, 스토퍼층(410)은 SiNx 로 형성되어도 좋다.
제3의 실시 형태에 관한 도전구조(1000)에 의하면, 능동 소자 등의 각각을 전기적으로 접속하는 배선을 2차원 재료층(110)으로 형성할 수 있기 때문에 배선을 보다 미세하게, 또한 높은 도전성으로 형성할 수 있다. 따라서 제3의 실시 형태에 관한 도전구조(1000)는, 능동 소자를 다수 배선한 집적 회로(예를 들면, IC 칩)의 소형화에 기여하는 것이 가능하다.
<4. 적용례>
본 개시의 한 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)는, 여러 가지의 전자 기기의 회로 내에 탑재될 수 있다. 여기에서, 도 10A∼도 10C를 참조하여 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)가 탑재되어지는 전자 기기의 예에 관하여 설명한다. 도 10A∼도 10C는, 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)가 탑재되어지는 전자 기기의 일례를 나타내는 외관도이다.
예를 들면, 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)는, 스마트폰 등의 전자 기기의 회로 내에 탑재될 수 있다. 구체적으로는, 도 10A에 나타내듯이 스마트폰(900)은, 각종 정보를 표시하는 표시부(901)와 유저에 의한 조작 입력을 접수하는 버튼 등으로 구성되는 조작부(903)를 구비한다. 여기에서, 스마트폰(900)의 각종 동작을 제어하는 제어 회로 내에는 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)가 탑재되어도 좋다.
예를 들면, 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)는, 디지털 카메라 등의 전자 기기의 회로 내에 탑재될 수 있다. 구체적으로는, 도 10B 및 도 10C에 나타내듯이 디지털 카메라(910)는, 본체부(카메라 보디)(911)와 교환식의 렌즈 유닛(913)과 촬영시에 유저에 의해 파지되는 그립부(915)와 각종 정보를 표시하는 모니터부(917)와 촬영시에 유저에 의해 관찰되는 슬루화를 표시하는 EVF(Electronic View Finder)(919)를 구비한다. 또한, 도 10B는 디지털 카메라(910)를 앞쪽(즉, 피사체 측)으로부터 바라본 외관도이며, 도 10C는, 디지털 카메라(910)를 뒤쪽(즉, 촬영자 측)으로부터 바라본 외관도이다. 여기에서, 디지털 카메라(910)의 각종 동작을 제어하는 제어 회로 내에는, 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)가 적용되어도 좋다.
또한, 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)가 탑재되어지는 전자 기기는, 상기 예시로 한정되지 않는다. 본 실시 형태에 관한 도전구조(10, 1000) 또는 반도체 장치(100)는, 모든 분야의 전자 기기의 회로 내에 탑재되어도 좋다. 이와 같은 전자 기기로서는, 예를 들면, 안경형 웨어러블 디바이스, HMD(Head Mounted Display), 텔레비전 장치, 전자북, PDA(Personal Digital Assistant), 노트형 퍼스널 컴퓨터, 비디오 카메라 또는 게임기기 등을 예시할 수 있다.
이상, 첨부 도면을 참조하면서 본 개시의 바람직한 실시 형태에 관하여 상세히 설명했지만, 본 개시의 기술적 범위는 이러한 예로 한정되지 않는다. 본 개시의 기술 분야에 있어서 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에 있어서, 각종의 변경례 또는 수정례에 상도 할 수 있는 것은 분명하고, 이것들에 대해서도 당연히 본 개시의 기술적 범위에 속하는 것이라고 이해될 것이다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것으로서 한정적인 것은 아니다. 즉, 본 개시에 관한 기술은, 상기의 효과와 함께 또는 상기의 효과에 대신하여 본 명세서의 기재로부터 당업자에게는 명확한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1) 절연층과,
상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 마련된 금속층과,
상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 마련된 2차원 재료층을 구비하는 도전구조.
(2) 상기 2차원 재료층은, 2차원 구조의 단위층이 적층된 층상 구조를 갖는 상기 (1)에 기재된 도전구조.
(3) 상기 2차원 재료층의 막두께는, 10nm 이하인 상기(1) 또는 (2)에 기재된 도전구조.
(4) 상기 2차원 재료층은, 상기 금속층의 측면의 전둘레에 걸쳐 마련되는 상기 (1) 내지 (3)의 어느 한 항에 기재된 도전구조.
(5) 절연층의 한 면에 상기 절연층의 두께 방향으로 볼록하게 되는 금속층을 형성하는 것과,
상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 2차원 재료층을 형성하는 것을 포함하는 도전구조의 형성 방법.
(6) 절연층과,
상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 각각 마련된 소스 전극 및 드레인 전극과,
상기 소스 전극으로부터 상기 드레인 전극에 걸쳐, 상기 절연층의 상기 한 면 및 상기 소스 전극 및 상기 드레인 전극의 외형에 따라 마련된 2차원 재료층과,
상기 절연층의 두께 방향에 게이트 절연막 또는 상기 절연층을 끼우고, 상기 2차원 재료층의 일부와 중첩하는 영역에 마련된 게이트 전극을 구비하는 반도체 장치.
(7) 상기 2차원 재료층은, 상기 소스 전극의 측면으로부터 상기 드레인 전극의 측면에 걸쳐 마련되는 상기 (6)에 기재된 반도체 장치.
(8) 상기 게이트 전극은, 상기 2차원 재료층이 마련된 영역을 횡단하는 영역에 마련되는 상기 (6) 또는 (7)에 기재된 반도체 장치.
(9) 상기 소스 전극 및 상기 드레인 전극은, 상기 절연층의 동일면에 마련되는 상기(6) 내지 (8)의 어느 한 항에 기재된 반도체 장치.
(10) 상기 게이트 전극은, 상기 소스 전극 및 상기 드레인 전극이 마련된 상기 절연층의 상기 한 면에, 상기 게이트 절연막을 끼우고 마련되는 상기 (9)에 기재된 반도체 장치.
(11) 상기 2차원 재료층은, 상기 소스 전극 또는 상기 드레인 전극의 측면의 전둘레에 걸쳐 마련되는 상기 (6) 내지 (10)의 어느 한 항에 기재된 반도체 장치.
(12) 상기 소스 전극 또는 상기 드레인 전극은, 상기 절연층의 상기 한 면에 마련된 하부 전극과 상기 하부 전극보다도 평면 형상이 작고, 또한 상기 하부 전극의 위에 마련된 상부 전극을 가지며,
상기 2차원 재료층은, 적어도 상기 하부 전극의 외형에 따라 마련되는 상기 (6) 내지 (11)의 어느 한 항에 기재된 반도체 장치.
10 : 도전구조 11 : 2차원 재료층
21 : 금속층 23 : 배리어층
31 : 기판 33 : 절연층
100, 101, 102, 103, 104, 105 : 반도체 장치
110, 112, 113, 114 : 2차원 재료층 120, 122, 123, 124 : 게이트 절연막
210, 211, 213, 214 : 드레인 전극 223A, 224A : 상부 전극
223B, 224B : 하부 전극 230, 233, 234, 270 : 배리어층
250, 255 : 게이트 전극 310 : 기판
330, 335 : 절연층 350 : 층간 절연막

Claims (12)

  1. 절연층과,
    상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 마련된 금속층과,
    상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 마련된 2차원 재료층을 구비하고,
    상기 2차원 재료층은, 상기 금속층의 측면의 전둘레에 걸쳐 마련되는 것을 특징으로 하는 도전구조.
  2. 제1항에 있어서,
    상기 2차원 재료층은, 2차원 구조의 단위층이 적층된 층상 구조를 갖는 것을 특징으로 하는 도전구조.
  3. 제1항에 있어서,
    상기 2차원 재료층의 막두께는, 10nm 이하인 것을 특징으로 하는 도전구조.
  4. 삭제
  5. 절연층의 한 면에 상기 절연층의 두께 방향으로 볼록하게 되는 금속층을 형성하는 단계와,
    상기 금속층의 측면으로부터 상기 절연층의 상기 한 면에 걸쳐 상기 금속층 및 상기 절연층의 외형에 따라 2차원 재료층을 형성하는 단계를 포함하고,
    상기 2차원 재료층은, 상기 금속층의 측면의 전둘레에 걸쳐 마련되는 것을 특징으로 하는 도전구조의 형성 방법.
  6. 절연층과,
    상기 절연층의 두께 방향으로 볼록하게 되도록 상기 절연층의 한 면에 각각 마련된 소스 전극 및 드레인 전극과,
    상기 소스 전극으로부터 상기 드레인 전극에 걸쳐, 상기 절연층의 상기 한 면 및 상기 소스 전극 및 상기 드레인 전극의 외형에 따라 마련된 2차원 재료층과,
    상기 절연층의 두께 방향에 게이트 절연막 또는 상기 절연층을 끼우고, 상기 2차원 재료층의 일부와 중첩하는 영역에 마련된 게이트 전극을 구비하고,
    상기 2차원 재료층은, 상기 소스 전극 또는 상기 드레인 전극의 측면의 전둘레에 걸쳐 마련되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 2차원 재료층은, 상기 소스 전극의 측면으로부터 상기 드레인 전극의 측면에 걸쳐 마련되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 게이트 전극은, 상기 2차원 재료층이 마련된 영역을 횡단하는 영역에 마련되는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 상기 절연층의 동일면에 마련되는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 게이트 전극은, 상기 소스 전극 및 상기 드레인 전극이 마련된 상기 절연층의 상기 한 면에, 상기 게이트 절연막을 끼어 마련되는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. 제6항에 있어서,
    상기 소스 전극 또는 상기 드레인 전극은, 상기 절연층의 상기 한 면에 마련된 하부 전극과 상기 하부 전극보다도 평면 형상이 작고, 또한 상기 하부 전극의 위에 마련된 상부 전극을 가지며,
    상기 2차원 재료층은, 적어도 상기 하부 전극의 외형에 따라 마련되는 것을 특징으로 하는 반도체 장치.
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