CN110061059B - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN110061059B
CN110061059B CN201910027602.9A CN201910027602A CN110061059B CN 110061059 B CN110061059 B CN 110061059B CN 201910027602 A CN201910027602 A CN 201910027602A CN 110061059 B CN110061059 B CN 110061059B
Authority
CN
China
Prior art keywords
thin film
semiconductor layer
film transistor
pair
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910027602.9A
Other languages
English (en)
Other versions
CN110061059A (zh
Inventor
甘利浩一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN110061059A publication Critical patent/CN110061059A/zh
Application granted granted Critical
Publication of CN110061059B publication Critical patent/CN110061059B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1604—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes

Abstract

本申请涉及薄膜晶体管及其制造方法以及电子设备。根据本技术的实施方式提供了一种薄膜晶体管，包括：栅电极以及一对源电极和漏电极；以及半导体层，具有在其中形成的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中，所述一对连接部的相对面中的一者或者两者为非平面。

Description

薄膜晶体管及其制造方法
本申请是申请日为2014年07月09日、申请号为201410325781.1、发明名称为“薄膜晶体管及其制造方法以及电子设备”的申请的分案申请。
相关申请的交叉引用
本申请要求于2013年7月19日递交到日本专利局的JP2013-150413的优先权，其中所述全部内容通过引用结合于此。
技术领域
本发明涉及一种其中沟道和电极线之间的连接部由干法蚀刻形成的薄膜晶体管(TFT)、制造所述薄膜晶体管的方法，以及包括所述薄膜晶体管的电子设备。
背景技术
在平板显示器中，例如液晶显示器和有机电致发光(EL)显示，在实际应用中薄膜晶体管(TFT)被广泛的用作为驱动元件。所述薄膜晶体管是使用半导体材料，例如非晶硅(Si)、多晶硅(polysilicon)、氧化物半导体或者用于活性层(沟道)的有机半导体制成的。
使用上述的半导体材料形成的所述沟道经由设置在层间绝缘膜中的接触孔电连接至电极线(例如各个源电极和漏电极)。所述接触孔是由湿法蚀刻形成的(例如日本未经审查专利申请公开第2001-305576号以及第2012-160679号)。在所述接触孔是由湿蚀刻形成的情况下，降低了布局效率因为必须考虑到用于避免蚀刻剂的渗流影响的沟道区的保护的处理界限。
这样的低效率布局可以通过干法蚀刻形成所述接触孔而改善。
发明内容
然而，当所述接触孔由干法蚀刻形成时，所述接触孔穿透沟道。这是因为与互补金属氧化物半导体(CMOS)处理过程不同，在沟道下的层中没有设置金属硅化物薄膜或诸如此类的蚀刻阻止膜，并且所述沟道和电极线之间的接触面积被限定于设置在所述沟道中的所述接触孔的侧面的区域中。因此，布局效率得到改善的同时接触电阻增加。此外，既然极易发生电流集中，所以电迁移(EM)阻抗降劣化。
希望提供一种薄膜晶体管，能够减少接触电阻并且提高EM阻抗、制造所述薄膜晶体管的方法以及电子设备。
根据本技术的实施方式提供了一种薄膜晶体管，包括：栅电极和一对源电极和漏电极；以及具有沟道形成在其中的半导体层，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中所述一对连接部的相对面(opposed surface)中的一者或者两者为非平面。
根据本技术的实施方式，提供了一种制造薄膜晶体管的方法，所述方法包括以下步骤：
(A)在基板上形成栅电极；
(B)在所述基板和所述栅电极上形成半导体层；
(C)在所述半导体层中形成通孔，并且形成具有其中一者或者两者为非平面的相对面的一对连接部；以及
(D)在半导体层上形成一对源电极和漏电极，所述源电极和漏电极经由所述连接部被连接至所述半导体层。
根据本技术的实施方式，提供了一种拥有显示单元的电子设备，所述显示单元设置有多个显示器件和被配置为驱动显示器件的多个薄膜晶体管，每一个薄膜晶体管包括：栅电极以及一对源电极和漏电极；以及半导体层，具有形成在其中的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中所述一对连接部的相对面中的一者或者两者为非平面。
在所述薄膜晶体管、制造所述薄膜晶体管的所述方法、以及根据上述相应的本技术的实施方式的所述电子设备中，设置在所述半导体层中的所述一对连接部的相对面中的一者或者两者形成为非平面。这扩大了连接部中的一者或两者中所述半导体层与所述源电极和/或漏电极之间的接触面积。
根据所述薄膜晶体管、制造所述薄膜晶体管的所述方法、以及根据上述相应的本技术的实施方式的所述电子设备，设置在所述半导体层中的所述一对连接部的相对面中的一者或者两者形成为一种非平面。这扩大了连接部中的一者或者两者中的所述半导体层与所述源电极和/或漏电极之间的接触面积，并且允许减少接触电阻。此外，由于电流集中的发生被抑制，则EM阻抗得到改善。
应当理解上述两者概述及以下的详细说明是示例性的，并且旨在提供权利要求中技术的另外说明。
附图说明
附图被包括进来以提供对所述公开的进一步理解并形成一体并且构成本说明书的一部分。所述附图示出实施方式和所述规范，并且用于说明所述技术的原理。
图1A为示出根据本公开的第一实施方式的薄膜晶体管的构成的平面图。
图1B为在图1A中示出的所述薄膜晶体管的截面图。
图2A为示出在图1A和1B中示出的所述薄膜晶体管的制造过程的截面图。
图2B为根据图2A的截面图。
图2C为根据图2B的截面图。
图2D为根据图2C的截面图。
图3为示出根据本公开的实施方式的包括所述薄膜晶体管的显示单元的示例性构成的框图。
图4为示出在图3中示出的像素的示例性构成细节的电路图。
图5A为示出根据本公开第二实施方式的薄膜晶体管的构成的平面图。
图5B为在图5A中示出的所述薄膜晶体管的截面图。
图6A为示出根据本公开的变形1的薄膜晶体管的构成的平面图。
图6B为在图6A中示出的所述薄膜晶体管的截面图。
图7A为示出根据本公开的变形2的薄膜晶体管的示例性构成的平面图。
图7B为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图7C为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图8为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图9为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图10为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图11为示出根据本公开的变形2的薄膜晶体管的另一个示例性构成的平面图。
图12A为示出根据本公开的变形3的薄膜晶体管的构成的截面图。
图12B为在图12A中示出的所述薄膜晶体管的连接部的放大图。
图13为示出根据本公开的变形4的薄膜晶体管的构成的截面图。
图14A为示出根据上述实施方式和变形之一的包括所述薄膜晶体管的显示单元的应用示例1的外观的透视图。
图14B为示出在图14A中示出的所述应用示例的外观的另一个实施例的透视图。
图15为示出应用示例2的外观的透视图。
图16为示出应用示例3的外观的透视图。
图17A为示出应用示例4的外观的前视透视图。
图17B为示出应用示例4的外观的后视透视图。
图18为示出应用示例5的外观的透视图。
图19为示出应用示例6的外观的透视图。
图20A包括示出处于闭合状态的应用示例7的框图。
图20B为示出处于打开状态的应用示例7的框图。
具体实施方式
在下文中本公开的一些实施方式将参考附图详细地描述。注意下文中的说明将按以下顺序安排。
1.第一实施方式(具有梳形连接部的底栅型TFT)。
1-1.TFT的构造。
1-2.制造TFT的方法。
1-3.显示单元的总体构造。
1-4.功能和效果。
2.第二实施方式(具有圆形连接部的TFT)。
3.变形。
3-1.变形1(具有多个连接部的TFT)。
3-2.变形2(一种在半导体的端面上设置连接部的示例)。
3-3.变形3(一种在连接部的壁面具有锥角的示例)。
3-4.变形4(顶栅型TFT)。
4.应用实例。
<1.第一实施方式>
[1-1.薄膜晶体管构造]
图1A示出了根据本公开的第一实施方式的薄膜晶体管(TFT)1的平面构造。图1B示出了沿着图1A中I-I线的所述薄膜晶体管1的截面构造。所述薄膜晶体管1是所谓的底栅型TFT(一种反相交错结构)。在所述薄膜晶体管1中，栅电极12、栅绝缘膜13、半导体层14、沟道保护膜15以及源电极和漏电极16A和16B，按以上述顺序设置在由玻璃等材料制成的基板11上。在第一实施方式的所述薄膜晶体管1中，所述半导体层14、所述源电极16A、以及所述漏电极16B经由设置在所述半导体层14中的通孔14A和14B的壁面(连接部A1和A2)彼此相互电连接。
所述栅电极12具有将栅压施加到薄膜晶体管1并通过所述栅压去控制所述半导体薄膜14中的电子密度的作用。所述栅电极12设置在所述基板11上的选择区中，并且可以单元素金属构成，例如铂(Pt)、钛(Ti)、钌(Ru)、钼(Mo)、铜(Cu)、钨(W)、镍(Ni)、铝(Al)、以及钽(Ta)或者其它合金。例如所述栅电极12可以是主要由铟(In)或者锌(Zn)组成的透光氧化物构成，并且可以具体地由包括氧化铟锡(ITO)、氧化铟锡(IZO)、氧化锌(ZnO)等的透明导电薄膜构成。两个或更多的上述材料的堆叠可以用于所述栅电极12。例如具有400nm厚度(堆叠方向(Z轴方向)的厚度，在下文中简单地称为厚度)的铝层铝合金层以及具有50nm厚度的钼层会被堆叠。铝合金层的示例可以包括铝钕合金层。
例如所述绝缘膜13可以通过包括一个或多个氧化硅(SiO)膜、氮化硅(SiN)膜、氮氧化硅(SiON)膜、氧化铪(HfO)膜、氧化铝(AlO)膜、氮化铝(AlN)膜、氧化钽(TaO)膜、氧化锆(ZrO)膜、氮氧化铪膜、氮氧化硅铪膜、氮氧化铝膜、氮氧化钽膜、以及氮氧化锆膜的绝缘膜构成。所述绝缘膜13具有单层结构，或者具有两个或更多层的堆叠结构，例如SiN层和SiO层。当所述绝缘膜13具有两个或更多层的堆叠结构时，可以改善所述半导体层14的界面特征，或者可以有效的抑制外来的杂质沾污入所述半导体层14。例如包含具有200nm厚度至800nm厚度的所述绝缘膜13。
所述半导体层14以岛形图案设置在所述绝缘膜13上，并且在与一对源电极和漏电极16A和16B之间的栅电极12相对的位置具有一个沟道区。例如所述半导体层14可以由在低温或者高温形成的多晶硅(低温多晶硅LTPS，或者高温多晶硅HTPS)或者非晶硅构成。例如所述半导体层14可以由主要是一个或多个铟(In)、镓(Ga)、锌(Zn)、硅(Si)、锡(Sn)、铝(Al)、以及钛(Ti)的氧化物组成的氧化物半导体构成。所述半导体层14可以由上述元素的复合氧化物构成。这样一个氧化物半导体的示例包括非结晶氧化物半导体例如氧化铟锡锌(ITZO)和氧化铟镓锌(IGZO，InGaZnO)。所述半导体层14可以部分地由这样的非结晶氧化物半导体构成。所述半导体层14同样可以由结晶氧化物半导体例如氧化锌(ZnO)、氧化铟锡(IZO)、氧化铟镓(IGO)、ITO、和氧化铟(InO)构成。透明氧化物半导体主要由氧化锌组成，例如氧化铟镓锌(IGZO)、氧化锌、铝掺杂氧化锌(AZO)、或者镓掺杂氧化锌可以用于所述半导体层14。尽管所述半导体层14可以是非结晶或者结晶的，结晶半导体层14具有对蚀刻液相对高的抗性，并且因此能够更加轻易的应用于器件结构的构造中。此外，所述半导体层14可以由例如包含有机导电材料和掺杂材料的有机半导体材料构成。例如聚噻吩、聚吡咯、聚苯胺、聚乙炔、聚亚苯基、聚呋喃、聚硒吩(polyselenophene)、聚异硫却(polyisothianaphthene)、聚苯硫、聚苯乙烯撑，聚亚苯乙烯撑、聚萘、聚蒽、聚芘(polypyrene)、聚甘菊蓝(polyazulene)、酞菁、并五苯、部花青、以及聚乙烯二氧噻吩中的一个或多个可以被作为所述有机导电材料。例如一个或多个的碘、高氯酸、盐酸、硫酸、硝酸、磷酸、四氟硼酸、五氟化砷、六氟磷酸、烷基磺酸、全氟磺酸、聚丙烯酸、聚苯乙烯磺酸、以及十二基苯磺酸可被作为所述掺杂材料。例如考虑到在制造过程中的退火的供氧效率，所述半导体层14的厚度最好在5nm至100nm内。
例如所述沟道保护膜15可以设置在所述半导体层14和所述绝缘膜13上以便覆盖所述半导体层14。所述沟道保护膜15防止在构造所述源电极16A和所述漏电极16B的过程中所述半导体层14(沟道区)的损害。用于所述沟道保护膜15的材料的示例可以包括氧化硅、氧化铝、以及氮化硅。所述沟道保护膜15的厚度例如在10nm到300nm之内。
所述源电极16A和所述漏电极16B对在半导体层14的沟道长度方向(X轴方向)在所述沟道保护膜15上彼此相互成对，并且经由连续穿透所述沟道保护膜15和所述半导体层14的通孔14A和14B连接到所述半导体层14。用于所述栅电极12的相同的材料可以被用于所述源电极16A和所述漏电极16B。例如所述源电极16A和所述漏电极16B各自由包括钼、铝、铜(Cu)、钛、ITO、以及氧化钛中的一个单层膜构成，或者由包括两个或更多上述材料的层叠型膜构成。所述层叠型膜的构造的示例包括：钼层、铝层、和钼层的层叠，以及钼层、铝层、和钛层的层叠。每一个源电极16A和漏电极16B的构成材料可根据所述薄膜晶体管1的目的或者应用适当的进行选择。
在第一实施方式中，如上所述，所述半导体层14经由设置在所述半导体层14中的通孔14A和14B的壁面(连接部A1和A2)电连接到源电极16A和漏电极16B。所述通孔14A和14B，例如所述连接部A1和A2，在它们横穿所述栅电极12的相应的相对面具有非平面的形状。特别地，如在图1A中示出的所述连接部A1和A2，在它们相应的相对表面具有多个凹凸的表面，并且因此在XY方向具有梳形截面形状。因此，所述半导体层14和每一个源电极16A和漏电极16B之间的接触面积增加，导致接触电阻减小。
未在图中示出的一种保护膜、一种平坦化膜等被设置在所述源电极16A和所述漏电极16B上。例如，所述保护膜可以由氧化铝膜和氧化硅膜之一的单层膜构成，或者由所述氧化铝膜和所述氧化硅膜的层叠型膜构成。例如所述保护膜可具有10nm到100nm的厚度，最好为50nm以下。所述平坦化膜使所述基板11的表面平滑，所述表面因为具有薄膜晶体管1而变得不平顺，并且例如可以由有机材料例如压克力(acryl)、聚酰亚胺、以及酚醛清漆(novolac)构成。
[1-2.制造薄膜晶体管1的方法]
图2A至2D为用于说明制造所述薄膜晶体管1的方法的示图。例如，所述薄膜晶体管1可以如下被制造。
首先，如在图2A中示出的，一种金属膜(例如钼膜)通过溅射工艺或者蒸镀工艺在所述基板11的整个表面上以50nm的厚度形成。随后所述金属膜由光刻工艺以及蚀刻工艺图案化以便形成所述栅电极12。随后，所述绝缘膜13(例如SiO2膜)由等离子CVD工艺形成以便覆盖所述基板11和所述栅电极12，并且随后所述半导体层14经过溅射工艺在所述绝缘膜13上形成。
随后如在图2B中示出的，所述沟道保护膜15(例如SiO2膜)在所述绝缘膜13上形成，并且所述半导体层14的厚度为300nm。随后如在图2C中示出的，所述通孔14A和14B通过利用光刻工艺和蚀刻工艺在一定程度上穿透所述沟道保护膜15和所述半导体层14形成。尽管湿法蚀刻工艺和干法蚀刻工艺都可以被利用，但是选择所述干法蚀刻工艺能够改善所述薄膜晶体管1的布局效率。所述干法蚀刻工艺通过使用CF4、C4F8以及SF6同时氧(O2)和氩(Ar)这样的混合气体使得能够执行各向异性蚀刻。所述通孔14A和14B可以各个完全穿透所述栅极绝缘膜13使得其底部与所述基板11的表面在同一水平。
随后如在图2D中示出的，金属膜(Mo/Al/Mo层叠型膜)通过溅射工艺以50nm/500nm/50nm的厚度在所述沟道保护膜15上形成。随后所述金属膜通过光刻工艺和蚀刻工艺图案化以便形成所述源电极16A和所述漏电极16B。
最后，绝缘膜(例如作为保护膜的氧化铝膜)在所述沟道保护膜15上形成，所述源电极16A以及所述漏电极16B通过溅射工艺或者原子层沉积(ALD)工艺形成，并且随后有机绝缘膜(例如作为平坦化膜的聚酰亚胺薄膜)通过旋涂工艺形成。因此，完成了图1A和1B中示出的所述薄膜晶体管1。
[1-3.显示单元的总体构造]
一种包括所述薄膜晶体管1的示例性显示单元现在将利用图3和4描述。图3示出了所述显示单元的总体构造。在所述显示单元中，多个像素10R、10G和10B设置在所述基板11上的显示区域110中的矩阵中。所述像素10R、10G和10B具有显示器件，例如分别发射红色、绿色和蓝色光线的有机电致发光(EL)器件。为了驱动所述像素10R、10G和10B，用于图像显示的信号线驱动电路120和扫描线驱动电路130被设置在所述显示区域110的周围，并且像素驱动电路140设置在所述显示区域110内。
图4示出了所述像素驱动电路140的示例。所述像素驱动电路140是一种有源驱动电路，其包括驱动晶体管Tr1、写入晶体管Tr2以及设置在所述晶体管Tr1和Tr2之间的保持电容元件。例如所述晶体管1可以充当所述写入晶体管Tr2。设置在每一个所述像素10R、10G和10B中的所述显示器件被串联到第一电源线(Vcc)和第二电源线(GND)之间的驱动晶体管Tr1。
在所述像素驱动电路140中，多个信号线120A设置在纵列方向，并且多个扫描行130A设置在行列方向。各个信号线120A和各个扫描行130A的交叉点对应于所述像素10R、10G和10B之一。各个信号线120A被连接至所述信号线驱动电路120，其经由所述信号线120A提供图像信号至所述写入晶体管Tr2的源电极。例如所述线12W可以充当所述信号线120A。各个扫描行130A被连接至所述扫描线驱动电路130，其经由所述扫描线130A有顺序的提供扫描信号至所述写入晶体管Tr2的栅电极。
[1-4.功能和效果]
如上所述，所述沟道和电极线(每一个源电极和漏电极)之间的接触(contact)经由在其间设置的层间绝缘层中通过所述湿法蚀刻工艺形成的所述接触孔实现。在所述湿法蚀刻工艺中，为了保护所述沟道区免遭蚀刻剂的渗流需要在源电极侧的接触孔和漏电极侧的接触孔之间设计较宽的空间，然而这样导致了布局效率的降低。
另一方面，所述干法蚀刻工艺允许在高深宽比下处理，并且允许形成所述接触孔的同时减小所述源电极侧的接触孔和所述漏电极侧的接触孔之间的空间，得到布局效率的改善。然而，由于所述层间绝缘膜对沟道的低蚀刻选择性，由所述干法蚀刻工艺形成的接触孔穿透所述沟道。因此所述沟道与每一个所述源电极和所述漏电极之间的连接部被限定到形成于所述沟道中的接触孔的侧面，即被限定到与所述沟道的厚度相对应的区域。因此所述沟道与每一个所述源电极和所述漏电极之间的接触面积与使用所述湿法蚀刻工艺的情形相比有所减小，其不利地导致了接触电阻的增加。此外，既然电流集中能够轻易地发生，所以EM阻抗劣化。
相反，在所述薄膜晶体管1和第一实施方式的制造所述薄膜晶体管1的方法中，所述连接部A1和A2的相对面各自形成为非平面，在所述连接部A1和A2之间设置栅电极12，并且所述连结部A1和A2分别连接所述半导体层14与所述源电极16A以及所述半导体层14与所述漏电极16B，特别地，每一个所述连接部A1和A2的相对面在XY方向的截面形状为梳形，其使得在所述连接部A1中的所述半导体层14与所述源电极16A之间的接触面积，以及在所述连接部A2中的所述半导体层14与所述漏电极16B之间的接触面积增加。
如上所述，根据所述薄膜晶体管1以及第一实施方式的制造所述薄膜晶体管1的方法，所述半导体层14与所述源极电极16A以及所述漏极电极16B之间的所述相对的连接部A1和A2的相对的表面各个形成为梳形。这导致了所述连接部A1中的所述半导体层14与所述源电极16A之间的接触面积，以及在所述连接部A2中的所述半导体层14与所述漏电极16B之间的接触面积增加。因此每一个所述连接部A1和A2的接触电阻减小，并且电流集中的出现得到抑制，导致EM阻抗得到改善。
此外作为所述半导体层14与所述源电极16A以及所述漏电极16B之间的连接部A1和A2的通孔14A和14B由干法蚀刻工艺形成，使得能够改善所述薄膜晶体管1的布局效率。因此得以实现减少所述薄膜晶体管1的尺寸。
现在将描述第二实施方式和变形1到4。与那些在第一实施方式中相似的部件将由相同的数字指定，因此说明将适当的省略。
<2.第二实施方式>
图5A示出了根据本公开的第二实施方式的薄膜晶体管(TFT)2的平面构造。图5B示出了沿着图5A中II-II线的所述薄膜晶体管2的截面构造。所述薄膜晶体管2不同于第一实施方式的薄膜晶体管1的地方在于设置在半导体层24中的每一个连接部A1和A2在XY方向的截面的形状形成为一种多个圆周的形状(圆形)。
如在第二实施方式中的所述圆形连接部A1和A2可以通过当形成通孔24A和24B时控制在光刻工艺中的曝光条件，同时连续的穿透所述沟道保护膜15和所述半导体层14而形成。
如上所述在第二实施方式中，设置在所述半导体层24中的每一个连接部A1和A2在XY方向的截面形状形成为圆形，使得能够减少每一个所述连接部A1和A2的接触电阻并且与第一实施方式相同抑制了电流集中的出现，导致EM阻抗得到改善。
<3.变形>
现在将描述根据第一和第二实施方式以及根据所述薄膜晶体管1和2的变形(变形1至4)的薄膜晶体管(薄膜晶体管3、1A、2A、3A、3B、3C以及4至7)。
[3-1.变形1]
图6A示出了根据本公开实施方式的变形1的薄膜晶体管3的平面构造。图6B示出了沿着图6A中III-III线的所述薄膜晶体管3的截面构造。所述薄膜晶体管3与第一实施方式的薄膜晶体管1相同是一种底栅型TFT。所述变形1不同于第一实施方式的地方在于设置在半导体层34中连接部A1和A2是由例如多个矩形通孔34A(34A1···34An)和34B(34B1···34Bm)形成。尽管在本示例性情况中提供了三个通孔34A和三个通孔34B，但是并没有限制于此。可以提供了两个或者四个或者更多的通孔34A以及两个或者四个或者更多的通孔34B。
这样，所述半导体层34与所述源电极16A以及所述漏电极16B之间的所述连接部A1和A2分别提供了所述多个通孔34A1、34A2和34A3，以及所述多个通孔34B1、34B2和34B3，并且同样提供了与在第一和第二实施方式中相似的影响。
[3-2.变形2]
图7A至7C示出了根据本公开实施方式的变形2的薄膜晶体管1A、2A以及3A的平面构造。所述薄膜晶体管1A、2A以及3A与第一实施方式的薄膜晶体管1相同各自是底栅型TFT。所述薄膜晶体管1A和2A不同于第一和第二实施方式的地方在于第一和第二实施方式至中的所述梳形和圆形连接部A1和A2分别被设置在所述半导体层14的端面以及所述半导体层24的端面上。所述薄膜晶体管3A被配置使得在所述变形1中由所述多个通孔34(通孔34A1、34A2和34A3，以及通孔34B1、34B2和34B3)形成的所述连接部A1和A2与所述薄膜晶体管1A和2A同样被设置在所述半导体层34的端面上。
这样，所述半导体层14(24或者34)与所述源电极16A以及所述漏电极16B之间的所述连接部A1和A2被设置在所述半导体层14(24或者34)的端面上，并且同样提供与那些在第一和第二实施方式以及所述变形1中相似的效果。这是因为所述连接部A1和A2的与相对面正相对并且两者之间具有栅电极12的每一个表面为减少接触电阻做出较小的贡献。这样，所述连接部A1和A2被设置在所述半导体层14(24或者34)的端面上，以及位于所述连接部A1和A2的每一个相对面的相对的一侧上的所述半导体层14(24或者34)被部分地除去，藉此形成了一种较小的薄膜晶体管。
所述连接部A1和A2可以不限制为具有所述梳形(所述薄膜晶体管1、1A以及3A)、所述圆形(所述薄膜晶体管2)、以及所述透镜阵列形(所述薄膜晶体管2A)，并且可具有任何形状只要所述半导体层14与每一个源电极16A和漏电极16B之间的接触面积增加。例如在图8中示出的，在Y轴方向延伸的翼状部分34C1和34C2，可以设置在所述半导体层34的端面上的所述通孔34A和34B的相对面上。此外如在图9中示出的，凸状部分34D1和34D2可以分别设置在所述通孔34A和34B的翼状部分34C1和34C2内。
可选地，所述连接部A1和A2可以各个形成如在图10中示出的薄膜晶体管4中的锯齿形，或者可以各个形成如在图11中示出的薄膜晶体管5中的波形或者透镜阵列形。
[3-3.变形3]
图12A示出了根据本公开实施方式的变形3的薄膜晶体管6的截面构造。所述薄膜晶体管6与第一实施方式的薄膜晶体管1相同是一种底栅型TFT。所述变形3不同于第一和第二实施方式以及变形1和2的地方在于在半导体层64与源电极16A和漏电极16B之间形成连接部A1和A2的每个通孔64A和64B的壁面如在图12B中示出的具有一种锥角。
如在图12A中示出的，所述通孔64A和64B应当在至少所述半导体层64中各自具有一种锥角的壁面。通过这样的通孔64A和64B，例如晶片可以在使用Cl2作为蚀刻气体的干法蚀刻过程中保持低温状态，导致在蚀刻的侧壁上聚合物的附着增加。因此，形成如在图12B中示出的锥形。或者，氧化膜在蚀刻的同时使用C4F8和O2作为蚀刻气体侧蚀刻抗蚀剂(resist)，藉此形成如在图12B中示出的锥形。
这样，在所述变形3的薄膜晶体管6中，所述半导体层64中的每一个通孔64A和64B的壁面构成锥形。因此能够增加所述连接部A1和A2中的所述半导体层64与所述源电极16A以及所述漏电极16B之间的接触面积。因此可以进一步的减少每一个连接部A1和A2的接触电阻。同样能够改善EM阻抗。
[3-4.变形4]
图13示出了根据本公开实施方式的变形4的薄膜晶体管7的截面构造。所述薄膜晶体管7不同于第一和第二实施方式以及所述变形1至3的地方在于其具有所谓的顶栅型TFT(具有交错构造)。在薄膜晶体管7中，所述半导体层14、所述沟道保护膜15、所述栅电极12、所述栅极绝缘膜13以及所述源电极和漏电极16A和16B依次被设置在由玻璃等材料构成的基板11上。
所述变形4的薄膜晶体管7展现了如在第一实施方式中相同的效果，并且由于所述顶栅型结构能够允许源-漏电容减少。因此，所述薄膜晶体管7展现了减少针对所述栅电极16A的电位变化的漏电极16B侧的电位变化的效果。
<4.应用实例>
现在将描述包括如上所述的电子设备的所述薄膜晶体管1至7之一的所述显示单元的应用示例。所述电子设备的示例包括电视单元、数字照相机、笔记本式个人计算机、例如移动电话的移动终端设备、以及视频摄像机。换言之，所述显示单元适用于各种领域用于显示外部接收的或者内在生成的静止的或者视频图像的图像信号的电子设备。
(应用实例1)
图14A和14B各个示出了包括根据应用上述实施方式和变形的薄膜晶体管1至7之一的所述显示单元的一种电子书的外观。上述电子书各自具有显示部分210和非显示部分220。所述显示部分210可以通过上述显示单元构成。
(应用实例2)
图15示出了包括根据应用上述实施方式和变形的所述薄膜晶体管1至7之一的所述显示单元的一种智能电话的外观。所述智能电话具有显示部分230和非显示部分240。所述显示部分230可以通过上述显示单元构成。
(应用实例3)
图16示出了包括根据应用上述实施方式和变形的所述薄膜晶体管1至7之一的所述显示单元的一种电视单元的外观。该电视单元具有包括前面板310和滤光镜320的图像显示屏部分300。所述图像显示屏部分300可以通过上述显示单元构成。
(应用实例4)
图17A和17B分别示出了包括根据应用上述实施方式和变形的薄膜晶体管1至7之一的所述显示单元的一种数字照相机的外观。所述数字照相机具有闪光的发光部分410、显示部分420、菜单开关430以及快门按钮440。所述显示部分420可以通过上述显示单元构成。
(应用实例5)
图18示出了包括根据应用上述实施方式和变形的所述薄膜晶体管1至7之一的显示单元的笔记本式个人计算机的外观。所述笔记本式个人计算机具有机身510、用于字符等输入操作的键盘520、以及显示图像的显示部分530。所述显示部分530可以通过上述显示单元构成。
(应用实例6)
图19示出了包括根据应用上述实施方式和变形的所述薄膜晶体管1至7之一的显示单元的视频摄像机的外观。所述视频摄像机具有机身部分610、设置在所述机身部分610正面的拍摄物体的透镜620、用于拍摄的启/停开关630、以及显示部分640。所述显示部分640可以通过上述显示单元构成。
(应用实例7)
图20A和20B各个示出了包括根据应用上述实施方式和变形的薄膜晶体管1至7之一的所述显示单元的一种移动电话的外观。例如所述移动电话可以由通过铰链部分730连接至彼此的上壳体710和下壳体720构成，并且可具有显示器740、子显示器750、闪光灯760、以及照相机770。所述显示器740或者所述子显示器750可以通过上述显示单元构成。
尽管本公开的示例性实施方式的所述薄膜晶体管1至7已经利用上文中的第一和第二实施方式以及变形1至4描述，但是所述公开不限于此。根据本公开示例性实施方式的每一个薄膜晶体管1至7的构造，制造各个薄膜晶体管的方法，以及显示单元的布线图只要与在上面描述的实施方式获得的影响相似可以免于变形或者改变。例如尽管设置在所述半导体层(例如半导体层14)中的所述连接部A1和A2在上面描述的实施方式和变形中具有相同的形状，但是所述连接部A1和A2可具有不同的形状。例如所述连接部A1可形成为梳形，并且所述连接部A2可以形成为圆形。
此外，尽管上述实施方式和变形已经利用所述薄膜晶体管1的特定构造描述，但是所述薄膜晶体管1还可以具有另一个层。所述半导体层14可以是由硅构成。此外，尽管上述实施方式已经描述了所述薄膜晶体管1构成所述写入晶体管Tr2的情形，但是例如所述薄膜晶体管1可以构成所述驱动晶体管Tr1。
此外，各个层的材料和厚度或者各个层的所述薄膜形成的方法以及所述薄膜形成的情况已经在上面描述的实施方式中描述。换言之，可以使用其它材料和厚度或者其它薄膜形成方法和膜形成条件。
根据上述本公开的示例性实施方式可以至少达到以下的配置。
(1)一种薄膜晶体管，包括：
栅电极以及一对源电极和漏电极；以及
半导体层，具有形成在其中的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，
其中，所述一对连接部的相对面中的一者或者两者为非平面。
(2)根据(1)所述的薄膜晶体管，其中，每一个所述连接部形成穿透所述半导体层以及所述半导体层与所述一对源电极和漏电极之间设置的绝缘层的通孔的壁面。
(3)根据(1)或(2)所述的薄膜晶体管，其中，每一个所述连接部具有凹凸形的截面。
(4)根据(3)所述的薄膜晶体管，其中，所述凹凸形是梳形、圆形、锯齿形、波形以及透镜阵列形之一。
(5)根据(2)到(4)中的任一项所述的薄膜晶体管，其中，所述通孔的所述壁面至少在所述半导体层中为锥形。
(6)根据(1)到(5)中的任一项所述的薄膜晶体管，其中，所述半导体层是由低温多晶硅、氧化物半导体材料以及有机半导体材料之一形成。
(7)根据(1)到(6)中的任一项所述的薄膜晶体管，其中，所述半导体层设置在所述栅电极与所述源电极和漏电极之间。
(8)根据(1)到(6)中的任一项所述的薄膜晶体管，其中，所述一对源电极和漏电极被设置在所述栅电极和所述半导体层之间。
(9)一种制造薄膜晶体管的方法，所述方法包括：
在基板上形成栅电极；
在所述基板和所述栅电极上形成半导体层；
在所述半导体层中形成通孔，并且形成具有其中一者或两者为非平面的相对面的一对连接部；以及
在所述半导体层上形成一对源电极和漏电极，所述源电极和漏电极经由所述连接部部分被连接至所述半导体层。
(10)根据(9)所述的方法，其中，所述连接部由干法蚀刻形成。
(11)根据(9)或(10)所述的方法，其中，所述半导体层设置在所述栅电极与所述源电极和漏电极之间。
(12)根据(9)或(10)所述的方法，其中，所述一对源电极和漏电极被设置在所述栅电极与所述半导体层之间。
(13)一种设置有显示单元的电子设备，所述显示单元设置有多个显示器件和被配置为驱动所述显示器件的多个薄膜晶体管，每一个所述薄膜晶体管包括：
栅电极以及一对源电极和漏电极；以及
半导体层，具有形成在其中的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，
其中，所述一对连接部的相对面中的一者或两者为非平面。
本领域中的技术人员应当理解其不同的变形、组合、子组合和变更可以根据在所附权利要求或者所述其等同物的范围内的设计需求及其他因素出现。

Claims (8)

1.一种薄膜晶体管，包括：
栅电极以及一对源电极和漏电极；以及
半导体层，具有形成在其中的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，
其中，所述一对连接部的相对面中的一个或两个面为非平面，其中，所述相对面是所述一对连接部彼此相对的表面，
每一个所述连接部具有凹凸形的截面，
其中，每一个所述连接部形成穿透全部半导体层，全部第一绝缘层以及第二绝缘层的至少一部分的通孔的壁面，
其中，第一绝缘层设置在所述半导体层和所述一对源电极和漏电极之间，
第二绝缘层设置在所述半导体层和所述栅电极之间。
2.根据权利要求1所述的薄膜晶体管，其中，所述凹凸形是梳形、圆形、锯齿形、波形以及透镜阵列形之一。
3.根据权利要求1所述的薄膜晶体管，其中，所述通孔的所述壁面至少在所述半导体层中为锥形。
4.根据权利要求1所述的薄膜晶体管，其中，所述半导体层是由低温多晶硅、氧化物半导体材料以及有机半导体材料之一形成。
5.根据权利要求1所述的薄膜晶体管，其中，所述半导体层设置在所述栅电极与所述源电极和漏电极之间。
6.根据权利要求1所述的薄膜晶体管，其中，所述一对源电极和漏电极设置在所述栅电极和所述半导体层之间。
7.根据权利要求1所述的薄膜晶体管，其中，所述一对连接部的形状彼此不同。
8.一种制造薄膜晶体管的方法，所述方法包括：
在基板上形成栅电极；
在所述基板和所述栅电极上形成半导体层；
在所述半导体层上形成第一绝缘层；
穿透全部半导体层，全部第一绝缘层以及第二绝缘层的至少一部分形成通孔，其中，第二绝缘层设置在所述半导体层和所述栅电极之间，并且形成具有其中一面或两面为非平面的相对面的一对连接部，其中，所述相对面是所述一对连接部彼此相对的表面；每一个所述连接部具有凹凸形的截面，
每一个所述连接部形成所述通孔的壁面，以及
在所述半导体层和所述第一绝缘层上形成一对源电极和漏电极，所述源电极和漏电极经由所述连接部连接至所述半导体层。
CN201910027602.9A 2013-07-19 2014-07-09 薄膜晶体管及其制造方法 Active CN110061059B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013150413A JP2015023161A (ja) 2013-07-19 2013-07-19 薄膜トランジスタおよびその製造方法ならびに電子機器
JP2013-150413 2013-07-19
CN201410325781.1A CN104300003B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法以及电子设备

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410325781.1A Division CN104300003B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法以及电子设备

Publications (2)

Publication Number Publication Date
CN110061059A CN110061059A (zh) 2019-07-26
CN110061059B true CN110061059B (zh) 2022-08-09

Family

ID=52319663

Family Applications (4)

Application Number Title Priority Date Filing Date
CN201910027602.9A Active CN110061059B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法
CN201910028012.8A Active CN110010697B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法
CN201410325781.1A Active CN104300003B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法以及电子设备
CN201910028205.3A Pending CN110047936A (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
CN201910028012.8A Active CN110010697B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法
CN201410325781.1A Active CN104300003B (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法以及电子设备
CN201910028205.3A Pending CN110047936A (zh) 2013-07-19 2014-07-09 薄膜晶体管及其制造方法

Country Status (3)

Country Link
US (1) US9318611B2 (zh)
JP (1) JP2015023161A (zh)
CN (4) CN110061059B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545319A (zh) * 2013-11-08 2014-01-29 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置
TW201547029A (zh) * 2014-06-13 2015-12-16 Chunghwa Picture Tubes Ltd 薄膜電晶體
US9647129B2 (en) * 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105047607A (zh) * 2015-08-11 2015-11-11 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
TWI653686B (zh) 2015-08-26 2019-03-11 聯華電子股份有限公司 半導體結構與其製作方法
TWI569456B (zh) * 2015-10-15 2017-02-01 友達光電股份有限公司 薄膜電晶體及其製造方法
US10141412B2 (en) * 2016-10-25 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using transition metal dichalcogenide and a method for manufacturing the same
CN106960914B (zh) * 2017-03-22 2018-10-19 京东方科技集团股份有限公司 封装结构、显示面板、显示装置及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259119B2 (ja) * 1994-06-28 2002-02-25 富士通株式会社 配線パターン基板及び薄膜トランジスタマトリクス基板とその製造方法
WO2012144165A1 (ja) * 2011-04-18 2012-10-26 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4677654B2 (ja) 2000-04-19 2011-04-27 日本電気株式会社 透過型液晶表示装置及びその製造方法
TWI300625B (en) * 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
KR100812603B1 (ko) * 2006-11-03 2008-03-13 주식회사 하이닉스반도체 후처리에 의한 반도체소자의 콘택 형성 방법
JP2008124066A (ja) * 2006-11-08 2008-05-29 Sharp Corp 半導体素子、半導体素子配置基板、表示装置及び電気素子
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
JP5111167B2 (ja) * 2008-03-06 2012-12-26 株式会社ジャパンディスプレイイースト 液晶表示装置
KR101021479B1 (ko) * 2008-12-16 2011-03-16 성균관대학교산학협력단 박막 트랜지스터, 그의 형성방법 및 박막 트랜지스터를 구비하는 평판 표시장치
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
CN102468326B (zh) * 2010-10-29 2015-01-07 中国科学院微电子研究所 接触电极制造方法和半导体器件
US8324058B2 (en) * 2010-11-06 2012-12-04 International Business Machines Corporation Contacts for FET devices
WO2012066087A1 (en) * 2010-11-17 2012-05-24 Imec Method for fabricating thin-film bottom-contact transistors and bottom-contact transistors thus obtained
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9057126B2 (en) * 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device
US8853862B2 (en) * 2011-12-20 2014-10-07 International Business Machines Corporation Contact structures for semiconductor transistors
CN102789106B (zh) * 2012-04-24 2015-01-07 京东方科技集团股份有限公司 有机薄膜晶体管阵列基板及其制备方法以及显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259119B2 (ja) * 1994-06-28 2002-02-25 富士通株式会社 配線パターン基板及び薄膜トランジスタマトリクス基板とその製造方法
WO2012144165A1 (ja) * 2011-04-18 2012-10-26 シャープ株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
CN110010697B (zh) 2022-04-12
US20150021572A1 (en) 2015-01-22
US9318611B2 (en) 2016-04-19
CN104300003A (zh) 2015-01-21
CN110061059A (zh) 2019-07-26
JP2015023161A (ja) 2015-02-02
CN110047936A (zh) 2019-07-23
CN110010697A (zh) 2019-07-12
CN104300003B (zh) 2019-02-05

Similar Documents

Publication Publication Date Title
CN110061059B (zh) 薄膜晶体管及其制造方法
CN108155299B (zh) 有机发光显示器件
US10109647B2 (en) MOTFT with un-patterned etch-stop
TWI455320B (zh) 薄膜電晶體及其製造方法，及顯示裝置
KR102386458B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US20110215328A1 (en) Thin film transistor, method of manufacturing the thin film transistor, and display device
US20150097172A1 (en) Display device and method for manufacturing the same
US9230951B2 (en) Antistatic device of display device and method of manufacturing the same
CN103247692B (zh) 薄膜晶体管、显示单元和电子设备
US9177970B2 (en) Semiconductor device, method of manufacturing the same, method of manufacturing display unit, and method of manufacturing electronic apparatus
EP3101693B1 (en) Methods for thin-film transistor, pixel structure, manufacturing , array substrate and display device
US10204973B2 (en) Display device and thin-film transistors substrate
CN106876479B (zh) 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板
US9786791B2 (en) Thin film transistor, array substrate and method of manufacturing the same
US20120280223A1 (en) Oxide semiconductor devices, methods of manufacturing oxide semiconductor devices and display devices having oxide semiconductor devices
CN111919302A (zh) 非晶金属薄膜晶体管
US10192890B2 (en) Transistor array panel and method of manufacturing thereof
KR20150044736A (ko) 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
CN108305874B (zh) 半导体装置
US9502492B2 (en) Semiconductor device, method of manufacturing the same, display unit, and electronic apparatus
TW201810436A (zh) 主動元件陣列基板
US9178074B2 (en) Semiconductor device, display unit, and electronic apparatus
WO2016052127A1 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant