KR20150044736A - 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는 기판 상에 배치된 제1 게이트 배선; 상기 제1 게이트 배선 상에 배치된 제2 게이트 배선; 및 상기 제2 게이트 배선 상에 배치되며, 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 포함하는 박막 트랜지스터 어레이 기판을 개시한다.

Description

박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 {THIN-FILM TRANSISTOR ARRAY SUBSTRATE, ORGANIC LIGHT-EMITTING DISPLAY APPARATUS AND METHOD FOR MANUFACTURING OF THIN-FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함한다.
표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(excited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시 장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 시야각, 콘트라스트(contrast), 응답 속도 등의 특성이 우수하기 때문에 MP3 플레이어나 휴대폰 등과 같은 개인용 휴대기기에서 텔레비전(TV)에 이르기까지 응용 범위가 확대되고 있다.
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.
본 발명의 일 실시예는 기판 상에 배치된 제1 게이트 배선; 상기 제1 게이트 배선 상에 배치된 제2 게이트 배선; 및 상기 제2 게이트 배선 상에 배치되며, 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 포함하는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 제3 게이트 배선은 상기 제1 게이트 배선과 상기 제2 게이트 배선을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 게이트 배선은 알루미늄(Al)을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 게이트 배선 및 상기 제2 게이트 배선은 동일한 식각면을 갖을 수 있다.
본 실시예에 있어서, 상기 기판에 대하여 상기 제2 게이트 배선의 식각면이 이루는 각도는 50도 이하일 수 있다.
본 실시예에 있어서, 상기 제3 게이트 배선 상에 배치된 층간 절연막 및 상기 층간 절연막 상에 배치된 데이터 배선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 기판 상에 배치된 박막 트랜지스터를 더 포함하며, 상기 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층, 상기 활성층과 절연되며 상기 채널 영역에 대응되는 영역에 배치된 게이트 전극, 상기 활성층의 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되며 상기 데이터 배선과 동일층에 배치된 소스 전극 및 드레인 전극을 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극은 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각과 동일층에 배치된 제1 게이트 전극, 제2 게이트 전극, 및 제3 게이트 전극을 포함하며, 상기 제3 게이트 전극은 상기 제1 게이트 전극과 상기 제2 게이트 전극을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함할 수 있다.
본 실시예에 있어서, 상기 활성층은, 상기 제3 게이트 전극의 상기 제1 영역에 대응되는 영역에 배치된 채널 영역과, 상기 채널 영역의 양쪽 가장자리에 대응되며 불순물이 도핑되어 있는 소스 영역 및 드레인 영역을 포함하며, 상기 소스 영역 및 상기 드레인 영역의 상기 제3 게이트 전극의 상기 제2 영역에 대응되는 영역은 상기 소스 영역 및 상기 드레인 영역의 나머지 영역보다 불순물이 적게 도핑되어 있을 수 있다.
본 발명의 다른 실시예는 기판 상에 제1 게이트 배선 물질 및 제2 게이트 배선 물질을 형성하는 단계; 상기 제1 게이트 배선 물질 및 상기 제2 게이트 배선 물질을 패터닝하여 제1 게이트 배선 및 제2 게이트 배선을 형성하는 단계; 상기 제2 게이트 배선 상에 제3 게이트 배선 물질을 형성하는 단계; 및 상기 제3 게이트 배선 물질을 패터닝하여 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 제1 게이트 배선 및 상기 제2 게이트 배선을 형성하는 단계는, 제1 마스크를 이용하여 상기 제1 게이트 배선 물질 및 상기 제2 게이트 배선 물질을 패터닝함으로써 상기 제1 게이트 배선 및 상기 제2 게이트 배선을 형성하는 단계를 포함하며, 상기 제3 게이트 배선을 형성하는 단계는, 제2 마스크를 이용하여 상기 제3 게이트 배선 물질을 패터닝함으로써 상기 제3 게이트 배선을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 마스크의 상기 제1 게이트 배선 및 상기 제2 게이트 배선에 대응되는 개구의 너비는 상기 제2 마스크의 상기 제3 게이트 배선에 대응되는 개구의 너비와 동일할 수 있다.
본 실시예에 있어서, 상기 제1 마스크의 상기 제1 게이트 배선 및 상기 제2 게이트 배선에 대응되는 개구의 너비는 상기 제2 마스크의 상기 제3 게이트 배선에 대응되는 개구의 너비보다 좁을 수 있다.
본 실시예에 있어서, 상기 제3 게이트 배선 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 상에 데이터 배선을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 기판 상에 박막 트랜지스터를 형성하는 단계를 더 포함하며, 상기 박막 트랜지스터를 형성하는 단계는, 기판 상에 활성층을 형성하는 단계; 상기 활성층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함할 수 있다.
본 실시예에 있어서, 상기 게이트 전극을 형성하는 단계는, 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 제3 게이트 배선 각각과 동일 공정에 의해 제1 게이트 전극, 제2 게이트 전극, 및 제3 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제3 게이트 전극을 형성하는 단계는, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함하는 제3 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제3 게이트 전극을 마스크로 사용하여 상기 활성층에 불순물을 도핑하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예는, 제1 방향으로 연장되는 복수의 게이트 배선; 상기 게이트 배선과 층간 절연막에 의해 절연되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수 개의 데이터 배선; 상기 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되며, 박막 트랜지스터를 포함하는 화소; 및 상기 화소에 포함되며 상기 박막 트랜지스터와 전기적으로 연결되며, 화소 전극, 대향 전극, 및 상기 화소 전극과 상기 대향 전극 사이에 배치되며 광을 방출하는 중간층을 포함하는 유기 발광 소자;를 포함하며, 상기 게이트 배선은, 기판 상에 배치된 제1 게이트 배선; 상기 제1 게이트 배선 상에 배치된 제2 게이트 배선; 및 상기 제2 게이트 배선 상에 배치되며, 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 포함하는 유기 발광 표시 장치를 개시한다.
본 실시예에 있어서, 상기 박막 트랜지스터는, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층, 상기 채널 영역에 대응되는 영역에 배치된 게이트 전극, 상기 데이터 배선과 동일층에 배치된 소스 전극 및 드레인 전극, 상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 상기 층간 절연막을 포함하며, 상기 소스 전극 및 상기 드레인 전극과 동일층에 배치된 제1 패드층과, 상기 제1 패드층 상에 배치된 제2 패드층을 포함하는 패드 전극; 상기 활성층과 동일층에 배치된 제1 전극, 상기 게이트 전극와 동일층에 배치된 제2 전극, 및 상기 소스 전극 및 상기 드레인 전극와 동일층에 배치된 제3 전극을 포함하는 커패시터; 상기 소스 전극과 상기 드레인 전극을 덮으며, 상기 화소 전극이 배치되는 개구를 포함하는 평탄화막; 및 상기 평탄화막에 포함된 개구에 대응되는 위치에 포함된 개구를 포함하며, 상기 화소 전극의 단부를 덮는 화소 정의막;을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막 트랜지스터 어레이 기판의 제조 방법은, 게이트 배선과 데이터 배선의 단락 및 데이터 배선의 단선을 방지하고 박막 트랜지스터의 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타낸 단면도이다.
도 3 내지 도 12는 도 1의 박막 트랜지스터 어레이 기판을 제조하는 단계를 순차적으로 나타낸 단면도들이다.
도 13 내지 도 15는 도 2의 박막 트랜지스터 어레이 기판을 제조하는 단계의 일부를 순차적으로 나타낸 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 일 실시예에 따른 박막 트랜지스터 어레이 기판(1)은 기판(10) 상에 배치된 제1 게이트 배선(GL1), 제1 게이트 배선(GL1) 상에 배치된 제2 게이트 배선(GL2), 및 제2 게이트 배선(GL2) 상에 배치되며 제2 게이트 배선(GL2)의 상면 및 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)의 단부를 덮는 제3 게이트 배선(GL3)을 포함한다.
상기 제3 게이트 배선(GL3) 상에는 층간 절연막(18)이 배치될 수 있으며, 층간 절연막(18) 상에는 데이터 배선(DL)이 배치될 수 있다. 본 실시예에 따른 박막 트랜지스터 어레이 기판(10)은 복수 개의 게이트 배선(GL)과 복수 개의 데이터 배선(DL)을 구비할 수 있으며, 게이트 배선(GL)와 데이터 배선(DL)은 서로 다른 방향으로 연장되도록 배치될 수 있다.
도 1은 설명의 편의를 위해 하나의 게이트 배선(GL)과 하나의 데이터 배선(DL)이 중첩되는 영역의 단면을 도시한 것이다.
본 실시예의 박막 트랜지스터 어레이 기판(1)은 박막 트랜지스터를 더 포함할 수 있다. 도 1의 박막 트랜지스터는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터, 및 기타 다른 기능을 하는 박막 트랜지스터 중 어느 하나일 수 있다.
상기 박막 트랜지스터는 활성층(12), 게이트 전극(GE), 소스 전극(19a) 및 드레인 전극(19b)을 포함하며, 게이트 전극(GE)은 상기 게이트 배선(GL)과 동일층에 동일 재료로 형성될 수 있다. 즉, 게이트 전극(GE)은 제1 게이트 배선(GL1)과 동일층에 배치된 제1 게이트 전극(15), 제2 게이트 배선(GL2)과 동일층에 배치된 제2 게이트 전극(16), 및 제3 게이트 배선(GL3)과 동일층에 배치되며 제2 게이트 전극(16)의 상면 및 제1 게이트 전극(15)과 제2 게이트 전극(16)의 단부를 덮는 제3 게이트 전극(17)을 포함할 수 있다.
상기 활성층(12)은 다양한 물질을 함유하도록 형성할 수 있다. 예를 들면, 활성층(12)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 함유할 수 있다. 이 경우, 활성층(12)은 채널 영역(12c)과, 채널 영역(12c)의 양쪽 가장자리에 배치되며 이온 불순물이 도핑된 소스 영역(12a) 및 드레인 영역(12b)을 포함할 수 있다. 다른 예로서 활성층(12)은 산화물 반도체를 함유할 수 있다. 또 다른 예로서 활성층(212)은 유기 반도체 물질을 함유할 수 있다.
상기 활성층(12)과 기판(10)의 사이에는 버퍼층(11)이 배치될 수 있으며, 활성층(12)과 게이트 전극(GE)의 사이에는 게이트 절연막(13)이 배치될 수 있다.
상기 소스 전극(19a) 및 드레인 전극(19b)은 데이터 배선(DL)과 동일층에 동일 재료로 형성될 수 있으며, 데이터 배선(DL) 상에는 데이터 배선(DL), 소스 전극(19a) 및 드레인 전극(19b)을 덮는 평탄화막(PL)이 배치될 수 있다.
상기 소스 전극(19a) 및 드레인 전극(19b)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.
상기 제1 게이트 배선(GL1)과 제3 게이트 배선(GL3)은 동일 재료를 포함할 수 있으며, 예를 들면, 몰리브덴(Mo, molybdenum), 티타늄(Ti, titanium) 등을 포함할 수 있다. 상기 제2 게이트 배선(GL2)은 전기 전도도가 높은 금속을 포함할 수 있으며, 예를 들면, 알루미늄(Al, aluminium), 구리(Cu, copper) 등을 포함할 수 있다.
상기 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)은 동일한 식각면을 갖을 수 있으며, 기판(10)과 제2 게이트 배선(GL2)의 식각면이 이루는 각도(θ)는 50도 이하일 수 있다. 이에 관해서는 후술한다.
제3 게이트 배선(GL3)은 제2 게이트 배선(GL2)의 상부와 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 단부를 덮도록 배치된다. 따라서, 게이트 배선(GL)을 형성한 후 고온이 가해지더라도 제3 게이트 배선(GL3)이 보호층 역할을 수행하므로, 제2 게이트 배선(GL2)에 포함된 알루미늄(Al) 등이 열에 의해 층간 절연막(18)에 침투되어 게이트 배선(GL)과 데이터 배선(DL)이 단락(short)되는 현상을 방지할 수 있다.
상기 박막 트랜지스터에 포함된 활성층(12)은 고온 공정에 의해 활성화될 수 있다. 그러나, 상기 고온 공정에 의해 게이트 배선(GL)에 포함된 제2 게이트 배선(GL2)이 층간 절연막(18)에 침투되는 현상이 발생될 수 있어, 온도를 높이는 데 한계가 있었다.
그러나, 본 실시예에서는 600도 이상의 고온 공정이 가능하여 이보다 낮은 온도에서 활성층(212)을 활성화시키는 경우보다 활성층(212)의 전하 이동도(charge carrier mobility)를 높일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 일 실시예에 따른 박막 트랜지스터 어레이 기판(2)은 기판(20) 상에 배치된 제1 게이트 배선(GL1), 제1 게이트 배선(GL1) 상에 배치된 제2 게이트 배선(GL2), 및 제2 게이트 배선(GL2) 상에 배치되며 제2 게이트 배선(GL2)의 상면 및 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)의 단부를 덮는 제3 게이트 배선(GL3)을 포함한다.
상기 제3 게이트 배선(GL3) 상에는 층간 절연막(28)이 배치될 수 있으며, 층간 절연막(28) 상에는 데이터 배선(DL) 및 데이터 배선(DL)을 덮는 평탄화막(PL)이 배치될 수 있다.
본 실시예의 박막 트랜지스터 어레이 기판(2)은 박막 트랜지스터를 더 포함할 수 있다. 상기 박막 트랜지스터는 소스 영역(22a), 드레인 영역(22b), 및 채널 영역(22c)을 포함하는 활성층(22), 게이트 전극(GE), 소스 전극(29a) 및 드레인 전극(29b)을 포함하며, 게이트 전극(GE)은 상기 게이트 배선(GL)과 동일층에 동일 재료로 형성될 수 있다. 즉, 게이트 전극(GE)은 제1 게이트 배선(GL1)과 동일층에 배치된 제1 게이트 전극(25), 제2 게이트 배선(GL2)과 동일층에 배치된 제2 게이트 전극(26), 및 제3 게이트 배선(GL3)과 동일층에 배치되며 제1 게이트 전극(25)과 제2 게이트 전극(26)을 덮는 제3 게이트 전극(27)을 포함할 수 있다.
본 실시예의 박막 트랜지스터 어레이 기판(2)은 다른 구성은 도 1의 박막 트랜지스터 어레이 기판(1)과 동일하며, 제3 게이트 배선(GL3) 및 제3 게이트 전극(27)의 구성에만 차이가 존재한다.
상기 제3 게이트 배선(GL3)은 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 덮는 제1 영역(GL3a)과, 제1 영역(GL3a)으로부터 방향을 전환하여 기판(20)과 평행한 방향을 따라 연장된 제2 영역(GL3b, GL3c)을 포함할 수 있다.
상기 제3 게이트 전극(27)은 제3 게이트 배선(GL3)과 마찬가지로, 제1 게이트 전극(25)과 제2 게이트 전극(26)을 덮는 제1 영역(27a)과, 제1 영역(27a)으로부터 방향을 전환하여 기판(20)과 평행한 방향을 따라 연장된 제2 영역(27b, 27c)을 포함할 수 있다.
게이트 전극(GE)은 박막 트랜지스터 어레이 기판(2) 제조 과정에서, 활성층(22)에 불순물을 도핑할 때 마스크로써 기능한다.
따라서, 게이트 전극(GE)의 형태나 두께에 의해 활성층(22)에 도핑된 불순물의 양이 달라질 수 있다. 본 실시예의 활성층(22)은 제3 게이트 전극(27)의 제1 영역(27a)에 대응되는 영역에 배치된 채널 영역(22c)과 채널 영역(22c)의 양쪽 가장자리에 배치된 소스 영역(22a) 및 드레인 영역(22b)을 포함하며, 소스 영역(22a) 및 드레인 영역(22b)의 제3 게이트 전극(27)의 제2 영역(27b, 27c)에 대응되는 영역은 소스 영역(22a) 및 드레인 영역(22b)의 나머지 영역보다 불순물이 적게 도핑되어 있을 수 있다.
제3 게이트 전극(27)의 제2 영역(27b, 27c)의 두께는 활성층(22)에 불순물을 도핑시킬 수 있을 만큼 충분히 얇지만, 도핑된 불순물의 양은 활성층(22)의 제3 게이트 전극(27)이 배치되지 않은 영역에 대응되는 영역에 도핑된 불순물의 양보다 적을 수 있다. 즉 제3 게이트 전극(27)의 제2 영역(27b, 27c)은 하프톤 마스크로써 기능할 수 있다.
제3 게이트 전극(27)의 제2 영역(27b, 27c)의 길이는, 제3 게이트 전극(27)을 패터닝할 때 사용되는 마스크의 너비를 조정함으로써 조정할 수 있다.
도 3 내지 도 12는 도 1의 박막 트랜지스터 어레이 기판을 제조하는 단계를 순차적으로 나타낸 단면도들이다.
도 3을 참조하면, 기판(10) 상에 버퍼층(11)을 형성한 후, 활성층(12)을 형성한다. 활성층(12)은 반도체 물질을 증착법 또는 스퍼터링법 등을 이용하여 형성한 후, 포토리소그래피(photolithography) 공정을 통해 패터닝함으로써 형성할 수 있다.
도 4 및 도 5를 참조하면, 버퍼층(11) 상에 활성층(12)을 덮도록 게이트 절연막(13)을 형성한 후, 게이트 절연막(13) 상에 제1 게이트 배선 물질(15′)과 제2 게이트 배선 물질(16′)을 형성한다.
제1 게이트 배선 물질(15′)은 몰리브덴(Mo), 티타늄(Ti) 등일 수 있으며, 제2 게이트 배선 물질(16′)은 알루미늄(Al), 구리(Cu) 등일 수 있다.
도 6 및 도 7을 참조하면, 제1 게이트 배선 물질(15′)과 제2 게이트 배선 물질(16′) 상에 포토레지스트(photoresist, PR1)를 도포한 후, 제1 마스크(M1)를 이용하여 제1 게이트 배선 물질(15′)과 제2 게이트 배선 물질(16′)을 패터닝함으로써 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), 제1 게이트 전극(15) 및 제2 게이트 전극(16)을 형성한다.
상기 제1 마스크(M1)은 제1 게이트 전극(15) 및 제2 게이트 전극(16)에 대응되는 영역에 배치된 제1 개구(M1a)와 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)에 대응되는 영역에 배치된 제2 개구(M1b)를 포함할 수 있다.
상기 제1 개구(M1a)의 너비(W1)와 제2 개구(M1b)의 너비(W2)는 서로 동일할 수도 있고 상이할 수도 있다.
상기 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)은 동시에 식각되므로, 동일한 식각면을 가질 수 있으며, 제2 게이트 배선(GL2)의 식각면과 기판(10)이 이루는 각도(θ)는 50도 이하일 수 있다.
본 실시예의 박막 트랜지스터 어레이 기판(1)의 제조 방법은, 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 먼저 패터닝한 후, 제3 게이트 배선(GL3, 도 10)을 패터닝한다.
제3 게이트 배선 물질(17′)을 제2 게이트 배선 물질(16′) 상에 형성한 후 제1 게이트 배선(GL1), 제2 게이트 배선(GL2) 및 제3 게이트 배선(GL3)을 동시에 패터닝하는 경우, 제2 게이트 배선(GL2)의 기판(10)에 대한 경사각이 너무 클 수 있으며, 제3 게이트 배선(GL3)의 단부가 제2 게이트 배선(GL2)의 식각면 밖까지 돌출되는 현상이 발생될 수 있다.
그러나, 본 실시예의 박막 트랜지스터 어레이 기판(1)은 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 먼저 패터닝한 후, 제3 게이트 배선(GL3, 도 10)을 패터닝하므로, 제2 게이트 배선(GL2)의 식각면과 기판(10)이 이루는 각도가 작을 수 있으며 제3 게이트 배선(GL3)의 돌출 현상을 방지할 수 있다. 상기 경사각은 50도 이하일 수 있다.
도 8 및 도 9를 참조하면, 게이트 절연막(13) 상에 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 덮도록 제3 게이트 배선 물질(17′)을 형성하고, 제3 게이트 배선 물질(17′) 상에 포토레지스트(photoresist, PR2)를 도포한 후, 제2 마스크(M2)를 이용하여 제3 게이트 배선 물질(17′)을 패터닝함으로써 제3 게이트 배선(GL3) 및 제3 게이트 전극(17)을 형성한다.
상기 제3 게이트 배선(GL3)은 제2 게이트 배선(GL2)의 상면 및 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 단부를 덮도록 형성되며, 제3 게이트 전극(17)은 제2 게이트 전극(16)의 상면 및 제1 게이트 전극(15)과 제2 게이트 전극(16)의 단부를 덮도록 형성될 수 있다.
상기 제2 마스크(M2)는 제3 게이트 전극(17)에 대응되는 영역에 배치된 제3 개구(M2a)와 제3 게이트 배선(GL3)에 대응되는 영역에 배치된 제4 개구(M2b)를 포함할 수 있다.
상기 제3 개구(M2a)의 너비(W3)는 제1 마스크(M1)의 제1 개구(M1a)의 너비(W1)와 동일할 수 있으며, 제4 개구(M2b)의 너미(W4)는 제1 마스크(M1)의 제2 개구(M1b)의 너비(W2)와 동일할 수 있다.
도 9를 참조하면, 제3 게이트 배선(GL3) 및 제3 게이트 전극(17)을 형성한 후, 게이트 전극(GE)을 마스크로 하여 활성층(12)에 불순물을 도핑할 수 있다.
도 10을 참조하면, 게이트 절연막(13) 상에 게이트 전극(GE) 및 게이트 배선(GL)을 덮도록 층간 절연막(18)을 형성한 후, 활성층(12)의 소스 영역(12a) 및 드레인 영역(12b)의 적어도 일부를 노출하는 콘택홀을 형성한다.
도시하진 않았지만, 층간 절연막(18)을 형성한 후 활성층(12)을 활성화시키기 위한 고온 공정이 수행될 수 있다. 상술한 바와 같이 높은 온도가 게이트 배선(GL) 및 게이트 전극(GE)에 가해지면, 제2 게이트 배선(GL2) 및 제2 게이트 전극(16)에 포함된 알루미늄(Al) 등이 층간 절연막(18)에 침투할 수 있다.
그러나, 본 실시예에서는 몰리브덴(Mo) 등을 포함하는 제3 게이트 배선(GL3) 및 제3 게이트 전극(17)이 제2 게이트 배선(GL2) 및 제2 게이트 전극(16)을 각각 덮고 있으므로, 제2 게이트 배선(GL2) 및 제2 게이트 전극(16)에 포함된 알루미늄(Al) 등이 층간 절연막(18)에 침투하는 현상을 방지할 수 있다. 따라서, 600도 이상의 온도로 활성층(12)을 활성화시킴으로써, 활성층(12)의 전하 이동도를 충분히 증가시킬 수 있다.
도 11을 참조하면, 층간 절연막(18) 상에 데이터 배선(DL), 소스 전극(19a) 및 드레인 전극(19b)을 형성하고, 상기 데이터 배선(DL), 소스 전극(19a) 및 드레인 전극(19b)을 덮도록 데이터 배선(DL) 상에 평탄화막(PL)을 형성한다.
소스 전극(19a) 및 드레인 전극(19b)은 각각 층간 절연막(18)에 형성된 콘택홀을 통해 활성층(12)의 소스 영역(12a) 및 드레인 영역(12b)과 전기적으로 연결될 수 있다.
데이터 배선(DL)은 층간 절연막(18)을 사이에 두고, 게이트 배선(GL)과 분리되어 있다. 상술한 바와 같이 게이트 배선(GL)에 포함된 제2 게이트 배선(GL2)에 열에 의해 층간 절연막(18)을 관통하는 경우 데이터 배선(DL)과 게이트 배선(GL)은 단락될 수 있다.
그러나, 본 실시예의 박막 트랜지스터 어레이 기판(1)은 제2 게이트 배선(GL2)을 제3 게이트 배선(GL3)이 덮고 있으므로 게이트 배선(GL)과 데이터 배선(DL)의 단락을 방지할 수 있다.
상기 제2 게이트 배선(GL2)의 식각면과 기판(10)이 이루는 각도(θ)는 50도 이하일 수 있다. 따라서, 데이터 배선(DL)은 게이트 배선(GL)의 단부를 부드럽게(smoothly) 덮을 수 있다.
상술한 바와 같이, 제2 게이트 배선(GL2)의 식각면이 기판(10)과 이루는 각도가 너무 크고 제3 게이트 배선(GL3)의 단부가 제2 게이트 배선(GL2)의 식각면 밖으로 돌출된 경우, 데이터 배선(DL)이 게이트 배선(GL)의 단부를 부드럽게 덮지 못하고 단선이 될 수 있다.
그러나, 본 실시예의 박막 트랜지스터 어레이 기판(1)은 상술한 문제점들을 개선할 수 있다.
도 13 내지 도 15는 도 2의 박막 트랜지스터 어레이 기판을 제조하는 단계의 일부를 순차적으로 나타낸 단면도들이다.
도 13 내지 도 15는 도 2의 박막 트랜지스터 어레이 기판(2)에 포함된 제3 게이트 배선(GL3) 및 제3 게이트 전극(27)을 형성하는 단계를 나타내며, 도 2의 박막 트랜지스터 어레이 기판(2)의 나머지 구성 요소를 형성하는 단계는 도 1의 박막 트랜지스터 어레이 기판(1)의 제조 방법과 동일하다.
도 13 및 도 14를 참조하면, 게이트 절연막(23) 상에 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 덮도록 제3 게이트 배선 물질(27′)을 형성하고, 제3 게이트 배선 물질(27′) 상에 포토레지스트(photoresist, PR3)를 도포한 후, 제3 마스크(M3)를 이용하여 제3 게이트 배선 물질(27′)을 패터닝함으로써 제3 게이트 배선(GL3) 및 제3 게이트 전극(27)을 형성한다.
상기 제3 게이트 배선(GL3)은 제2 게이트 배선(GL2)의 상면 및 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 단부를 덮도록 형성되며, 제3 게이트 전극(27)은 제2 게이트 전극(26)의 상면 및 제1 게이트 전극(25)과 제2 게이트 전극(26)의 단부를 덮도록 형성될 수 있다.
상기 제3 마스크(M3)는 제3 게이트 전극(27)에 대응되는 영역에 배치된 제5 개구(M3a)와 제3 게이트 배선(GL3)에 대응되는 영역에 배치된 제6 개구(M3b)를 포함할 수 있다.
상기 제5 개구(M3a)의 너비(W5)는 도 7에 도시된 제1 마스크(M1)의 제1 개구(M1a)의 너비(W1)보다 크며, 제6 개구(M3b)의 너비(W6)는 제1 마스크(M1)의 제2 개구(M1b)의 너비(W2)보다 크다.
상기 제3 마스크(M3)를 이용하여 형성된 제3 게이트 배선(GL3)은 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 덮는 제1 영역(GL3a)과, 제1 영역(GL3a)으로부터 방향을 전환하여 기판(20)과 평행한 방향을 따라 연장된 제2 영역(GL3b, GL3c)을 포함할 수 있다.
상기 제3 게이트 전극(27)은 제3 게이트 배선(GL3)과 마찬가지로, 제1 게이트 전극(25)과 제2 게이트 전극(26)을 덮는 제1 영역(27a)과, 제1 영역(27a)으로부터 방향을 전환하여 기판(20)과 평행한 방향을 따라 연장된 제2 영역(27b, 27c)을 포함할 수 있다.
도 14 및 도 15를 참조하면, 게이트 전극(GE)을 마스크로 활성층(12)에 불순물을 도핑한다. 이때, 제3 게이트 전극(27)에 포함된 제2 영역(27b, 27c)이 하프톤 마스크와 같이 기능할 수 있다. 따라서, 활성층(22)의 제1 게이트 전극(25), 제2 게이트 전극(26) 및 제3 게이트 전극(27)이 적층되어 있는 영역에 대응되는 영역에는 불순물이 도핑되지 않으며, 제3 게이트 전극(27)에 포함된 제2 영역(27b, 27c)에 대응되는 영역에는 적은 양의 불순물이 도핑되며, 게이트 전극(GE)가 배치되지 않은 영역에는 상대적으로 많은 양의 불순물이 도핑된다.
이때, 상기 제3 마스크(M3)에 포함된 제5 개구(M3a)의 너비(W5)를 조정함으로써, 제3 게이트 전극(27)의 제2 영역(27b, 27c), 즉 적은 양의 불순물이 도핑되는 영역의 너비를 조정할 수 있다. 마찬가지로, 제6 개구(M3b)의 너비(W6)를 조정함으로써 제3 게이트 배선(GL3)의 제2 영역(GL3b, GL3c)의 너비를 조정할 수 있다.
상기 도핑에 의해 활성층(22)의 채널 영역(22c), 소스 영역(22a), 및 드레인 영역(22b)을 형성할 수 있다.
도 16은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 단면도이다.
도 16을 참조하면, 본 실시예의 유기 발광 표시 장치(1000)는 기판(110) 상에 유기 발광층을 포함하는 중간층(132)이 포함된 픽셀 영역(100), 적어도 하나의 박막 트랜지스터가 포함된 트랜지스터 영역(200), 적어도 하나의 커패시터가 포함된 커패시터 영역(300), 배선 영역(400) 및 패드 영역(500)을 포함한다.
기판(110)은 유리 기판 또는 투명한 플라스틱 기판 등일 수 있으며, 기판(110) 상에는 버퍼층(111)이 배치될 수 있다.
버퍼층(111) 상의 트랜지스터 영역(200)에는 박막 트랜지스터의 활성층(212)이 배치된다. 활성층(212)은 다양한 물질을 함유하도록 형성할 수 있다. 예를 들면, 활성층(212)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 함유할 수 있다. 이 경우, 활성층(212)은 채널 영역(212c)과, 채널 영역(212c) 양쪽 가장자리에 배치되며 이온 불순물이 도핑된 소스 영역(212a) 및 드레인 영역(212b)을 포함할 수 있다. 다른 예로서 활성층(212)은 산화물 반도체를 함유할 수 있다. 또 다른 예로서 활성층(212)은 유기 반도체 물질을 함유할 수 있다.
활성층(212) 상에는 게이트 절연막(113)을 사이에 두고 활성층(212)의 채널 영역(212c)에 대응되는 위치에 게이트 전극(GE)이 배치된다. 게이트 전극(GE)은 제1 게이트 전극(215), 제2 게이트 전극(216), 및 제3 게이트 전극(217)을 포함할 수 있다. 상기 제1 게이트 전극(215) 및 제3 게이트 전극(217)은 몰리브덴(Mo) 또는 티타늄(Ti) 등을 포함할 수 있으며, 제2 게이트 전극(216)은 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있다.
게이트 전극(215) 상에는 층간 절연막(118)을 사이에 두고 활성층(212)의 소스 영역(212a) 및 드레인 영역(212b)에 각각 접속하는 소스 전극(219a) 및 드레인 전극(219b)이 배치된다. 소스 전극(219a) 및 드레인 전극(219b)은, 전자 이동도가 다른 이종의 금속층이 2층 이상 형성된 것일 수 있다. 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.
층간 절연막(118) 상에는 소스 전극(217a) 및 드레인 전극(217b)을 덮도록 평탄화막(PL)이 배치된다.
게이트 절연막(113) 및 층간 절연막(118)은 단층 또는 복수층의 무기 절연막으로 구비될 수 있으며, 평탄화막(PL)은 유기 절연막으로 구비될 수 있다.
평탄화막(PL) 상에 화소 정의막(PDL)이 배치된다. 화소 정의막(PDL)은 유기 절연막으로 구비될 수 있다.
픽셀 영역(100)에는 기판(110) 상에 버퍼층(111) 및 게이트 절연막(113)이 배치되며, 게이트 절연막(113) 상에 화소 전극(131)이 배치된다.
화소 전극(131)은 평탄화막(PL)에 포함된 개구(C2)에 배치되며, 화소 전극(131)의 양쪽 가장자리에는, 평탄화막(PL)에 포함된 개구(C2)에 대응되는 위치에 포함된 개구(C5)를 포함하는 화소 정의막(PDL)이 배치된다.
또한, 층간 절연막(118)은 층간 절연막(118)에 포함된 개구(C2)에 대응되는 영역에 포함된 개구(C1)를 포함하며, 층간 절연막(118)에 포함된 개구(C1), 층간 절연막(118)에 포함된 개구(C2), 및 화소 정의막(PDL)에 포함된 개구(C5)는 중첩적으로 형성되며, 평탄화막(PL)에 포함된 개구(C2)는 화소 정의막(PDL)에 포함된 개구(C5)보다 넓고, 층간 절연막(118)에 포함된 개구(C1)보다 좁을 수 있다.
화소 전극(431)의 단부는 평탄화막(PL)에 포함된 개구(C2)의 상단에 위치하고, 화소 정의막(PDL)에 의해 커버되며, 화소 전극(131)의 일부는 화소 정의막(PDL)에 의해 노출된다.
평탄화막(PL)은 화소 전극(131)을 소스 전극(219a) 및 드레인 전극(219b) 중 하나와 전기적으로 연결시키는 콘택홀(C3)을 포함할 수 있다. 본 실시예는 화소 전극(131)이 드레인 전극(219b)과 전기적으로 연결된 구성을 예시한다.
즉, 콘택홀(C3)의 하부에는 드레인 전극(219b)과, 드레인 전극(219b) 상에 배치된 콘택층(220)이 배치되며, 콘택홀(C3) 내에 배치된 화소 전극(131)은 콘택층(220)과 직접 연결되어 드레인 전극(219b)과 전기적으로 연결된다.
화소 전극(131)은 반투과 금속층을 포함할 수 있다. 또한, 화소 전극(131)은 반투과 금속층의 하부 및 상부에 각각 형성되어 반투과 금속층을 보호하는 투명 도전성 산화물층을 더 포함할 수 있다.
반투과 금속층은 은(Ag) 또는 은 합금으로 형성될 수 있으며, 반투과 금속층은 후술할 반사 전극인 대향 전극(133)과 함께 미세 공진 구조(microcavity)를 형성함으로써 유기 발광 표시 장치(1000)의 광효율 및 색순도를 향상시킬 수 있다.
상기 화소 전극(131) 상에는 중간층(132)이 배치될 수 있다. 중간층(132)은 유기 발광층(organic emission layer)을 구비하고, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(132)은 유기 발광층을 구비하며, 기타 다양한 기능층을 더 구비할 수 있다.
도 16의 중간층(132)은 화소 정의막(PDL)에 포함된 개구(C5)의 바닥에만 위치하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것이며 본 발명은 이에 한정되지 않는다. 즉, 중간층(132)에 포함된 유기 발광층은 개구(C5)의 바닥뿐 아니라 화소 정의막(PDL)에 포함된 개구(C5)의 식각면을 따라 화소 정의막(PDL)의 상면까지 연장되어 형성될 수 있으며, 중간층(132)에 포함된 기능층들은 다른 픽셀까지 연장될 수 있다.
중간층(132) 상에는 대향 전극(133)이 배치될 수 있다.
상기 대향 전극(133)은 반사 물질을 포함하는 반사 전극으로 구성될 수 있으며, Al, Mg, Li, Ca, LiF/Ca, 및 LiF/Al를 포함하는 그룹에서 선택된 적어도 하나일 수 있다.
따라서, 본 실시예의 유기 발광 표시 장치(1000)는, 중간층(132)에서 방출된 광이 대향 전극(133)에서 반사되어 화소 전극(131)을 투과하여 기판(110) 방향으로 방출되는 배면 발광형일 수 있다.
커패시터 영역(300)에는 기판(110) 상에 버퍼층(111)이 배치되며, 버퍼층(111) 상에 활성층(212)과 동일층에 배치된 제1 전극(312)과, 게이트 전극(GE)과 동일층에 배치된 제2 전극(314)과, 소스 전극(219a) 및 드레인 전극(219b)과 동일층에 배치된 제3 전극(319)을 구비한 커패시터가 배치된다.
커패시터의 제1 전극(312)은 활성층(212)의 소스 영역(212a) 및 드레인 영역(212b)과 같이 이온 불순물이 도핑된 반도체로 형성될 수 있다.
커패시터의 제2 전극(314)은 비록 게이트 전극(GE)과 동일하게 게이트 절연막(113) 상에 위치하지만 그 재료는 상이하다. 제2 전극(314)의 재료는 투명 도전성 산화물을 포함할 수 있다. 투명한 제2 전극(314)을 통하여 제1 전극(312)에 이온 불순물을 도핑함으로써, 본 실시예의 커패시터를 MIM(Metal-insulator-Metal) 구조로 형성할 수 있다.
커패시터의 제3 전극(319)은 소스 전극(219a) 및 드레인 전극(219b)과 동일한 재료로 형성될 수 있다. 커패시터에 포함된 제1 전극(312), 제2 전극(314), 및 제3 전극(319)은 병렬 연결된 복수 개의 커패시터를 구성함으로써, 커패시터의 면적 증가 없이 본 실시예의 유기 발광 표시 장치(1000)의 정전 용량을 증가시킬 수 있다. 따라서, 증가된 정전 용량만큼 커패시터의 면적을 줄일 수 있으므로 개구율을 증가시킬 수 있다.
배선 영역(400)은 기판(110) 상에 배치된 버퍼층(111)과 게이트 절연막(113)이 배치되고, 게이트 절연막(113) 상에 제1 게이트 배선(GL1), 제2 게이트 배선(GL2), 및 제3 게이트 배선(GL3)을 포함하는 게이트 배선(GL)이 배치된다.
상기 제3 게이트 배선(GL3)의 제2 게이트 배선(GL2)의 상면 및 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 단부를 덮도록 배치될 수 있다.
제1 게이트 배선(GL1), 제2 게이트 배선(GL2), 및 제3 게이트 배선(GL3) 각각은 상기 제1 게이트 전극(215), 제2 게이트 전극(216), 및 제3 게이트 전극(217)과 동일층에 동일 재료로 형성될 수 있다.
패트 영역(500)에는 층간 절연막(118) 상에 제1 패드층(519)과 제2 패드층(520)이 배치된다.
제1 패드층(519)은 소스 전극(219a) 및 드레인 전극(219b)과 마찬가지로 전자 이동도가 다른 복수의 금속층을 포함할 수 있다. 예를 들어, 제1 패드층(519)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속이 다층으로 형성될 수 있다.
제2 패드층(520)은 투명 도전성 산화물로 형성될 수 있으며, 제1 패드층(519)이 수분과 산소에 노출되는 것을 방지하여 패드의 신뢰성 저하를 방지할 수 있다. 제2 패드층(520)은 콘택홀(C3)의 하부에 배치된 제2 콘택층(220)과 동일층에 동일 재료로 형성될 수 있다.
제1 패드층(519)은 평탄화막(PL)에 포함된 개구(C4)에 배치되지만, 제1 패드층(519) 상부에 보호층인 제2 패드층(520)이 형성되어 있기 때문에, 화소 전극(131)을 에칭하는 동안 제1 패드층(519)이 에천트에 노출되지 않는다.
더욱이 수분이나 산소 등 외부 환경에 민감한 제1 패드층(519)의 단부가 평탄화막(PL)에 의해 덮여있기 때문에, 화소 전극(131)을 에칭하는 동안 제1 패드층(519)의 단부도 에천트에 노출되지 않는다.
한편, 도 16에는 도시되어 있지 않으나, 본 실시예에 따른 유기 발광 표시 장치(1000)는 픽셀 영역(100), 트랜지스터 영역(200), 커패시터 영역(300), 및 배선 영역(400)을 포함하는 표시 영역을 밀봉하는 봉지 부재(미도시)를 더 포함할 수 있다. 봉지 부재는 글라스재를 포함하는 기판, 금속 필름, 또는 유기 절연막 및 무기 절연막이 교번하여 배치된 봉지 박막 등으로 형성될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
GL1: 제1 게이트 배선 GL2: 제2 게이트 배선
GL3: 제3 게이트 배선 GE: 게이트 전극
DL: 데이터 배선 1, 2: 박막 트랜지스터 어레이 기판
1000: 유기 발광 표시 장치 10, 20, 110: 기판
12, 22, 212: 활성층 15, 25, 215: 제1 게이트 전극
16, 26, 216: 제2 게이트 전극 17, 27, 217: 제3 게이트 전극
18, 28, 118: 층간 절연막 19a, 29a, 219a: 소스 전극
19b, 29b, 219b: 드레인 전극 100: 픽셀 영역
131: 화소 전극 132: 중간층
133: 대향 전극 200: 트랜지스터 영역
300: 커패시터 영역 400: 배선 영역
500: 패드 영역

Claims (20)

  1. 기판 상에 배치된 제1 게이트 배선;
    상기 제1 게이트 배선 상에 배치된 제2 게이트 배선; 및
    상기 제2 게이트 배선 상에 배치되며, 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 제3 게이트 배선은 상기 제1 게이트 배선과 상기 제2 게이트 배선을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함하는 박막 트랜지스터 어레이 기판.
  3. 제1 항에 있어서,
    상기 제2 게이트 배선은 알루미늄(Al)을 포함하는 박막 트랜지스터 어레이 기판.
  4. 제1 항에 있어서,
    상기 제1 게이트 배선 및 상기 제2 게이트 배선은 동일한 식각면을 갖는 박막 트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 기판에 대하여 상기 제2 게이트 배선의 식각면이 이루는 각도는 50도 이하인 박막 트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 제3 게이트 배선 상에 배치된 층간 절연막 및 상기 층간 절연막 상에 배치된 데이터 배선을 더 포함하는 박막 트랜지스터 어레이 기판.
  7. 제6 항에 있어서,
    상기 기판 상에 배치된 박막 트랜지스터를 더 포함하며, 상기 박막 트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층, 상기 활성층과 절연되며 상기 채널 영역에 대응되는 영역에 배치된 게이트 전극, 상기 활성층의 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되며 상기 데이터 배선과 동일층에 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 어레이 기판.
  8. 제7 항에 있어서,
    상기 게이트 전극은 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 상기 제3 게이트 배선 각각과 동일층에 배치된 제1 게이트 전극, 제2 게이트 전극, 및 제3 게이트 전극을 포함하며, 상기 제3 게이트 전극은 상기 제1 게이트 전극과 상기 제2 게이트 전극을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함하는 박막 트랜지스터 어레이 기판.
  9. 제8 항에 있어서,
    상기 활성층은, 상기 제3 게이트 전극의 상기 제1 영역에 대응되는 영역에 배치된 채널 영역과, 상기 채널 영역의 양쪽 가장자리에 대응되며 불순물이 도핑되어 있는 소스 영역 및 드레인 영역을 포함하며, 상기 소스 영역 및 상기 드레인 영역의 상기 제3 게이트 전극의 상기 제2 영역에 대응되는 영역은 상기 소스 영역 및 상기 드레인 영역의 나머지 영역보다 불순물이 적게 도핑되어 있는 박막 트랜지스터 어레이 기판.
  10. 기판 상에 제1 게이트 배선 물질 및 제2 게이트 배선 물질을 형성하는 단계;
    상기 제1 게이트 배선 물질 및 상기 제2 게이트 배선 물질을 패터닝하여 제1 게이트 배선 및 제2 게이트 배선을 형성하는 단계;
    상기 제2 게이트 배선 상에 제3 게이트 배선 물질을 형성하는 단계; 및
    상기 제3 게이트 배선 물질을 패터닝하여 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 게이트 배선 및 상기 제2 게이트 배선을 형성하는 단계는, 제1 마스크를 이용하여 상기 제1 게이트 배선 물질 및 상기 제2 게이트 배선 물질을 패터닝함으로써 상기 제1 게이트 배선 및 상기 제2 게이트 배선을 형성하는 단계를 포함하며,
    상기 제3 게이트 배선을 형성하는 단계는, 제2 마스크를 이용하여 상기 제3 게이트 배선 물질을 패터닝함으로써 상기 제3 게이트 배선을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 마스크의 상기 제1 게이트 배선 및 상기 제2 게이트 배선에 대응되는 개구의 너비는 상기 제2 마스크의 상기 제3 게이트 배선에 대응되는 개구의 너비와 동일한 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 마스크의 상기 제1 게이트 배선 및 상기 제2 게이트 배선에 대응되는 개구의 너비는 상기 제2 마스크의 상기 제3 게이트 배선에 대응되는 개구의 너비보다 좁은 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제10 항에 있어서,
    상기 제3 게이트 배선 상에 층간 절연막을 형성하는 단계 및 상기 층간 절연막 상에 데이터 배선을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제10 항에 있어서,
    상기 기판 상에 박막 트랜지스터를 형성하는 단계를 더 포함하며,
    상기 박막 트랜지스터를 형성하는 단계는,
    기판 상에 활성층을 형성하는 단계;
    상기 활성층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  16. 제15 항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 제1 게이트 배선, 상기 제2 게이트 배선, 및 제3 게이트 배선 각각과 동일 공정에 의해 제1 게이트 전극, 제2 게이트 전극, 및 제3 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  17. 제16 항에 있어서,
    상기 제3 게이트 전극을 형성하는 단계는, 상기 제1 게이트 전극과 상기 제2 게이트 전극을 덮는 제1 영역 및 상기 제1 영역으로부터 방향을 전환하여 상기 기판과 평행한 방향을 따라 연장된 제2 영역을 포함하는 제3 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 게이트 전극, 상기 제2 게이트 전극, 및 상기 제3 게이트 전극을 마스크로 사용하여 상기 활성층에 불순물을 도핑하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  19. 제1 방향으로 연장되는 복수의 게이트 배선;
    상기 게이트 배선과 층간 절연막에 의해 절연되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수 개의 데이터 배선;
    상기 게이트 배선 및 상기 데이터 배선과 전기적으로 연결되며, 박막 트랜지스터를 포함하는 화소; 및
    상기 화소에 포함되며 상기 박막 트랜지스터와 전기적으로 연결되며, 화소 전극, 대향 전극, 및 상기 화소 전극과 상기 대향 전극 사이에 배치되며 광을 방출하는 중간층을 포함하는 유기 발광 소자;를 포함하며,
    상기 게이트 배선은,
    기판 상에 배치된 제1 게이트 배선;
    상기 제1 게이트 배선 상에 배치된 제2 게이트 배선; 및
    상기 제2 게이트 배선 상에 배치되며, 상기 제2 게이트 배선의 상면 및 상기 제1 게이트 배선과 상기 제2 게이트 배선의 단부를 덮는 제3 게이트 배선을 포함하는 유기 발광 표시 장치.
  20. 제19 항에 있어서,
    상기 박막 트랜지스터는, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층, 상기 활성층과 절연되며 상기 채널 영역에 대응되는 영역에 배치된 게이트 전극, 상기 데이터 배선과 동일층에 배치된 소스 전극 및 드레인 전극, 상기 활성층과 상기 게이트 전극 사이에 배치된 게이트 절연막, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 상기 층간 절연막을 포함하며,
    상기 소스 전극 및 상기 드레인 전극과 동일층에 배치된 제1 패드층과, 상기 제1 패드층 상에 배치된 제2 패드층을 포함하는 패드 전극;
    상기 활성층과 동일층에 배치된 제1 전극, 상기 게이트 전극와 동일층에 배치된 제2 전극, 및 상기 소스 전극 및 상기 드레인 전극와 동일층에 배치된 제3 전극을 포함하는 커패시터;
    상기 소스 전극과 상기 드레인 전극을 덮으며, 상기 화소 전극이 배치되는 개구를 포함하는 평탄화막; 및
    상기 평탄화막에 포함된 개구에 대응되는 위치에 포함된 개구를 포함하며, 상기 화소 전극의 단부를 덮는 화소 정의막;을 더 포함하는 유기 발광 표시 장치.
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