JP2008124066A - 半導体素子、半導体素子配置基板、表示装置及び電気素子 - Google Patents

Abstract

【課題】静電破壊を抑制しつつ、サイズの縮小を図ることができる半導体素子、半導体素子配置基板、表示装置及び電気素子を提供する。
【解決手段】半導体層上に、ゲート絶縁膜、ゲート電極、層間絶縁膜、並びに、ソース電極及びドレイン電極の少なくとも一方の電極がこの順に積層され、上記ゲート電極が配置されていない領域にゲート絶縁膜及び層間絶縁膜を貫通して半導体層とソース電極及びドレイン電極の少なくとも一方とを接続するコンタクトホールが設けられた半導体素子であって、上記コンタクトホールは、平面視したときに、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿った形状を有する半導体素子。
【選択図】図７

Description

本発明は、半導体素子、半導体素子配置基板、表示装置及び電気素子に関する。より詳しくは、液晶表示パネル等に好適に用いることができる半導体素子、半導体素子配置基板、表示装置及び電気素子に関するものである。

半導体素子は、半導体の電気特性を利用した能動素子であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、薄膜トランジスタ（以下「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子は、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用され、表示装置の高精細化及び高速動画表示を可能にしている（例えば、特許文献１参照。）。

近年、表示装置に関する技術として、駆動回路、制御回路といった周辺ドライバ回路等と画素部とが一体化されたシステムオンパネルが注目されている。このようなシステムオンパネルによれば、同一基板上に画素部のスイッチング素子と周辺ドライバ回路とを同時に形成するため、部品点数を大幅に削減することができるとともに、液晶ディスプレイの組立工程や検査工程を削減することができるので、製造コストの削減及び信頼性の向上が可能となる。

しかしながら、このようなシステムオンパネル化が進むに連れて、集積度を上げるために、トランジスタサイズはシュリンク（縮小）している。それに伴い、半導体層とソース電極、又は、半導体層とドレイン電極とを接続するコンタクトホールと、ゲート電極（ゲート配線）とがトランジスタの中で接近している。また、消費電力を低下させるために、ゲート絶縁膜の薄膜化も進んでいる。それらの結果、コンタクトホールとゲート電極との間での静電破壊が増加しているという点で改善の余地があった。
特開２００２−２２２９６０号公報

本発明は、上記現状に鑑みてなされたものであり、静電破壊を抑制しつつ、サイズの縮小を図ることができる半導体素子、半導体素子配置基板、表示装置及び電気素子を提供することを目的とするものである。

本発明者らは、半導体層上にゲート絶縁膜とゲート電極と層間絶縁膜とソース電極及びドレイン電極の少なくとも一方とがこの順に積層され、上記ゲート電極が配置されていない領域にゲート絶縁膜及び層間絶縁膜を貫通して半導体層とソース電極及びドレイン電極の少なくとも一方とを接続するコンタクトホールが設けられた半導体素子について種々検討したところ、コンタクトホールの平面視したときの形状に着目した。そして、コンタクトホールの平面視したときの形状が円形でドット状である場合には、コンタクトホールのうちゲート電極に近接する部分が点となるため、この部分とゲート電極との間で局部的な電流集中（電界集中）が起こり、静電破壊が増加していることを見いだした。特に、コンタクトホールとゲート電極との最短距離が２μｍ以下である場合に、コンタクトホールを介してゲート電極とソース電極、及び、ゲート電極とドレイン電極との間で局部的な電流集中が起こりやすく、静電破壊の確率が飛躍的に高くなることを見いだした。

そこで、コンタクトホールを、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿った形状とすることにより、コンタクトホールのうちゲート電極に近接する部分が線状化されるため、局部的な電流集中を抑制することができる結果、静電破壊を抑制しつつ、サイズの縮小を図ることができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、半導体層上に、ゲート絶縁膜、ゲート電極、層間絶縁膜、並びに、ソース電極及びドレイン電極の少なくとも一方の電極がこの順に積層され、上記ゲート電極が配置されていない領域にゲート絶縁膜及び層間絶縁膜を貫通して半導体層とソース電極及びドレイン電極の少なくとも一方とを接続するコンタクトホールが設けられた半導体素子であって、上記コンタクトホールは、平面視したときに、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿った形状を有する半導体素子である。
以下に本発明を詳述する。

本発明の半導体素子は、半導体層上に、ゲート絶縁膜、ゲート電極、層間絶縁膜、並びに、ソース電極及びドレイン電極の少なくとも一方の電極がこの順に積層され、上記ゲート電極が配置されていない領域にゲート絶縁膜及び層間絶縁膜を貫通して半導体層とソース電極及びドレイン電極の少なくとも一方とを接続するコンタクトホールが設けられたものである。半導体素子としては特に限定されず、例えば、薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）が挙げられるが、中でもＴＦＴが好適である。ソース電極及びドレイン電極は、層間絶縁膜上に配置される限り、互いに異なる階層に配置されてよいが、製造工程の簡略化の観点から、同一の階層に配置されることが好ましい。コンタクトホールは、ゲート絶縁膜及び層間絶縁膜を貫通する穴に導電性物質が設けられたものであり、半導体層とソース電極、及び／又は、半導体層とドレイン電極とを電気的に接続する。

上記コンタクトホールは、平面視したときに、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿った形状を有する。このように、コンタクトホールのゲート電極側の側面をゲート電極に沿った形状とすることにより、コンタクトホールのうちゲート電極に近接する部分が線状化されるため、コンタクトホールとゲート電極との近接に起因して発生する電流集中を緩和することができる結果、静電耐性を充分に確保することができる。したがって、高い歩留まりを確保しつつ、半導体素子のサイズの縮小を図ることができる。

上記半導体層とソース電極とを接続するコンタクトホールを第一のコンタクトホールとし、半導体層とドレイン電極とを接続するコンタクトホールを第二のコンタクトホールとしたとき、本発明の作用効果を効果的に得る観点からは、第一及び第二のコンタクトホールのそれぞれが、平面視したときに、ゲート電極側の側面がゲート電極の第一及び第二のコンタクトホール側の側面に沿った形状を有することが好ましい。

上記コンタクトホールの形状は、平面視したときに、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿ったもの、すなわちコンタクトホールのうちゲート電極に近接する部分が線状化されたものである限り、特に限定されない。コンタクトホールの形状としては、例えば、平面視したときに、（１）少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な三角形（角が面取りされた三角形を含む。）（例えば、図１参照。）、（２）弦がゲート電極のコンタクトホール側の側面と略平行な半円及び半楕円（例えば、図２参照。）、（３）少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な正方形（角が面取りされた正方形を含む。）（例えば、図３参照。）、（４）長手方向（長辺方向）又は幅方向（短辺方向）がゲート電極のコンタクトホール側の側面と略平行な長方形（角が面取りされた長方形を含む。）（例えば、図４（ａ）〜（ｃ）参照。）、（５）少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な台形（角が面取りされた台形を含む。）（例えば、図５参照。）、並びに、（６）長軸方向がゲート電極のコンタクトホール側の側面と略平行な楕円形（例えば、図６参照。）等が挙げられる。なお、（６）の楕円形の場合、本発明の作用効果の観点から、コンタクトホールのうちゲート電極に近接する部分の曲率半径は、３μｍ以上である。すなわち、曲率半径が３μｍ以上であれば、コンタクトホールのうちゲート電極に近接する部分の形状が円形である場合にも、本発明の作用効果を得ることができる。コンタクトホールのうちゲート電極に近接する部分の曲率半径は、５μｍ以上であることが好ましく、７μｍ以上であることがより好ましい。コンタクトホールの数は、それぞれのコンタクトホールのゲート電極側の側面が、平面視したときにゲート電極のコンタクトホール側の側面に沿ったものである限り、１つの半導体素子中に複数あってもよい（例えば、図４（ｃ）参照。）。

なお、本明細書で「平面視」とは、平面図に表された半導体素子を紙面に垂直な方向に観察することをいう。また、「略平行」とは、完全に平行な状態だけでなく、本発明に鑑みて完全に平行な状態と同視し得る程度に平行でない状態も含むものであるが、完全に平行な状態が好ましい。

上記コンタクトホールは、平面視したときに、ゲート電極側の側面のうち、ゲート電極との距離が２μｍ以下である部分がゲート電極のコンタクトホール側の側面に沿った形状を有することが好ましい。例えば、図１〜６においては、コンタクトホール１６とゲート電極１３との距離Ｄが２μｍ以下の部分が線状であることが好ましい。一般的にコンタクトホールとゲート電極との距離が２μｍ以下になると、コンタクトホールとゲート電極との間で局部的な電流集中が起こり、静電破壊の確率が飛躍的に高くなる。これによれば、コンタクトホールとゲート電極との間での局部的な電流集中を抑制することができるため、微細サイズの半導体素子に好適である。

本発明の半導体素子は、上記半導体層、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極及びコンタクトホールを構成要素として有するものである限り、その他の構成要素を有していても有していなくてもよく、特に限定されるものではない。

本発明の半導体素子における好ましい形態について以下に詳しく説明する。
上記コンタクトホールは、平面視したときに、ゲート電極側の側面のうちゲート電極のコンタクトホール側の側面に沿った部分の長さが、２μｍ以上であることが好ましく、４μｍ以上であることがより好ましい。これによれば、コンタクトホールとゲート電極との近接に起因して発生する電流集中をより緩和することができる結果、静電耐性をより充分に確保することができる。なお、上記部分の長さは、コンタクトホール１つ当たりの長さを意味し、例えば、図４（ｃ）では、各コンタクトホール１６の側面１６ａの長さＬ１に対応する。

上記コンタクトホールは、平面視したときに、ゲート電極側の側面とその反対側の側面とが略平行であることが好ましい。このようにコンタクトホールの形状を正方形、長方形及び楕円形等とすることにより、コンタクトホールの形状を円形とした場合と比べて、コンタクト面積を効率よく得ることができる。

上記コンタクトホールは、平面視したときの形状が、長軸方向がゲート電極のコンタクトホール側の側面に略平行な楕円形であることが好ましい。これによれば、コンタクトホールの形状を円形とした場合と比べて、コンタクト面積をより効率よく得ることができる。なお、コンタクト面積を更に効率よく得るためには、コンタクトホールは、平面視したときの形状が、長手方向がゲート電極のコンタクトホール側の側面に略平行な長方形であることが好ましい。

上記半導体層は、連続粒界結晶（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ：ＣＧ）シリコンから構成される場合、上記コンタクトホールは、平面視したときに、ゲート電極側の側面とその反対側の側面とが略平行であることが好ましい。ＣＧシリコン層を形成する過程では、アモルファスシリコンを結晶化させる際にニッケル（Ｎｉ）、コバルト（Ｃｏ）等の触媒元素が添加される。しかしながら、このような触媒元素は、半導体層のチャネル領域に残存していると、深いエネルギー準位を形成してキャリアを捕獲し、再結合してしまうため、半導体素子の電気特性や信頼性に悪影響を及ぼすおそれがある。また、半導体層中に残存した触媒元素は、不規則に偏析することが確認されている。触媒元素は、特に結晶粒界に偏析され、この偏析が微弱な電流の逃げ道（リークパス）となって、オフ電流等の突発的な増加を起こすおそれがある。

そこで、アモルファスシリコンを結晶化させた後、触媒元素を半導体層のチャネル領域から除去、又は、電気的な影響を及ぼさない程度にまで低減させるためにゲッタリングが行われる。ゲッタリングの方法としては、アモルファスシリコンの結晶化工程の後、フォトリソグラフィ工程により、チャネル領域をマスクで覆い、チャネル領域以外の領域にリン（Ｐ）等の１５族元素を高濃度にドーピングしてゲッタリングを促す領域（ゲッタリング領域）を形成し、該ゲッタリング領域に触媒元素を偏析させる方法等が用いられる。ここで、ゲッタリング領域は、結晶性が崩れており、半導体として機能しない。したがって、ゲッタリング領域を形成する際のマスクのアライメントずれにより、ゲッタリング領域がコンタクトホールに接続される領域（コンタクト領域）と重なると、コンタクト抵抗が増大するため、従来の半導体素子では、アライメントずれを考慮したパターン設計が必要とされていた。

上記コンタクトホールを構成するゲート電極側の側面と、ゲート電極と反対側の側面とを平面視したときに互いに略平行とすることにより、ゲッタリング領域を形成する際にマスクがチャネル領域の幅方向にずれた場合でも、充分なコンタクト面積を確保することができるため、ゲッタリング領域のアライメント精度を緩和することができる。また、従来、アライメントずれを考慮してゲッタリング領域とコンタクト領域との間に設けられていた無駄な領域をゲッタリング領域として用いることができるため、ゲッタリング領域の面積を拡大することができる結果、ゲッタリング効果を向上させることができる。したがって、半導体層のチャネル領域における不純物偏析を従来よりもなくすことができるため、ＴＦＴ特性や信頼性の向上が可能となる。

本発明はまた、上記半導体素子を備える半導体素子配置基板でもある。本発明の半導体素子によれば、静電破壊を抑制しつつ、サイズの縮小を図ることができることから、高歩留りかつ高信頼性の半導体素子配置基板を提供することができる。上記半導体素子配置基板としては特に限定されず、例えば、液晶表示装置、有機エレクトロルミネセンス表示装置に用いられるアクティブマトリクス基板が挙げられる。本発明の半導体素子は、アクティブマトリクス基板において、画素を駆動するスイッチング素子やドライバ部を駆動する素子として用いられることが好ましい。

本発明は更に、上記半導体素子を備える表示装置でもある。本発明の半導体素子によれば、静電破壊を抑制しつつ、サイズの縮小を図ることができることから、高歩留りかつ高信頼性の表示装置を提供することができる。なお、表示装置としては、液晶表示装置、有機エレクトロルミネセンス表示装置等が挙げられる。

本発明はそして、第一絶縁膜、導電性部材及び第二絶縁膜がこの順に積層され、上記導電性部材が配置されていない領域に第一絶縁膜及び第二絶縁膜を貫通するコンタクトホールが設けられた電気素子であって、上記コンタクトホールは、平面視したときに、導電性部材側の側面が導電性部材のコンタクトホール側の側面に沿った形状を有する電気素子でもある。本発明の電気素子は、本発明の半導体素子を一般化したものであり、第一絶縁膜が、本発明の半導体素子におけるゲート絶縁膜に対応し、導電性部材が、本発明の半導体素子におけるゲート電極に対応し、第二絶縁膜が、本発明の半導体素子における層間絶縁膜に対応している。このような一般化は、半導体素子等の技術分野における技術水準に基づいて、なし得ることである。本発明の電気素子においても、コンタクトホールの導電性部材側の側面を導電性部材のコンタクトホール側の側面に沿わせることにより、同様の原理に基づいて、静電耐性を向上させることができる。

本発明の半導体素子によれば、ゲート電極とコンタクトホールとの距離が近接した場合に発生しやすい局部的な電流集中を緩和することができるため、静電耐性を充分に確保しつつ、サイズの縮小を図ることができる。

以下に実形形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実形形態のみに限定されるものではない。

（実施形態１）
図７（ａ）は、実施形態１に係るＴＦＴの構成を示す平面模式図であり、（ｂ）は、（ａ）のＡ−Ｂ線における断面模式図である。
本実施形態に係るＴＦＴ１００は、図７（ｂ）に示すように、基板９上に、ベースコート膜１０、半導体層１１、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１４、並びに、ソース電極１５ａ及びドレイン電極１５ｂがこの順に積層された構造を有する。ゲート電極１３が配置されていない領域には、ゲート絶縁膜１２及び層間絶縁膜１４を貫通して半導体層１１とソース電極１５ａ、及び、半導体層１１とドレイン電極１５ｂとを接続するコンタクトホール１６が設けられている。

以下、各層を構成する材料等について説明する。
基板９を構成する材料としては、ガラスを用いているが、特に限定されるものではなく、プラスチック等の絶縁材料、半導体材料等を用いることができる。

ベースコート膜１０を構成する材料としては、酸化シリコン（ＳｉＯ_２）を上層とし、酸窒化シリコン（ＳｉＮＯ）を下層とする二層構造を用いているが、特に限定されるものではなく、例えば、四窒化三ケイ素（Ｓｉ_３Ｎ_４）等の窒化シリコン（ＳｉＮ_ｘ（ｘは正数））も用いることができる。

ゲート絶縁膜１２を構成する材料としては、ＳｉＯ_２を用いているが、特に限定されるものではなく、例えば、ＳｉＯ_２よりも誘電率が低い材料として、ＳｉＯＦ、ＳｉＯＣ等が挙げられ、ＳｉＯ_２よりも誘電率が高い材料として、四窒化三ケイ素（Ｓｉ_３Ｎ_４）等の窒化シリコン（ＳｉＮ_ｘ（ｘは正数））、シリコンオキシナイトライド（ＳｉＮＯ）、二酸化チタン（ＴｉＯ_２）、三酸化二アルミニウム（Ａｌ_２Ｏ_３）、五酸化二タンタル（Ｔａ_２Ｏ_５）等の酸化タンタル、二酸化ハフニウム（ＨｆＯ_２）、二酸化ジルコニウム（ＺｒＯ_２）等が挙げられる。なお、無機の絶縁材料に限定されず、有機の絶縁材料であってもよい。また、ゲート絶縁膜１２は、単層構造であってもよいし、積層構造であってもよい。
なお、ゲート絶縁膜１２の膜厚は、３０ｎｍ以上であり、酸化シリコン換算膜厚もまた、３０ｎｍ以上である。

半導体層１１を構成する材料としては、廉価性及び量産性の観点から、シリコンを用いており、例えば、アモルファスシリコン、ポリシリコン、連続粒界結晶（ＣＧ）シリコンが挙げられるが、高移動度を実現する観点から、ポリシリコン、ＣＧシリコン等より好ましい。また、半導体層１１の膜厚は、５０ｎｍであるが、特に限定されるものではない。

ゲート電極１３を構成する材料としては、タングステン（Ｗ）を上層とし、窒化タンタル（ＴａＮ）を下層とする二層構造を用いており、ソース電極１５ａ及びドレイン電極１５ｂを構成する材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）及びＴｉの三層構造を用いている。なお、ゲート電極１３、ソース電極１５ａ及びドレイン電極を構成する材料は特に限定されず、例えば、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の高融点金属や、モリブデンシリサイド等の高融点シリサイド等を用いることができる。
なお、コンタクトホール１６の導電性材料として、本実施形態では、ソースメタルが充填されている。

本実施形態においては、図７（ａ）に示すように、コンタクトホール１６は、平面視したときに、ゲート電極１３と平行な長方形の穴として表される。コンタクトホール１６の長辺方向の長さＬ１は、１０μｍであり、短辺方向の長さＬ２は、２μｍである。また、コンタクトホール１６とゲート電極１３との距離Ｄは、２μｍである。

したがって、本実施形態によれば、コンタクトホール１６の側面１６ａが平面視したときにゲート電極１３の側面１３ａと略平行であることにより、コンタクトホール１６のうちゲート電極１３に近接する部分を面（平面視したときには線となる。）として配置することが可能となるため、静電気の影響を受けにくくすることができるとともに、電流集中を抑制することにより、静電耐性（デバイス耐性）を向上させることができる。

図８は、Ｌ１が１０μｍのときのコンタクトホール１６とゲート電極１３との距離Ｄと、破壊耐圧との関係を示す図である。
本実施形態によれば、コンタクトホールを構成するゲート電極側の側面のうち、ゲート電極のコンタクトホール側の側面に沿った部分の長さＬ１を１０μｍとしているため、コンタクトホール１６とゲート電極１３との距離Ｄが２μｍであっても、高い破壊耐圧を得ることができる。

また、コンタクトホール１６の形状が、側面１６ａと１６ｂとが平行な長方形となっているため、コンタクトに必要な面積を効率的に確保することができる。したがって、コンタクトの幅（側面１６ａと１６ｂとの距離）を縮小することができるとともに、設計上、ゲート電極１３に近接させる必要があったコンタクトホール１６を、同一のサイズのＴＦＴでもゲート電極１３から離すことができる。
更に、コンタクトホール１６とゲート電極１３との距離Ｄが２μｍであるため、ＴＦＴサイズのシュリンク（縮小）及び集積度の向上を実現することができる。

（比較例１）
図９は、比較例１に係るＴＦＴの構成を示す平面模式図である。
本比較例に係るＴＦＴ２００は、図９に示すように、コンタクトホール１６の形状が半径１μｍの円形であること以外は、実施形態１と同じ構造を有する。
図１０は、本比較例におけるコンタクトホール１６とゲート電極１３との距離Ｄと、破壊耐圧との関係を示す図である。
本比較例によれば、図９に示すように、コンタクトホール１６のうちゲート電極１３に近接する部分１６ａが点となるため、図１０に示すように、コンタクトホール１６とゲート電極１３との距離Ｄが２μｍ以下の場合には、その部分とゲート電極１３との間で電流集中が起こり、静電気やデバイス耐性に問題を生じる。また、図１０に示すように、コンタクトホール１６とゲート電極１３との距離Ｄを３μｍ以上にしないと、充分な破壊耐圧を得ることができないため、ＴＦＴサイズのシュリンク（縮小）及び集積度の向上を実現することができない。

（実施形態２）
図１１（ａ）は、実施形態２に係るＴＦＴの構成を示す平面模式図であり、（ｂ）は、（ａ）のＡ−Ｂ線における断面模式図である。なお、図１１（ｂ）では、ゲート絶縁膜及び層間絶縁膜は、省略している。

本実施形態に係るＴＦＴは、実施形態１と同じ構造を有する。なお、本実施形態に係るＴＦＴ１００においては、半導体層１１が連続粒界結晶（ＣＧ）シリコンから構成される。この場合、アモルファスシリコンを結晶化させる際にチャネル領域１１ａに添加されたニッケル（Ｎｉ）等の触媒元素を取り除くために、ゲッタリングを行うが、ゲッタリングを行った場所（ゲッタリング領域）は、結晶性が崩れており、半導体として機能しない。また、ゲッタリング領域は、高抵抗になるために、コンタクトホール１６に接続される部分に干渉すると、コンタクト抵抗の増大が起こる。更に、ゲッタリングは、コンタクトホール１６を形成する前に行うため、コンタクトホール１６のフォトリソグラフィ工程のアライメント精度とゲッタリング時のフォトリソグラフィ工程のアライメント精度とが重要であり、アライメントずれを考慮したパターン設計が必要とされる。

本実施形態では、図１１（ａ）に示すように、コンタクトホール１６は、ゲート電極１３と平行な長穴として配置される。したがって、ゲッタリング領域１１ｂがコンタクトホール１６に接続される部分に干渉したとしても、コンタクト面積を充分に確保することができるため、アライメント精度を大幅に緩和したゲッタリング領域１１ｂのデザインが可能となる。また、ゲッタリング性能は、ゲッタリングした面積に依存するが、アライメント精度のために無駄になっていた領域もゲッタリング領域として用いることができる。したがって、チャネル領域の不純物偏析を従来よりもなくすことができるため、ＴＦＴ特性や信頼性の向上が可能となる。

（比較例２）
図１２は、比較例２に係るＴＦＴの構成を示す平面模式図である。なお、図１２でもまた、ゲート絶縁膜及び層間絶縁膜は省略している。
本比較例に係るＴＦＴ２００は、図１２に示すように、コンタクトホール１６の形状が半径１μｍの円形であること以外は、実施形態２と同じ構造を有する。したがって、この構成によれば、ゲッタリング領域１１ｂとコンタクトホール１６に接続される領域（コンタクト領域）とが重なることによるコンタクト抵抗の増大を防止するべく、マスクのアライメントずれを考慮したパターン設計が必要とされる。

少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な三角形状（角が面取りされた三角形状を含む。）のコンタクトホールの一例を示す平面模式図である。 弦がゲート電極のコンタクトホール側の側面と略平行な半円状及び半楕円状のコンタクトホールの一例を示す平面模式図である。 少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な正方形状（角が面取りされた正方形状を含む。）のコンタクトホールの一例を示す平面模式図である。 （ａ）は、長手方向がゲート電極のコンタクトホール側の側面と略平行な長方形状のコンタクトホールの一例を示す平面模式図である。（ｂ）は、（ａ）の長方形の角が丸められたコンタクトホールの一例を示す平面模式図である。（ｃ）は、長方形状のコンタクトホールが複数設けられた例を示す平面模式図である。 少なくとも一辺がゲート電極のコンタクトホール側の側面と略平行な台形状のコンタクトホールの一例を示す平面模式図である。 長軸方向がゲート電極のコンタクトホール側の側面と略平行な楕円形状のコンタクトホールの一例を示す平面模式図である。 （ａ）は、実施形態１に係るＴＦＴの構成を示す平面模式図であり、（ｂ）は、（ａ）のＡ−Ｂ線における断面模式図である。 実施形態１に係るＴＦＴについて、Ｌ１が１０μｍのときのコンタクトホールとゲート電極との距離Ｄと、破壊耐圧との関係を示す図である。 比較例１に係るＴＦＴの構成を示す平面模式図である。 比較例１に係るＴＦＴについて、コンタクトホール１６とゲート電極１３との距離Ｄと、破壊耐圧との関係を示す図である。 （ａ）は、実施形態２に係るＴＦＴの構成を示す平面模式図であり、（ｂ）は、（ａ）のＡ−Ｂ線における断面模式図である。なお、ゲート絶縁膜及び層間絶縁膜は、省略している。 比較例２に係るＴＦＴの構成を示す平面模式図である。なお、ゲート絶縁膜及び層間絶縁膜は、省略している。

符号の説明

９：基板
１０：ベースコート膜
１１：半導体層
１１ａ：ｎ^＋（Ｐ）領域（ソース領域又はドレイン領域）
１１ｂ：ゲッタリング領域
１１ｃ：チャネル領域
１２：ゲート絶縁膜
１３：ゲート電極
１３ａ：ゲート電極の側面
１４：層間絶縁膜
１５ａ：ソース電極
１５ｂ：ドレイン電極
１６：コンタクトホール
１６ａ、１６ｂ：コンタクトホールの側面
２０：ゲート配線
１００、２００：薄膜トランジスタ（ＴＦＴ）

Claims (10)

1. 半導体層上に、ゲート絶縁膜、ゲート電極、層間絶縁膜、並びに、ソース電極及びドレイン電極の少なくとも一方の電極がこの順に積層され、該ゲート電極が配置されていない領域にゲート絶縁膜及び層間絶縁膜を貫通して半導体層とソース電極及びドレイン電極の少なくとも一方とを接続するコンタクトホールが設けられた半導体素子であって、
   該コンタクトホールは、平面視したときに、ゲート電極側の側面がゲート電極のコンタクトホール側の側面に沿った形状を有することを特徴とする半導体素子。
2. 前記コンタクトホールは、平面視したときに、ゲート電極側の側面のうちゲート電極のコンタクトホール側の側面に沿った部分の長さが、２μｍ以上であることを特徴とする請求項１記載の半導体素子。
3. 前記コンタクトホールは、平面視したときに、ゲート電極側の側面とその反対側の側面とが略平行であることを特徴とする請求項１記載の半導体素子。
4. 前記コンタクトホールは、平面視したときの形状が、長手方向がゲート電極のコンタクトホール側の側面に略平行な楕円形であることを特徴とする請求項１記載の半導体素子。
5. 前記コンタクトホールは、平面視したときの形状が、長手方向がゲート電極のコンタクトホール側の側面に略平行な長方形であることを特徴とする請求項１記載の半導体素子。
6. 前記半導体層は、連続粒界結晶シリコンから構成されることを特徴とする請求項３記載の半導体素子。
7. 前記半導体素子は、薄膜トランジスタであることを特徴とする請求項１記載の半導体素子。
8. 請求項１記載の半導体素子を備えることを特徴とする半導体素子配置基板。
9. 請求項１記載の半導体素子を備えることを特徴とする表示装置。
10. 第一絶縁膜、導電性部材及び第二絶縁膜がこの順に積層され、該導電性部材が配置されていない領域に第一絶縁膜及び第二絶縁膜を貫通するコンタクトホールが設けられた電気素子であって、
    該コンタクトホールは、平面視したときに、導電性部材側の側面が導電性部材のコンタクトホール側の側面に沿った形状を有することを特徴とする電気素子。

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