JP2015023161A - 薄膜トランジスタおよびその製造方法ならびに電子機器 - Google Patents

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Abstract

【課題】接触抵抗が低減すると共に、ＥＭ耐性が向上した薄膜トランジスタおよびその製造方法ならびに電子機器を提供する。
【解決手段】本開示の薄膜トランジスタは、基板上に設けられたゲート電極および一対のソース・ドレイン電極と、チャネルを形成すると共に、一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備え、一対の接続部は、対向面の少なくとも一方が非平坦面を有する。
【選択図】図１Ａ

Description

本技術は、チャネルと電極配線との接続部をドライエッチングによって形成する薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）およびその製造方法ならびにこれを備えた電子機器に関する。
液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイ等のフラットパネルディスプレイでは、駆動素子として薄膜トランジスタ（ＴＦＴ）が広く実用化されている。この薄膜トランジスタは、活性層（チャネル）としてアモルファス（非晶質）シリコン（Ｓｉ），多結晶シリコン（ポリシリコン），酸化物半導体または有機半導体等の半導体材料を用いて作製されている。
これら半導体材料を用いて形成されたチャネルは、層間絶縁膜に形成されたコンタクトホールを介して電極配線（例えばソース・ドレイン電極）と電気的に接続されている。このコンタクトホールは、例えばウェットエッチングによって形成されている（例えば、特許文献１，２）。しかし、ウェットエッチングを用いてコンタクトホールを形成する場合、エッチング液の浸み出しからチャネル領域を保護するためのプロセスマージンを考慮する必要があるため、レイアウト効率が低かった。
このレイアウト効率の低さは、コンタクトホールをドライエッチングを用いて形成することによって改善することができる。
特開２００１−３０５５７６号公報 特開２０１２−１６０６７９号公報
しかしながら、ドライエッチングを用いて形成する場合には、コンタクトホールはチャネルを突き抜けて形成される。これは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスとは異なりチャネルの下層にエッチングストッパ膜となる金属シリサイド膜等が形成されていないためであり、チャネルと電極配線との接触面積はチャネルに形成されたコンタクトホールの側面のみとなる。このため、レイアウト効率は向上するものの、接触抵抗が大きくなるという問題があった。また、電流集中が起きやすくなるためＥＭ（Electromigration）耐性が劣化するという問題があった。
本技術はかかる問題点に鑑みてなされたもので、その目的は、接触抵抗が低減すると共に、ＥＭ耐性が向上した薄膜トランジスタおよびその製造方法ならびに電子機器を提供することにある。
本技術による薄膜トランジスタは、ゲート電極および一対のソース・ドレイン電極と、チャネルを形成すると共に、一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備えたものであり、一対の接続部の対向面の少なくとも一方が非平坦面となっている。
本技術による薄膜トランジスタの製造方法は、以下の工程（要件）を備えている。
（Ａ）基板上にゲート電極を形成する工程
（Ｂ）基板およびゲート電極上に半導体層を形成する工程
（Ｃ）半導体層に貫通孔を形成すると共に、対向面の少なくとも一方が非平坦面である一対の接続部を形成する工程
（Ｄ）半導体層上に半導体層と接続部を介して接続される一対のソース・ドレイン電極を形成する工程
本技術による電子機器は、表示素子と、表示素子を駆動するための上記薄膜トランジスタとを複数有する表示装置を備えたものである。
本技術による薄膜トランジスタおよびその製造方法ならびに電子機器では、半導体層に設けられた一対の接続部の対向面の少なくとも一方を非平坦面となるように形成する。これにより、接続部における半導体層とソース電極またはドレイン電極との接触面積が広がる。
本技術による薄膜トランジスタおよびその製造方法ならびに電子機器によれば、半導体層に設ける一対の接続部の対向面の形状を非平坦面とした。これにより、接続部における半導体層とソース電極またはドレイン電極との接触面積が広がり、接触抵抗を低減することが可能となる。また、電流集中の発生を抑制することができるため、ＥＭ耐性を向上させることが可能となる。
本開示の第１の実施の形態に係る薄膜トランジスタの構成を表す平面図である。 図１Ａに示した薄膜トランジスタの断面図である。 図１に示した薄膜トランジスタの製造工程を表す断面図である。 図２Ａに続く断面図である。 図２Ｂに続く断面図である。 図２Ｃに続く断面図である。 本開示の薄膜トランジスタを備えた表示装置の構成例を表すブロック図である。 図３に示した画素の詳細構成例を表す回路図である。 本開示の第２の実施の形態に係る薄膜トランジスタの構成を表す平面図である。 図５Ａに示した薄膜トランジスタの断面図である。 本開示の変形例１に係る薄膜トランジスタの構成を表す平面図である。 図６Ａに示した薄膜トランジスタの断面図である。 本開示の変形例２に係る薄膜トランジスタの構成の一例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例２に係る薄膜トランジスタの構成の他の例を表す平面図である。 本開示の変形例３に係る薄膜トランジスタの構成を表す断面図である。 図１１Ａに示した薄膜トランジスタの接続部の拡大図である。 本開示の変形例３に係る薄膜トランジスタの構成を表す断面図である。 上記実施の形態等の表示装置の適用例１の外観を表す斜視図である。 図２０Ａに示した適用例１の外観の他の例を表す斜視図である。 適用例２の外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の表側から見た外観を表す斜視図である 適用例４の裏側から見た外観を表す斜視図である。 適用例５の外観を表す斜視図である。 適用例６の外観を表す斜視図である。 適用例７の閉じた状態を表す図である。 適用例７の開いた状態を表す図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（櫛状の接続部を有するボトムゲート型ＴＦＴ）
１−１．ＴＦＴの構成
１−２．ＴＦＴの製造方法
１−３．表示装置の全体構成
１−４．作用・効果
２．第２の実施の形態（ラウンディング状の接続部を有するＴＦＴ）
３．変形例
３−１．変形例１（複数の接続部を有するＴＦＴ）
３−２．変形例２（半導体の端面に接続部を形成した例）
３−３．変形例３（接続部の壁面にテーパ角を形成した例）
３−４．変形例４（トップゲート型ＴＦＴ）
４．適用例
＜１．第１の実施の形態＞
［１−１．薄膜トランジスタの構成］
図１Ａは、本開示の第１の実施の形態に係る薄膜トランジスタ（ＴＦＴ）１の平面構成を表したものであり、図１Ｂは図１ＡのＩ−Ｉ線における薄膜トランジスタ１の断面構成を表したものである。薄膜トランジスタ１は、いわゆるボトムゲート型（逆スタガ―構造）のＴＦＴである。この薄膜トランジスタ１では、ガラス等よりなる基板１１上に、ゲート電極１２、ゲート絶縁膜１３、半導体層１４、チャネル保護膜１５およびソース・ドレイン電極１６Ａ，１６Ｂがこの順に形成されている。本実施の形態における薄膜トランジスタ１では、半導体層１４と、ソース電極１６Ａおよびドレイン電極１６Ｂとは、半導体層１４に形成された貫通孔１４Ａ，１４Ｂの壁面（接続部Ａ１，Ａ２）を介して電気的に接続されている。
ゲート電極１２は、薄膜トランジスタ１にゲート電圧を印加し、このゲート電圧により半導体膜１４中の電子密度を制御する役割を有するものである。ゲート電極１２は基板１１上の選択的な領域に設けられ、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），銅（Ｃｕ），タングステン（Ｗ），ニッケル（Ｎｉ），アルミニウム（Ａｌ）およびタンタル（Ｔａ）等の金属単体または合金により構成されている。ゲート電極１２は例えばインジウム（Ｉｎ）または亜鉛（Ｚｎ）を主成分とした光透過性の酸化物であってもよく、具体的には、インジウム錫酸化物(ＩＴＯ)、インジウム亜鉛酸化物(ＩＺＯ)、酸化亜鉛(ＺｎＯ)等の透明導電性薄膜であってもよい。ゲート電極１２には、これらのうちの２種以上を積層させて用いるようにしてもよく、例えば基板１１側から厚み（積層方向（Ｚ方向）の厚み、以下単に厚みという）４００ｎｍのアルミニウム層またはアルミニウム合金層と厚み５０ｎｍのモリブデン層とが積層されている。アルミニウム合金層としては、例えばアルミニウム−ネオジム合金層が挙げられる。
絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン酸窒化膜（ＳｉＯＮ），ハフニウム酸化膜（ＨｆＯ），アルミニウム酸化膜（ＡｌＯ），窒化アルミニウム膜（ＡｌＮ），タンタル酸化膜（ＴａＯ），ジルコニウム酸化膜（ＺｒＯ），ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜
，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。この絶縁膜１３は単層構造としてもよく、または例えばＳｉＮとＳｉＯなど２種類以上の積層構造としてしてもよい。絶縁膜１３を２種類以上の積層構造とした場合、半導体膜１４との界面特性を改善する、あるいは外気から半導体膜１４への不純物の混入を効果的に抑制することなどが可能となる。絶縁膜１３の厚みは、例えば、厚み２００ｎｍ〜８００ｎｍである。
半導体層１４は絶縁膜１３上に島状に設けられ、一対のソース・ドレイン電極１６Ａ，１６Ｂの間のゲート電極１２に対向する位置にチャネル領域を有している。半導体層１４は、例えば低温または高温によって形成されたポリシリコン（低温ポリシリコン（Low-Temperature Poly-Silicon；ＬＴＰＳ），高温ポリシリコン（Hugh-Temperature Poly-Silicon；ＨＴＰＳ））またはアモルファスシリコンにより構成されている。また、半導体層１４は、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），シリコン（Ｓｉ），スズ（Ｓｎ），アルミニウム（Ａｌ）およびチタン（Ｔｉ）のうちの少なくとも１種の元素の酸化物を主成分として含む酸化物半導体により構成されていてもよい。また、これらの元素の混合物の酸化物により半導体層１４が構成されていてもよい。このような酸化物半導体としては、例えば非晶質のものとして酸化インジウムスズ亜鉛（ＩＴＺＯ），酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。半導体層１４の一部がこのような非晶質の酸化物半導体により構成されていてもよい。結晶質の酸化物半導体、例えば、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），ＩＴＯおよび酸化インジウム（ＩｎＯ）等を半導体層１４に用いるようにしてもよい。酸化亜鉛を主成分とする透明な酸化物半導体として、半導体層１４に例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ），酸化亜鉛，アルミニウムドープ酸化亜鉛（ＡＺＯ）またはガリウムドープ酸化亜鉛等を適用するようにしてもよい。半導体層１４は非晶質状態であっても、結晶状態であってもよいが、結晶状態であればエッチング溶液に対する耐性が高くなり、デバイス構造形成への応用が容易となる。更に、半導体層１４は、有機半導体材料により構成されていてもよく、例えばこの有機半導体材料は有機導電材料とドーピング材料とを含んでいる。有機導電材料には、例えばポリチオフェン、ポリピロール、ポリアニリン、ポリアセチレン、ポリフェニレン、ポリフラン、ポリセレノフェン、ポリイソチアナフテン、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリチエニレンビニレン、ポリナフタレン、ポリアントラセン、ポリピレン、ポリアズレン、フタロシアニン、ペンタセン、メロシアニンおよびポリエチレンジオキシチオフェンのうちの少なくとも一つを用いることができる。ドーピング材料には、例えばヨウ素、過塩素酸、塩酸、硫酸、硝酸、リン酸、４フッ化硼酸、５フッ化ヒ素、６フッ化リン酸、アルキルスルホン酸、パーフルオロアルキルスルホン酸、ポリアクリル酸、ポリスチレンスルホン酸およびドデシルベンゼンスルホン酸のうちの少なくとも１種類を用いればよい。半導体層１４の厚みは例えば、製造工程でアニールによる酸素供給効率を考慮して５ｎｍ〜１００ｎｍとすることが好ましい。
チャネル保護膜１５は、半導体層１４を覆うように、例えば半導体層１４および絶縁膜１３上に形成されている。このチャネル保護膜１５は、ソース電極１６Ａおよびドレイン電極１６Ａの形成時における半導体層１４（チャネル領域）の損傷を防止するものである。チャネル保護膜１５の材料としては、例えばシリコン酸化膜，アルミニウム酸化膜またはシリコン窒化膜からなり、その厚みは例えば１０ｎｍ〜３００ｎｍ程度である。
ソース電極１６Ａおよびドレイン電極１６Ｂは、半導体層１４のチャネル長方向（Ｘ軸方向）にチャネル保護膜１５を間に対をなし、チャネル保護膜１５および半導体層１４を連続して貫通する貫通孔１４Ａ，１４Ｂを介して接続されている。ソース電極１６Ａおよびドレイン電極１６Ｂには、ゲート電極１２と同様の材料を用いることができ、例えばモリブデン、アルミニウム、銅（Ｃｕ）、チタン、ＩＴＯおよび酸化チタン等のうち１種よりなる単層膜またはこれらのうちの２種以上よりなる積層膜である。積層膜の構成としては、例えば、モリブデン層，アルミニウム層およびモリブデン層、またはモリブデン層，アルミニウム層およびチタン層の構成が挙げられる。ソース電極１６Ａおよびドレイン電極１６Ｂの構成材料は、薄膜トランジスタ１の用途・応用によって適宜選択すればよい。
本実施の形態では、半導体層１４と、ソース電極１６Ａおよびドレイン電極１６Ｂとは、上記のように半導体層１４に形成された貫通孔１４Ａ，１４Ｂの壁面（接続部Ａ１，Ａ２）を介して電気的に接続されている。貫通孔１４Ａ，１４Ｂの形状、即ち接続部Ａ１，Ａ２の形状は、ゲート電極１２を間に対向する対向面に非平坦面を有する。具体的には、接続部Ａ１，Ａ２は図１Ａに示したように対向面に複数の凹凸面が形成され、ＸＹ方向において櫛状となる断面形状を有している。これにより、半導体層１４と、ソース電極１６Ａおよびドレイン電極１６Ｂとの接触面積が増加し、接触抵抗が低減される。
ソース電極１６Ａおよびドレイン電極１６Ｂ上には、保護膜や平坦化膜等が形成されている（いずれも図示せず）。保護膜は例えば酸化アルミニウム膜およびシリコン酸化膜等の単層膜、もしくは酸化アルミニウム膜とシリコン酸化膜との積層膜により構成されている。保護膜の厚みは、例えば１０ｎｍ〜１００ｎｍであり、好ましくは５０ｎｍ以下である。平坦化膜は、薄膜トランジスタ１等を設けることによって生じた基板１１上の凹凸を平坦化するものであり、例えばアクリル、ポリイミド、ノボラック等の有機材料によって構成されている。
［１−２．薄膜トランジスタ１の製造方法］
図２Ａ〜図２Ｄは、薄膜トランジスタ１の製造方法を説明するための図である。薄膜トランジスタ１は、例えば次のようにして製造することができる。
まず、図２Ａに示したように、基板１１上の全面にスパッタリング法や蒸着法により金属膜（例えばＭｏ膜）を例えば５０ｎｍの膜厚で形成する。次に、この金属膜を、例えばフォトリソグラフィ法およびエッチング法を用いてパターニングすることによりゲート電極１２を形成する。続いて、基板１１およびゲート電極１２を覆うように、絶縁膜１３（例えばＳｉＯ2膜）を、例えばプラズマＣＶＤ法を用いて成膜したのち、絶縁膜１３上に半導体層１４を、例えばスパッタ法により形成する。
次に、図２Ｂに示したように、絶縁膜１３および半導体層１４上に、チャネル保護膜１５（例えばＳｉＯ2膜）を例えば３００ｎｍの膜厚で形成する。続いて、図２Ｃに示したように、チャネル保護膜１５および半導体層１４を貫通する貫通孔１４Ａ，１４Ｂを、例えばフォトリソグラフィ法およびエッチング法を用いて形成する。エッチング法は、ウェットエッチング法およびドライエッチング法の両方を用いることができるが、ドライエッチング法を選択することにより薄膜トランジスタ１におけるレイアウト効率が向上する。ドライエッチング法ではＣＦ4，Ｃ４Ｆ８およびＳＦ６や、これらガスに酸素（Ｏ2）やアルゴン（Ａｒ）を混合して用いることにより異方性エッチングを行うことができる。なお、貫通孔１４Ａ，１４Ｂは底面が基板１１に到達するようにゲート絶縁膜１３を完全に貫通しても構わない。
次に、図２Ｄに示したように、チャネル保護膜１５上に、例えばスパッタリング法により金属膜（Ｍｏ／Ａｌ／Ｍｏ積層膜）を例えば５０ｎｍ／５００ｎｍ／５０ｎｍの膜厚で形成する。続いて、この金属膜を、例えばフォトリソグラフィ法およびエッチング法を用いてパターニングすることによりソース電極１６Ａおよびドレイン電極１６Ｂを形成する。
最後に、チャネル保護膜１５，ソース電極１６Ａおよびドレイン電極１６Ｂ上に、例えばスパッタリング法や原子層成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて絶縁膜（例えば酸化アルミニウム膜；保護膜）を形成したのち、例えばスピンコート法によって有機絶縁膜（例えばポリイミド；平坦化膜）を形成する。これにより、図１Ａおよび図１Ｂに示した薄膜トランジスタ１が完成する。
［１−３．表示装置の全体構成］
次に、上記薄膜トランジスタ１を備えた表示装置の一例を、図３，４を用いて説明する。図３は表示装置の全体構成を表したものである。この表示装置では基板１１上の表示領域１１０に、複数の画素１００Ｒ，１００Ｇ，１００Ｂがマトリクス状に配置されている。画素１００Ｒ，１００Ｇ，１００Ｂには、それぞれ、赤色，緑色および青色の光を発光する、例えば有機ＥＬ（Electroluminescence）素子等の表示素子が形成されている。これらの画素１００Ｒ，１００Ｇ，１００Ｂを駆動するため、表示領域１１０の周辺には映像表示用の信号線駆動回路１２０および走査線駆動回路１３０が、表示領域１１０内には画素駆動回路１４０がそれぞれ設けられている。
図４は、画素駆動回路１４０の一例を表したものである。画素駆動回路１４０はアクティブ型の駆動回路であり、駆動トランジスタＴｒ１および書き込みトランジスタＴｒ２と、これらトランジスタＴｒ１，Ｔｒ２の間の保持容量素子とを有している。上記トランジスタ１０Ｔは、例えばこの書き込みトランジスタＴｒ２として機能する。画素１００Ｒ，１００Ｇ，１００Ｂに設けられている表示素子には、第１の電源ライン（Ｖｃｃ）と第２の電源ライン（ＧＮＤ）との間で駆動トランジスタＴｒ１に直列に接続されている。
画素駆動回路１４０において、列方向には信号線１２０Ａが複数配置され、行方向には走査線１３０Ａが複数配置されている。各信号線１２０Ａと各走査線１３０Ａとの交差点が、画素１００Ｒ，１００Ｇ，１００Ｂのいずれか一つに対応している。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介して書き込みトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。上記配線１２Ｗは、例えばこの信号線１２０Ａとして機能する。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介して書き込みトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。
［１−４．作用・効果］
前述したように、チャネルと電極配線（ソース電極およびドレイン電極）とのコンタクトは、間に形成された層間絶縁膜にウェットエッチング法を用いて形成されたコンタクトホールを介してなされている。但し、ウェットエッチング法では、エッチング液の浸み出しからチャネル領域を保護するために、ソース電極側のコンタクトホールと、ドレイン電極側のコンタクトホールとの間隔を広めに設計する必要があり、レイアウト効率が低かった。
一方、ドライエッチング法は高いアスペクト比の加工が可能であるため、ソース電極側のコンタクトホールと、ドレイン電極側のコンタクトホールとの間隔を狭めて形成することができ、レイアウト効率を改善することができる。しかしながら、ドライエッチング法を用いたコンタクトホールは、層間絶縁膜とチャネルとの選択性が低さからチャネルを貫通して形成される。このため、チャネルとソース電極およびドレイン電極との接続部はチャネルに形成されたコンタクトホールの側面、即ちチャネルの厚みのみとなる。よって、チャネルとソース電極およびドレイン電極との接触面積はウェットエッチング法を用いた場合と比較してが減少するため、接触抵抗が大きくなるという問題があった。また、電流集中が起きやすくなるためＥＭ耐性が劣化するという問題があった。
これに対して本実施の形態における薄膜トランジスタ１およびその製造方法では、ゲート電極１２を間に対向配置された半導体層１４とソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２の対向面を非平坦面となるように形成する。具体的には、接続部Ａ１，Ａ２の対向面のＸＹ方向における断面形状を櫛状に形成することにより、接続部Ａ１および接続部Ａ２における半導体層１４とソース電極１６Ａおよびドレイン電極１６Ｂとの接触面積を増やすことが可能となる。
以上のように、本実施の形態の薄膜トランジスタ１およびその製造方法によれば、対向する半導体層１４と、ソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２の対向面を櫛状に形成するようにした。これにより、接続部Ａ１および接続部Ａ２における半導体層１４とソース電極１６Ａおよびドレイン電極１６Ｂとの接触面積が増加する。よって、接続部Ａ１，Ａ２における接触抵抗が低減されると共に、電流集中の発生を抑制することができるため、ＥＭ耐性を向上させることが可能となる。
また、ゲート電極１２とソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２となる貫通孔１４Ａ，１４Ｂをドライエッチング法を用いて形成すことにより、薄膜トランジスタ１のレイアウト効率を向上させることができる。よって、薄膜トランジスタ１の小型化を実現することが可能となる。
以下、第２の実施の形態および変形例１〜４について説明する。上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
＜２．第２の実施の形態＞
図５Ａは、本開示の第２の実施の形態に係る薄膜トランジスタ（ＴＦＴ）２の平面構成を表したものであり、図５Ｂは図５ＡのＩＩ−ＩＩ線における薄膜トランジスタ２の断面構成を表したものである。この薄膜トランジスタ２は、半導体層２４に形成された接続部Ａ１，Ａ２のＸＹ方向における断面形状を円形状を複数連ねた形状（ラウンディング状）に形成した点が上記第１の実施の形態とは異なる。
本実施の形態のようなラウンディング状の接続部Ａ１，Ａ２は、チャネル保護膜１５および半導体層１４を連続して貫通する貫通孔２４Ａ，２４Ｂを形成する際のフォトリソグラフィ法における露光条件を調節することによって形成することができる。
以上のように本実施の形態では、半導体層２４に形成された接続部Ａ１，Ａ２のＸＹ方向における断面形状をラウンディング状に形成するようにしたので、上記第１の実施の形態と同様に接続部Ａ１，Ａ２における接触抵抗を低減することができると共に、電流集中の発生を抑制することができるため、ＥＭ耐性を向上させることが可能となる。
＜３．変形例＞
次に、上記第１，第２の実施の形態に係る薄膜トランジスタ１，２の変形例（変形例１〜４）に係る薄膜トランジスタ（薄膜トランジスタ３，１Ａ，２Ａ，３Ａ，３Ｂ，３Ｃ，４〜７）について説明する。
［３−１．変形例１］
図６Ａは、本開示の変形例１に係る薄膜トランジスタ３の平面構成を表したものであり、図６Ｂは図６ＡのＩＩＩ−ＩＩＩ線における薄膜トランジスタ３の断面構成を表したものである。この薄膜トランジスタ３は、第１の実施の形態の薄膜トランジスタ１と同様にボトムゲート型のＴＦＴである。本変形例１では、半導体層３４に形成される接続部Ａ１，Ａ２を、例えば複数の矩形状の貫通孔３４Ａ（３４Ａ1・・・３４Ａn），３４Ｂ（３４Ｂ1・・・３４Ｂm）によって形成した点が上記実施の形態とは異なる。なお、ここでは貫通孔３４Ａ，３４Ｂはそれぞれ３個ずつ形成しているがこれに限らず、２個あるいは４個以上形成してもよい。
このように、半導体層３４とソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２をそれぞれ複数の貫通孔３４Ａ1，３４Ａ2，３４Ａ3および貫通孔３４Ｂ1，３４Ｂ2，３４Ｂ3として形成することでも上記実施の形態と同様の効果が得られる。
［３−２．変形例２］
図７Ａ〜図７Ｃは、本開示の変形例２に係る薄膜トランジスタ１Ａ，２Ａ，３Ａの平面構成を表したものである。薄膜トランジスタ１Ａ，２Ａ，３Ａは、それぞれ第１の実施の形態の薄膜トランジスタ１と同様にボトムゲート型のＴＦＴである。薄膜トランジスタ１Ａ，２Ａでは、それぞれ上記第１，第２の実施の形態における櫛状およびラウンディング状の接続部Ａ１，Ａ２を半導体層１４（または半導体層２４）の端面に形成した点が上記実施の形態とは異なる。薄膜トランジスタ３Ａは、変形例１における複数の貫通孔（貫通孔３４Ａ1，３４Ａ2，３４Ａ3、貫通孔３４Ｂ1，３４Ｂ2，３４Ｂ3）によって形成された接続部Ａ１，Ａ２を薄膜トランジスタ１Ａ，２Ａと同様に半導体層３４の端面に形成したものである。
このように、半導体層１４（，２４，３４）とソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２を半導体層１４（，２４，３４）の端面に形成しても上記第１，第２の実施の形態および変形例１と同様の効果が得られる。これは接続部Ａ１，Ａ２のゲート電極１２を間にした対向面とは反対側の面の接触抵抗の低減に対する寄与が小さいことによる。このように、接続部Ａ１，Ａ２を半導体層１４（，２４，３４）の端面に形成し、接続部Ａ１，Ａ２の対向面とは反対側に位置する半導体層１４（，２４，３４）を取り除くことによって、より小型な薄膜トランジスタを形成することが可能となる。
なお、接続部Ａ１，Ａ２は上記櫛状（薄膜トランジスタ１，１Ａ，３Ａ）、ラウンディング状（薄膜トランジスタ２）およびレンズアレイ状（薄膜トランジスタ２Ａ）に限らず、接続部Ａ１，Ａ２における半導体層１４等とソース電極１６Ａおよびドレイン電極１６Ｂとの接触面積が増加するような形状であればよい。例えば、図８に示したように、例えば半導体層３４の端面に形成された貫通孔３４Ａ，３４Ｂの対向面にＹ軸方向に拡張する翼片３４Ｃ1，３４Ｃ2を形成してもよい。また、図９に示したように、図８における貫通孔３４Ａ，３４Ａの翼片３４Ｃ1，３４Ｃ2内に凸部３４Ｄ1，３４Ｄ2を形成してもよい。
この他、図１０に示した薄膜トランジスタ４のように接続部Ａ１，Ａ２をそれぞれノコギリ歯状に、あるいは図１１に示した薄膜トランジスタ５のように接続部Ａ１，Ａ２をそれぞれ波状あるいはレンズアレイ状に形成してもよい。
［３−３．変形例３］
図１２Ａは、本開示の変形例３に係る薄膜トランジスタ６の断面構成を表したものである。この薄膜トランジスタ３は、第１の実施の形態の薄膜トランジスタ１と同様にボトムゲート型のＴＦＴである。本変形例では、半導体層６４とソース電極１６Ａおよびドレイン電極１６Ｂとの接続部Ａ１，Ａ２を形成する貫通孔６４Ａ，６４Ｂの壁面が図１２Ｂに示したようにテーパ角を有する点が上記第１、第２の実施の形態および変形例１，２とは異なる。
貫通孔６４Ａ，６４Ｂは、少なくとも図１２Ａに示したように半導体層６４において、その壁面がテーパ角を有していればよい。このような貫通孔６４Ａ，６４Ｂは、例えば、エッチングガスとしてＣｌ2を用いたドライエッチングにおいてウェハを低温することによって、エッチング側壁にポリマーの付着が増加し、これにより図１２Ｂに示したようなテーパ形状が形成される。あるいは、エッチングガスとしてＣ4Ｆ8およびＯ2を用いてレジストをサイドエッチングしながら酸化膜をエッチングすることでも図１２に示したようなテーパ形状を形成することができる。
このように、本変形例における薄膜トランジスタ６では、半導体層６４における貫通孔６４Ａ，６４Ｂの壁面をテーパ形状としたので、接続部Ａ１，Ａ２における半導体層６４とソース電極１６Ａおよびドレイン電極１６Ｂとの接触面積をより増やすことができる。よって、接続部Ａ１，Ａ２における接触抵抗をより低減することが可能となる。また、ＥＭ耐性も向上させることができる。
［３−４．変形例４］
図１３は、本開示の変形例４に係る薄膜トランジスタ７の断面構成を表したものである。この薄膜トランジスタ７は、いわゆるトップゲート型（スタガー構造）のＴＦＴである点が上記第１，第２の実施の形態および変形例１〜３とは異なる。薄膜トランジスタ７は、ガラス等よりなる基板１１上に半導体層１４，チャネル保護膜１５，ゲート電極１２，ゲート絶縁膜１３およびソース・ドレイン電極１６Ａ，１６Ｂがこの順に形成されている。
本変形例における薄膜トランジスタ７は、上記第１の実施の形態における効果に加えて、トップゲート構造とすることによりソース・ドレイン容量を削減できる。よって、ゲート電極１６Ａの変化に対するドレイン電極１６Ｂ側の電位の変化が少なくなるという効果を奏する。
＜４．適用例＞
以下、上記のような薄膜トランジスタ１〜７を備えた表示装置の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
（適用例１）
図１４Ａおよび図１４Ｂはそれぞれ、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用される電子ブックの外観を表したものである。この電子ブックは、例えば、表示部２１０および非表示部２２０を有しており、この表示部２１０が上記実施の形態の表示装置により構成されている。
（適用例２）
図１５は、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用されるスマートフォンの外観を表したものである。このスマートフォンは、例えば、表示部２３０および非表示部２４０を有しており、この表示部２３０が上記実施の形態の表示装置により構成されている。
（適用例３）
図１６は、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態の表示装置により構成されている。
（適用例４）
図１７Ａ，図１７Ｂは、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記実施の形態の表示装置により構成されている。
（適用例５）
図１８は、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記実施の形態の表示装置により構成されている。
（適用例６）
図１９は、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が上記実施の形態の表示装置により構成されている。
（適用例７）
図２０Ａ，図２０Ｂは、上記実施の形態の薄膜トランジスタ１〜７を備えた表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記実施の形態の表示装置により構成されている。
以上、第１，第２の実施の形態および変形例１〜４を挙げて本開示の薄膜トランジスタ１〜７について説明したが、本開示は上記実施の形態に限定されるものではない。本開示の薄膜トランジスタ１〜７の構成およびその製造方法ならびに表示装置の配線パターン等は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。例えば、上記実施の形態等では、半導体層（例えば半導体層１４）に形成された接続部Ａ１，Ａ２がそれぞれ同じ形状であるとしたが異なっていてもよい。例えば、接続部Ａ１を櫛状に、接続部Ａ２をラウンディング状にしてもよい。
また、例えば、上記実施の形態等では、薄膜トランジスタ１の構成を具体的に説明したが、薄膜トランジスタ１は更に、他の層を備えていてもよい。半導体層１４はシリコンにより構成されていてもよい。更に、上記実施の形態では、薄膜トランジスタ１が書き込みトランジスタＴｒ２である場合について説明したが、薄膜トランジスタ１は、例えば駆動トランジスタＴｒ１であってもよい。
加えて、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
なお、本技術は以下のような構成もとることができる。
（１）基板上に設けられたゲート電極および一対のソース・ドレイン電極と、チャネルを形成すると共に、前記一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備え、前記一対の接続部は、対向面の少なくとも一方が非平坦面である薄膜トランジスタ。
（２）前記接続部は前記半導体層と共に、前記半導体層と前記一対のソース・ドレイン電極との間に設けられた絶縁層を貫通する貫通孔の壁面をなす、前記（１）に記載の薄膜トランジスタ。
（３）前記接続部の断面は凹凸形状を有する、前記（１）または（２）に記載の薄膜トランジスタ。
（４）前記凹凸形状は櫛状、ラウンディング、ノコギリ歯状、波状またはレンズアレイ状である、前記（３）に記載の薄膜トランジスタ。
（５）前記貫通孔の壁面は少なくとも前記半導体層においてテーパ形状を有する、前記（２）乃至（４）のいずれか１つに記載の薄膜トランジスタ。
（６）前記半導体層は低温ポリシリコン，酸化物半導体材料または有機半導体材料によって形成されている、前記（１）乃至（５）のいずれか１つに記載の薄膜トランジスタ。
（７）前記半導体層は前記ゲート電極と前記ソース・ドレイン電極との間に設けられている、前記（１）乃至（６）のいずれか１つに記載の薄膜トランジスタ。
（８）前記一対のソース・ドレイン電極は前記ゲート電極と前記半導体層との間に設けられている。前記（１）乃至（６）のいずれか１つに記載の薄膜トランジスタ。
（９）基板上にゲート電極を形成する工程と、前記基板および前記ゲート電極上に半導体層を形成する工程と、前記半導体層に貫通孔を形成すると共に、対向面の少なくとも一方が非平坦面である一対の接続部を形成する工程と、前記半導体層上に前記半導体層と前記接続部を介して接続される一対のソース・ドレイン電極を形成する工程とを含む薄膜トランジスタの製造方法。
（１０）前記接続部をドライエッチングによって形成する、前記（９）に記載の薄膜トランジスタの製造方法。
（１１）前記半導体層を前記ゲート電極と前記ソース・ドレインで極との間に設ける、前記（９）または（１０）に記載の薄膜トランジスタ。
（１２）前記一対のソース・ドレイン電極を前記ゲート電極と前記半導体層との間に設ける、前記（９）または（１０）に記載の薄膜トランジスタ。
（１３）複数の表示素子と、前記表示素子を駆動するための複数の薄膜トランジスタとを有する表示装置を備え、前記薄膜トランジスタは、基板上に設けられたゲート電極および一対のソース・ドレイン電極と、チャネルを形成すると共に、前記一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備え、前記一対の接続部は、対向面の少なくとも一方が非平坦面である電子機器。
１〜７…薄膜トランジスタ、１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、１４…酸化物半導体層、１５…チャネル保護膜、１６Ａ，１６Ｂ…ソース・ドレイン電極、Ａ１，Ａ２…接続部。

Claims (13)

  1. ゲート電極および一対のソース・ドレイン電極と、
    チャネルを形成すると共に、前記一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備え、
    前記一対の接続部の対向面の少なくとも一方が非平坦面である
    薄膜トランジスタ。
  2. 前記接続部は、前記半導体層と、前記半導体層と前記一対のソース・ドレイン電極との間に設けられた絶縁層とを貫通する貫通孔の壁面をなす、請求項１に記載の薄膜トランジスタ。
  3. 前記接続部の断面は凹凸形状を有する、請求項１に記載の薄膜トランジスタ。
  4. 前記凹凸形状は櫛状、ラウンディング、ノコギリ歯状、波状またはレンズアレイ状である、請求項３に記載の薄膜トランジスタ。
  5. 前記貫通孔の壁面は少なくとも前記半導体層においてテーパ形状を有する、請求項２に記載の薄膜トランジスタ。
  6. 前記半導体層は低温ポリシリコン，酸化物半導体材料または有機半導体材料によって形成されている、請求項１に記載の薄膜トランジスタ。
  7. 前記半導体層は前記ゲート電極と前記ソース・ドレイン電極との間に設けられている、請求項１に記載の薄膜トランジスタ。
  8. 前記一対のソース・ドレイン電極は前記ゲート電極と前記半導体層との間に設けられている。請求項１に記載の薄膜トランジスタ。
  9. 基板上にゲート電極を形成する工程と、
    前記基板および前記ゲート電極上に半導体層を形成する工程と、
    前記半導体層に貫通孔を形成すると共に、対向面の少なくとも一方が非平坦面である一対の接続部を形成する工程と、
    前記半導体層上に前記半導体層と前記接続部を介して接続される一対のソース・ドレイン電極を形成する工程と
    を含む薄膜トランジスタの製造方法。
  10. 前記接続部をドライエッチングによって形成する、請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記半導体層を前記ゲート電極と前記ソース・ドレイン電極との間に設ける、請求項９に記載の薄膜トランジスタの製造方法。
  12. 前記一対のソース・ドレイン電極を前記ゲート電極と前記半導体層との間に設ける、請求項９に記載の薄膜トランジスタの製造方法。
  13. 複数の表示素子と、前記表示素子を駆動するための複数の薄膜トランジスタとを有する表示装置を備え、
    前記薄膜トランジスタは、
    ゲート電極および一対のソース・ドレイン電極と、
    チャネルを形成すると共に、前記一対のソース・ドレイン電極にそれぞれ接続された一対の接続部を有する半導体層とを備え、
    前記一対の接続部の対向面の少なくとも一方が非平坦面である
    電子機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017520914A (ja) * 2014-07-14 2017-07-27 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545319A (zh) * 2013-11-08 2014-01-29 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置
TW201547029A (zh) * 2014-06-13 2015-12-16 Chunghwa Picture Tubes Ltd 薄膜電晶體
US9647129B2 (en) 2014-07-04 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105047607A (zh) * 2015-08-11 2015-11-11 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
TWI653686B (zh) 2015-08-26 2019-03-11 聯華電子股份有限公司 半導體結構與其製作方法
TWI569456B (zh) * 2015-10-15 2017-02-01 友達光電股份有限公司 薄膜電晶體及其製造方法
US10141412B2 (en) * 2016-10-25 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using transition metal dichalcogenide and a method for manufacturing the same
CN106960914B (zh) * 2017-03-22 2018-10-19 京东方科技集团股份有限公司 封装结构、显示面板、显示装置及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3259119B2 (ja) * 1994-06-28 2002-02-25 富士通株式会社 配線パターン基板及び薄膜トランジスタマトリクス基板とその製造方法
JP4677654B2 (ja) 2000-04-19 2011-04-27 日本電気株式会社 透過型液晶表示装置及びその製造方法
TWI300625B (en) * 2006-05-16 2008-09-01 Ind Tech Res Inst Structure of semiconductor device and fabrication method
KR100812603B1 (ko) * 2006-11-03 2008-03-13 주식회사 하이닉스반도체 후처리에 의한 반도체소자의 콘택 형성 방법
JP2008124066A (ja) * 2006-11-08 2008-05-29 Sharp Corp 半導体素子、半導体素子配置基板、表示装置及び電気素子
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
JP5111167B2 (ja) * 2008-03-06 2012-12-26 株式会社ジャパンディスプレイイースト 液晶表示装置
KR101021479B1 (ko) * 2008-12-16 2011-03-16 성균관대학교산학협력단 박막 트랜지스터, 그의 형성방법 및 박막 트랜지스터를 구비하는 평판 표시장치
JP5452211B2 (ja) * 2009-12-21 2014-03-26 ルネサスエレクトロニクス株式会社 半導体装置、および、半導体装置の製造方法
CN102468326B (zh) * 2010-10-29 2015-01-07 中国科学院微电子研究所 接触电极制造方法和半导体器件
US8324058B2 (en) * 2010-11-06 2012-12-04 International Business Machines Corporation Contacts for FET devices
WO2012066087A1 (en) * 2010-11-17 2012-05-24 Imec Method for fabricating thin-film bottom-contact transistors and bottom-contact transistors thus obtained
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9190526B2 (en) * 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor
US9057126B2 (en) * 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device
US8853862B2 (en) * 2011-12-20 2014-10-07 International Business Machines Corporation Contact structures for semiconductor transistors
CN102789106B (zh) * 2012-04-24 2015-01-07 京东方科技集团股份有限公司 有机薄膜晶体管阵列基板及其制备方法以及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017520914A (ja) * 2014-07-14 2017-07-27 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置

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