JP2017520914A - 薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置 - Google Patents

薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置 Download PDF

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Abstract

薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置を提供する。薄膜トランジスタは、活性層（４）と、活性層（４）上に設けられたエッチングストッパ層（５）と、エッチングストッパ層（５）上に設けられたソース・ドレイン電極（６）とを備え、ソース・ドレイン電極（６）は間隔を空けて同層に設けられ、エッチングストッパ層（５）には第１ビアホール（７）が設けられ、活性層（４）における第１ビアホール（７）に対応する位置には第２ビアホール（８）が設けられ、ソース・ドレイン電極（６）は、エッチングストッパ層（５）に設けられた第１ビアホール（７）と活性層（４）に設けられた第２ビアホール（８）とを介して活性層（４）に接続される。活性層に設けられた２つの第２ビアホールが活性層のチャネル領域の長さの設計値Ｌ１を短縮させることで、狭いチャネル付きの金属酸化物半導体薄膜トランジスタが形成され、充電率が高くなり、表示効果の向上に寄与する。

Description

本発明は、薄膜トランジスタおよびその製造方法、アレイ基板、並びに表示装置に関する。
金属酸化物薄膜トランジスタは、より高い移動度を有するため、アモルファスシリコン（ａ‐Ｓｉ）薄膜トランジスタの代わりに近年広く採用されている。一般に、金属酸化物薄膜トランジスタは、エッチストップ型（ＥＳＬ型）、バックチャネルエッチ型（ＢＣＥ型）、共面構造型（Ｃｏｐｌａｎａｒ型）の３種の構造がある。そのうち、後の２種の構造は、薄膜トランジスタの特性や信頼安定性にまた問題がある。一方、ＥＳＬ型の金属酸化物薄膜トランジスタは、従来から広く研究されかつ量産に入った。
ＡＤ−ＳＤＳ（Ａｄｖａｎｃｅｄ−Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈｉｎｇ）技術に用いられる金属酸化物薄膜トランジスタは、一般に、７回のリソグラフィ（７ｍａｓｋ）工程で製作されており、ゲート電極のパターン、活性層４のパターン、エッチングストッパ層のパターン、ソース・ドレイン電極のパターン、第１電極のパターン、平坦化層のパターン、第２電極のパターンを順次で形成させる。ソース・ドレイン電極と活性層４とは、アレイ基板の安定性を向上させるため、ビアホールを介して接触するように形成される。
本発明の第１態様によれば、活性層と、前記活性層上に設けられたエッチングストッパ層と、前記エッチングストッパ層上に設けられたソース・ドレイン電極とを備える薄膜トランジスタであって、前記ソース・ドレイン電極は、間隔を空けて同層に設けられ、前記エッチングストッパ層には、第１ビアホールが設けられ、前記活性層における前記第１ビアホールに対応する位置には、第２ビアホールが設けられ、前記ソース・ドレイン電極の各々は、前記エッチングストッパ層上に設けられた前記第１ビアホールと前記活性層上に設けられた前記第２ビアホールとを介して前記活性層に接続される、薄膜トランジスタを提供する。
本発明の第２態様によれば、薄膜トランジスタの製造方法であって、
前記薄膜トランジスタの活性層を形成するステップと、
前記活性層の上にエッチングストッパ層を形成するステップと、
前記エッチングストッパ層に第１ビアホールを形成するステップと、
前記活性層における前記第１ビアホールに対応する位置に第２ビアホールを形成するステップと、
前記薄膜トランジスタのソース・ドレイン電極を、これらソース・ドレイン電極の各々が前記第１ビアホールと前記第２ビアホールを介して前記活性層に接続されるように形成するステップとを含む、薄膜トランジスタの製造方法を提供する。
本発明の第３態様によれば、上述した薄膜トランジスタを備える、アレイ基板を提供する。
本発明の第４態様によれば、上述したアレイ基板を備える、表示装置を提供する。
以下、本発明の実施例に係る技術思想をより明確に説明するため、実施例の図面について簡単に説明する。下で述べる図面は、単なる本発明の実施例の一部に過ぎなく、本発明はこれらに限定するものではない。
図１は、従来の金属酸化物半導体アレイ基板の部分的機能層を概略的に示す断面図である。 図２は、本発明の一実施例に係る金属酸化物半導体アレイ基板の部分的機能層を概略的に示す断面図である。 図３は、本発明の一実施例に係る、ゲート電極のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図４は、本発明の一実施例に係る、ゲート絶縁層のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図５は、本発明の一実施例に係る、活性層４のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図６は、本発明の一実施例に係る、エッチングストッパ層のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図７は、本発明の一実施例に係る、第２ビアホールのパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図８は、本発明の一実施例に係る、導電層が形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図９は、本発明の一実施例に係る、ソース・ドレイン電極層が形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１０は、本発明の一実施例に係る、ソース・ドレイン電極と導電層とのパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１１は、本発明の他の一実施例に係る金属酸化物半導体アレイ基板の部分的機能層を概略的に示す断面図である。 図１２は、本発明の他の一実施例に係る、ゲート電極のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１３は、本発明の他の一実施例に係る、ゲート絶縁層のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１４は、本発明の他の一実施例に係る、活性層のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１５は、本発明の他の一実施例に係る、エッチングストッパ層のパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１６は、本発明の他の一実施例に係る、第２ビアホールのパターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１７は、本発明の他の一実施例に係る、エッチングストッパ層上のフォトレジストに対してアッシング処理が行われた金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１８は、本発明の他の一実施例に係る、エッチングストッパ層の第１ビアホールに対して拡大化加工が行われた金属酸化物半導体アレイ基板を概略的に示す断面図である。 図１９は本発明の他の一実施例に係る、ソース・ドレイン電極パターンが形成された金属酸化物半導体アレイ基板を概略的に示す断面図である。
図１は、従来の金属酸化物半導体薄膜トランジスタの部分的機能層を概略的に示す断面図である。該金属酸化物薄膜トランジスタは、ベース基板１と、ベース基板１上に設けられたゲート電極２と、ゲート電極２上に設けられたゲート絶縁層３と、ゲート絶縁層３上に設けられた活性層４と、活性層４上に設けられたエッチングストッパ層５と、エッチングストッパ層５上に設けられたソース・ドレイン電極６と備える。そのうち、ソース・ドレイン電極６は、間隔を空けて同層に設けられており、ソース・ドレイン電極６は、活性層４との接続を確保するため、それぞれエッチングストッパ層５に設けられたビアホール（図１で、ビアホールはソース・ドレイン電極の材料で充填される）を介して活性層４に接続される。
図１において、Ｌ１は活性層４におけるチャネル領域の長さの設計値であり、一般に、金属酸化物からなる活性層４におけるチャネル領域の長さの設計値Ｌ１はかなり大きく、例えば、１０μｍである。露光機の解像度の制限によって、ソース・ドレイン電極６の距離設計値が４μｍまたは４μｍ以上であり、ソース・ドレイン電極６のエッチングバラツキが２μｍであり、エッチングストッパ層のエッチングバラツキが１μｍであり、プロセスマージンの設計値は、余裕を持つ必要があるため、一般に３μｍである。このようにして、活性層４におけるチャネル領域の長さの設計値Ｌ１が少なくとも１０μｍになる。
なお、アモルファスシリコン（ａ‐Ｓｉ）薄膜トランジスタの活性層４におけるチャネル領域の長さの設計値は、一般に４．０μｍである。チャネル領域の幅が同じ場合、チャネル領域の長さの設計値Ｌ１が大きいほど、チャネル領域の長さに対するチャネル領域の幅の比が小さくなって充電率が小さくなり、表示効果を影響することになってしまう。
移動度は金属酸化物薄膜トランジスタの活性層４のほうがより高いが、金属酸化物薄膜トランジスタの活性層４におけるチャネル領域の長さの設計値がアモルファスシリコン（ａ‐Ｓｉ）薄膜トランジスタの活性層４におけるチャネル領域の長さの設計値よりも大分大きいため、この大き過ぎる活性層４におけるチャネル領域の長さの設計値が金属酸化物薄膜トランジスタの特性の向上を抑制する。
以下、本発明の目的、技術手段、およびメリットをより明確にするため、本発明の実施例に係る技術思想について本発明の実施例の図面を参照しながら詳細に説明する。説明された実施例が本発明の一部の実施例に過ぎなく、本発明の全ての実施例ではないことは明白であろう。当業者が開示された本発明の実施例に基づいて容易に得られる他の実施例の全ては本発明の保護範囲内にあるべきである。
（実施例１）
図２に示すように、本実施例は、薄膜トランジスタ及びその製造方法を提供する。以下、ボトムゲート型薄膜トランジスタを例として説明するが、トップゲート型薄膜トランジスタにも適用できる。
図２に示すように、本実施例に係る薄膜トランジスタは、活性層４と、活性層４上に設けられたエッチングストッパ層５と、エッチングストッパ層５上に設けられたソース・ドレイン電極６とを備え、ソース・ドレイン電極６は、間隔を空けて同層に設けられ、エッチングストッパ層５には２つの第１ビアホール７が設けられ、活性層４における第１ビアホール７に対応する位置には２つの第２ビアホール８が設けられ、ソース・ドレイン電極６は、エッチングストッパ層５に設けられた第１ビアホール７と活性層４に設けられた第２ビアホール８とを介して活性層４に接続される。
本実施例は、活性層４に第２ビアホール８が設けられるため、活性層にビアホールが設けられていない従来技術に比べて、活性層４におけるチャネル領域の長さを短縮させ、狭いチャネル付きの薄膜トランジスタを形成させており、充電率が高くなり、表示効果の向上に寄与する。
例えば、第２ビアホール８の長さＬ３は、第１ビアホール７の長さＬ２よりも長い。
第２ビアホール８の長さＬ３が第１ビアホール７の長さＬ２よりも長いため、活性層４におけるチャネル領域の長さがさらに短縮され、図２に示すようなチャネル領域の長さＬ１が短くなり、狭いチャネル付きの薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。
第２ビアホール８の長さＬ３が第１ビアホール７の長さＬ２よりも長いため、ソース・ドレイン電極６を一般的なスパッタリングにより形成することはできない。そのため、薄膜トランジスタは導電層１０をさらに備え、前記ソース・ドレイン電極６は導電層１０上に設けられ、前記ソース・ドレイン電極６は導電層１０を介して前記活性層４に接続される。
例えば、導電層１０は導電ペーストを含んでおり、前記導電ペーストは、Ａｇナノ粒子、Ａｕナノ粒子、Ａｌナノ粒子を含む。導電ペーストは、流体状であり、長さが短い第１ビアホールを通して長さがより長い第２ビアホールに入り込むことで、２つのビアホール内に満たされる。これで、ソース・ドレイン電極６を活性層に接続させる。
例えば、前記活性層４は、金属酸化物半導体材料、例えば、ＩＧＺＯ、ＺｎＯ、ＩＴＺＯなどである。これにより、薄膜トランジスタはより高い移動度を有する。
なお、上述した薄膜トランジスタは他の必要とされる機能層を含んでもよい。例えば、ソース・ドレイン電極６上に平坦化層を設けることや、該平坦化層上にインジウムスズ層を設けることなど、状況に応じて設ける。
図３〜図１０に示すように、上述した薄膜トランジスタの製造方法は、以下のステップを含む。
ステップ１において、前記薄膜トランジスタの活性層４を形成し、
ステップ２において、前記活性層４の上にエッチングストッパ層５を形成し、
ステップ３において、前記エッチングストッパ層５に第１ビアホール７を形成し、
ステップ４において、前記活性層４における前記第１ビアホール７に対応する位置に第２ビアホール８を形成し、
ステップ５において、前記薄膜トランジスタのソース・ドレイン電極６を、前記第１ビアホール７と前記第２ビアホール８を介して前記活性層４に接続するように形成する。
１つの例として、該方法は以下のステップを含む。
ステップａにおいて、ベース基板を提供し、ベース基板上にゲート金属層からなるゲート電極パターンを形成する。
図３に示すように、まず、ベース基板１に、ゲート金属層からなるゲート電極２が含まれるパターンを一回のパターニング工程により形成する。ベース基板１は、石英基板であってもよい。
例えば、スパッタリングまたは加熱蒸着により１層のゲート金属層をベース基板１上に堆積する。ゲート金属層の材料は、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属またはこれらの合金であり、ゲート金属層が複数層の金属薄膜で構成されてもよい。ゲート金属層上にフォトレジストを塗布し、マスクを用いてフォトレジストを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はゲート電極２のパターンの所在領域に対応し、フォトレジスト非保留領域は上記の領域を除いた領域に対応する。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。そして、エッチングによりフォトレジスト非保留領域のゲート金属薄膜を完全にエッチング除去してゲート電極２のパターンを形成し、その後、残したフォトレジスタを剥離する。
ステップｂにおいて、図４に示すように、ゲート電極２が形成されたベース基板上にはゲート絶縁層３を形成する。
例えば、プラズマＣＶＤ（ＰＥＣＶＤ）によって、ステップａ後のベース基板１に厚さが１０００Å〜４０００Åであるゲート絶縁層３の材料を堆積してゲート絶縁層３を形成する。ゲート絶縁層３の材料は、酸化物、窒化物、または酸窒化物から選ばれ、ゲート絶縁層３は、単層、２層、または多層で構成される。
ステップｃにおいて、ゲート絶縁層が形成されたベース基板上に金属酸化物半導体層を堆積して、活性層を形成する。
例えば、図５に示すように、まず、ステップｂ後のベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法によってＩＧＺＯを活性層４として堆積し、ＩＧＺＯの厚さは、１０ｎｍ〜５０ｎｍである。
続いて、活性層４上にフォトレジスタを塗布し、フォトレジスタを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。そして、エッチングによりフォトレジスト非保留領域の金属酸化物半導体層を完全にエッチング除去して、図５に示すような活性層４のパターンを形成する。その後、フォトレジスト保留領域における残したフォトレジスタを剥離する。
金属酸化物からなる活性層は、高い移動率を有する。
ステップｄにおいて、図６に示すように、ベース基板上にエッチングストッパ層のパターンを形成し、前記エッチングストッパ層５に第１ビアホール７を形成する。
例えば、ステップｃ後のベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法によってエッチングストッパ層５の材料を堆積する。エッチングストッパ層５の材料は、酸化物または窒化物から選ばれてもよい。本実施例では、ＳｉＯ２を採用する。エッチングストッパ層５上にフォトレジスタを塗布し、マスクを用いてフォトレジスタを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はエッチングストッパ層５のパターンの所在領域に対応し、フォトレジスト非保留領域は上述した第１ビアホール７の領域を含む。そして、現像処理を行い、ドライエッチング、すなわちＣＦ４と酸素ガスとの混合ガスを用いてエッチングを行うことで、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。エッチングによりフォトレジスト非保留領域のエッチングストッパ層の材料を完全にエッチング除去して、図５に示すようなエッチングストッパ層５のパターンを形成する。
なお、前記エッチングストッパ層５に第１ビアホール７を形成するステップと、活性層４における前記第１ビアホールに対応する位置に第２ビアホール８を形成するステップ(ステップｅ)とは、一回のパターニング工程により行われる。一回のパターニング工程とは、フォトレジスタの塗布、露光、現像、アッシング、エッチングなどのプロセスが含まれる一回のマスキング過程により形成されることである。具体的に、１つのマスクを用いて、エッチングストッパ層５に対して露光かつ現像を行い、ドライエッチングにより前記第１ビアホール７を形成し、ウエットエッチングにより前記第２ビアホール８を形成する（ステップｅを参照）。
ステップｅにおいて、図７に示すように、活性層上に第２ビアホールを形成し、続いて、Ｈ２ＳＯ４とＨＮＯ３からなるエッチング液を用いるウエットエッチングによって、ＩＧＺＯからなる活性層４をエッチングし、第２ビアホール８を形成しており、図７に示すように、エッチングが終了したのち、残したフォトレジスタを剥離する。
活性層上に第２ビアホール８が設けられるため、活性層上にビアホールが設けられていない従来技術に比べて、活性層におけるチャネル領域の長さを短縮させ、狭いチャネル付きの薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。
例えば、エッチング時間を制御して、形成された第２ビアホール８の長さＬ３が第１ビアホール７の長さよりも長くなるようにしてもよい。第２ビアホール８の長さＬ３が第１ビアホール７の長さＬ２よりも長いため、活性層４におけるチャネル領域の長さがさらに短縮され、狭いチャネル付きの金属酸化物半導体薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。
ステップｆにおいて、図８に示すように、ステップｅ後のベース基板上に塗布法により導電層を塗布する。
第２ビアホール８の長さＬ３が第１ビアホール７の長さより長いため、ソース・ドレイン電極６層の材料を第２ビアホール８に直接に堆積しなく、例えば、流体状態の導電層１０を用いて第２ビアホール８に充填する。当該流体状態の導電層１０は、第１ビアホール７による通路を介して第２ビアホール８に入り、第２ビアホール８を充填することで、第１ビアホール７と第２ビアホール８を貫通する導電通路を形成する。
そのため、導電層１０は導電ペースト、例えば、Ａｇナノ粒子、Ｃｕナノ粒子、Ａｌナノ粒子が含まれる導電ペーストからなる。上記の導電ペーストが銀ペーストインキであって、この銀ペーストインキが直接に塗布されてから固化されてもよい。
該導電層１０をパターニングして、ソース・ドレイン電極６のパターンを形成してもよい。すなわち、該導電層１０でソース・ドレイン電極６を製作する。
ステップｇにおいて、ステップｆ後のベース基板にソース・ドレイン金属層を堆積し、パターニングによりソース・ドレイン電極を形成する。
例えば、図９に示すように、ステップｆで得られたベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法を用いてソース・ドレイン金属層を堆積する。ソース・ドレイン金属層の材料は、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属またはこれらの合金であり、ソース・ドレイン金属層が複数層の金属薄膜で構成されてもよい。ソース・ドレイン金属層上にフォトレジストを塗布し、マスクを用いてフォトレジストを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はソース電極およびドレイン電極のパターンの所在領域に対応し、フォトレジスト非保留領域は上記の領域を除いた領域に対応する。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。図１０に示すように、エッチングによりフォトレジスト非保留領域のソース・ドレイン金属薄膜および導電層１０を完全にエッチング除去して、ソース・ドレイン電極６のパターンと第３ビアホール９を形成する。そして、残したフォトレジスタを剥離する。すなわち、導電層１０とソース・ドレイン電極６から、一回のパターニング工程によりソース・ドレイン電極と導電層とのパターンを形成する。
また、既知のパターニング工程により、不動態層、画素電極など他の機能層を形成して、最終的に薄膜トランジスタを形成してもよい。ここでは、その説明を省略する。
本実施例において、上述した薄膜トランジスタは、活性層４に第２ビアホール８が設けられるため、活性層４におけるチャネル領域の長さを短縮させ、狭いチャネル付きの薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。
（実施例２）
図１１〜図１８に示すように、本実施例は、薄膜トランジスタ及びその製造方法を提供する。
図１１に示すように、薄膜トランジスタは、活性層４と、活性層４上に設けられたエッチングストッパ層５と、エッチングストッパ層５上に設けられたソース・ドレイン電極６とを備え、ソース・ドレイン電極６は間隔を空けて同層に設けられ、前記エッチングストッパ層５には第１ビアホール７が設けられ、前記活性層における前記第１ビアホールに対応する位置には第２ビアホール８が設けられ、前記ソース・ドレイン電極６は、エッチングストッパ層５に設けられた第１ビアホール７と活性層に設けられた第２ビアホール８とを介して活性層４に接続される。そして、第１ビアホール７の長さＬ２は、第２ビアホール８の長さＬ３よりも長く、前記ソース・ドレイン電極６は、前記活性層４における前記エッチングストッパ層５に向いた側の表面部分に接触する。活性層４における前記エッチングストッパ層５に向いた側の表面がソース・ドレイン電極６に接触されるため、ソース・ドレイン電極６を活性層４によりよく接触する。このように、ソース・ドレイン電極と活性層とをよりよく接触させることで、接触抵抗を低減させ、トランジスタの性能を向上し、活性層におけるチャネル領域の長さＬ１をさらに短くする。
例えば、前記活性層４は、金属酸化物半導体材料からなり、高い移動率を有する。
なお、上述した薄膜トランジスタは他の必要な機能層を含んでもよい。例えば、ソース・ドレイン電極６上に平坦化層を設けることや、該平坦化層上にインジウムスズ層を設けることなど、状況に応じて設ける。
図１１〜図１９に示すように、上述した薄膜トランジスタの製造方法は以下のステップを含む。
ステップ１において、前記薄膜トランジスタの活性層４を形成し、
ステップ２において、前記活性層４の上にエッチングストッパ層５を形成し、
ステップ３において、前記エッチングストッパ層５に第１ビアホール７を形成し、
ステップ４において、前記活性層４における前記第１ビアホール７に対応する位置に第２ビアホール８を形成し、
ステップ５において、前記薄膜トランジスタのソース・ドレイン電極６を、前記第１ビアホール７と前記第２ビアホール８を介して前記活性層４に接続するように形成する。
１つの例として、該方法は以下のステップを含む。
ステップａにおいて、ベース基板を提供し、ベース基板上にゲート金属層からなるゲート電極パターンを形成する。
図１２に示すように、まず、ベース基板１に、ゲート金属層からなるゲート電極２が含まれるパターンを一回のパターニング工程により形成する。ベース基板１は、石英基板であってもよい。
例えば、スパッタリングまたは加熱蒸着により１層のゲート金属層をベース基板１上に堆積する。ゲート金属層の材料は、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属またはこれらの合金であり、ゲート金属層が複数層の金属薄膜で構成されてもよい。ゲート金属層上にフォトレジストを塗布し、マスクを用いてフォトレジストを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はゲート電極２のパターンの所在領域に対応し、フォトレジスト非保留領域は上記の領域を除いた領域に対応する。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。そして、エッチングによりフォトレジスト非保留領域のゲート金属薄膜を完全にエッチング除去してゲート電極２のパターンを形成し、その後、残したフォトレジスタを剥離する。
ステップｂにおいて、図１３に示すように、ゲート電極２が形成されたベース基板上にはゲート絶縁層３を形成する。
例えば、プラズマＣＶＤ（ＰＥＣＶＤ）によって、ステップａ後のベース基板１に、厚さが１０００Å〜４０００Åであるゲート絶縁層３の材料を堆積してゲート絶縁層３を形成する。ゲート絶縁層３の材料は、酸化物、窒化物、または酸窒化物から選ばれ、ゲート絶縁層３は、単層、２層、または多層で構成される。
ステップｃにおいて、ゲート絶縁層が形成されたベース基板上には金属酸化物半導体層を堆積して、活性層を形成する。
例えば、図１４に示すように、まず、ステップｂ後のベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法によってＩＧＺＯを活性層４として堆積し、ＩＧＺＯの厚さは、１０ｎｍ〜５０ｎｍである。
続いて、活性層４上にフォトレジスタを塗布し、フォトレジスタを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。そして、エッチングによりフォトレジスト非保留領域の金属酸化物半導体層を完全にエッチング除去して、活性層４のパターンを形成する。その後、フォトレジスト保留領域における残したフォトレジスタを剥離する。
金属酸化物からなる活性層は、高い移動率を有する。
ステップｄにおいて、図１５に示すように、ベース基板上にエッチングストッパ層のパターンを形成し、前記エッチングストッパ層５に第１ビアホール７を形成する。
例えば、ステップｃ後のベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法によってエッチングストッパ層５の材料を堆積する。エッチングストッパ層５の材料は、酸化物または窒化物から選ばれてもよい。本実施例では、ＳｉＯ２を採用する。エッチングストッパ層５上にフォトレジスタ１１を塗布し、マスクを用いてフォトレジスタ１１を露光して、フォトレジスト１１にフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はエッチングストッパ層５のパターンの所在領域に対応し、フォトレジスト非保留領域は上述した第１ビアホール７の領域を含む。そして、現像処理を行い、ドライエッチング、すなわちＣＦ４と酸素ガスとの混合ガスを用いてエッチングを行うことで、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。エッチングによりフォトレジスト非保留領域のエッチングストッパ層の材料を完全にエッチング除去して、エッチングストッパ層５のパターンを形成する。
なお、前記エッチングストッパ層５に第１ビアホール７を形成するステップと、活性層４における前記第１ビアホールに対応する位置に第２ビアホール８を形成するステップとは、一回のパターニング工程により行われる。
一回のパターニング工程とは、フォトレジスタの塗布、露光、現像、アッシング、エッチングなどのプロセスが含まれる一回のマスキング過程により形成されることである。具体的に、１つのマスクを用いて、エッチングストッパ層５に対して露光かつ現像を行い、ドライエッチングにより前記第１ビアホール７を形成し、ウエットエッチングにより前記第２ビアホール８を形成する（ステップｅを参照）。
ステップｅにおいて、図１６に示すように、活性層上に第２ビアホールを形成し、続いて、Ｈ２ＳＯ４とＨＮＯ３からなるエッチング液を用いるウエットエッチングによって、ＩＧＺＯからなる活性層４をエッチングし、第２ビアホール８を形成して、図７に示すように、エッチングが終了したのち、残したフォトレジスタを剥離する。活性層４上に第２ビアホール８が設けられるため、活性層におけるチャネル領域の長さを短縮させ、狭いチャネル付きの薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。例えば、エッチング時間を制御して、形成された第２ビアホール８の長さＬ３が第１ビアホール７の長さよりも長くなるようにすることで、活性層４におけるチャネル領域の長さがさらに短縮され、狭いチャネル付きの薄膜トランジスタを形成する。
ステップｆにおいて、エッチングストッパ層における第１ビアホールに対して拡大化加工を行う。
第２ビアホール８の長さＬ３が第１ビアホール７の長さＬ２よりも長いため、堆積法をそのまま使用してソース・ドレイン電極６を製造できなくなり、第１ビアホール７に対して拡大化加工を行う必要がある。図１４のように、前記エッチングストッパ層５上において第１ビアホール両側に位置するフォトレジスト１１に対してアッシング処理を行って、露出したエッチングストッパ層部分を形成する。
例えば、図１７に示すように、アッシング処理として、ＣＦ４と酸素ガスとの混合ガスを用いて第１ビアホール両側のフォトレジスタ１１に対して処理を行い、エッチングストッパ層５を部分的に露出させるとともに、部分的に露出されたエッチングストッパ層５に対してもエッチングを行う。
ステップｇにおいて、エッチングストッパ層を再びエッチングする。
図１８に示すように、ドライエッチング、すなわち、ＣＦ４と酸素ガスとの混合ガスを用いてエッチングストッパ層５における第１ビアホール７を再びエッチングすることにより、第１ビアホール７の長さＬ２を第２ビアホール８の長さＬ３よりも長くする。これで、導電ペーストを用いて導電層１０を作成した上で、該導電層１０を活性層４とソース・ドレイン電極６とにそれぞれ接続させる必要がなく、堆積法をそのまま使用して続いてソース・ドレイン電極６を製造できる。
活性層４のうち、前記エッチングストッパ層５に向いた側の表面は、再びエッチングストッパ層５をエッチングすることで露出され、続いてソース・ドレイン電極６を堆積するときにソース・ドレイン電極６に接触して、ソース・ドレイン電極６を活性層４によりよく接触させる。且つ、活性層４における前記エッチングストッパ層５に向いた側の表面部分がソース・ドレイン電極６に接触するため、活性層におけるチャネル領域の長さＬ１がさらに低減される。
図１９に示すように、ステップｇで得られたベース基板にソース・ドレイン金属層を堆積して、パターニングによりソース・ドレイン電極を形成する。
例えば、フォトレジスタ１１を剥離し、ステップｇで得られたベース基板１に、マグネトロンスパッタリング、加熱蒸着、または他の成膜方法を用いてソース・ドレイン金属層を堆積する。ソース・ドレイン金属層の材料は、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕなどの金属またはこれらの合金であり、ソース・ドレイン金属層が複数層の金属薄膜で構成されてもよい。ソース・ドレイン金属層上にフォトレジストを塗布し、マスクを用いてフォトレジストを露光して、フォトレジストにフォトレジスト非保留領域およびフォトレジスト保留領域に形成させる。そのうち、フォトレジスト保留領域はソース電極およびドレイン電極のパターンの所在領域に対応し、フォトレジスト非保留領域は上記の領域を除いた領域に対応する。そして、現像処理を行い、フォトレジスト非保留領域のフォトレジストが完全に除去され、且つ、フォトレジスト保留領域のフォトレジストの厚さがそのまま保持される。そして、エッチングによりフォトレジスト非保留領域のソース・ドレイン金属薄膜を完全にエッチング除去して、ソース・ドレイン電極６のパターンと第３ビアホール９を形成する。そして、残したフォトレジスタを剥離する。
また、既知のパターニング工程により、不動態層、画素電極など他の機能層を形成して、最終的に薄膜トランジスタを形成してもよい。ここでは、その説明を省略する。
本実施例において、第１ビアホール７への１回目のエッチングを行った後、活性層４に第２ビアホール８が設けられるため、活性層４におけるチャネル領域の長さが短縮され、狭いチャネル領域付きの金属酸化物半導体薄膜トランジスタを形成させ、充電率が高くなり、表示効果の向上に寄与する。
第１ビアホール７への２回目のエッチングを行った後、活性層４における前記エッチングストッパ層５に向いた側の表面が露出され、続いてソース・ドレイン電極６を堆積するときにソース・ドレイン電極６に接触して、ソース・ドレイン電極６を活性層４によりよく接触させる。且つ、活性層４における前記エッチングストッパ層５に向いた側の表面部分はソース・ドレイン電極６に接触するため、活性層のチャネル領域の長さＬ１がさらに低減される。
（実施例３）
本実施例は、上述した薄膜トランジスタを含むアレイ基板を提供する。なお、他の必要な機能層を含んでもよい。
（実施例４）
本実施例は、上述したアレイ基板を含む表示装置を提供する。また、他の必要な素子、例えば、カラーフィルム基板、液晶層、偏光板などを含んでもよい。これら他の素子は当業者にとって周知なものであるため、ここで説明を省略する。また、本発明は、これら他の素子に限定されない。
該表示装置は、例えば、液晶表示パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレット、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置などの表示機能付きの任意の製品または部品であってもよい。
以上で述べたのは、本発明に係る例示的な実施例に過ぎず、本発明の保護範囲を限定するものではない。本発明の保護範囲は、特許請求の範囲によって決定される。
本出願は、２０１４年７月１４日に出願された中国特許出願第２０１４１０３３４５６９．１号に基づく優先権を主張し、その全ての内容を参照として本明細書に組み込む。
１ ベース基板
２ ゲート電極
３ ゲート絶縁層
４ 活性層
５ エッチングストッパ層
６ ソース・ドレイン電極
７ 第１ビアホール
８ 第２ビアホール
９ 第３ビアホール
１０ 導電層
１１ フォトレジスト

Claims (20)

  1. 活性層と、前記活性層上に設けられたエッチングストッパ層と、前記エッチングストッパ層上に設けられたソース・ドレイン電極とを備える薄膜トランジスタであって、
    前記ソース・ドレイン電極は、間隔を空けて同層に設けられ、
    前記エッチングストッパ層には、第１ビアホールが設けられ、
    前記活性層における前記第１ビアホールに対応する位置には、第２ビアホールが設けられ、
    前記ソース・ドレイン電極の各々は、前記エッチングストッパ層に設けられた前記第１ビアホールと前記活性層に設けられた前記第２ビアホールとを介して前記活性層に接続される、薄膜トランジスタ。
  2. 前記第２ビアホールの長さが前記第１ビアホールの長さよりも長い、請求項１に記載の薄膜トランジスタ。
  3. 前記ソース・ドレイン電極が設けられる導電層をさらに備え、前記ソース・ドレイン電極が前記導電層によって前記活性層に接続される、請求項２に記載の薄膜トランジスタ。
  4. 前記導電層が導電ペーストを含む、請求項３に記載の薄膜トランジスタ。
  5. 前記導電ペーストが、Ａｇナノ粒子、Ａｕナノ粒子、或いはＡｌナノ粒子を含む、請求項３または４に記載の薄膜トランジスタ。
  6. 前記第１ビアホールの寸法が前記第２ビアボールの寸法よりも大きく、前記ソース・ドレイン電極が、前記活性層の前記エッチングストッパ層側に向いた表面部分に接触する、請求項１に記載の薄膜トランジスタ。
  7. 前記活性層が金属酸化物半導体材料からなる、請求項１〜６のいずれか一項に記載の薄膜トランジスタ。
  8. 前記活性層が、ＩＧＺＯ、ＺｎＯ、あるいはＩＴＺＯである、請求項７に記載の薄膜トランジスタ。
  9. 薄膜トランジスタの製造方法であって、
    前記薄膜トランジスタの活性層を形成するステップと、
    前記活性層の上にエッチングストッパ層を形成するステップと、
    前記エッチングストッパ層に第１ビアホールを形成するステップと、
    前記活性層における前記第１ビアホールに対応する位置に第２ビアホールを形成するステップと、
    前記薄膜トランジスタのソース・ドレイン電極を、これらソース・ドレイン電極毎が前記第１ビアホールと前記第２ビアホールを介して前記活性層に接続されるように形成するステップとを含む、薄膜トランジスタの製造方法。
  10. 前記第２ビアホールの長さが、前記第１ビアホールの長さよりも長い、請求項９に記載の薄膜トランジスタの製造方法。
  11. 前記エッチングストッパ層の上に導電層を形成するステップをさらに含んでおり、
    前記ソース・ドレイン電極が、前記導電層によって前記活性層に接続される、請求項９に記載の薄膜トランジスタの製造方法。
  12. 前記導電層を形成するステップは、導電ペーストを前記エッチングストッパ層上に塗布するステップを含む、請求項１１に記載の薄膜トランジスタの製造方法。
  13. 前記導電ペーストが、Ａｇナノ粒子、Ａｕナノ粒子、或いはＡｌナノ粒子を含む、請求項１２に記載の薄膜トランジスタの製造方法。
  14. 前記薄膜トランジスタのソース・ドレイン電極を形成するステップと、前記エッチングストッパ層の上に導電層を形成するステップとが、一回のパターニング工程により行われた、請求項１１に記載の薄膜トランジスタの製造方法。
  15. 前記エッチングストッパ層に前記第１ビアホールを形成するステップと、前記活性層における前記第１ビアホールに対応する位置に第２ビアホールを形成するステップとが、一回のパターニング工程により行われた、請求項９に記載の薄膜トランジスタの製造方法。
  16. 前記活性層における前記第１ビアホールに対応する位置に第２ビアホールを形成した後、
    前記エッチングストッパ層において第１ビアホールの両側に位置するフォトレジストに対してアッシング処理を行って、露出されたエッチングストッパ層部分を形成するステップと、
    前記露出されたエッチングストッパ層部分に対してエッチングを行って、前記活性層の一部を露出させるステップと、をさらに含む、請求項９に記載の薄膜トランジスタの製造方法。
  17. 前記活性層が、金属酸化物半導体材料からなる、請求項９〜１６のいずれか一項に記載の薄膜トランジスタの製造方法。
  18. 前記活性層が、ＩＧＺＯ、ＺｎＯ、あるいはＩＴＺＯである、請求項１７に記載の薄膜トランジスタの製造方法。
  19. 請求項１〜８のいずれか一項に記載の薄膜トランジスタを備える、アレイ基板。
  20. 請求項１９に記載のアレイ基板を備える、表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020049420A1 (ja) * 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157695B (zh) 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US9525070B1 (en) * 2015-07-27 2016-12-20 Shenzhen China Star Optoelectronics Technology Co., Ltd. TFT substrate structure and manufacturing method thereof
CN106952948A (zh) * 2016-01-06 2017-07-14 中华映管股份有限公司 主动元件及其制作方法
WO2017164419A1 (ja) * 2016-03-25 2017-09-28 シャープ株式会社 表示パネル、表示装置、及び表示パネルの製造方法
CN106252362B (zh) * 2016-08-31 2019-07-12 深圳市华星光电技术有限公司 一种阵列基板及其制备方法
CN107946315A (zh) * 2017-11-15 2018-04-20 上海天马微电子有限公司 一种阵列基板、显示面板及电子设备
JP2021119375A (ja) * 2020-01-30 2021-08-12 株式会社ジャパンディスプレイ 表示装置、および、半導体装置の製造方法
CN111477686B (zh) * 2020-03-16 2022-12-09 福建华佳彩有限公司 一种多开口式面板结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278428A (ja) * 2005-03-28 2006-10-12 Toppan Printing Co Ltd 薄膜トランジスタの形成方法
JP2008270758A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20100006851A1 (en) * 2008-07-08 2010-01-14 Lg Display Co., Ltd. Thin film transistor and method of manufacturing the same
US20100148155A1 (en) * 2008-12-16 2010-06-17 Sungkyunkwan University Foundation For Corporate Collaboration Thin film transistor, method of forming the same and flat panel display device having the same
JP2011101027A (ja) * 2009-03-31 2011-05-19 Panasonic Corp フレキシブル半導体装置およびその製造方法
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル
EP2741332A2 (en) * 2012-12-10 2014-06-11 LG Display Co., Ltd. Array substrate and method of fabricating the same
JP2015023161A (ja) * 2013-07-19 2015-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法ならびに電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG101479A1 (en) 2000-09-14 2004-01-30 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR101750381B1 (ko) 2011-04-06 2017-06-26 삼성디스플레이 주식회사 박막트랜지스터, 이를 포함한 유기발광표시장치 및 유기발광표시장치의 제조방법
CN102651401B (zh) 2011-12-31 2015-03-18 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板及其制造方法和显示器件
US8841665B2 (en) 2012-04-06 2014-09-23 Electronics And Telecommunications Research Institute Method for manufacturing oxide thin film transistor
TWI471949B (zh) 2012-11-16 2015-02-01 Innocom Tech Shenzhen Co Ltd 薄膜電晶體基板與顯示器
CN103219389B (zh) 2013-03-21 2016-03-16 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN103545319A (zh) * 2013-11-08 2014-01-29 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置
CN103715141B (zh) * 2013-12-27 2015-02-18 京东方科技集团股份有限公司 一种阵列基板及其制备方法
CN104157695B (zh) * 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278428A (ja) * 2005-03-28 2006-10-12 Toppan Printing Co Ltd 薄膜トランジスタの形成方法
JP2008270758A (ja) * 2007-03-26 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20100006851A1 (en) * 2008-07-08 2010-01-14 Lg Display Co., Ltd. Thin film transistor and method of manufacturing the same
US20100148155A1 (en) * 2008-12-16 2010-06-17 Sungkyunkwan University Foundation For Corporate Collaboration Thin film transistor, method of forming the same and flat panel display device having the same
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル
JP2011101027A (ja) * 2009-03-31 2011-05-19 Panasonic Corp フレキシブル半導体装置およびその製造方法
EP2741332A2 (en) * 2012-12-10 2014-06-11 LG Display Co., Ltd. Array substrate and method of fabricating the same
JP2015023161A (ja) * 2013-07-19 2015-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法ならびに電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020049420A1 (ja) * 2018-09-07 2020-03-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7287970B2 (ja) 2018-09-07 2023-06-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

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