WO2019163370A1 - 導電構造、導電構造の形成方法及び半導体装置 - Google Patents

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Definitions

  • the present disclosure relates to a conductive structure, a method for forming a conductive structure, and a semiconductor device.
  • a two-dimensional material having a two-dimensional crystal structure has attracted attention as next-generation materials.
  • a two-dimensional material has a layered crystal structure in which unit layers having a two-dimensional structure are stacked, and exhibits high carrier mobility and the like due to the crystal structure. Therefore, application to a semiconductor device is expected.
  • Patent Document 1 exemplifies, as the two-dimensional material, a carbon-based two-dimensional material such as graphene, or a transition metal dichalcogenide that is a compound of a transition metal and a chalcogenide element.
  • a conductive layer formed of a two-dimensional material (hereinafter also referred to as a two-dimensional material layer) is formed of an extremely thin film, an electrode or the like is formed on the two-dimensional material layer without damaging the two-dimensional material. It was difficult to form a metal layer. Therefore, since the two-dimensional material layer cannot secure a sufficient contact area with the metal layer, the contact resistance with the metal layer is increased.
  • a novel and improved conductive structure and method for forming a conductive structure capable of further reducing the contact resistance between the two-dimensional material layer and the metal layer, and a semiconductor using the conductive structure Propose the device.
  • the insulating layer the metal layer provided on one surface of the insulating layer so as to be convex in the thickness direction of the insulating layer, and from the side surface of the metal layer to the one surface of the insulating layer, there is provided a conductive structure comprising a metal layer and a two-dimensional material layer provided along the outer shape of the insulating layer.
  • a metal layer that protrudes in a thickness direction of the insulating layer is formed on one surface of the insulating layer, and the metal layer and the surface of the insulating layer are formed from a side surface to the one surface of the insulating layer. Forming a two-dimensional material layer along an outer shape of the insulating layer.
  • the insulating layer, the source electrode and the drain electrode provided on one surface of the insulating layer so as to protrude in the thickness direction of the insulating layer, and the source electrode to the drain electrode,
  • the two-dimensional material layer provided along the one surface of the insulating layer and the outer shape of the source electrode and the drain electrode, and the two-dimensional material sandwiching the gate insulating film or the insulating layer in the thickness direction of the insulating layer
  • a gate electrode provided in a region overlapping with a part of the material layer.
  • the two-dimensional material layer can be provided on the side surface of the metal layer, the contact area between the metal layer and the two-dimensional material layer can be further increased.
  • the contact resistance between the two-dimensional material layer and the metal layer can be further reduced.
  • FIG. 6 is a plan view and a longitudinal sectional view schematically showing a structure of a semiconductor device according to a second embodiment of the present disclosure. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment. It is a typical longitudinal cross-sectional view explaining 1 process of manufacturing the semiconductor device which concerns on the same embodiment.
  • FIG. 1 is a schematic cross-sectional view illustrating a conductive structure according to this embodiment.
  • the conductive structure 10 includes a substrate 31, an insulating layer 33, a metal layer 21, a barrier layer 23, and a two-dimensional material layer 11.
  • the conductive structure 10 is a structure that electrically connects the metal layer 21 and the two-dimensional material layer 11 to each other.
  • the substrate 31 is a support on which the components of the conductive structure 10 are provided.
  • the substrate 31 may be any member as long as it has rigidity and a flat surface, and may be various glass substrates, resin substrates, semiconductor substrates, or the like.
  • the substrate 31 may be a glass substrate formed of high strain point glass, soda glass, borosilicate glass, sapphire glass, or quartz glass, and is a resin such as polymethyl methacrylate, polyvinyl alcohol, polyimide, or polycarbonate.
  • the substrate may be a resin substrate formed of Si, Ge, GaAs, GaN, SiC, or the like.
  • the insulating layer 33 is formed of an insulating material on the substrate 31 and insulates the metal layer 21 and the two-dimensional material layer 11 from the substrate 31.
  • the insulating layer 33 is a single-layer film made of an inorganic insulating material such as TiO 2 , HfO 2 , ZrO 2 , Ta 2 O 5 , Al 2 O 3 , Ga 2 O 3 , SiO 2 , SiN, or SiON.
  • it may be formed as a laminated film, or may be formed of hexagonal boron nitride (hBN).
  • hBN hexagonal boron nitride
  • the insulating layer 33 may be formed of hexagonal boron nitride (hBN).
  • the metal layer 21 is formed of a conductive material on the insulating layer 33 and functions as a wiring or an electrode that transmits current or voltage.
  • the metal layer 21 may be an electrode that extracts signals from various elements of the semiconductor device.
  • the metal layer 21 may be formed of a single metal material or may be formed of a stacked structure of a plurality of metal materials.
  • the metal layer 21 may be provided with, for example, a metal material such as W, Cu, Ti, Al, Pt, or Au, or a metal compound such as TiN or TaN.
  • the metal layer 21 is provided on the insulating layer 33 so as to be at least convex.
  • the metal layer 21 can be formed on the side surface of the portion that protrudes on the insulating layer 33 by the two-dimensional material layer 11 described later.
  • the height, taper angle, and planar shape of the metal layer 21 are not particularly limited as long as the metal layer 21 is provided so as to protrude on the insulating layer 33.
  • another layer may be provided between the metal layer 21 and the two-dimensional material layer 11 as long as conductivity is maintained.
  • a barrier layer 23 to be described later, an underlayer for improving the film formability of the two-dimensional material layer 11 on the metal layer 21, or the metal layer 21 and the two-dimensional material.
  • a buffer layer or the like for relaxing the Schottky barrier between the layers 11 may be provided.
  • the barrier layer 23 is formed of a metal having a high barrier property on the surface of the metal layer 21 and suppresses the interaction between the metal layer 21 and the insulating layer 33.
  • the barrier layer 23 is formed of a metal material that does not react with the materials forming the metal layer 21 and the insulating layer 33 and has high adhesion to these materials.
  • the barrier layer 23 may be formed of a metal such as W, Ti, or Ta, or an alloy or nitride of these metals. According to this, the barrier layer 23 can function as a barrier that suppresses the diffusion of the conductive material forming the metal layer 21 toward the insulating layer 33 when the metal layer 21 is formed. Therefore, the barrier layer 23 can improve electrical insulation between the metal layer 21 and the insulating layer 33 by suppressing mixing of the constituent material between the metal layer 21 and the insulating layer 33. it can.
  • the two-dimensional material layer 11 is formed along the outer shape of the metal layer 21 and the insulating layer 33 from the side surface of the metal layer 21 to the surface of the insulating layer 33, and functions as a conduction path for extracting current or voltage from the metal layer 21.
  • the two-dimensional material layer 11 may be provided on the entire side surface of the metal layer 21, may be provided on a part of the side surface, or may be further provided on the upper surface in addition to the side surface of the metal layer 21. .
  • the two-dimensional material layer 11 is formed of a two-dimensional material having a layered structure in which unit layers having a two-dimensional structure are stacked. Since the two-dimensional material has high carrier mobility due to the two-dimensional structure, the two-dimensional material layer 11 has conductivity and can be electrically connected to the metal layer 21.
  • the film thickness of the two-dimensional material layer 11 is preferably 10 nm or less.
  • the thickness of the two-dimensional material layer 11 exceeds 10 nm, the characteristics of the two-dimensional material layer 11 deviate from the characteristics caused by the layered structure in which unit layers having a two-dimensional structure are stacked, and the carrier mobility is decreased. Absent.
  • the thickness of the two-dimensional material layer 11 is less than 0.5 nm, the unit layer of the two-dimensional material layer 11 may not be formed because the two-dimensional material layer 11 becomes excessively thin. Therefore, the lower limit of the film thickness of the two-dimensional material layer 11 may be 0.5 nm.
  • Examples of the two-dimensional material include a monoatomic layered substance, a compound similar to the monoatomic layered substance, or a transition metal dichalcogenide.
  • a monoatomic layered substance or a compound similar to the monoatomic layered substance is a compound having a structure in which unit layers having a two-dimensional crystal structure composed of covalent bonds are stacked and bonded to each other by van der Waals force.
  • Examples of such a compound include graphene, black phosphorous, silicene, and hexagonal boron nitride (hBN).
  • the two-dimensional material layer 11 may be formed as a single layer film of these compounds, or may be formed as a laminated film of a plurality of these compounds.
  • Transition metal dichalcogenides are compounds of formula MX 2.
  • M is, Sc, Ti, V, Cr , Mn, Fe, Co, Ni, Cu, Ge, Zr, Nb, Mo, Ru, Rh, Pd, Sn, Hf, Ta, W, Re, It is a transition metal element such as Os, Ir, Pt, Au, Hg or Pb, and X is a chalcogenide element such as S, Se or Te.
  • transition metal dichalcogenides include CrS 2 , CrSe 2 , CrTe 2 , HfS 2 , HfSe 2 , HfTe 2 , MoS 2 , MoSe 2 , MoTe 2 , NiS 2 , NiSe 2 , SnS 2 , SnSe 2 , TiS 2 , TiSe 2 , TiTe 2 , WS 2 , WSe 2 , ZrS 2 , ZrSe 2 or ZrTe 2 can be exemplified.
  • the two-dimensional material layer 11 may be formed of a single layer film of these compounds, or may be formed of a laminated film of a plurality of these compounds.
  • the two-dimensional material layer 11 is formed by using ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), or the like. 21 and the outer shape of the insulating layer 33 can be formed.
  • ALD Atomic Layer Deposition
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • the two-dimensional material layer 11 is formed on the metal layer 21 after the metal layer 21 is formed. Thereby, the two-dimensional material layer 11 can be electrically connected to the metal layer 21 at the side surface of the portion provided on the insulating layer 33 of the metal layer 21 so as to protrude. Therefore, the two-dimensional material layer 11 can form conduction with the metal layer 21 without providing the metal layer 21 on the two-dimensional material layer 11.
  • the two-dimensional material layer 11 is formed using CVD or the like.
  • An interlayer insulating film is further formed thereon.
  • a barrier layer 23 and a metal layer 21 are sequentially formed so as to fill the opening.
  • the two-dimensional material layer 11 is formed of an extremely thin film, it is extremely difficult to stop etching immediately after the two-dimensional material layer 11 is exposed, and the two-dimensional material layer 11 may also be etched. high.
  • the two-dimensional material layer 11 Even if the etching can be stopped immediately after the two-dimensional material layer 11 is exposed, the two-dimensional material layer 11 is highly likely to be damaged by the etching. In such a case, the two-dimensional material layer 11 cannot achieve the expected carrier mobility and increases the resistance of the conductive structure 10.
  • the conductive structure 10 in the conductive structure 10 according to the present embodiment, after the metal layer 21 is formed, the two-dimensional material layer 11 is formed, thereby forming conduction between the metal layer 21 and the two-dimensional material layer 11 on the side surface of the metal layer 21. To do. Therefore, the conductive structure 10 can form conduction between the metal layer 21 and the two-dimensional material layer 11 without damaging the two-dimensional material layer 11.
  • the side surface of the two-dimensional material layer 11 and the metal layer 21 are formed.
  • the structure which contacts the side surface of this is also examined.
  • the two-dimensional material layer 11 is formed of an extremely thin film, the area of the side surface of the two-dimensional material layer 11 is extremely small. Therefore, in such a structure, the contact area between the two-dimensional material layer 11 and the metal layer 21 is extremely small, and the contact resistance between the two-dimensional material layer 11 and the metal layer 21 increases.
  • the contact area between the two-dimensional material layer 11 and the metal layer 21 is increased. Can do. Therefore, in the conductive structure 10 according to the present embodiment, the contact resistance between the two-dimensional material layer 11 and the metal layer 21 can be further reduced.
  • the current or voltage extracted from the metal layer 21 by the conductive structure 10 described above is transmitted to another electrode or wiring (not shown) connected to the two-dimensional material layer 11 extended on the insulating layer 33.
  • another electrode or wiring (not shown) connected to the two-dimensional material layer 11 extended on the insulating layer 33.
  • a structure similar to the conductive structure 10 described above may be used, or another conductive structure may be used.
  • the semiconductor device according to the present embodiment is an active element including the conductive structure 10 described in the first embodiment.
  • the semiconductor device includes a planar FET, a Fin FET or a GAA (Gate-All-Around) FET, a rectifier diode, a photo including the conductive structure 10 described in the first embodiment. It may be a diode or a light emitting diode, a pnp type or npn type bipolar transistor, an image sensor, or the like.
  • FIG. 2A and 2B are a plan view and a longitudinal sectional view schematically showing the structure of the semiconductor device according to the present embodiment.
  • the semiconductor device 100 includes a substrate 310, an insulating layer 330, a two-dimensional material layer 110, a gate insulating film 120, a source or drain electrode 210, a gate electrode 250, a barrier layer 230, 270 and an interlayer insulating film 350.
  • the conductive structure 10 according to the first embodiment is formed by the insulating layer 330, the source or drain electrode 210, and the two-dimensional material layer 110.
  • the substrate 310 is a member on which the semiconductor device 100 is formed.
  • the substrate 310 is made of a glass substrate formed of high strain point glass, soda glass, borosilicate glass, sapphire glass, quartz glass, or the like, or a resin such as polymethyl methacrylate, polyvinyl alcohol, polyimide, or polycarbonate. Any of a resin substrate, a semiconductor substrate formed of Si, Ge, GaAs, GaN, SiC, or the like may be used.
  • the insulating layer 330 is provided on the substrate 310 and insulates between the components of the semiconductor device 100 and the substrate 310.
  • the insulating layer 330 is made of an inorganic insulating material such as TiO 2 , HfO 2 , ZrO 2 , Ta 2 O 5 , Al 2 O 3 , Ga 2 O 3 , SiO 2 , SiN, or SiON. It may be formed as a single layer film or a laminated film, and may be formed of hexagonal boron nitride (hBN). In particular, when the two-dimensional material layer 110 described later is formed of a transition metal dichalcogenide, the insulating layer 330 may be formed of hexagonal boron nitride (hBN).
  • the source or drain electrode 210 is provided on the insulating layer 330 and functions as a source terminal or drain terminal in the semiconductor device 100 that is a planar FET.
  • the source or drain electrode 210 is provided on the insulating layer 330 so as to be convex.
  • the source or drain electrode 210 may be provided in a quadrangular prism shape having a reverse taper shape with respect to the insulating layer 330.
  • the source or drain electrode 210 may be formed of, for example, a metal material such as W, Cu, Ti, Al, Pt, or Au, or a metal compound such as TiN or TaN.
  • the source or drain electrode 210 may be formed of a single metal material or may be formed of a stacked structure of a plurality of metal materials.
  • the barrier layer 230 is provided on the surface of the source or drain electrode 210 and suppresses the interaction between the source or drain electrode 210 and the insulating layer 33. As described above, the barrier layer 230 does not react with the source or drain electrode 210 and the insulating layer 330 and has high adhesion to these components, such as W, Ti, or Ta, or an alloy or nitridation of these metals. It may be formed of an object.
  • the two-dimensional material layer 110 is provided between the source or drain electrodes 210 and functions as a channel through which carriers move in the semiconductor device 100 that is a planar FET.
  • the two-dimensional material layer 110 includes the source or drain electrode 210 and the insulating layer 330 from the side surface of one source or drain electrode 210 to the side surface of the other source or drain electrode 210 through the surface of the insulating layer 330. Is provided along the outer shape of.
  • the two-dimensional material layer 110 may include at least one side surface of one of the source or drain electrodes 210 (for example, the source electrode), a region on the path that connects each of the source or drain electrodes 210 on the surface of the insulating layer 330.
  • the two-dimensional material layer 110 may be formed of one single-layer film of various two-dimensional materials, or may be formed of a laminated film of a plurality of various two-dimensional materials. .
  • the two-dimensional material layer 110 may be formed with a thickness of 10 nm or less.
  • the gate insulating film 120 is provided on the two-dimensional material layer 110, protects the two-dimensional material layer 110, and functions as a gate insulating film in the semiconductor device 100 that is a planar FET. Specifically, like the two-dimensional material layer 110, the gate insulating film 120 is formed from the side surface of one source or drain electrode 210 to the side surface of the other source or drain electrode 210 through the surface of the insulating layer 330. A dimensional material layer 110 is provided. This is because the gate insulating film 120 is formed by being simultaneously formed with the two-dimensional material layer 110 on the source or drain electrode 210 and the insulating layer 330 and then simultaneously patterned.
  • the gate insulating film 120 may be formed of, for example, an inorganic insulating material such as SiO x or SiN x , may be formed of a high dielectric material such as HfO x , and is formed of hexagonal boron nitride (hBN). May be formed.
  • the gate insulating film 120 may be formed of hexagonal boron nitride (hBN).
  • the gate insulating film 120 may be formed of a single layer film or a stacked film made of a plurality of materials.
  • the gate electrode 250 is provided with a conductive material on the gate insulating film 120 and functions as a gate terminal in the semiconductor device 100 which is a planar FET. Specifically, the gate electrode 250 is provided in a region crossing a region on the insulating layer 330 where the two-dimensional material layer 110 is formed. For example, the gate electrode 250 may be provided in a region extended perpendicular to the two-dimensional material layer 110 extended on the surface of the insulating layer 330 so as to connect each of the source or drain electrodes 210.
  • the gate electrode 250 may be formed of, for example, poly-Si, or may be formed of a metal material such as W, Cu, Ti, Al, Pt, or Au, or a metal compound such as TiN or TaN.
  • the gate electrode 250 may be formed of a single material or may be formed of a stacked structure of a plurality of materials.
  • the barrier layer 270 is formed on the surface of the gate electrode 250 and suppresses the interaction between the barrier layer 270 and the gate insulating film 120. Similar to the barrier layer 230, the barrier layer 270 does not react with the gate electrode 250 and the gate insulating film 120 and has high adhesion to these components, such as W, Ti, or Ta, or an alloy of these metals or It may be formed of nitride.
  • the interlayer insulating film 350 is provided with an insulating material on the insulating layer 330 so as to embed the semiconductor device 100. Specifically, the interlayer insulating film 350 exposes each of the source or drain electrode 210 that is each terminal of the semiconductor device 100 and the gate electrode 250 while embedding the semiconductor device 100. Thereby, the interlayer insulating film 350 can easily form wirings connected to the respective terminals of the semiconductor device 100.
  • the interlayer insulating film 350 may be formed as a single layer film or a laminated film with an inorganic insulating material such as SiO x or SiN x , for example.
  • the semiconductor device 100 by applying a voltage to the gate electrode 250, carriers with high mobility can be induced at the interface between the two-dimensional material layer 110 and the gate insulating film 120 by the electric field effect. According to this, in the semiconductor device 100, the current flowing between the source or drain electrode 210 can be controlled by the voltage applied to the gate electrode 250. Therefore, the semiconductor device 100 can be formed as an FET using the two-dimensional material layer 110 having high carrier mobility as a channel. Such a semiconductor device 100 can operate at higher speed and lower power consumption.
  • a Schottky barrier between the source or drain electrode 210 and the two-dimensional material layer 110 is provided between the source or drain electrode 210 and the two-dimensional material layer 110.
  • a buffer layer that relaxes or a base layer that improves the film formability of the two-dimensional material layer 110 on the source or drain electrode 210 may be provided.
  • FIGS. 3A to 3H are schematic longitudinal sectional views for explaining each process for manufacturing the semiconductor device 100 according to the present embodiment.
  • an insulating layer 330 is formed on the substrate 310.
  • the insulating layer 330 is formed by depositing Al 2 O 3 or the like on the substrate 310 made of silicon using CVD or the like.
  • an oxide film 370 is formed over the insulating layer 330.
  • the oxide film 370 is formed on the insulating layer 330 by depositing SiO x or the like using CVD or the like.
  • the oxide film 370 may be formed of any material as long as etching selectivity with the insulating layer 330 can be obtained.
  • an opening 370A that exposes the insulating layer 330 is formed by removing the oxide film 370 in a region where the source or drain electrode 210 is to be formed later by etching.
  • the source or drain electrode 210 and the barrier layer 230 are formed so as to fill the opening 370A.
  • the barrier layer 230 is formed by depositing W or the like along the shape of the opening 370A using CVD or the like.
  • Cu or the like is deposited so as to fill the opening 370 ⁇ / b> A from above the barrier layer 230, thereby forming the source or drain electrode 210.
  • W, Cu, and the like formed over the oxide film 370 can be removed by using CMP (Chemical Mechanical Polishing), full-surface etchback, or the like.
  • the oxide film 370 is removed. Specifically, the source or drain electrode 210 and the insulating layer 330 are exposed by selectively removing the oxide film 370 using etching or the like.
  • the two-dimensional material layer 110 and the gate insulating film 120 are sequentially formed along the outer shape of the source or drain electrode 210 and the insulating layer 330.
  • a two-dimensional material such as MoS 2 and SiO 2 are sequentially formed using ALD, CVD, PVD, or the like.
  • etching or the like is performed so as to leave MoS 2 and SiO 2 formed in a region where a channel is formed from one of the source or drain electrode 210 to the other of the source or drain electrode 210, thereby forming the two-dimensional material layer 110.
  • the gate insulating film 120 can be formed. Accordingly, the two-dimensional material layer 110 and the gate insulating film 120 can be formed from the side surface of one source or drain electrode 210 to the side surface of the other source or drain electrode 210 through the surface of the insulating layer 330.
  • an interlayer insulating film 350 is formed over the insulating layer 330 and the gate insulating film 120, and a part of the interlayer insulating film 350 is removed to form an opening 350A.
  • the interlayer insulating film 350 is formed on the insulating layer 330 and the gate insulating film 120 by depositing SiO x or the like using CVD or the like. Thereafter, etching is used to remove the interlayer insulating film 350 in a region where the gate electrode 250 is to be formed later, thereby forming an opening 350 ⁇ / b> A that exposes the gate insulating film 120.
  • the gate electrode 250 and the barrier layer 270 are formed so as to fill the opening 350A.
  • a barrier layer 270 is formed by depositing W or the like along the shape of the opening 350A using CVD or the like.
  • a gate electrode 250 is formed by depositing Cu or the like so as to fill the opening 350 ⁇ / b> A from above the barrier layer 270.
  • W, Cu, and the like formed over the interlayer insulating film 350 can be removed by using CMP (Chemical Mechanical Polishing), full-surface etchback, or the like.
  • the semiconductor device 100 according to this embodiment can be manufactured.
  • FIG. 4 is a plan view and a longitudinal sectional view schematically showing the structure of the semiconductor device 101 according to the first modification.
  • the source or drain electrode 211 may be provided with a width larger than the width where the two-dimensional material layer 110 is provided.
  • the width (or maximum length) of the source or drain electrode 211 in the direction orthogonal to the direction in which the source or drain electrodes 211 are arranged is larger than the width of the two-dimensional material layer 110 in the same direction. It can be long.
  • the two-dimensional material layer 110 is provided in a partial region of one of the four side surfaces of the source or drain electrode 211 provided in a quadrangular prism shape.
  • the semiconductor device 101 according to the first modification it is possible to increase the tolerance of alignment between the source or drain electrode 211 and the two-dimensional material layer 110. Therefore, since the semiconductor device 101 according to the first modification can have a larger tolerance when the semiconductor device 101 is manufactured, the yield of the semiconductor device 101 can be improved and the manufacturing cost can be reduced. is there.
  • FIG. 5 is a plan view and a longitudinal sectional view schematically showing the structure of the semiconductor device 102 according to the second modification.
  • the two-dimensional material layer 112 and the gate insulating film 122 may be provided over the entire side surface of the source or drain electrode 210.
  • the two-dimensional material layer 112 and the gate insulating film 122 may be provided on all four side surfaces of the source or drain electrode 210 provided in a quadrangular prism shape.
  • each of the source or drain electrodes 210 is provided in an island shape in the region where the two-dimensional material layer 112 and the gate insulating film 122 are provided on the surface of the insulating layer 330.
  • the contact area between the source or drain electrode 210 and the two-dimensional material layer 112 can be further increased. That is, the semiconductor device 102 according to the second modification example illustrated in FIG. 5 has a contact area between the source or drain electrode 210 and the two-dimensional material layer 112 that is approximately equal to that of the semiconductor device 100 illustrated in FIG. Can be quadrupled. Therefore, the semiconductor device 102 according to the second modification can further reduce the contact resistance between the source or drain electrode 210 and the two-dimensional material layer 112.
  • FIG. 6 is a longitudinal sectional view schematically showing the structure of the semiconductor device 103 according to the third modification.
  • the source or drain electrode 213 includes a lower electrode 223B and an upper electrode 223A
  • the two-dimensional material layer 113 and the gate insulating film 123 include an upper electrode 223A, a lower electrode 223B, and an insulating layer. It may be provided along the outer shape of 330.
  • the source or drain electrode 213 includes a lower electrode 223B provided on the insulating layer 330 and an upper electrode 223A provided on the lower electrode 223B and having a smaller planar shape than the lower electrode 223B. May be configured.
  • the source or drain electrode 213 is provided with an outer shape having a plane parallel to the surface of the insulating layer 330.
  • the two-dimensional material layer 113 is provided along the outline of the source or drain electrode 213 and the insulating layer 330, and the gate insulating film 123 is formed on the two-dimensional material layer 113 on the source or drain electrode 213, and It may be provided along the outer shape of the insulating layer 330.
  • the two-dimensional material layer 113 and the gate insulating film 123 are formed from the side surface of one upper electrode 223A through the upper surface of one lower electrode 223B, the surface of the insulating layer 330, and the upper surface of the other lower electrode 223B. , And can be provided continuously over the side surface of the other upper electrode 223A.
  • the contact area between the source or drain electrode 213 and the two-dimensional material layer 113 can be further increased. That is, the semiconductor device 103 according to the third modification example illustrated in FIG. 6 has a source or drain electrode 213 and a two-dimensional material layer corresponding to the lower electrode 223B as compared with the semiconductor device 100 illustrated in FIG. The contact area with 113 can be increased. Therefore, in the semiconductor device 103 according to the third modification, the contact resistance between the source or drain electrode 213 and the two-dimensional material layer 113 can be further reduced.
  • the barrier layer 233 is provided on the surface of the upper electrode 223A, but the third modification is not limited to this example.
  • the barrier layer 233 may be provided on the surfaces of the upper electrode 223A and the lower electrode 223B, or may be provided only on the surface of the lower electrode 223B, and is a source or drain electrode that combines the lower electrode 223B and the upper electrode 223A. It may be provided on the surface of 213.
  • FIG. 7 is a longitudinal sectional view schematically showing the structure of the semiconductor device 104 according to the fourth modification.
  • the source or drain electrode 214 includes a lower electrode 224B and an upper electrode 224A, and the two-dimensional material layer 114 and the gate insulating film 124 are formed on the outer shape of the lower electrode 224B and the insulating layer 330. It may be provided along.
  • the source or drain electrode 214 is provided on the lower electrode 224B provided on the insulating layer 330 and the lower electrode 224B.
  • an upper electrode 224A having a smaller planar shape than the electrode 224B.
  • the two-dimensional material layer 114 is provided along the outer shapes of the lower electrode 224B and the insulating layer 330, and the gate insulating film 124 is provided on the two-dimensional material layer 114 along the outer shapes of the lower electrode 224B and the insulating layer 330.
  • the two-dimensional material layer 114 is continuously provided from the upper surface of one lower electrode 224B to the upper surface of the other lower electrode 224B through the surface of the insulating layer 330.
  • the two-dimensional material layer 114 and the source or drain electrode can be formed without forming the two-dimensional material layer 114 and the gate insulating film 124 on the side surface of the source or drain electrode 214. A sufficient contact area with 214 can be ensured. Therefore, the semiconductor device 104 according to the fourth modification can reduce the manufacturing difficulty level of the semiconductor device 104, and thus can reduce the manufacturing cost of the semiconductor device 104.
  • the barrier layer 234 is provided on the surface of the upper electrode 224A, but the fourth modification is not limited to this example.
  • the barrier layer 234 may be provided on the surfaces of the upper electrode 224A and the lower electrode 224B, or may be provided only on the surface of the lower electrode 224B, and is a source or drain electrode that combines the lower electrode 224B and the upper electrode 224A. It may be provided on the surface of 214.
  • FIG. 8 is a plan view and a longitudinal view schematically illustrating the structure of the semiconductor device 105 according to the fifth modification.
  • FIG. 8 is a plan view and a longitudinal view schematically illustrating the structure of the semiconductor device 105 according to the fifth modification.
  • the gate electrode 255 may be provided under the insulating layer 335. Specifically, the gate electrode 255 may be provided to be embedded in the substrate 310 under the insulating layer 335 in a region crossing the region where the two-dimensional material layer 110 is formed. In such a case, the gate insulating film 120 is not provided on the two-dimensional material layer 110, and the insulating layer 335 functions as a gate insulating film.
  • the insulating layer 335 may be formed of the inorganic insulating material such as SiO x or SiN x described above as the material of the gate insulating film 120 or a high dielectric material such as HfO x .
  • the step of forming the gate insulating film 120 and the step of forming the gate electrode 250 by etching the interlayer insulating film 350 can be omitted. Therefore, the semiconductor device 105 according to the fifth modification can reduce the manufacturing cost of the semiconductor device 105 by reducing the difficulty of manufacturing the semiconductor device 105.
  • the gate electrode 255 may be formed of a metal material such as W, Cu, Ti, Al, Pt, or Au, or a metal compound such as TiN or TaN, but the fifth modification example is limited to such illustration. Not.
  • the gate electrode 255 may be formed by making the conductivity type of the impurity introduced into the substrate 310 formed of a semiconductor such as Si different from the surroundings.
  • FIG. 9 is a plan view and a longitudinal sectional view schematically showing the structure of the conductive structure according to the present embodiment.
  • the conductive structure according to the present embodiment includes the conductive structure 10 described in the first embodiment, and is used for a back-end process (Back End Of Line: BEOL) in which a circuit is formed by connecting active elements and the like by wiring.
  • BEOL Back End Of Line
  • the conductive structure 1000 includes a first wiring layer 216A, a first interlayer insulating film 366, a second wiring layer 216B, a second interlayer insulating film 356, barrier layers 236A and 236B, and a stopper.
  • the layer 410 and the two-dimensional material layer 110 are provided.
  • the conductive structure 10 according to the first embodiment is formed by the stopper layer 410, the first wiring layer 216 ⁇ / b> A, and the two-dimensional material layer 110.
  • the first wiring layer 216A and the second wiring layer 216B are provided on the surfaces facing each other with respect to the two-dimensional material layer 110 and the stopper layer 410, respectively. Specifically, the first wiring layer 216A is provided so as to protrude on the stopper layer 410, and the second wiring layer 216B is opposed to the surface of the stopper layer 410 on which the first wiring layer 216A is provided. Provided on the surface side.
  • the stopper layer 410 is provided with an opening in a region corresponding to the region where the second wiring layer 216B is provided.
  • the two-dimensional material layer 110 is provided from the side surface of the first wiring layer 216A to the second wiring layer 216B through one surface of the stopper layer 410 and the opening of the stopper layer 410. Therefore, the conductive structure 1000 can electrically connect the first wiring layer 216A and the second wiring layer 216B. That is, the two-dimensional material layer 110 is provided along the outer shapes of the first wiring layer 216A, the stopper layer 410, and the second wiring layer 216B.
  • the material forming the first wiring layer 216A and the second wiring layer 216B may be the same as the source or drain electrode 210 of the semiconductor device 100 according to the second embodiment.
  • the material forming the first interlayer insulating film 366 and the second interlayer insulating film 356 may be the same as the interlayer insulating film 350 of the semiconductor device 100 according to the second embodiment.
  • the barrier layers 236A and 236B may be provided on the surfaces of the first wiring layer 216A and the second wiring layer 216B, respectively, similarly to the barrier layer 230 of the semiconductor device 100 according to the second embodiment.
  • the stopper layer 410 is made of an insulating material that can ensure etching selectivity with the material forming the first interlayer insulating film 366 and the second interlayer insulating film 356, and between the first interlayer insulating film 366 and the second interlayer insulating film 356. Is provided. Accordingly, the stopper layer 410 can prevent the etching from penetrating through the first interlayer insulating film 366 and the second interlayer insulating film 356. For example, when the first interlayer insulating film 366 and the second interlayer insulating film 356 are formed of SiO x , the stopper layer 410 may be formed of SiN x .
  • the conductive structure 1000 according to the third embodiment since the wiring for electrically connecting each of the active elements and the like can be formed by the two-dimensional material layer 110, the wiring is made finer and has higher conductivity. Can be formed. Therefore, the conductive structure 1000 according to the third embodiment can contribute to miniaturization of an integrated circuit (for example, an IC chip) in which many active elements are wired.
  • an integrated circuit for example, an IC chip
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to an embodiment of the present disclosure can be mounted in circuits of various electronic devices.
  • FIGS. 10A to 10C examples of electronic devices on which the conductive structures 10 and 1000 or the semiconductor device 100 according to this embodiment can be mounted will be described.
  • 10A to 10C are external views showing examples of electronic devices on which the conductive structures 10 and 1000 or the semiconductor device 100 according to this embodiment can be mounted.
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to the present embodiment can be mounted in a circuit of an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various types of information, and an operation unit 903 that includes buttons and the like that receive operation inputs from the user.
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to the present embodiment may be mounted in a control circuit that controls various operations of the smartphone 900.
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to the present embodiment can be mounted in a circuit of an electronic device such as a digital camera.
  • the digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip portion 915 that is gripped by the user during shooting, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • 10B is an external view of the digital camera 910 viewed from the front (that is, the subject side)
  • FIG. 10C is an external view of the digital camera 910 viewed from the back (that is, the photographer side).
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to the present embodiment may be applied in a control circuit that controls various operations of the digital camera 910.
  • the electronic apparatus on which the conductive structures 10 and 1000 or the semiconductor device 100 according to this embodiment can be mounted is not limited to the above examples.
  • the conductive structures 10 and 1000 or the semiconductor device 100 according to this embodiment may be mounted in a circuit of an electronic device in any field.
  • Examples of such electronic devices include glasses-type wearable devices, HMDs (Head Mounted Displays), television devices, electronic books, PDAs (Personal Digital Assistants), notebook personal computers, video cameras, and game devices. be able to.
  • An insulating layer A metal layer provided on one surface of the insulating layer so as to be convex in the thickness direction of the insulating layer; A two-dimensional material layer provided along the outer shape of the metal layer and the insulating layer from the side surface of the metal layer to the one surface of the insulating layer; A conductive structure comprising: (2) The conductive structure according to (1), wherein the two-dimensional material layer has a layered structure in which unit layers having a two-dimensional structure are stacked. (3) The conductive structure according to (1) or (2), wherein the thickness of the two-dimensional material layer is 10 nm or less.
  • the source electrode or the drain electrode has a lower electrode provided on the one surface of the insulating layer, and an upper electrode having a smaller planar shape than the lower electrode and provided on the lower electrode,

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Abstract

【課題】金属層から電流又は電圧を取り出す際の接触抵抗をより低下させる。 【解決手段】絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、を備える、導電構造。

Description

導電構造、導電構造の形成方法及び半導体装置
　本開示は、導電構造、導電構造の形成方法及び半導体装置に関する。
　近年、次世代材料として、二次元結晶構造を有する二次元材料が注目されている。二次元材料は、二次元構造の単位層が積層された層状の結晶構造を有し、該結晶構造に起因して高いキャリア移動度等を示すため、半導体装置への応用が期待されている。
　例えば、下記の特許文献１には、二次元材料として、グラフェンなどの炭素系二次元材料、又は遷移金属とカルコゲナイド元素との化合物である遷移金属ダイカルコゲナイドなどが例示されている。
特開２０１６－２１９７８８号公報
　しかし、二次元材料で形成された導電層（以下、二次元材料層とも称する）は、極薄膜で形成されるため、二次元材料にダメージを与えることなく二次元材料層の上に電極等の金属層を形成することは困難であった。したがって、二次元材料層は、金属層との間で十分なコンタクト面積を確保することができないため、金属層との間の接触抵抗が増大していた。
　そこで、本開示では、二次元材料層と金属層との間の接触抵抗をより低下させることが可能な、新規かつ改良された導電構造及び導電構造の形成方法、並びに該導電構造を用いた半導体装置を提案する。
　本開示によれば、絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、を備える、導電構造が提供される。
　また、本開示によれば、絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、を含む、導電構造の形成方法が提供される。
　また、本開示によれば、絶縁層と、前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、を備える、半導体装置が提供される。
　本開示によれば、金属層の側面に二次元材料層を設けることができるため、金属層と二次元材料層との接触面積をより大きくすることができる。
　以上説明したように本開示によれば、二次元材料層と金属層との間の接触抵抗をより低下させることが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の第１の実施形態に係る導電構造を説明する模式的な断面図である。 本開示の第２の実施形態に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 同実施形態に係る半導体装置を製造する一工程を説明する模式的な縦断面図である。 第１の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 第２の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 第３の変形例に係る半導体装置の構造を模式的に示す縦断面図である。 第４の変形例に係る半導体装置の構造を模式的に示す縦断面図である。 第５の変形例に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。 本開示の第３の実施形態に係る導電構造の構造を模式的に示す平面図及び縦断面図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係る導電構造又は半導体装置が搭載され得る電子機器の一例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表現することがある。
　なお、説明は以下の順序で行うものとする。
　１．第１の実施形態
　２．第２の実施形態
　　２．１．構造例
　　２．２．製造方法
　　２．３．変形例
　３．第３の実施形態
　４．適用例
　＜１．第１の実施形態＞
　まず、図１を参照して、本開示の第１の実施形態に係る導電構造について説明する。図１は、本実施形態に係る導電構造を説明する模式的な断面図である。
　図１に示すように、導電構造１０は、基板３１と、絶縁層３３と、金属層２１と、バリア層２３と、二次元材料層１１と、を備える。導電構造１０は、金属層２１及び二次元材料層１１を互いに電気的に接続する構造である。
　基板３１は、導電構造１０の各構成が設けられる支持体である。具体的には、基板３１は、剛性を有し、表面が平坦な部材であれば、どのようなものであってもよく、各種のガラス基板、樹脂基板、又は半導体基板などであってもよい。例えば、基板３１は、高歪点ガラス、ソーダガラス、ホウケイ酸ガラス、サファイアガラス又は石英ガラス等で形成されるガラス基板であってもよく、ポリメタクリル酸メチル、ポリビニルアルコール、ポリイミド又はポリカーボネート等の樹脂で形成される樹脂基板であってもよく、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＮ又はＳｉＣなどで形成される半導体基板であってもよい。
　絶縁層３３は、基板３１の上に絶縁性材料にて形成され、金属層２１及び二次元材料層１１と、基板３１との間を絶縁する。例えば、絶縁層３３は、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＳｉＮ又はＳｉＯＮなどの無機系の絶縁性材料にて単層膜又は積層膜として形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、後述する二次元材料層１１が遷移金属ダイカルコゲナイドで形成される場合、絶縁層３３は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。
　金属層２１は、絶縁層３３の上に導電性材料にて形成され、電流又は電圧を伝達する配線又は電極として機能する。例えば、金属層２１は、半導体装置の各種素子から信号を取り出す電極であってもよい。金属層２１は、例えば、単一の金属材料で形成されてもよく、複数の金属材料による積層構造にて形成されてもよい。金属層２１は、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で設けられてもよい。
　ここで、金属層２１は、絶縁層３３の上に少なくとも凸となるように設けられる。これにより、金属層２１は、後述する二次元材料層１１を絶縁層３３の上に凸となる部位の側面に成膜することが可能となる。なお、金属層２１は、絶縁層３３の上に凸となるように設けられていれば、金属層２１の高さ及びテーパ角、並びに平面形状は特に限定されない。
　なお、金属層２１及び二次元材料層１１の間には、導電性が維持される範囲で他の層が設けられていてもよい。例えば、金属層２１及び二次元材料層１１の間には、後述するバリア層２３、金属層２１への二次元材料層１１の成膜性を向上させる下地層、又は金属層２１及び二次元材料層１１の間のショットキー障壁を緩和する緩衝層等が設けられていてもよい。
　バリア層２３は、金属層２１の表面にバリア性の高い金属にて形成され、金属層２１と、絶縁層３３との相互反応を抑制する。バリア層２３は、金属層２１及び絶縁層３３を形成する材料と反応せず、かつこれらの材料との密着性が高い金属材料で形成される。例えば、バリア層２３は、Ｗ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。これによれば、バリア層２３は、金属層２１の形成時等に、金属層２１を形成する導電性材料が絶縁層３３側に拡散することを抑制する障壁として機能することができる。したがって、バリア層２３は、金属層２１及び絶縁層３３の間で構成材料がミキシングされることを抑制することで、金属層２１及び絶縁層３３の間の電気的な絶縁性を向上させることができる。
　二次元材料層１１は、金属層２１の側面から絶縁層３３の表面にかけて金属層２１及び絶縁層３３の外形に沿って形成され、金属層２１から電流又は電圧を取り出す導通路として機能する。二次元材料層１１は、金属層２１の側面全体に設けられていてもよく、側面の一部に設けられていてもよく、金属層２１の側面に加えて上面にさらに設けられていてもよい。二次元材料層１１は、二次元構造の単位層が積層された層状構造を有する二次元材料にて形成される。二次元材料は、該二次元構造に起因して高いキャリア移動度を有するため、二次元材料層１１は、導電性を有し、金属層２１と導通することができる。
　二次元材料層１１の膜厚は、１０ｎｍ以下であることが好ましい。二次元材料層１１の膜厚が１０ｎｍ超の場合、二次元材料層１１の特性が二次元構造の単位層が積層された層状構造に起因する特性から外れ、キャリア移動度が低下するため、好ましくない。ただし、二次元材料層１１の膜厚が０．５ｎｍ未満の場合、二次元材料層１１が過度に薄膜となることで、二次元材料層１１の単位層が形成されない可能性がある。そのため、二次元材料層１１の膜厚の下限は、０．５ｎｍとしてもよい。
　二次元材料としては、例えば、単原子層状物質若しくは該単原子層状物質に類似する化合物、又は遷移金属ダイカルコゲナイドなどを例示することができる。
　単原子層状物質、若しくは該単原子層状物質に類似する化合物は、共有結合からなる二次元結晶構造の単位層が互いにファンデルワールス力にて積層結合した構造を有する化合物である。このような化合物としては、グラフェン、黒リン（Ｂｌａｃｋ　Ｐｈｏｓｐｈｏｒｕｓ）、シリセン（Ｓｉｌｉｃｅｎｅ）又は六方晶窒化ホウ素（ｈＢＮ）などを例示することができる。二次元材料層１１は、これらの化合物のうちの１つの単層膜として形成されてもよく、これらの化合物のうちの複数による積層膜として形成されてもよい。
　遷移金属ダイカルコゲナイドは、化学式ＭＸ２で表される化合物である。化学式ＭＸ２において、Ｍは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ又はＰｂなどの遷移金属元素であり、Ｘは、Ｓ、Ｓｅ又はＴｅなどのカルコゲナイド元素である。より具体的には、遷移金属ダイカルコゲナイドとしては、ＣｒＳ２、ＣｒＳｅ２、ＣｒＴｅ２、ＨｆＳ２、ＨｆＳｅ２、ＨｆＴｅ２、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＮｉＳ２、ＮｉＳｅ２、ＳｎＳ２、ＳｎＳｅ２、ＴｉＳ２、ＴｉＳｅ２、ＴｉＴｅ２、ＷＳ２、ＷＳｅ２、ＺｒＳ２、ＺｒＳｅ２又はＺｒＴｅ２などを例示することができる。二次元材料層１１は、これらの化合物のうちの１つの単層膜で形成されてもよく、これらの化合物のうちの複数による積層膜で形成されてもよい。
　ここで、二次元材料層１１は、金属層２１を形成した後、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）又はＰＶＤ（Ｐｈｉｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いて成膜することで、金属層２１及び絶縁層３３の外形に沿って形成することが可能である。
　本実施形態に係る導電構造１０では、二次元材料層１１は、金属層２１の形成後に、金属層２１の上から成膜される。これにより、二次元材料層１１は、金属層２１の絶縁層３３の上に凸に設けられた部位の側面で金属層２１と導通することができる。したがって、二次元材料層１１は、二次元材料層１１の上に金属層２１を設けられることなく、金属層２１との導通を形成することができる。
　例えば、絶縁層３３の上に成膜された二次元材料層１１に対して、二次元材料層１１の上から金属層２１をコンタクトさせる場合、まず、ＣＶＤ等を用いて二次元材料層１１の上にさらに層間絶縁膜を成膜する。続いて、層間絶縁膜を貫通して二次元材料層１１を露出させる開口をエッチングにて設けた後、該開口を埋め込むようにバリア層２３及び金属層２１を順に成膜する。ただし、二次元材料層１１は、極薄膜で形成されるため、二次元材料層１１が露出した直後にエッチングを止めることは極めて困難であり、二次元材料層１１もエッチングしてしまう可能性が高い。また、二次元材料層１１が露出した直後にエッチングを止めることができた場合でも、二次元材料層１１は、エッチングによってダメージを受ける可能性が高い。このような場合、二次元材料層１１は、期待したキャリア移動度を実現できず、導電構造１０の抵抗を増加させてしまう。
　本実施形態に係る導電構造１０では、金属層２１を形成した後、二次元材料層１１を成膜することで、金属層２１の側面で金属層２１と二次元材料層１１との導通を形成する。したがって、導電構造１０は、二次元材料層１１にダメージを与えずに、金属層２１と二次元材料層１１との間の導通を形成することができる。
　一方、二次元材料層１１の上から金属層２１をコンタクトさせずに、二次元材料層１１と金属層２１との導通を形成する構造としては、二次元材料層１１の側面と、金属層２１の側面とを接触させる構造も検討されている。しかしながら、二次元材料層１１は、極薄膜で形成されるため、二次元材料層１１の側面の面積は、極めて小さい。そのため、このような構造では、二次元材料層１１と金属層２１との接触面積も極めて小さくなるため、二次元材料層１１と金属層２１との間の接触抵抗が増加してしまう。
　本実施形態に係る導電構造１０では、金属層２１の側面全体で二次元材料層１１と金属層２１とを接触させるため、二次元材料層１１と金属層２１との接触面積をより大きくすることができる。したがって、本実施形態に係る導電構造１０では、二次元材料層１１と金属層２１との間の接触抵抗をより低下させることが可能である。
　なお、上述した導電構造１０によって金属層２１から取り出された電流又は電圧は、絶縁層３３の上に延伸された二次元材料層１１に接続された図示しない他の電極又は配線に伝達される。二次元材料層１１と他の電極又は配線との電気的な接続には、上述した導電構造１０と同様の構造が用いられてもよく、他の導電構造が用いられてもよい。
　＜２．第２の実施形態＞
　（２．１．構造例）
　続いて、図２を参照して、本開示の第２の実施形態に係る半導体装置の構造例について説明する。本実施形態に係る半導体装置は、第１の実施形態で説明した導電構造１０を含む能動素子等であり、例えば、各種電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）、ダイオード、バイポーラトランジスタ、固体撮像装置、記憶装置又は演算装置などであってもよい。
　例えば、本実施形態に係る半導体装置は、第１の実施形態で説明した導電構造１０を含むプレナー（Ｐｌａｎａｒ）型ＦＥＴ、Ｆｉｎ型ＦＥＴ若しくはＧＡＡ（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型ＦＥＴ、整流ダイオード、フォトダイオード若しくは発光ダイオード、ｐｎｐ型若しくはｎｐｎ型のバイポーラトランジスタ、又はイメージセンサなどであってもよい。
　以下では、図２に示すプレナー型ＦＥＴを例示して、本実施形態に係る半導体装置の構造例について説明する。図２は、本実施形態に係る半導体装置の構造を模式的に示す平面図及び縦断面図である。
　図２に示すように、半導体装置１００は、基板３１０と、絶縁層３３０と、二次元材料層１１０と、ゲート絶縁膜１２０と、ソース又はドレイン電極２１０と、ゲート電極２５０と、バリア層２３０、２７０と、層間絶縁膜３５０と、を備える。図２では、絶縁層３３０、ソース又はドレイン電極２１０、及び二次元材料層１１０によって、第１の実施形態に係る導電構造１０が形成される。
　基板３１０は、半導体装置１００が形成される部材である。基板３１０は、上述したように、高歪点ガラス、ソーダガラス、ホウケイ酸ガラス、サファイアガラス又は石英ガラス等で形成されるガラス基板、ポリメタクリル酸メチル、ポリビニルアルコール、ポリイミド又はポリカーボネート等の樹脂で形成される樹脂基板、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＮ又はＳｉＣなどで形成される半導体基板等のいずれであってもよい。
　絶縁層３３０は、基板３１０の上に設けられ、半導体装置１００の各構成と、基板３１０との間を絶縁する。絶縁層３３０は、上述したように、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＳｉＯ２、ＳｉＮ又はＳｉＯＮなどの無機系の絶縁性材料にて単層膜又は積層膜として形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、後述する二次元材料層１１０が遷移金属ダイカルコゲナイドで形成される場合、絶縁層３３０は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。
　ソース又はドレイン電極２１０は、絶縁層３３０の上に設けられ、プレナー型ＦＥＴである半導体装置１００においてソース端子又はドレイン端子として機能する。ソース又はドレイン電極２１０は、絶縁層３３０の上に凸となるようにそれぞれ設けられる。例えば、ソース又はドレイン電極２１０は、絶縁層３３０に対して逆テーパ形状の四角柱形状にてそれぞれ設けられてもよい。ソース又はドレイン電極２１０は、例えば、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。ソース又はドレイン電極２１０は、例えば、単一の金属材料で形成されてもよく、複数の金属材料による積層構造にて形成されてもよい。
　バリア層２３０は、ソース又はドレイン電極２１０の表面に設けられ、ソース又はドレイン電極２１０と、絶縁層３３との相互反応を抑制する。バリア層２３０は、上述したように、ソース又はドレイン電極２１０及び絶縁層３３０と反応せず、かつこれらの構成との密着性が高いＷ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。
　二次元材料層１１０は、ソース電極又はドレイン電極２１０の間に設けられ、プレナー型ＦＥＴである半導体装置１００においてキャリアが移動するチャネルとして機能する。具体的には、二次元材料層１１０は、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して他方のソース又はドレイン電極２１０の側面まで、ソース又はドレイン電極２１０及び絶縁層３３０の外形に沿って設けられる。例えば、二次元材料層１１０は、ソース又はドレイン電極２１０の一方（例えば、ソース電極）の少なくとも１つ以上の側面、絶縁層３３０の表面でソース又はドレイン電極２１０の各々を連結する径路上の領域、及びソース又はドレイン電極２１０の他方（例えば、ドレイン電極）の少なくとも１つ以上の側面に連続して設けられてもよい。上述したように、二次元材料層１１０は、各種の二次元材料のうちの１つの単層膜で形成されてもよく、各種の二次元材料のうちの複数による積層膜で形成されてもよい。また、二次元材料層１１０は、１０ｎｍ以下の膜厚で形成されてもよい。
　ゲート絶縁膜１２０は、二次元材料層１１０の上に設けられ、二次元材料層１１０を保護すると共に、プレナー型ＦＥＴである半導体装置１００においてゲート絶縁膜として機能する。具体的には、ゲート絶縁膜１２０は、二次元材料層１１０と同様に、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して、他方のソース又はドレイン電極２１０の側面にかけて二次元材料層１１０の上に設けられる。これは、ゲート絶縁膜１２０は、ソース又はドレイン電極２１０及び絶縁層３３０の上に二次元材料層１１０と連続して成膜された後、同時にパターニングされることで形成されるためである。ゲート絶縁膜１２０は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機系の絶縁材料で形成されてもよく、ＨｆＯｘ等の高誘電体材料で形成されてもよく、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。特に、二次元材料層１１０が遷移金属ダイカルコゲナイドで形成される場合、ゲート絶縁膜１２０は、六方晶窒化ホウ素（ｈＢＮ）にて形成されてもよい。さらに、ゲート絶縁膜１２０は、単層膜で形成されてもよく、複数の材料からなる積層膜で形成されてもよい。
　ゲート電極２５０は、ゲート絶縁膜１２０の上に導電性材料で設けられ、プレナー型ＦＥＴである半導体装置１００においてゲート端子として機能する。具体的には、ゲート電極２５０は、二次元材料層１１０が形成された絶縁層３３０上の領域を横断する領域に設けられる。例えば、ゲート電極２５０は、ソース又はドレイン電極２１０の各々を連結するように絶縁層３３０の表面に延伸された二次元材料層１１０と直交するように延伸された領域に設けられてもよい。ゲート電極２５０は、例えば、ｐｏｌｙ－Ｓｉで形成されてもよく、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよい。ゲート電極２５０は、例えば、単一の材料で形成されてもよく、複数の材料による積層構造にて形成されてもよい。
　バリア層２７０は、ゲート電極２５０の表面に形成され、バリア層２７０と、ゲート絶縁膜１２０との相互反応を抑制する。バリア層２７０は、バリア層２３０と同様に、ゲート電極２５０及びゲート絶縁膜１２０と反応せず、かつこれらの構成との密着性が高いＷ、Ｔｉ若しくはＴａなどの金属、又はこれら金属の合金若しくは窒化物にて形成されてもよい。
　層間絶縁膜３５０は、半導体装置１００を埋め込むように、絶縁層３３０の上に絶縁性材料にて設けられる。具体的には、層間絶縁膜３５０は、半導体装置１００を埋め込みつつ、半導体装置１００の各端子であるソース又はドレイン電極２１０の各々、及びゲート電極２５０を露出させる。これにより、層間絶縁膜３５０は、半導体装置１００の各端子に接続する配線を容易に形成することが可能となる。層間絶縁膜３５０は、例えば、ＳｉＯｘ又はＳｉＮｘなどの無機系の絶縁材料で単層膜又は積層膜として形成されてもよい。
　本実施形態に係る半導体装置１００では、ゲート電極２５０に電圧を印加することで、電界効果によって二次元材料層１１０及びゲート絶縁膜１２０の界面に高移動度のキャリアを誘起させることができる。これによれば、半導体装置１００では、ゲート電極２５０に印加する電圧によって、ソース又はドレイン電極２１０の間に流れる電流を制御することができる。したがって、半導体装置１００は、高いキャリア移動度を有する二次元材料層１１０をチャネルとするＦＥＴとして形成されることができる。このような半導体装置１００は、より高速及び低消費電力の動作が可能である。
　なお、第１の実施形態で上述したように、ソース又はドレイン電極２１０と、二次元材料層１１０との間には、ソース又はドレイン電極２１０と、二次元材料層１１０との間のショットキー障壁を緩和する緩衝層、又はソース又はドレイン電極２１０への二次元材料層１１０の成膜性を向上させる下地層等が設けられてもよい。
　（２．２．製造方法）
　続いて、図３Ａ～図３Ｈを参照して、本実施形態に係る半導体装置１００の製造方法について説明する。図３Ａ～図３Ｈは、本実施形態に係る半導体装置１００を製造する各工程を説明する模式的な縦断面図である。
　まず、図３Ａに示すように、基板３１０の上に絶縁層３３０を成膜する。具体的には、シリコンからなる基板３１０の上に、ＣＶＤ等を用いてＡｌ２Ｏ３等を成膜することで絶縁層３３０を形成する。
　次に、図３Ｂに示すように、絶縁層３３０の上に酸化膜３７０を成膜する。具体的には、絶縁層３３０の上に、ＣＶＤ等を用いてＳｉＯｘ等を成膜することで酸化膜３７０を形成する。なお、酸化膜３７０は、絶縁層３３０との間でエッチング選択性を得ることができれば、どのような材料で形成されてもよい。
　続いて、図３Ｃに示すように、酸化膜３７０の一部を除去することで、開口３７０Ａを形成する。具体的には、エッチングを用いて、後段でソース又はドレイン電極２１０を形成する領域の酸化膜３７０を除去することで、絶縁層３３０を露出させる開口３７０Ａを形成する。
　その後、図３Ｄに示すように、開口３７０Ａを埋め込むようにソース又はドレイン電極２１０、及びバリア層２３０を形成する。具体的には、まず、ＣＶＤ等を用いて、開口３７０Ａの形状に沿ってＷ等を成膜することでバリア層２３０を形成する。続いて、バリア層２３０の上から開口３７０Ａを埋め込むようにＣｕ等を成膜することで、ソース又はドレイン電極２１０を形成する。なお、酸化膜３７０の上に成膜されたＷ及びＣｕ等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）又は全面エッチバック等を用いて除去することができる。
　次に、図３Ｅに示すように、酸化膜３７０を除去する。具体的には、エッチング等を用いて、酸化膜３７０を選択的に除去することで、ソース又はドレイン電極２１０、及び絶縁層３３０を露出させる。
　続いて、図３Ｆに示すように、ソース又はドレイン電極２１０、及び絶縁層３３０の外形に沿って、二次元材料層１１０及びゲート絶縁膜１２０を順に形成する。具体的には、まず、ＡＬＤ、ＣＶＤ又はＰＶＤ等を用いて、ＭｏＳ２等の二次元材料、及びＳｉＯ２を順に成膜する。その後、ソース又はドレイン電極２１０の一方からソース又はドレイン電極２１０の他方にかけてチャネルが形成される領域に成膜されたＭｏＳ２及びＳｉＯ２を残すようにエッチング等を行うことで、二次元材料層１１０及びゲート絶縁膜１２０を形成することができる。これにより、一方のソース又はドレイン電極２１０の側面から絶縁層３３０の表面を介して、他方のソース又はドレイン電極２１０の側面にかけて、二次元材料層１１０及びゲート絶縁膜１２０を形成することができる。
　次に、図３Ｇに示すように、絶縁層３３０及びゲート絶縁膜１２０の上に層間絶縁膜３５０を成膜し、層間絶縁膜３５０の一部を除去することで開口３５０Ａを形成する。具体的には、絶縁層３３０及びゲート絶縁膜１２０の上に、ＣＶＤ等を用いてＳｉＯｘ等を成膜することで層間絶縁膜３５０を形成する。その後、エッチングを用いて、後段でゲート電極２５０を形成する領域の層間絶縁膜３５０を除去することで、ゲート絶縁膜１２０を露出させる開口３５０Ａを形成する。
　その後、図３Ｈに示すように、開口３５０Ａを埋め込むようにゲート電極２５０及びバリア層２７０を形成する。具体的には、まず、ＣＶＤ等を用いて、開口３５０Ａの形状に沿ってＷ等を成膜することでバリア層２７０を形成する。続いて、バリア層２７０の上から開口３５０Ａを埋め込むようにＣｕ等を成膜することで、ゲート電極２５０を形成する。なお、層間絶縁膜３５０の上に成膜されたＷ及びＣｕ等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）又は全面エッチバック等を用いて除去することができる。
　以上の工程により、本実施形態に係る半導体装置１００を製造することができる。
　（２．３．変形例）
　以下では、図４～図８を参照して、本実施形態に係る半導体装置１００の変形例について説明する。
　（第１の変形例）
　まず、図４を参照して、第１の変形例に係る半導体装置１０１の構造について説明する。図４は、第１の変形例に係る半導体装置１０１の構造を模式的に示す平面図及び縦断面図である。
　例えば、図４に示すように、ソース又はドレイン電極２１１は、二次元材料層１１０が設けられた幅よりも大きな幅で設けられてもよい。具体的には、ソース又はドレイン電極２１１の各々が配列された方向と直交する方向のソース又はドレイン電極２１１の幅（又は、最大長さ）は、同方向の二次元材料層１１０の幅よりも長くともよい。このような場合、二次元材料層１１０は、四角柱形状で設けられるソース又はドレイン電極２１１の４つの側面のうちの１つの側面の一部領域に設けられることになる。
　第１の変形例に係る半導体装置１０１によれば、ソース又はドレイン電極２１１と、二次元材料層１１０との位置合わせの許容誤差を大きくすることができる。したがって、第１の変形例に係る半導体装置１０１は、半導体装置１０１の製造時における許容誤差をより大きくすることができるため、半導体装置１０１の歩留まりを向上させ、製造コストを低減することが可能である。
　（第２の変形例）
　次に、図５を参照して、第２の変形例に係る半導体装置１０２の構造について説明する。図５は、第２の変形例に係る半導体装置１０２の構造を模式的に示す平面図及び縦断面図である。
　例えば、図５に示すように、二次元材料層１１２及びゲート絶縁膜１２２は、ソース又はドレイン電極２１０の側面全周に亘って設けられていてもよい。具体的には、二次元材料層１１２及びゲート絶縁膜１２２は、四角柱形状で設けられるソース又はドレイン電極２１０の４つの側面全てに設けられていてもよい。このような場合、ソース又はドレイン電極２１０の各々は、絶縁層３３０の表面で二次元材料層１１２及びゲート絶縁膜１２２が設けられた領域の内部に島状に設けられることになる。
　第２の変形例に係る半導体装置１０２によれば、ソース又はドレイン電極２１０と、二次元材料層１１２との接触面積をより大きくすることができる。すなわち、図５で示した第２の変形例に係る半導体装置１０２は、図２で示した半導体装置１００と比較して、ソース又はドレイン電極２１０と、二次元材料層１１２との接触面積を約４倍にすることができる。したがって、第２の変形例に係る半導体装置１０２は、ソース又はドレイン電極２１０と、二次元材料層１１２との間の接触抵抗をより小さくすることができる。
　（第３の変形例）
　続いて、図６を参照して、第３の変形例に係る半導体装置１０３の構造について説明する。図６は、第３の変形例に係る半導体装置１０３の構造を模式的に示す縦断面図である。
　例えば、図６に示すように、ソース又はドレイン電極２１３は、下部電極２２３Ｂ及び上部電極２２３Ａにて構成され、二次元材料層１１３及びゲート絶縁膜１２３は、上部電極２２３Ａ、下部電極２２３Ｂ及び絶縁層３３０の外形に沿って設けられてもよい。
　具体的には、ソース又はドレイン電極２１３は、絶縁層３３０の上に設けられた下部電極２２３Ｂと、下部電極２２３Ｂの上に設けられ、下部電極２２３Ｂよりも平面形状が小さい上部電極２２３Ａと、にて構成されてもよい。このような場合、ソース又はドレイン電極２１３は、絶縁層３３０の表面と平行な面を有する外形にて設けられることになる。ここで、二次元材料層１１３は、ソース又はドレイン電極２１３、及び絶縁層３３０の外形に沿って設けられ、ゲート絶縁膜１２３は、二次元材料層１１３の上に、ソース又はドレイン電極２１３、及び絶縁層３３０の外形に沿って設けられ得る。具体的には、二次元材料層１１３及びゲート絶縁膜１２３は、一方の上部電極２２３Ａの側面から一方の下部電極２２３Ｂの上面、絶縁層３３０の表面、及び他方の下部電極２２３Ｂの上面を介して、他方の上部電極２２３Ａの側面にかけて連続して設けられ得る。
　第３の変形例に係る半導体装置１０３によれば、ソース又はドレイン電極２１３と、二次元材料層１１３との接触面積をより大きくすることができる。すなわち、図６で示した第３の変形例に係る半導体装置１０３は、図２で示した半導体装置１００と比較して、下部電極２２３Ｂの分だけ、ソース又はドレイン電極２１３と、二次元材料層１１３との接触面積を大きくすることができる。したがって、第３の変形例に係る半導体装置１０３では、ソース又はドレイン電極２１３と、二次元材料層１１３との間の接触抵抗をより小さくすることができる。
　なお、図６に示す半導体装置１０３では、バリア層２３３は、上部電極２２３Ａの表面に設けられているが、第３の変形例は、かかる例示に限定されない。バリア層２３３は、上部電極２２３Ａ及び下部電極２２３Ｂの表面に設けられていてもよく、下部電極２２３Ｂの表面にのみ設けられていてもよく、下部電極２２３Ｂ及び上部電極２２３Ａを併せたソース又はドレイン電極２１３の表面に設けられていてもよい。
　（第４の変形例）
　次に、図７を参照して、第４の変形例に係る半導体装置１０４の構造について説明する。図７は、第４の変形例に係る半導体装置１０４の構造を模式的に示す縦断面図である。
　例えば、図７に示すように、ソース又はドレイン電極２１４は、下部電極２２４Ｂ及び上部電極２２４Ａにて構成され、二次元材料層１１４及びゲート絶縁膜１２４は、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられてもよい。
　具体的には、ソース又はドレイン電極２１４は、第３の変形例に係る半導体装置１０３と同様に、絶縁層３３０の上に設けられた下部電極２２４Ｂと、下部電極２２４Ｂの上に設けられ、下部電極２２４Ｂよりも平面形状が小さい上部電極２２４Ａと、にて構成されてもよい。二次元材料層１１４は、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられ、ゲート絶縁膜１２４は、二次元材料層１１４の上に、下部電極２２４Ｂ及び絶縁層３３０の外形に沿って設けられ得る。具体的には、二次元材料層１１４は、一方の下部電極２２４Ｂの上面から絶縁層３３０の表面を介して、他方の下部電極２２４Ｂの上面にかけて連続して設けられる。
　第４の変形例に係る半導体装置１０４によれば、ソース又はドレイン電極２１４の側面に二次元材料層１１４及びゲート絶縁膜１２４を成膜せずとも、二次元材料層１１４と、ソース又はドレイン電極２１４との間で十分な接触面積を確保することができる。したがって、第４の変形例に係る半導体装置１０４は、半導体装置１０４の製造の難易度を低下させることができるため、半導体装置１０４の製造コストを低減させることが可能である。
　なお、図７に示す半導体装置１０４では、バリア層２３４は、上部電極２２４Ａの表面に設けられているが、第４の変形例は、かかる例示に限定されない。バリア層２３４は、上部電極２２４Ａ及び下部電極２２４Ｂの表面に設けられていてもよく、下部電極２２４Ｂの表面にのみ設けられていてもよく、下部電極２２４Ｂ及び上部電極２２４Ａを併せたソース又はドレイン電極２１４の表面に設けられていてもよい。
　（第５の変形例）
　続いて、図８を参照して、第５の変形例に係る半導体装置１０５の構造について説明する図８は、第５の変形例に係る半導体装置１０５の構造を模式的に示す平面図及び縦断面図である。
　例えば、図８に示すように、ゲート電極２５５は、絶縁層３３５の下に設けられていてもよい。具体的には、ゲート電極２５５は、二次元材料層１１０が形成された領域を横断する領域の絶縁層３３５の下に、基板３１０に埋め込まれて設けられてもよい。このような場合、二次元材料層１１０の上にはゲート絶縁膜１２０が設けられず、絶縁層３３５がゲート絶縁膜として機能することになる。絶縁層３３５は、ゲート絶縁膜１２０の材料として上述した、ＳｉＯｘ若しくはＳｉＮｘなどの無機系の絶縁材料、又はＨｆＯｘ等の高誘電体材料で形成されてもよい。
　第５の変形例に係る半導体装置１０５によれば、ゲート絶縁膜１２０を成膜する工程、及び層間絶縁膜３５０をエッチングしてゲート電極２５０を形成する工程を省略することができる。したがって、第５の変形例に係る半導体装置１０５は、半導体装置１０５の製造の難易度を低下させることで、半導体装置１０５の製造コストを低減させることが可能である。
　なお、ゲート電極２５５は、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｐｔ若しくはＡｕなどの金属材料、又はＴｉＮ若しくはＴａＮなどの金属化合物で形成されてもよいが、第５の変形例は、かかる例示に限定されない。ゲート電極２５５は、Ｓｉ等の半導体で形成された基板３１０に導入する不純物の導電型を周囲と異ならせることで形成されてもよい。
　＜３．第３の実施形態＞
　さらに、図９を参照して、本開示の第３の実施形態に係る導電構造の構造について説明する。図９は、本実施形態に係る導電構造の構造を模式的に示す平面図及び縦断面図である。本実施形態に係る導電構造は、第１の実施形態で説明した導電構造１０を含み、能動素子等を配線で接続することで回路を形成するバックエンド工程（Ｂａｃｋ　Ｅｎｄ　Ｏｆ　Ｌｉｎｅ：ＢＥＯＬ）に用いられる導電構造である。
　図９に示すように、導電構造１０００は、第１配線層２１６Ａと、第１層間絶縁膜３６６と、第２配線層２１６Ｂと、第２層間絶縁膜３５６と、バリア層２３６Ａ、２３６Ｂと、ストッパ層４１０と、二次元材料層１１０と、を備える。図９では、ストッパ層４１０、第１配線層２１６Ａ、及び二次元材料層１１０によって、第１の実施形態に係る導電構造１０が形成される。
　第１配線層２１６Ａ及び第２配線層２１６Ｂは、二次元材料層１１０及びストッパ層４１０に対して、互いに対向する面側にそれぞれ設けられる。具体的には、第１配線層２１６Ａは、ストッパ層４１０の上に凸となるように設けられ、第２配線層２１６Ｂは、ストッパ層４１０の第１配線層２１６Ａが設けられた面と対向する面側に設けられる。ここで、ストッパ層４１０には、第２配線層２１６Ｂが設けられた領域に対応する領域に開口が設けられている。これにより、二次元材料層１１０は、第１配線層２１６Ａの側面からストッパ層４１０の一面、及びストッパ層４１０の開口を介して、第２配線層２１６Ｂまで設けられる。したがって、導電構造１０００は、第１配線層２１６Ａ及び第２配線層２１６Ｂを電気的に接続することができる。すなわち、二次元材料層１１０は、第１配線層２１６Ａ、ストッパ層４１０及び第２配線層２１６Ｂの外形に沿って設けられることになる。
　なお、第１配線層２１６Ａ及び第２配線層２１６Ｂを形成する材料は、第２の実施形態に係る半導体装置１００のソース又はドレイン電極２１０と同様であってもよい。第１層間絶縁膜３６６及び第２層間絶縁膜３５６を形成する材料は、第２の実施形態に係る半導体装置１００の層間絶縁膜３５０と同様であってもよい。また、バリア層２３６Ａ、２３６Ｂは、第２の実施形態に係る半導体装置１００のバリア層２３０と同様に、第１配線層２１６Ａ及び第２配線層２１６Ｂの表面にそれぞれ設けられてもよい。
　ストッパ層４１０は、第１層間絶縁膜３６６及び第２層間絶縁膜３５６を形成する材料とエッチング選択性が確保できる絶縁性材料にて、第１層間絶縁膜３６６及び第２層間絶縁膜３５６の間に設けられる。これにより、ストッパ層４１０は、第１層間絶縁膜３６６及び第２層間絶縁膜３５６を貫通してエッチングが進行することを防止することができる。例えば、第１層間絶縁膜３６６及び第２層間絶縁膜３５６がＳｉＯｘで形成される場合、ストッパ層４１０は、ＳｉＮｘで形成されてもよい。
　第３の実施形態に係る導電構造１０００によれば、能動素子等の各々を電気的に接続する配線を二次元材料層１１０で形成することができるため、配線をより微細に、かつ高い導電性で形成することができる。したがって、第３の実施形態に係る導電構造１０００は、能動素子を多数配線した集積回路（例えば、ＩＣチップ）の小型化に寄与することが可能である。
　＜４．適用例＞
　本開示の一実施形態に係る導電構造１０、１０００又は半導体装置１００は、種々の電子機器の回路内に搭載されることができる。ここで、図１０Ａ～図１０Ｃを参照して、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器の例について説明する。図１０Ａ～図１０Ｃは、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器の一例を示す外観図である。
　例えば、本実施形態に係る導電構造１０、１０００又は半導体装置１００は、スマートフォンなどの電子機器の回路内に搭載されることができる。具体的には、図１０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内には、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載されてもよい。
　例えば、本実施形態に係る導電構造１０、１０００又は半導体装置１００は、デジタルカメラなどの電子機器の回路内に搭載されることができる。具体的には、図１０Ｂ及び図１０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内には、本実施形態に係る導電構造１０、１０００又は半導体装置１００が適用されてもよい。
　なお、本実施形態に係る導電構造１０、１０００又は半導体装置１００が搭載され得る電子機器は、上記例示に限定されない。本実施形態に係る導電構造１０、１０００又は半導体装置１００は、あらゆる分野の電子機器の回路内に搭載されてもよい。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　絶縁層と、
　前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、
　前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、
を備える、導電構造。
（２）
　前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する、前記（１）に記載の導電構造。
（３）
　前記二次元材料層の膜厚は、１０ｎｍ以下である、前記（１）又は（２）に記載の導電構造。
（４）
　前記二次元材料層は、前記金属層の側面の全周に亘って設けられる、前記（１）～（３）のいずれか一項に記載の導電構造。
（５）
　絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、
　前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、
を含む、導電構造の形成方法。
（６）
　絶縁層と、
　前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、
　前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、
　前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、
を備える、半導体装置。
（７）
　前記二次元材料層は、前記ソース電極の側面から前記ドレイン電極の側面にかけて設けられる、前記（６）に記載の半導体装置。
（８）
　前記ゲート電極は、前記二次元材料層が設けられた領域を横断する領域に設けられる、前記（６）又は（７）に記載の半導体装置。
（９）
　前記ソース電極及び前記ドレイン電極は、前記絶縁層の同一面に設けられる、前記（６）～（８）のいずれか一項に記載の半導体装置。
（１０）
　前記ゲート電極は、前記ソース電極及び前記ドレイン電極が設けられた前記絶縁層の前記一面に、前記ゲート絶縁膜を挟んで設けられる、前記（９）に記載の半導体装置。
（１１）
　前記二次元材料層は、前記ソース電極又は前記ドレイン電極の側面の全周に亘って設けられる、前記（６）～（１０）のいずれか一項に記載の半導体装置。
（１２）
　前記ソース電極又は前記ドレイン電極は、前記絶縁層の前記一面に設けられる下部電極と、前記下部電極よりも平面形状が小さく、かつ前記下部電極の上に設けられる上部電極とを有し、
　前記二次元材料層は、少なくとも前記下部電極の外形に沿って設けられる、前記（６）～（１１）のいずれか一項に記載の半導体装置。
　１０　　　導電構造
　１１　　　二次元材料層
　２１　　　金属層
　２３　　　バリア層
　３１　　　基板
　３３　　　絶縁層
　１００、１０１、１０２、１０３、１０４、１０５　　半導体装置
　１１０、１１２、１１３、１１４　　二次元材料層
　１２０、１２２、１２３、１２４　　ゲート絶縁膜
　２１０、２１１、２１３、２１４　　ドレイン電極
　２２３Ａ、２２４Ａ　　上部電極
　２２３Ｂ、２２４Ｂ　　下部電極
　２３０、２３３、２３４、２７０　　バリア層
　２５０、２５５　　　　ゲート電極
　３１０　　基板
　３３０、３３５　　　　絶縁層
　３５０　　層間絶縁膜

Claims (12)

  1. 　絶縁層と、
    　前記絶縁層の厚み方向に凸となるように前記絶縁層の一面に設けられた金属層と、
    　前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って設けられた二次元材料層と、
    を備える、導電構造。
  2. 　前記二次元材料層は、二次元構造の単位層が積層された層状構造を有する、請求項１に記載の導電構造。
  3. 　前記二次元材料層の膜厚は、１０ｎｍ以下である、請求項１に記載の導電構造。
  4. 　前記二次元材料層は、前記金属層の側面の全周に亘って設けられる、請求項１に記載の導電構造。
  5. 　絶縁層の一面に前記絶縁層の厚み方向に凸となる金属層を形成することと、
    　前記金属層の側面から前記絶縁層の前記一面にかけて、前記金属層及び前記絶縁層の外形に沿って二次元材料層を形成することと、
    を含む、導電構造の形成方法。
  6. 　絶縁層と、
    　前記絶縁層の厚み方向に凸となるように前記絶縁層の一面にそれぞれ設けられたソース電極及びドレイン電極と、
    　前記ソース電極から前記ドレイン電極にかけて、前記絶縁層の前記一面、並びに前記ソース電極及び前記ドレイン電極の外形に沿って設けられた二次元材料層と、
    　前記絶縁層の厚み方向にゲート絶縁膜又は前記絶縁層を挟んで、前記二次元材料層の一部と重畳する領域に設けられたゲート電極と、
    を備える、半導体装置。
  7. 　前記二次元材料層は、前記ソース電極の側面から前記ドレイン電極の側面にかけて設けられる、請求項６に記載の半導体装置。
  8. 　前記ゲート電極は、前記二次元材料層が設けられた領域を横断する領域に設けられる、請求項６に記載の半導体装置。
  9. 　前記ソース電極及び前記ドレイン電極は、前記絶縁層の同一面に設けられる、請求項６に記載の半導体装置。
  10. 　前記ゲート電極は、前記ソース電極及び前記ドレイン電極が設けられた前記絶縁層の前記一面に、前記ゲート絶縁膜を挟んで設けられる、請求項９に記載の半導体装置。
  11. 　前記二次元材料層は、前記ソース電極又は前記ドレイン電極の側面の全周に亘って設けられる、請求項６に記載の半導体装置。
  12. 　前記ソース電極又は前記ドレイン電極は、前記絶縁層の前記一面に設けられる下部電極と、前記下部電極よりも平面形状が小さく、かつ前記下部電極の上に設けられる上部電極とを有し、
    　前記二次元材料層は、少なくとも前記下部電極の外形に沿って設けられる、請求項６に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119961A1 (ja) * 2021-12-22 2023-06-29 国立研究開発法人産業技術総合研究所 電子／光デバイス及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102138004B1 (ko) * 2018-10-02 2020-07-27 연세대학교 산학협력단 능동형 유기 발광 소자 디스플레이 장치 및 이의 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267752A (ja) * 2009-05-14 2010-11-25 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
JP2012222358A (ja) * 2011-04-07 2012-11-12 Samsung Electronics Co Ltd グラフェン電子素子及び製造方法
WO2014136636A1 (ja) * 2013-03-06 2014-09-12 住友化学株式会社 薄膜トランジスタ
JP2015031666A (ja) * 2013-08-06 2015-02-16 日本電信電話株式会社 センサ素子
JP2015198194A (ja) * 2014-04-02 2015-11-09 株式会社デンソー 半導体素子
JP2017069528A (ja) * 2015-10-02 2017-04-06 日本写真印刷株式会社 能動素子、および能動素子の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154093B2 (en) 2002-01-16 2012-04-10 Nanomix, Inc. Nano-electronic sensors for chemical and biological analytes, including capacitance and bio-membrane devices
WO2014162625A1 (ja) * 2013-04-03 2014-10-09 独立行政法人産業技術総合研究所 接続構造及びその製造方法、半導体装置
KR101546500B1 (ko) 2014-09-25 2015-08-24 성균관대학교산학협력단 광 검출 소자 및 제조 방법
CN104505405A (zh) * 2014-12-30 2015-04-08 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US10217819B2 (en) 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
JP6523197B2 (ja) 2016-03-18 2019-05-29 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法
US11107908B2 (en) * 2016-07-01 2021-08-31 Intel Corporation Transistors with metal source and drain contacts including a Heusler alloy
JP6675945B2 (ja) * 2016-07-19 2020-04-08 住友電気工業株式会社 グラフェントランジスタおよびその製造方法
US10269706B2 (en) * 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107425051B (zh) * 2017-07-19 2020-10-02 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
WO2019143664A1 (en) 2018-01-19 2019-07-25 Northwestern University Self-aligned short-channel electronic devices and fabrication methods of same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267752A (ja) * 2009-05-14 2010-11-25 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器
JP2012222358A (ja) * 2011-04-07 2012-11-12 Samsung Electronics Co Ltd グラフェン電子素子及び製造方法
WO2014136636A1 (ja) * 2013-03-06 2014-09-12 住友化学株式会社 薄膜トランジスタ
JP2015031666A (ja) * 2013-08-06 2015-02-16 日本電信電話株式会社 センサ素子
JP2015198194A (ja) * 2014-04-02 2015-11-09 株式会社デンソー 半導体素子
JP2017069528A (ja) * 2015-10-02 2017-04-06 日本写真印刷株式会社 能動素子、および能動素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023119961A1 (ja) * 2021-12-22 2023-06-29 国立研究開発法人産業技術総合研究所 電子／光デバイス及びその製造方法

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