CN115188827A - 半导体装置及其制造方法 - Google Patents

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CN115188827A CN202210826279.3A CN202210826279A CN115188827A CN 115188827 A CN115188827 A CN 115188827A CN 202210826279 A CN202210826279 A CN 202210826279A CN 115188827 A CN115188827 A CN 115188827A
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semiconductor layer
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黄震铄
陈衍豪
范扬顺
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Abstract

本发明公开一种半导体装置及其制造方法，其中该半导体装置包括基板、第一栅极、半导体层、第一栅介电层、第二栅介电层、源极、漏极以及压电装置。第一栅极位于基板之上。半导体层于基板的顶面的法线方向上重叠于第一栅极。第一栅介电层位于半导体层与第一栅极之间。第二栅介电层位于半导体层之上。源极以及漏极电连接半导体层。压电装置位于第二栅介电层之上，且包括彼此堆叠的金属氧化物电极、压电材料以及顶电极。半导体层位于金属氧化物电极与第一栅极之间。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，且特别涉及一种包括压电装置的半导体装置及其制造方法。
背景技术
目前，常见的薄膜晶体管通常以非晶硅半导体作为沟道，其中非晶硅半导体由于制作工艺简单且成本低廉，因此以广泛的应用于各种薄膜晶体管中。
随着显示技术的进步，显示面板的分辨度逐年提升。为了使像素电路中的薄膜晶体管缩小，许多厂商致力于研发新的半导体材料，例如金属氧化物半导体材料。在金属氧化物半导体材料中，氧化铟镓锌(indium gallium zinc oxide，IGZO)同时具有面积小以及电子迁移率高的优点，因此被视为一种重要的新型半导体材料。
发明内容
本发明提供一种半导体装置，会因应所受压力的变化而改变漏极电流的大小。
本发明提供一种半导体装置的制造方法，具有制作工艺良率高以及生产成本低的优点。
本发明的至少一实施例提供一种半导体装置。半导体装置包括基板、第一栅极、半导体层、第一栅介电层、第二栅介电层、源极、漏极以及压电装置。第一栅极位于基板之上。半导体层于基板的顶面的法线方向上重叠于第一栅极。第一栅介电层位于半导体层与第一栅极之间。第二栅介电层位于半导体层之上。源极以及漏极电连接半导体层。压电装置位于第二栅介电层之上，且包括彼此堆叠的金属氧化物电极、压电材料以及顶电极。半导体层位于金属氧化物电极与第一栅极之间。
本发明的至少一实施例提供半导体装置的制造方法，包括：形成第一栅极于基板之上；形成第一栅介电层于第一栅极之上；形成半导体层，在第一栅介电层之上，其中第一栅介电层位于半导体层与第一栅极之间；形成第二栅介电层于半导体层之上；形成源极以及漏极，其中源极以及漏极电连接半导体层；形成压电装置于第二栅介电层之上，其中压电装置包括彼此堆叠的金属氧化物电极、压电材料以及顶电极，其中半导体层位于金属氧化物电极与第一栅极之间。
附图说明
图1是本发明的一实施例的一种半导体装置的剖面示意图；
图2A至图2K是图1的半导体装置的制造方法的剖面示意图；
图3是本发明的一实施例的一种半导体装置的剖面示意图；
图4是本发明的一实施例的一种半导体装置的剖面示意图；
图5是本发明的一实施例的一种半导体装置的剖面示意图；
图6A至图6I是图5的半导体装置的制造方法的剖面示意图；
图7是本发明的一实施例的一种半导体装置的第二栅极或金属氧化物电极电压变化与漏极电流变化的曲线图；
图8是本发明的一实施例的一种半导体装置的时间与漏极电流变化的波型图。
符号说明
10A,10B,10C,10D:半导体装置
100:基板
110:第一栅介电层
120:第二栅介电层
130:层间介电层
210:第一栅极
220’,220:半导体层
222:源极区
224:沟道区
226:漏极区
232:源极
234:漏极
240:第二栅极
300,300a:压电装置
310’,310”:金属氧化物材料层
310,310a:金属氧化物电极
320:压电材料
330:顶电极
ND:法线方向
OP1:开口
P:掺杂制作工艺
TH1:第一接触孔
TH2:第二接触孔
具体实施方式
图1是依照本发明的一实施例的一种半导体装置的剖面示意图。
请参考图1，半导体装置10A包括基板100、第一栅极210、半导体层220、第一栅介电层110、第二栅介电层120、源极232、漏极234以及压电装置300。
基板100的材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。若使用导电材料或金属时，则在基板100上覆盖一层绝缘层(未绘示)，以避免短路问题。
第一栅极210位于基板100之上。第一栅极210的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。在一些实施例中，第一栅极210与基板100之间还可以包括其他导电层以及绝缘层。
第一栅介电层110位于第一栅极210上，且覆盖第一栅极210。第一栅介电层110包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
半导体层220位于第一栅介电层110上。第一栅介电层110位于半导体层220与第一栅极210之间。半导体层220于基板100的顶面的法线方向ND上重叠于第一栅极210。半导体层220的材料例如包括金属氧化物，例如铟镓锌氧化物(Indium gallium zinc oxide,IGZO)、铟钨锌氧化物(Indium tungsten zinc oxide,IWZO)或其他合适的金属氧化物半导体材料。在本实施例中，半导体层220包括源极区222、漏极区226以及位于源极区222与漏极区226之间的沟道区224。源极区222以及漏极区226例如为经氢掺杂的区域。沟道区224在法线方向ND上重叠于第一栅极210。在本实施例中，部分源极区222与部分漏极区226也在法线方向ND上重叠于第一栅极210。
第二栅介电层120位于半导体层220之上，且覆盖半导体层220。第二栅介电层120包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。
第二栅极240位于第二栅介电层120之上，且于法线方向ND上重叠于半导体层240的沟道区224。第二栅极240的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。当第二栅极240包含铝元素时，第二栅极240可以充当氢阻挡层，由此减少氢原子扩散至的沟道区224中的机率。
层间介电层130位于第二栅介电层120上。层间介电层130包括重叠于半导体层220的沟道区224以及第二栅极240的开口，第二栅极240位于前述开口的底部。两个接触孔贯穿层间介电层130以及第二栅介电层120，并延伸至半导体层220的源极区222与漏极区226。
层间介电层130包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铝、其他合适的材料、或上述至少二种材料的堆叠层)、有机材料或其他合适的材料或上述的组合。在一些实施例中，层间介电层130中包括氢元素。在一些实施例中，在制造半导体装置10A的过程中，通过热处理制作工艺使层间介电层130中的氢元素扩散至半导体层220的源极区222与漏极区226以及金属氧化物电极310，但本发明不以此为限。在其他实施例中，通过氢等离子体制作工艺或其他掺杂制作工艺使氢元素扩散至源极区222与漏极区226以及金属氧化物电极310。
源极232以及漏极234填入贯穿层间介电层130以及第二栅介电层120的两个接触孔，以分别电连接半导体层220的源极区222与漏极区226。源极232以及漏极234的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。
压电装置300位于第二栅介电层120之上，且包括彼此堆叠的金属氧化物电极310、压电材料320以及顶电极330。
金属氧化物电极310填入层间介电层130的开口中，以电连接第二栅极240。在本实施例中，金属氧化物电极310直接接触第二栅极240。在本实施例中，层间介电层130的开口的底部的宽度等于金属氧化物电极310的宽度，也可以说金属氧化物电极310填满整个层间介电层130的开口的底部。在一些实施例中，金属氧化物电极310包括经氟处理的铟镓锌氧化物。半导体层220位于金属氧化物电极310与第一栅极210之间。
压电材料320位于金属氧化物电极310上。在一些实施例中，压电材料320包括聚合物或聚合物与陶瓷材料的复合材料。举例来说，压电材料320包括P(VDF-TrFE)或P(VDF-TrFE)与锆钛酸铅(PZT)的复合材料。
顶电极330位于压电材料320上。在一些实施例中，顶电极330与源极232都电连接至一参考电压，例如接地电压。在一些实施例中，顶电极330的材料例如为铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌等金属、上述合金、上述金属氧化物、上述金属氮化物或上述的组合或其他导电材料。在本实施例中，顶电极330的侧边与压电材料320的侧边对齐，但本发明不以此为限。在其他实施例中，顶电极330的侧边与压电材料320的侧边不对齐。
图2A至图2K是图1的半导体装置的制造方法的剖面示意图。
请参考图2A，形成第一栅极210于基板100之上。接着，形成第一栅介电层110于第一栅极210之上。
请参考图2B，形成半导体层220’于第一栅介电层110之上，其中第一栅介电层110位于半导体层220’与第一栅极210之间。接着，形成第二栅介电层120于半导体层220’之上。
请参考图2C，形成第二栅极240于第二栅介电层120之上。接着，以第二栅极240为掩模，对半导体层220’执行掺杂制作工艺P，以形成包括源极区222、漏极区226以及沟道区224的半导体层220。在一些实施例中，掺杂制作工艺P例如为氢等离子体制作工艺。
在本实施例中，第二栅介电层120包覆半导体层220’，但本发明不以此为限。在其他实施例中，图案化第二栅介电层120，使第二栅介电层120暴露出不重叠于第二栅极240的半导体层220’。在一些实施例中，在图案化第二栅介电层120之后才对半导体层220’进行掺杂制作工艺P。
请参考图2D，形成层间介电层130于第二栅极240以及第二栅介电层120之上。层间介电层130覆盖第二栅极240。
请参考图2E，形成贯穿层间介电层130以及第二栅介电层120的第一接触孔TH1以及第二接触孔TH2。
请参考图2F，形成源极232以及漏极234。源极232以及漏极234属于相同图案化导电层。源极232以及漏极234分别填入第一接触孔TH1以及第二接触孔TH2以电连接半导体层220的源极区222以及漏极区226。
请参考图2G，在层间介电层130中形成开口OP1，开口1暴露出第二栅极240的至少部分顶面。在本实施例中，在形成源极232以及漏极234之后才于层间介电层130中形成开口OP1，由此避免形成源极232以及漏极234时的蚀刻制作工艺伤害到第二栅极240的顶面。
请参考图2H至图2K以及图1，形成压电装置300于第二栅极240之上。
请先参考图2H，形成金属氧化物材料层310”于开口OP1中。在本实施例中，金属氧化物材料层310”延伸至开口OP1外，并覆盖层间介电层130、源极232以及漏极234。
接着请参考图2I，对金属氧化物材料层310”进行氟处理。例如以氟等离子体处理金属氧化物材料层310”，以获得经氟处理的金属氧化物材料层310’。
接着请参考图2J，图案化经氟处理的金属氧化物材料层310’，以获得金属氧化物电极310。在本实施例中，金属氧化物电极310中的氟含量大于半导体层220中的氟含量。在一些实施例中，未对金属氧化物电极310进行氢掺杂，因此，金属氧化物电极310中的氢含量小于源极区222以及漏极区226中的氢含量，但本发明不以此为限。在其他实施例中，在进行氟处理之前或之后进行氢掺杂制作工艺，因此，金属氧化物电极310中的氢含量大于或等于源极区222以及漏极区226中的氢含量。
请参考图2K，形成压电材料320于金属氧化物电极310上。在本实施例中，由于金属氧化物电极310的表面经过氟处理，压电材料在经过热退火结晶化的过程中氟的扩散会在压电材料中形成碳氟键结(C-F,C-F2)、碳氟氢键结(C-FH)，因此可以提升压电材料320的结晶性。
最后请回到图1，形成顶电极330于压电材料320上。至此，半导体装置10A大致完成。
图3是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3的半导体装置10B与图1的半导体装置10A的主要差异在于：半导体装置10B的金属氧化物电极310的宽度大于层间介电层130的开口OP1的底部的宽度。金属氧化物电极310例如沿着开口OP1的侧面延伸至层间介电层130的顶面。
图4是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图4的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图4的半导体装置10C与图1的半导体装置10A的主要差异在于：半导体装置10C的金属氧化物电极310的宽度小于层间介电层130的开口OP1的底部的宽度。金属氧化物电极310例如未接触或部分接触开口OP1的侧面，且压电材料320例如接触第二栅极240的部分顶面。
图5是依照本发明的一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图5的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5的半导体装置10D与图1的半导体装置10A的主要差异在于：半导体装置10D的压电装置300a的金属氧化物电极310a直接形成于第二栅介电层120上。换句话说，半导体装置10D不包括第二栅极(如图1的第二栅极240)。在本实施例中，金属氧化物电极310a例如为经氢参杂以及经氟处理的金属氧化物(例如铟镓锌氧化物或铟钨锌氧化物)。
图6A至图6I是图5的半导体装置的制造方法的剖面示意图。
图6A接续了图2B的制作工艺。请参考图6A，形成金属氧化物材料层310”于第二栅介电层120上。金属氧化物材料层310”在基板100的顶面的法线方向ND上重叠于整个半导体层220’。
请参考图6B，对金属氧化物材料层310”进行氟处理。例如以氟等离子体处理金属氧化物材料层310”，以获得经氟处理的金属氧化物材料层310’。由于金属氧化物材料层310”覆盖半导体层220’，由此可以降低氟元素扩散至半导体层220’的机率。
接着请参考图6C，图案化经氟处理的金属氧化物材料层310’，以获得金属氧化物电极310。金属氧化物电极310形成于第二栅介电层120上。
请参考图6D，以金属氧化物电极310为掩模，对半导体层220’执行掺杂制作工艺P，以形成包括源极区222、漏极区226以及沟道区224的半导体层220。在一些实施例中，掺杂制作工艺P例如为氢等离子体制作工艺。在本实施例中，金属氧化物电极310经掺杂制作工艺P后变成经氢参杂的金属氧化物电极310a。
在本实施例中，经氢参杂的金属氧化物电极310a中的氟含量大于半导体层220中的氟含量。
请参考图6E，形成层间介电层130于金属氧化物电极310a以及第二栅介电层120之上。层间介电层130覆盖金属氧化物电极310a。
请参考图6F，形成贯穿层间介电层130以及第二栅介电层120的第一接触孔TH1以及第二接触孔TH2。第一接触孔TH1以及第二接触孔TH2暴露出半导体层220的源极区222以及漏极区226。
请参考图6G，形成源极232以及漏极234。源极232以及漏极234属于相同图案化导电层。源极232以及漏极234分别填入第一接触孔TH1以及第二接触孔TH2以电连接半导体层220的源极区222以及漏极区226。
请参考图6H，在层间介电层130中形成开口OP1，开口OP1暴露出金属氧化物电极310a。在本实施例中，在形成源极232以及漏极234之后才于层间介电层130中形成开口OP1，由此避免形成源极232以及漏极234时的蚀刻制作工艺伤害到金属氧化物电极310a，但本发明不以此为限。在其他实施例中，第一接触孔TH1第二接触孔TH2以及开口OP1通过同一次蚀刻制作工艺形成。
请参考图6I，形成压电材料320于金属氧化物电极310a上。在本实施例中，由于金属氧化物电极310a的表面经过氟处理，压电材料在经过热退火结晶化的过程中氟的扩散会在压电材料中形成碳氟键结(C-F,C-F2)、碳氟氢键结(C-FH)，因此可以提升压电材料320的结晶性。
最后请回到图5，形成顶电极330于压电材料320上。至此，半导体装置10D大致完成。
图7是依照本发明的一实施例的一种半导体装置的第二栅极或金属氧化物电极电压变化与漏极电流变化的曲线图。图8是依照本发明的一实施例的一种半导体装置的时间与漏极电流变化的波型图。
请参考图7，横轴为第二栅极或金属氧化物电极的电压VTG，纵轴为漏极电流(ID)。
在未对压电装置施加额外压力时，半导体装置的电压-电流曲线符合图7中的实线；在对压电装置施加额外压力时，半导体装置的电压-电流曲线符合图7中的虚线。当固定第一栅极的电压，使半导体装置处于亚阈值区(Subthreshold region)时，对压电装置施加额外压力后，漏极电流会由I1减少至I2，I1与I2之间具有电流变化ΔI，通过测量电流变化ΔI，可以得知外界对压电装置施加的额外压力为多少。
在本实施例中，由于对压电装置施加额外压力后，压电材料靠进金属氧化物电极的一侧出现正电压，且压电材料靠进顶电极的一侧出现负电压，因此图7中的虚线相较于实线向右偏移，即施压后的漏极电流下降。额外施加压力时所产生的正负电压与压电材料的极化方向有关，因此，在其他实施例中，对压电装置施加额外压力后，压电材料靠进金属氧化物电极的一侧出现负电压，且压电材料靠进顶电极的一侧出现正电压，此时虚线将会相较于实线向左偏移，即施压后的漏极电流上升。
综上所述，本发明的半导体装置会因应所受压力的变化而改变漏极电流的大小。此外，本发明的半导体装置具有制作工艺良率高以及生产成本低的优点。

Claims (11)

1.一种半导体装置，包括：
基板；
第一栅极，位于该基板之上；
半导体层，在该基板的顶面的法线方向上重叠于该第一栅极；
第一栅介电层，位于该半导体层与该第一栅极之间；
第二栅介电层，位于该半导体层之上；
源极以及一漏极，电连接该半导体层；以及
压电装置，位于该第二栅介电层之上，且包括彼此堆叠的金属氧化物电极、压电材料以及顶电极，其中该半导体层位于该金属氧化物电极与该第一栅极之间。
2.如权利要求1所述的半导体装置，其中该半导体层的材料包括铟镓锌氧化物，且该金属氧化物电极包括经氟处理的铟镓锌氧化物。
3.如权利要求1所述的半导体装置，其中该半导体层包括经氢掺杂的源极区、经氢掺杂的漏极区以及位于该源极区与该漏极区之间的沟道区，且该金属氧化物电极经氢掺杂。
4.如权利要求1所述的半导体装置，还包括：
第二栅极，在该法线方向上重叠于该半导体层，且该金属氧化物电极直接接触该第二栅极。
5.如权利要求1所述的半导体装置，还包括：
层间介电层，位于该第二栅介电层上，其中该层间介电层包括重叠于该半导体层的开口，且该金属氧化物电极填入该开口中。
6.如权利要求5所述的半导体装置，其中该金属氧化物电极的宽度小于、大于或等于该层间介电层的该开口的底部的宽度。
7.一种半导体装置的制造方法，包括：
形成第一栅极于基板之上；
形成第一栅介电层于该第一栅极之上；
形成半导体层于该第一栅介电层之上，其中该第一栅介电层位于该半导体层与该第一栅极之间；
形成第二栅介电层于该半导体层之上；
形成源极以及漏极，其中该源极以及该漏极电连接该半导体层；以及
形成压电装置于该第二栅介电层之上，其中该压电装置包括彼此堆叠的金属氧化物电极、压电材料以及顶电极，其中该半导体层位于该金属氧化物电极与该第一栅极之间。
8.如权利要求7所述的半导体装置的制造方法，其中形成该压电装置的方法包括：
形成该金属氧化物电极于该第二栅介电层之上；
形成该压电材料于该金属氧化物电极之上；以及
形成该顶电极于该压电材料之上。
9.如权利要求8所述的半导体装置的制造方法，还包括：
在形成该金属氧化物电极之后，以该金属氧化物电极为掩模，对该半导体层执行掺杂制作工艺。
10.如权利要求7所述的半导体装置的制造方法，还包括：
形成第二栅极于该第二栅介电层之上；以及
形成该压电装置于该第二栅极之上。
11.如权利要求10所述的半导体装置的制造方法，还包括：
在形成该压电装置之前，以该第二栅极为掩模，对该半导体层执行掺杂制作工艺。
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