JP2004071590A

JP2004071590A - 薄膜トランジスタを備えた装置およびその製造方法

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Publication number: JP2004071590A
Application number: JP2002224367A
Authority: JP
Inventors: Hiromi Sakamoto; 坂本　弘美
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-08-01
Filing date: 2002-08-01
Publication date: 2004-03-04

Abstract

【課題】高性能で微細な薄膜トランジスタを歩留まり良く形成される。
【解決手段】薄膜トランジスタを覆う絶縁膜を形成する工程と、絶縁膜に開口部を形成する工程と、開口部を介して薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、かつ、ゲート電極から絶縁された導電部材を形成する工程とを備えた装置の製造方法である。絶縁膜を形成する工程では、薄膜トランスジスタを覆う第１絶縁層、第２絶縁層、第３絶縁層を順次堆積する。第２絶縁層は、第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成する。絶縁膜に開口部を形成する工程は、第３絶縁層上に開口部を規定するパターンを形成する工程と、第２絶縁層よりも第３絶縁層を選択的にエッチングする条件のもと、パターンをエッチングマスクとして第３絶縁層をエッチングする。これにより、第３絶縁層に開口を形成する工程と、第３絶縁層の開口を介して第２絶縁層および第１絶縁層をエッチングして開口部を完成する。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを備えた装置およびその製造方法に関しており、特に、薄膜トランジスタが高い密度で集積された装置およびその製造方法に関している。
【０００２】
【従来の技術】
高性能システム液晶表示装置などの装置を実現するため、ガラスなどの絶縁基板上に高性能半導体素子を集積することが試みられている。これらの装置に用いられる半導体素子としては、薄膜トランジスタ（ＴＦＴ）が好適に用いられる。
【０００３】
従来のアクティブマトリクス基板では、画像表示部のスイッチング素子としては絶縁基板上に形成された薄膜トランジスタが用いられてきたが、駆動回路部では、シリコンチップ上に集積回路が形成されたドライバが用いられてきた。ドライバは、アクティブマトリクス基板製造工程とは別のＬＳＩ製造工程によって製造されたものであり、アクティブマトリクス基板の周辺領域に搭載されてきた。
【０００４】
これに対し、システム液晶表示装置では、駆動回路も絶縁基板上に形成した薄膜トランジスタを用いる。このような駆動回路用の薄膜トランジスタには、画像表示部における薄膜トランジスタに比べて、より優れたトランジスタ特性を示すことが要求させる。特に近年は、高精細な画像表示部を持った表示装置が求められており、そのような表示装置では、大容量の情報信号を処理するため、ドライバなどの周辺回路部における薄膜トランジスタの駆動能力を向上させることが非常に重要な課題となってきており、薄膜トランジスタの小型化および高速化が強く求められている。薄膜トランジスタを高速に動作させめため、非晶質シリコンにおける電界効果移動度よりも高い電界効果移動度を示す多結晶シリコン薄膜を用いた薄膜トランジスタが開発され、また、素子の微細化が試みられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、多結晶シリコン薄膜を用いた薄膜トランジスタによれば、チャネルにおけるキャリアの実効移動度が向上し、さらには、短チャネル化とゲート絶縁膜薄膜化によりチャネルオン抵抗が小さくなるに従い、ソース／ドレイン抵抗やコンタクト抵抗などの寄生抵抗がオン電流に及ぼす影響が大きくなってきた。このため、次世代の薄膜トランジスタでは、ソース／ドレイン抵抗やコンタクト抵抗を低減することが重要な課題になると予想される。
【０００６】
一方、薄膜トランジスタが微細化するに従い、通常のフォトリソグラフイ法によってソース／ドレイン領域上にコンタクトを形成するには、コンタクトホールも微細化せざるを得なくなり、コンタクト抵抗が大きくなる問題がある。
【０００７】
図１は、従来のトップゲート型薄膜トランジスタにおけるコンタクトホール１１２とソース１０２ａ領域およびドレイン領域１０２ｂとの配置関係を示すレイアウト図である。
【０００８】
この例では、コンタクトホール１１２のサイズが１μｍ×１μｍ、アライメントマージンが０．４μｍ、ゲート電極１０３の線幅が１μｍの条件でレイアウト図が記載されている。ゲート電極１０３の側壁には幅０．３μｍ程度のサイドウォールスペーサ１１０が設けられている。
【０００９】
このような構成の薄膜トランジスタでは、アライメントマージンを０．４μｍよりも更に小さくすることができれば、コンタクトホール１１２のサイズを拡大してコンタクト抵抗を低減したり、コンタクトホール１１２のサイズを維持しつつ島状シリコン層１１６の占有面積を縮小することも可能である。
【００１０】
しかし、アライメントマージンを小さくするには、フォトリソグラフィ工程におけるマスクアライメントのずれ（アライメントずれ）を低減する必要があり、このことは、液晶表示装置などの表示装置を製造するプロセスにおいては極めて困難である。困難である理由は、表示装置に用いる基板がガラスやプラスチックから形成されているため、メモリセルアレイなどの集積回路が作製されるシリコンウェハに比べ、伸縮性に富み、また、基板面積も格段に広いからである。製造工程で基板が伸縮すると、フォトリソグラフィ工程におけるアライメントずれが生じやすい。また、基板面積が広いほど、アライメントが面内でばらつきやすく、最悪の条件でマージンを設定する必要があり、アライメントマージンが大きくなる。
【００１１】
更に、表示装置に用いられる薄膜トランジスタは、通常のＬＳＩメモリの動作電圧に比べて高い電圧が印加されて使用される。しかも、薄膜トランジスタが、結晶粒界の存在する多結晶シリコンからから構成される場合には、リーク電流の問題が重要な克服課題となる。このため、コンタクトホール１１２がゲート電極３に接近しすぎると、大きな印加電圧のもとで、ゲート−コンタクト間でリーク電流が発生しやすくなり、トランジスタの信頼性が低下する。
【００１２】
また、アライメントマージンを小さく設定した場合、もしもコンタクトホール１１２がシリコン層１１６の外側にはずれた場合、酸化シリコンなどから形成されるベースコートをエッチングしてしまう問題もある。
【００１３】
以上のような理由から、基板上に薄膜トランジスタを集積した装置を製造する場合は、ＬＳＩなどの集積回路に比べてコンタクトホールの位置合わせが難しく、高性能で小型の薄膜トランジスタによって特性の優れた駆動回路などの周辺回路を実現することが困難である。
【００１４】
なお、特開平１０−４１５１６号公報は、ゲート電極上に絶縁膜を設けず、フォトリソグラフィ法でゲート電極とソースドレイン配線を分離する方法を開示している。この方法によれば、アライメントに十分な余裕が必要になるため、トランジスタの微細化は困難である。特開平１０−４１５１６号公報に開示されている従来技術では、シリコン基板上のトランジスタでは、全面に金属を形成し、熱処理を施すことでソース／ドレイン領域やゲート電極のシリコン上にのみシリサイドを形成し、未反応の金属をウェットエッチングにより除去することで、ソース／ドレイン領域とゲート電極のみを自己整合的に低抵抗化する方法（サリサイドプロセス）が用いられている。しかし、大型ガラス基板の量産プロセスでは未反応金属の選択的なウェットエッチングが難しく、ソース／ドレイン領域とゲート電極とのブリッジング等の問題も発生しやすい。
【００１５】
本発明は、上記の課題を解決するためになされたものであり、その目的とするところは、寄生抵抗の少ない特性が良好な薄膜トランジスタを備えた装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の装置は、ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタと、前記薄膜トランジスタを覆う絶縁膜と、前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、前記ゲート電極から絶縁された導電部材とを備えた装置であって、前記絶縁膜は、前記薄膜トランスジスタに近い側から積層された第１絶縁層、第２絶縁層、および第３絶縁層を含み、前記第２絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成され、前記絶縁膜には、前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一部に達する開口部が形成されており、前記開口部を規定する前記第１および第２絶縁層の側面は、前記開口部を規定する前記第３絶縁層の側面に整合している。
【００１７】
好ましい実施形態において、前記薄膜トランジスタは、前記ゲート電極の上面を覆う上部絶縁層と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサとを備えている。
【００１８】
好ましい実施形態において、前記薄膜トランジスタは、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを有している。
【００１９】
好ましい実施形態において、前記絶縁膜の前記開口部は、前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを含んでおり、前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップしている。
【００２０】
好ましい実施形態において、前記絶縁膜は、前記第３絶縁層上に形成された第４絶縁性層を含んでおり、前記第４絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成され、前記開口部の内周面には、前記第４絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成された第２の絶縁性サイドウォールスペーサが設けられている。
【００２１】
好ましい実施形態において、前記第２の絶縁性サイドウォールスペーサにより、前記導電部材と前記ＬＤＤと距離が０．０３μｍ以上離れている。
【００２２】
好ましい実施形態において、前記薄膜トランジスタのソース領域およびドレイン領域は、基板に支持された半導体薄膜内に形成されている。
【００２３】
好ましい実施形態において、前記基板に対向する対向基板と、前記基板と前記対向基板との間に位置する液晶層とを備えている。
【００２４】
好ましい実施形態において、前記半導体薄膜は、多結晶シリコンから形成されている。
【００２５】
好ましい実施形態において、スイッチング素子として動作する薄膜トランジスタが形成された表示部と、前記表示領域の薄膜トランジスタを駆動する薄膜トランジスタが形成された周辺回路部とを備えている。
【００２６】
好ましい実施形態において、前記薄膜トランジスタには、動作時において、１ボルト以上の電圧が印加される。
【００２７】
好ましい実施形態において、前記薄膜トランジスタの前記ソース領域およびドレイン領域の少なくとも一部表面にはシリサイド層が形成されている。
【００２８】
本発明による装置の製造方法は、ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタを作製する工程と、前記薄膜トランジスタを覆う絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部を介して前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、かつ、前記ゲート電極から絶縁された導電部材を形成する工程とを備えた装置の製造方法であって、前記絶縁膜を形成する工程は、前記薄膜トランスジスタを覆う第１絶縁層を堆積する工程と、前記第１絶縁層上に第２絶縁層を堆積する工程と、前記第２絶縁層上に第３絶縁層を堆積する工程とを含み、前記第２絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成し、前記絶縁膜に開口部を形成する工程は、前記第３絶縁層上に前記開口部を規定するパターンを形成する工程と、前記第２絶縁層よりも前記第３絶縁層を選択的にエッチングする条件のもと、前記パターンをエッチングマスクとして前記第３絶縁層をエッチングすることにより、前記第３絶縁層に開口を形成する工程と、前記第３絶縁層の開口を介して前記第２絶縁層および前記第１絶縁層をエッチングすることより、前記開口部を完成する工程とを含む。
【００２９】
好ましい実施形態において、前記薄膜トランジスタを作製する工程は、前記ゲート電極の上面を覆う上部絶縁層を形成する工程と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサを形成する工程とを含んでいる。
【００３０】
好ましい実施形態において、前記薄膜トランジスタを作製する工程は、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを形成する工程を含んでいる。
【００３１】
好ましい実施形態において、前記絶縁膜に前記開口部を形成する工程は、前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを形成する工程を含んでおり、前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップするように形成される。
【００３２】
本発明による他の装置の製造方法は、基板上に半導体薄膜を形成する工程と、前記半導体薄膜を用いて、ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタを作製する工程と、前記薄膜トランジスタを覆う絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部を介して前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、かつ、前記ゲート電極から絶縁された導電部材を形成する工程とを備えた装置の製造方法であって、前記薄膜トランジスタを作製する工程は、前記ゲート電極の上面を覆う上部絶縁層を形成する工程と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサを形成する工程とを含み、前記絶縁膜を形成する工程は、前記薄膜トランスジスタを覆う第１絶縁層を堆積する工程と、前記第１絶縁層上に第２絶縁層を堆積する工程と、前記第２絶縁層上に第３絶縁層を堆積する工程と、前記第３絶縁層上に第４絶縁層を堆積する工程とを含み、前記第２絶縁層および第４絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成し、前記絶縁膜に開口部を形成する工程は、前記第４絶縁層上に前記開口部を規定するパターンを形成する工程と、前記パターンをエッチングマスクとして、前記第４絶縁層をエッチングすることにより、前記第４絶縁層に開口を形成する工程と、前記パターンをエッチングマスクとして、前記第２絶縁層よりも前記第３絶縁層を選択的にエッチングする条件のもと、前記パターンをエッチングマスクとして前記第３絶縁層をエッチングすることにより、前記第３絶縁層に開口を形成する工程と、前記絶縁膜の前記開口部の内周面に第２の絶縁性サイドウォールスペーサを形成するとともに、前記第３絶縁層の開口を介して前記第２および第１絶縁層をエッチングする工程とを含む。
【００３３】
前記第２の絶縁性サイドウォールスペーサを形成した後、高融点金属膜を堆積する工程と、前記高融点金属膜と前記半導体薄膜との間の反応層を形成する工程とを含んでいる。
【００３４】
好ましい実施形態において、前記薄膜トランジスタを作製する工程は、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを形成する工程を含んでいる。
【００３５】
好ましい実施形態において、前記絶縁膜に前記開口部を形成する工程は、前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを形成する工程を含んでおり、前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップするように形成される。
【００３６】
好ましい実施形態において、前記第２の絶縁性サイドウォールスペーサを形成した後、高融点金属膜を堆積する工程と、前記高融点金属膜と前記半導体薄膜との間の反応層を形成する工程とを含んでいる。
【００３７】
好ましい実施形態において、薄膜トランジスタが形成された前記基板に対向する対向基板を用意する工程と、前記基板と前記対向基板との間に液晶層を設ける工程とを含んでいる。
【００３８】
【発明の実施の形態】
〔実施形態１〕
図面を参照しながら、本発明による装置の第１実施形態を説明する。
【００３９】
本実施形態の装置は、アクティブマトリクス型の液晶表示装置であり、薄膜トランジスタの形成されたアクティブマトリクス基板を有している。本実施形態におけるアクティブマトリクス基板は、スイッチング素子として動作する薄膜トランジスタが形成された表示部と、表示部内の薄膜トランジスタを駆動するための薄膜トランジスタが形成された周辺回路部とを備えている。
【００４０】
本実施形態では、薄膜トランジスタを支持する基板としてガラス基板を用い、このガラス基板上にＮ型薄膜トランジスタを作製している。薄膜トランジスタの導電型はＮ型に限定されず、Ｐ型であってもよいし、また、Ｐ型の薄膜トランジスタとＮ型の薄膜トランジスタとが同一基板上に混在していてもよい。
【００４１】
図２は、ガラス基板１上における任意の薄膜トランジスタの断面を示している。図では、簡単化のため、１つの薄膜トランジスタのみが示されているが、現実には、多数の薄膜トランジスタが同一基板上に形成されている。各薄膜トランジスタが形成される半導体薄膜は、アイランド状（島状）にパターニングされている。
【００４２】
本実施形態のアクティブマトリクス基板は、図２に示されるように、ソース領域２ａ、ドレイン領域２ｂ、およびゲート電極３を備えた薄膜トランジスタと、薄膜トランジスタを覆う絶縁膜（層間絶縁膜）４０と、薄膜トランジスタのソース領域２ａおよびドレイン領域２ｂの少なくとも一方に接触し、ゲート電極３から絶縁された導電部材（ソース・ドレイン電極または配線）５とを備えている。
【００４３】
層間絶縁膜４０は、多層構造を有しており、薄膜トランスジスタに近い側から積層された第１絶縁層６、第２絶縁層７、および第３絶縁層８を含んでいる。第２絶縁層７は、第３絶縁層８のエッチング特性とは異なるエッチング特性を示す材料から形成されている。好ましい実施形態では、第１絶縁層６および第３絶縁層８は酸化シリコンから形成され、第２絶縁層７はシリコンナイトライドから形成される。
【００４４】
本実施形態における薄膜トランジスタは、ゲート電極３の上面を覆う上部絶縁層９と、ゲート電極３の側面を覆う側部絶縁層（絶縁性サイドウォールスペーサ）１０とを備えている。また、ゲート電極の下方にはゲート絶縁膜１７が存在する。すなわち、ゲート電極３は周囲が絶縁物で覆われている。絶縁性サイドウォールスペーサ１０の下方には、不純物イオンが低濃度にドープされたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）１１が形成されている。ＬＤＤ１１は、ソース／ドレイン領域のチャネル側エッジにおける電界集中を緩和し、リーク電流を低減する効果を発揮する。薄膜トランジスタを多結晶シリコンから形成する場合、多結晶シリコン内に存在する粒界や結晶欠陥のために、リーク電流が発生しやすいが、ＬＤＤ１１を設けることにより、リークの発生を効果的に低減することができる。ＬＤＤ１１のチャネル方向サイズは、０．３μｍ以上であることが好ましい。このサイズが小さすぎると、リーク電流の低減効果が小さくなるので好ましくない。
【００４５】
層間絶縁膜４０には、薄膜トランジスタのソース領域２ａおよびドレイン領域２ｂの少なくとも一部に達する自己整合型の開口部（コンタクトホール）１２が形成されている。このコンタクホール１２を規定する第１絶縁層６および第２絶縁層７の側面は、コンタクホール１２を規定する第３絶縁層８の側面に整合している。
【００４６】
簡単化のため、図面では、層間絶縁膜４０に設けたコンタクホール１２が１つしか示されていないが、実際には、薄膜トランジスタのソース領域２ａに達する第１コンタクトホールと、ドレイン領域７ｂに達する第２第１コンタクトホールとが形成されている。なお、図２に示されているコンタクトホール１２は、絶縁性サイドウォールスペーサ１０が形成されている領域とオーバーラップしている。
【００４７】
本実施形態のアクティブマトリクス基板を液晶表示装置に用いる場合、アクティブマトリクス基板上の薄膜トランジスタには、動作時において、１Ｖ以上の電圧が印加される。また、駆動回路内に薄膜トランジスタを高速に動作させるには、トランジスタのソース・ドレイン抵抗やコンタクト抵抗を低減することが好ましく、このためには、薄膜トランジスタのソース領域およびドレイン領域の少なくとも一部表面には、シリサイド層を形成することが望ましい。
【００４８】
次に、図３（ａ）から（ｅ）を参照しながら、本実施形態の装置の製造方法を説明する。
【００４９】
まず、図３（ａ）に示すように、ガラス基板１上に薄膜トランジスタを作製する。具体的には、ガラス基板１上にベースコート１５を形成した後、ベースコート１５の上に真性（Ｉ型）アモルファスシリコン膜（ａ−Ｓｉ膜、厚さ：例えば３０ｎｍ程度）を堆積する。ベースコート１５としては、例えばプラズマＣＶＤ法によって堆積した酸化シリコン膜（厚さ：例えば３００ｎｍ）を用いることができる。プラズマＣＶＤ法で堆積した酸化シリコン膜は、堆積後に５５０℃で１２０分程度の熱処理を施して緻密化することが好ましい。
【００５０】
次に、触媒を用いた固相成長法やレーザ結晶化法を用いて、アモルファスシリコン膜を結晶化し、結晶性シリコン１６を形成する。フォトリソグラフィおよびエッチングによって結晶性シリコン層１６を島状に加工した後、この島状結晶性シリコン１６を覆うように、ゲート絶縁膜１７を堆積する。ゲート絶縁膜１７としては、例えば、プラズマＣＶＤ法で堆積された酸化シリコン膜（厚さ：例えば６０ｎｍ）を用いることができる。
【００５１】
スパッタリング法により、厚さ３００ｎｍのタングステン膜を堆積した後、その上に、プラズマＣＶＤ法で厚さ１５０ｎｍの酸化シリコン膜を堆積する。その後、これらの積層膜（酸化シリコン膜／タングステン）をゲート電極形状にパターニングすることにより、上面が上部絶縁層９で覆われたゲート電極３を作製する。ゲート電極３の線幅は、例えば０．７μｍ〜２μｍ程度である。
【００５２】
次に、ゲート電極３および上部絶縁層９をマスクとするイオン注入を行うことにより、ＬＤＤ１１となるｎ⁻不純物領域を結晶性シリコン層１５に形成する。ｎ⁻不純物領域における不純物濃度は、１×１０^１７〜１×１０^１９ｃｍ^−３程度に設定される。注入する不純物は、Ｐ、Ａｓなどである。
【００５３】
この後、プラズマＣＶＤ法によって段差被覆性に優れた酸化シリコン膜（厚さ：３００ｎｍ）を堆積した後、全面エッチバックを行うことにより、ゲート電極３の側壁にサイドウォールスペーサ１０を形成する。
【００５４】
次に、ゲート電極３およびサイドウォールスペーサ１０をマスクとして、高ドープイオン注入を行い、ゲート電極３およびサイドウォールスペーサ１０によって覆われていない領域にｎ^＋不純物領域を形成する。このとき、サイドウォールスペーサ１０の下方には、ｎ^＋不純物領域が形成されず、ＬＤＤ１１となるｎ⁻不純物領域がそのまま存在することになる。ｎ^＋不純物領域における不純物濃度は、５×１０^１９〜５×１０^２１ｃｍ^−３程度に設定される。注入する不純物は、Ｐ、Ａｓなどである。
【００５５】
次に、ＲＴＡ、炉アニール、および／またはレーザ照射により、注入した不純物イオンの活性化を行う。こうして、ｎ⁻不純物領域およびｎ^＋不純物領域の不純物が活性化され、ｎ⁻不純物領域がＬＤＤ１１として機能し、ｎ^＋不純物領域がソース／ドレイン領域（２ａ、２ｂ）として機能する状態になる。
【００５６】
次に、図３（ｂ）に示すように、第１絶縁層６として酸化シリコン膜７０ｎｍ、第２絶縁層７として窒化シリコン膜５０ｎｍ、第３絶縁層８として酸化シリコン膜４００ｎｍを順次積層し、層間絶縁膜４０を形成する。この後、図３（ｃ）に示すように、フォトリソグラフィ法により、コンタクトホールを規定する開口パターン１８を備えたレジストマスク１９を形成する。
【００５７】
次に、図３（ｄ）に示すように、第３絶縁層８を例えばＣ_４Ｆ_８およびＣＯを含む混合ガスを用いて圧力：１００ｍＴ、投入電力：７００ＷのＲＩＥ条件でエッチングする。このエッチング条件のもとでは、第３絶縁層８に比べて第２絶縁層７のエッチングレートは低く、第２絶縁層７はエッチストッパとして機能する。このため、第２絶縁層７が露出した時点で第３絶縁層８のエッチングは再現性良く停止する。もし、この第２絶縁層７を第３絶縁層８の下に設けていなければ、第３絶縁層をエッチングする工程で、エッチングを停止すべき時点検出すること（終端検出）が困難であるため、過度にエッチングが進行してゲート電極３を露出させるおそれがある。これは、ゲート電極３の周囲に設けられている絶縁物（上部絶縁層９およびサイドウォールスペーサ１０）が、第３絶縁層８と同様のエッチング特性を示す材料から形成されるからである。
【００５８】
第３絶縁層８のコンタクトエッチングに際して下方の上部絶縁層９やサイドウォールスペーサ１０をエッチングしないように、第３絶縁層８の下方にエッチストッパ層を設けておく必要がある。
【００５９】
なお、Ｃ_４Ｆ_８およびＣＯを含む混合ガスを用いて行う前述のエッチングによれば、酸化シリコンのエッチレートが約１１５ｎｍ／分のとき、シリコンナイトライドのエッチレートは約１３ｎｍ／分となる。
【００６０】
第３絶縁層８に開口を設けた後、エッチング条件を切り替えて、ＣＦ_４およびＯ_２を含む混合ガスを用いて圧力：１００ｍＴ、投入電力：８００ＷのＲＩＥ条件で、第２絶縁層７をエッチングする。ＣＦ_４およびＯ_２を含む混合ガスを用いて行う上記のエッチングによれば、シリコンナイトライドのエッチレートが約１２０ｎｍ／分のときに、酸化シリコンのエッチレートは約１５ｎｍ／分となる。
【００６１】
さらに、エッチング条件を切り替えて、Ｃ_４Ｆ_８およびＣＯを含む混合ガスを用いて第１絶縁層６をエッチングすることにより、ソース／ドレイン領域（２ａ、２ｂ）を露出させ、コンタクトホール１２を形成する。第２絶縁層７に開口を形成するエッチングを行うとき、第３絶縁層８がマスクとして機能するため、第２絶縁層７に形成した開口の側面は、第３絶縁層８に形成した開口の側面に整合する。
【００６２】
次に、図３（ｅ）に示すように、レジストマスク１９を除去した後、ソース／ドレイン電極５を形成する。ソース／ドレイン電極５は、電極材料の堆積、および電極材料のパターニングを行うことにより形成される。図３（ｅ）では、簡単化のためドレイン電極５のみが記載されているが、ソース電極５も同時に形成される。
【００６３】
図４は、本実施形態の装置の平面レイアウトを模式的に示している。図４のレイアウト例では、コンタクトホール１２の一端がサイドウォールスペーサ１０のエッジと一致し、他端が島状シリコン層１６のエッジと略一致するように設計されている。このようなレイアウトによれば、コンタクトホール１２を規定するレジストマスクをフォトリソグラフィ技術によって作製する工程でアライメントずれが生じ、図中右側のコンタクトホール１６が図中左側にシフトした場合でも、絶縁層のエッチング時に下層のエッチングストップ層が適切に機能するため、ゲート電極３が露出することはない。そのため、ゲート電極３とソース・ドレイン電極５との短絡が適切に防止される。
【００６４】
なお、図４におけるコンタクトホール１２が図中左側にシフトした場合、左側のコンタクトホール１２は、島状シリコン層１６から外側にはみ出ることになる。しかし、ゲート電極３と反対側のコンタクトホール１２のエッジがシリコン層１６からはみ出したとしても、エッチングストップ層の効果により、下地のベースコート１５がオーバーエッチングされる量は少なく、問題とはならない。ただし、コンタクトホール１６がシリコン層から外側にはみだすと、コンタクト面積が減少するため、コンタクト抵抗の増加が生じ得る。このようなコンタクト抵抗の増加を避けるには、島状シリコン層１６をコンタクトホール１２よりも広く形成しておくことが好ましい。ただし、本実施形態によれば、従来のアライメントマージンに比べて小さいアライメントマージンでもゲート電極３とソース・ドレイン電極５との短絡を確実に防止でき、また、ペースコートのエッチングも抑えられるため、小型のトップゲート型薄膜トランジスタを歩留まり良く作製することができる。
【００６５】
〔実施形態２〕
次に、本発明の第２の実施形態を説明する。
【００６６】
本実施形態は、ゲート電極３とソース／ドレイン電極５との間の絶縁を確実に行うとともに、ＬＤＤ１１とソース／ドレイン電極５との分離をも確実に行うことができる。
【００６７】
本実施形態と前述の実施形態１との間で共通する部分については、説明を繰り返さず、本実施形態に特徴的な点を詳細に説明することとする。
【００６８】
図５を参照する。本実施形態では、図５に示すように、第３絶縁層８のエッチング特性とは異なるエッチング特性を示す材料から形成された第４絶縁層２０が第３絶縁層８上に形成されている。この第４絶縁層２０は、その上に堆積した第５絶縁層（図６（ｂ）における参照符号「２１」）をエッチングするときにエッチストッパとして機能する。第５絶縁層２１は、第４絶縁層８のエッチング特性とは異なるエッチング特性を示す材料から形成され、コンタクトホール１２の形成後に堆積される。
【００６９】
本実施形態におけるコンタクトホール１２の内周面には、第２の絶縁性サイドウォールスペーサ２２が設けられている。この第２の絶縁性サイドウォールスペーサ２２は、第５絶縁層２１を加工することによって作製されたものであり、第２の絶縁性サイドウォールスペーサ２２の存在により、ソース・ドレイン電極５とＬＤＤ１１と距離が０．０３μｍ以上離れている。ソースドレイン電極５がＬＤＤ１１とオーバラップすると、トランジスタ特性が劣化するが、本実施形態によれば、そのようなトランジスタ特性の劣化が確実に防止される。
【００７０】
以下、図６（ａ）から（ｇ）を参照しながら、本実施形態の製造方法を説明する。
【００７１】
まず、実施形態１について説明した方法で図６（ａ）に示す薄膜トランジスタを作製する。
【００７２】
次に、図６（ｂ）に示すように、第１絶縁層６として酸化シリコン膜７０ｎｍ、第２絶縁層７として窒化シリコン膜５０ｎｍ、第３絶縁層８として酸化シリコン膜４００ｎｍ、第４絶縁膜２７としての窒化シリコン膜５０ｎｍを順次積層し、層間絶縁膜４０を形成する。
【００７３】
この後、図６（ｃ）に示すように、フォトリソグラフィ法により、コンタクトホール１２を規定する開口パターン１８を備えたレジストマスク１９を形成する。
【００７４】
次に、図６（ｄ）に示すように、ＣＦ_４およびＯ_２の混合ガスを用い、１００ｍＴ、８００Ｗ（ＲＩＥ）で第４絶縁層２０をエッチングする。エッチング条件を切り替えて、第３絶縁層８を例えばＣ_４Ｆ_８およびＣＯを含む混合ガスを用いて圧力：１００ｍＴ、投入電力：７００ＷのＲＩＥ条件でエッチングする。このエッチング条件のもとでは、第３絶縁層８に比べて第２絶縁層７のエッチングレートは低く、第２絶縁層７はエッチストッパとして機能する。このため、第２絶縁層７が露出した時点で第３絶縁層８のエッチングは再現性良く停止する。
【００７５】
次に、エッチング条件を切り替えて、ＣＦ_４およびＯ_２を含む混合ガスを用いて圧力：１００ｍＴ、投入電力：８００ＷのＲＩＥ条件で、第２絶縁層７をエッチングする。
【００７６】
さらに、エッチング条件を切り替えて、Ｃ_４Ｆ_８およびＣＯを含む混合ガスを用いて第１絶縁層６をエッチングすることにより、ソース／ドレイン領域（２ａ、２ｂ）を露出させ、コンタクトホール１２を形成する。
【００７７】
図６（ｅ）に示すように、レジストマスク１９を除去・洗浄した後、コンタクトホール１２を含む全面に、プラズマＣＶＤ法により、段差被覆性（ステップカバレッジ）に優れた酸化シリコン膜２１を２００ｎｍ堆積する。
【００７８】
図６（ｆ）に示すように、Ｃ_４Ｆ_８およびＣＯの混合ガスを用いて、ソース／ドレイン領域２ａ、２ｂが露出するまで、異方性エッチングによる全面エッチバックを行う。こうすることにより、第２絶縁層７、第３絶縁層８、および第４絶縁層２０に形成された開口の内周側壁、ならびに第１絶縁膜６に形成された開口の内周側壁に、第２の絶縁性サイドウォールスペーサ２２が形成される。
【００７９】
次に、図６（ｇ）に示すようにソース／ドレイン電極５を形成する。
【００８０】
本実施形態によれば、実施形態１で得られる効果に加え、ゲート電極３とソース・ドレイン電極５との電気的絶縁がより確実になり、ＬＤＤ１１とソース・ドレイン電極５との分離もより確実なものになる。このため、信頼性の高い薄膜トランジスタが得られる。
【００８１】
第２の絶縁性サイドウォールスペーサ２２の厚さ（チャネル方向に平行なサイズ）は、各スペーサ２２において最も厚い部分で０．０３μｍ以上であることが好ましい。この厚が大きすぎると、コンタクト面積が減少するため、コンタクト抵抗増加が問題になる可能性がある。このため、第２の絶縁性サイドウォールスペーサ２２の厚さの好ましい範囲は、０．０３μｍ以上０．１５μｍ以下である。
【００８２】
〔実施形態３〕
次に、本発明の第３の実施形態を説明する。
【００８３】
本実施形態が第２の実施形態と異なる点は、コンタクト領域にシリサイド層を形成している点にある。以下、この点を詳細に説明する。
【００８４】
まず、図７（ａ）に示すように、実施形態２について説明した方法と同一の方法でコンタクトホール１２を層間絶縁膜４０中に形成する。１００：１のバッファドフッ酸（ＢＨＦ）に基板を３０秒間浸液した後、スパッタリング法により、ＴｉＮ／Ｔｉ＝１００／５０ｎｍ（３２、３３）を堆積する。この後、ガスＲＴＡ装置を用い、Ｎ_２雰囲気中で６００℃１分のアニール処理を行う。こうして、Ｔｉ層とソース・ドレイン領域２ａ、２ｂとの界面でＴｉシリサイド３４が形成される。
【００８５】
次に、図７（ｂ）に示すように、ＡｌＳｉ膜からなる低抵抗配線材料３５を堆積した後、下層の高融点金属（３２、３３）ととともにパターニングすることにより、ソース／ドレイン電極を形成する。本実施形態では、コンタクト部にシリサイド３４が形成されるため、コンタクト抵抗が低減される。
【００８６】
以上、３つの実施形態について本発明を説明してきたが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【００８７】
【発明の効果】
本発明によれば、高性能で微細な薄膜トランジスタを歩留まり良く形成される。このため、本発明を液晶表示装置などの表示装置に用いられるアクティブマトリクス基板に適用した場合、高性能化および高集積化を同時に満足させることができるため、多機能のシステムを同一基板上に実現することが可能となる。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタの平面レイアウトを示す平面図である。
【図２】本発明の実施形態１における薄膜トランジスタの断面図である。
【図３】（ａ）から（ｅ）は、実施形態１における薄膜トランジスタの製造方法を示す工程断面図である。
【図４】本発明における薄膜トランジスタの平面レイアウトの一例を示す平面図である。
【図５】本発明の実施形態２における薄膜トランジスタの断面図である。
【図６】（ａ）から（ｇ）は、実施形態２における薄膜トランジスタの製造方法を示す工程断面図である。
【図７】（ａ）および（ｂ）は、それそれ、本発明の実施形態３における薄膜トランジスタの断面図である。
【符号の説明】
１　　　基板
２ａ　　ソース領域
２ｂ　　ドレイン領域
３　　　ゲート電極
４０　　　絶縁膜（層間絶縁膜）
５　　　導電部材（ソース・ドレイン電極または配線）
６　　　第１絶縁層
７　　　第２絶縁層
８　　　第３絶縁層
９　　　上部絶縁層
１０　　　側部絶縁層（絶縁性サイドウォールスペーサ）
１１　　　ＬＤＤ
１２　　　コンタクホール
１６　　　結晶性シリコン層
２０　　　第４絶縁層
２１　　　第５絶縁層
２２　　　第２の絶縁性サイドウォールスペーサ
１０２ａ　　ソース領域
１０２ｂ　　ドレイン領域
１０３　　　ゲート電極
１１０　　　サイドウォールスペーサ
１１２　　　コンタクトホール
１１６　　　シリコン層

Claims

ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタと、
前記薄膜トランジスタを覆う絶縁膜と、
前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、前記ゲート電極から絶縁された導電部材と、
を備えた装置であって、
前記絶縁膜は、前記薄膜トランスジスタに近い側から積層された第１絶縁層、第２絶縁層、および第３絶縁層を含み、前記第２絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成され、
前記絶縁膜には、前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一部に達する開口部が形成されており、前記開口部を規定する前記第１および第２絶縁層の側面は、前記開口部を規定する前記第３絶縁層の側面に整合している、装置。
前記薄膜トランジスタは、前記ゲート電極の上面を覆う上部絶縁層と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサとを備えている請求項１に記載の装置。
前記薄膜トランジスタは、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを有している請求項２に記載の装置。
前記絶縁膜の前記開口部は、前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを含んでおり、
前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップしている請求項３に記載の装置。
前記絶縁膜は、前記第３絶縁層上に形成された第４絶縁性層を含んでおり、前記第４絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成され、
前記開口部の内周面には、前記第４絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成された第２の絶縁性サイドウォールスペーサが設けられている、請求項４に記載の装置。
前記第２の絶縁性サイドウォールスペーサにより、前記導電部材と前記ＬＤＤと距離が０．０３μｍ以上離れている請求項５に記載の装置。
前記薄膜トランジスタのソース領域およびドレイン領域は、基板に支持された半導体薄膜内に形成されている請求項１から６のいずれかに記載の装置。
前記基板に対向する対向基板と、
前記基板と前記対向基板との間に位置する液晶層と、
を備えている請求項７に記載の装置。
前記半導体薄膜は、多結晶シリコンから形成されている請求項７または８に記載の装置。
スイッチング素子として動作する薄膜トランジスタが形成された表示部と、
前記表示領域の薄膜トランジスタを駆動する薄膜トランジスタが形成された周辺回路部と、
を備えている請求項９に記載の装置。
前記薄膜トランジスタには、動作時において、１ボルト以上の電圧が印加される請求項９または１０に記載の装置。
前記薄膜トランジスタの前記ソース領域およびドレイン領域の少なくとも一部表面にはシリサイド層が形成されている請求項１から１１のいずれかに記載の装置。
ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタを作製する工程と、
前記薄膜トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部を介して前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、かつ、前記ゲート電極から絶縁された導電部材を形成する工程と、
を備えた装置の製造方法であって、
前記絶縁膜を形成する工程は、
前記薄膜トランスジスタを覆う第１絶縁層を堆積する工程と、
前記第１絶縁層上に第２絶縁層を堆積する工程と、
前記第２絶縁層上に第３絶縁層を堆積する工程と
を含み、前記第２絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成し、
前記絶縁膜に開口部を形成する工程は、
前記第３絶縁層上に前記開口部を規定するパターンを形成する工程と、　　　前記第２絶縁層よりも前記第３絶縁層を選択的にエッチングする条件のもと、前記パターンをエッチングマスクとして前記第３絶縁層をエッチングすることにより、前記第３絶縁層に開口を形成する工程と、
前記第３絶縁層の開口を介して前記第２絶縁層および前記第１絶縁層をエッチングすることより、前記開口部を完成する工程と、
を含む装置の製造方法。
前記薄膜トランジスタを作製する工程は、前記ゲート電極の上面を覆う上部絶縁層を形成する工程と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサを形成する工程とを含んでいる請求項１３に記載の製造方法。
前記薄膜トランジスタを作製する工程は、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを形成する工程を含んでいる請求項１４に記載の装置。
前記絶縁膜に前記開口部を形成する工程は、
前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを形成する工程を含んでおり、
前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップするように形成される請求項１５に記載の装置。
基板上に半導体薄膜を形成する工程と、
前記半導体薄膜を用いて、ソース領域、ドレイン領域、およびゲート電極を備えた薄膜トランジスタを作製する工程と、
前記薄膜トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部を介して前記薄膜トランジスタのソース領域およびドレイン領域の少なくとも一方に接触し、かつ、前記ゲート電極から絶縁された導電部材を形成する工程と、
を備えた装置の製造方法であって、
前記薄膜トランジスタを作製する工程は、
前記ゲート電極の上面を覆う上部絶縁層を形成する工程と、前記ゲート電極の側面を覆う絶縁性サイドウォールスペーサを形成する工程とを含み、
前記絶縁膜を形成する工程は、
前記薄膜トランスジスタを覆う第１絶縁層を堆積する工程と、
前記第１絶縁層上に第２絶縁層を堆積する工程と、
前記第２絶縁層上に第３絶縁層を堆積する工程と、
前記第３絶縁層上に第４絶縁層を堆積する工程と、
を含み、前記第２絶縁層および第４絶縁層は、前記第３絶縁層のエッチング特性とは異なるエッチング特性を示す材料から形成し、
前記絶縁膜に開口部を形成する工程は、
前記第４絶縁層上に前記開口部を規定するパターンを形成する工程と、　　　前記パターンをエッチングマスクとして、前記第４絶縁層をエッチングすることにより、前記第４絶縁層に開口を形成する工程と、
前記パターンをエッチングマスクとして、前記第２絶縁層よりも前記第３絶縁層を選択的にエッチングする条件のもと、前記パターンをエッチングマスクとして前記第３絶縁層をエッチングすることにより、前記第３絶縁層に開口を形成する工程と、
前記絶縁膜の前記開口部の内周面に第２の絶縁性サイドウォールスペーサを形成するとともに、前記第３絶縁層の開口を介して前記第２および第１絶縁層をエッチングする工程と、
を含む装置の製造方法。
前記第２の絶縁性サイドウォールスペーサを形成した後、高融点金属膜を堆積する工程と、
前記高融点金属膜と前記半導体薄膜との間の反応層を形成する工程と、
を含んでいる請求項１７に記載の製造方法。
前記薄膜トランジスタを作製する工程は、前記絶縁性サイドウォールスペーサの下方に配置されたＬＤＤを形成する工程を含んでいる請求項１７または１８に記載の装置。
前記絶縁膜に前記開口部を形成する工程は、
前記薄膜トランジスタの前記ソース領域に達する第１開口部と、前記ドレイン領域に達する第２開口部とを形成する工程を含んでおり、
前記第１開口部および第２開口部の少なくとも一方は、前記絶縁性サイドウォールスペーサが形成されている領域とオーバーラップするように形成される請求項１７から１９のいずれかに記載の装置。
前記第２の絶縁性サイドウォールスペーサを形成した後、高融点金属膜を堆積する工程と、
前記高融点金属膜と前記半導体薄膜との間の反応層を形成する工程と、
を含んでいる請求項１７から２０のいずれかに記載の製造方法。
薄膜トランジスタが形成された前記基板に対向する対向基板を用意する工程と、
前記基板と前記対向基板との間に液晶層を設ける工程と、
を含んでいる請求項１３から２１のいずれかに記載の製造方法。