JPH11163353A - ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置 - Google Patents
ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置Info
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- JPH11163353A JPH11163353A JP32298097A JP32298097A JPH11163353A JP H11163353 A JPH11163353 A JP H11163353A JP 32298097 A JP32298097 A JP 32298097A JP 32298097 A JP32298097 A JP 32298097A JP H11163353 A JPH11163353 A JP H11163353A
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Abstract
(57)【要約】
【課題】 ガラス基板からの可動イオンの混入を効果的
にブロックすると共に、マイクロクラックの発生を効果
的に抑制する。 【解決手段】 ガラス基板１の上に、ＳｉＮ膜アンダー
コート層１０とＳｉＯ膜アンダーコート層１１の２層構
造のアンダーコート層を配置し、その上に、薄膜トラン
ジスタの要素である、ソース・ドレイン領域４、ＬＤＤ
領域９、チャネルポリシリコン層３のポリシリコン領域
を形成し、続いて、ゲート絶縁膜５を介して、チャネル
ポリシリコン層３に対応する部分にゲート線層６を形成
することにより、ガラス基板１からの可動イオンの混入
を抑制した薄膜トランジスタ構造を実現すると共に、ソ
ース・ドレイン領域４、ＬＤＤ領域９、チャネルポリシ
リコン層３を含む、少なくともポリシリコン領域に対応
するアンダーコート層の厚みを、他の領域に対して、大
きく確保することによりマイクロクラックの発生を抑制
する。
にブロックすると共に、マイクロクラックの発生を効果
的に抑制する。 【解決手段】 ガラス基板１の上に、ＳｉＮ膜アンダー
コート層１０とＳｉＯ膜アンダーコート層１１の２層構
造のアンダーコート層を配置し、その上に、薄膜トラン
ジスタの要素である、ソース・ドレイン領域４、ＬＤＤ
領域９、チャネルポリシリコン層３のポリシリコン領域
を形成し、続いて、ゲート絶縁膜５を介して、チャネル
ポリシリコン層３に対応する部分にゲート線層６を形成
することにより、ガラス基板１からの可動イオンの混入
を抑制した薄膜トランジスタ構造を実現すると共に、ソ
ース・ドレイン領域４、ＬＤＤ領域９、チャネルポリシ
リコン層３を含む、少なくともポリシリコン領域に対応
するアンダーコート層の厚みを、他の領域に対して、大
きく確保することによりマイクロクラックの発生を抑制
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にトップゲート型ポリシリコン薄膜トランジスタ
の構造およびこれをスイッチング素子として用いるアク
ティブマトリクス型液晶表示装置の構造に関する。
り、特にトップゲート型ポリシリコン薄膜トランジスタ
の構造およびこれをスイッチング素子として用いるアク
ティブマトリクス型液晶表示装置の構造に関する。
【０００２】
【従来の技術】一般的に、ポリシリコン薄膜トランジス
タ方式の液晶表示装置の各画素のスイッチング用に用い
られる薄膜トランジスタ（ＴＦＴ）としては、トップゲ
ート型ポリシリコン構造の半導体装置が用いられる。
タ方式の液晶表示装置の各画素のスイッチング用に用い
られる薄膜トランジスタ（ＴＦＴ）としては、トップゲ
ート型ポリシリコン構造の半導体装置が用いられる。
【０００３】図４は、かかる従来の半導体装置の断面図
を示すものである。
を示すものである。
【０００４】図において示すように、ガラス基板１の一
主面上にアンダーコート層２を配置し、その上にソース
・ドレイン領域４、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ）領域９、チャネルポリシリコン層３を配
置し、ゲート絶縁膜５を介して、チャネルポリシリコン
層３に対応する領域にゲート線層６を形成し、その上に
全体に層間絶縁膜７を配置し、ソース・ドレイン領域４
に対応する部分にコンタクトホールを通じてソース・ド
レイン配線層８を構成している。
主面上にアンダーコート層２を配置し、その上にソース
・ドレイン領域４、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄＤｒａｉｎ）領域９、チャネルポリシリコン層３を配
置し、ゲート絶縁膜５を介して、チャネルポリシリコン
層３に対応する領域にゲート線層６を形成し、その上に
全体に層間絶縁膜７を配置し、ソース・ドレイン領域４
に対応する部分にコンタクトホールを通じてソース・ド
レイン配線層８を構成している。
【０００５】図４のような構成を有するポリシリコン薄
膜トランジスタは、数１０〜数１００ｃｍ２／Ｖｓと、
移動度が高いため、アクティブマトリクス液晶表示装置
の画素部のスイッチング素子ならびに駆動回路部素子と
して適用することが可能である。
膜トランジスタは、数１０〜数１００ｃｍ２／Ｖｓと、
移動度が高いため、アクティブマトリクス液晶表示装置
の画素部のスイッチング素子ならびに駆動回路部素子と
して適用することが可能である。
【０００６】なお、画素部のスイッチング素子には、一
般にｎ型のポリシリコン薄膜トランジスタが用いられる
が、通常の構造ではリーク電流が大きくなるため、チャ
ネルポリシリコン層３とソース・ドレイン領域４の間に
ＬＤＤ領域９を介在させ、ソース・ドレイン領域４の端
部の電界を緩和してリーク電流を低減させるのが普通で
ある。
般にｎ型のポリシリコン薄膜トランジスタが用いられる
が、通常の構造ではリーク電流が大きくなるため、チャ
ネルポリシリコン層３とソース・ドレイン領域４の間に
ＬＤＤ領域９を介在させ、ソース・ドレイン領域４の端
部の電界を緩和してリーク電流を低減させるのが普通で
ある。
【０００７】ポリシリコン薄膜トランジスタの製造方法
では、チャネルポリシリコン層３の形成方法として、レ
ーザアニール法あるいは、熱を用いる固相成長法が知ら
れており、ソース・ドレイン領域４の形成方法として
は、イオン打ち込み＋レーザ活性化法あるいは、熱活性
化法あるいは、イオン打ち込み時に同時注入する水素の
効果を利用した自己活性化法などが知られている。
では、チャネルポリシリコン層３の形成方法として、レ
ーザアニール法あるいは、熱を用いる固相成長法が知ら
れており、ソース・ドレイン領域４の形成方法として
は、イオン打ち込み＋レーザ活性化法あるいは、熱活性
化法あるいは、イオン打ち込み時に同時注入する水素の
効果を利用した自己活性化法などが知られている。
【０００８】チャネルポリシリコン層３の形成およびソ
ース・ドレイン領域４の活性化にレーザを用いる方法
は、低温プロセスであり、安価なガラス基板１を用いる
ことが可能なため、このようなポリシリコン薄膜トラン
ジスタを用いた液晶表示装置を量産する場合には、非常
に有力な方法である。
ース・ドレイン領域４の活性化にレーザを用いる方法
は、低温プロセスであり、安価なガラス基板１を用いる
ことが可能なため、このようなポリシリコン薄膜トラン
ジスタを用いた液晶表示装置を量産する場合には、非常
に有力な方法である。
【０００９】また、ソース・ドレイン領域４の形成にイ
オンの質量分離を行わないイオンドーピングおよび、そ
の利点を生かした自己活性化法を用いる方法は、大型基
板を用いたプロセスに適するため、量産に適した方法と
考えられている。
オンの質量分離を行わないイオンドーピングおよび、そ
の利点を生かした自己活性化法を用いる方法は、大型基
板を用いたプロセスに適するため、量産に適した方法と
考えられている。
【００１０】次に、レーザアニール法および自己活性化
法を用いたトップゲート型ポリシリコン薄膜トランジス
タを形成するための方法を、図５に従って説明する。
法を用いたトップゲート型ポリシリコン薄膜トランジス
タを形成するための方法を、図５に従って説明する。
【００１１】図５は、図４に示した半導体装置の製造プ
ロセスを、順を追って示すものである。
ロセスを、順を追って示すものである。
【００１２】図５（Ａ）に示すように、ガラス基板１の
一主面上に、ＳｉＯ２膜のアンダーコート層２を配置し
た上で、その上にアモルファスＳｉ膜を形成し、レーザ
アニールにより、アモルファスＳｉ膜を結晶化し、後
に、チャネルポリシリコン層３、ＬＤＤ領域９、ソース
・ドレイン領域４となる、ポリシリコン膜２６をパター
ンニングする。
一主面上に、ＳｉＯ２膜のアンダーコート層２を配置し
た上で、その上にアモルファスＳｉ膜を形成し、レーザ
アニールにより、アモルファスＳｉ膜を結晶化し、後
に、チャネルポリシリコン層３、ＬＤＤ領域９、ソース
・ドレイン領域４となる、ポリシリコン膜２６をパター
ンニングする。
【００１３】次に、図５（Ｂ）に示すように、ゲート絶
縁膜５を形成し、ゲート線層６を形成する。続いて、低
ドーズ量のリンイオンドーピング（ｎ−ドーピング）１
３を行い、ポリシリコン膜２６のゲート線層６に対応す
る領域に、チャネルポリシリコン層３を残し、他の部分
をＤＬＬ構造のＬＤＤ領域９とする。
縁膜５を形成し、ゲート線層６を形成する。続いて、低
ドーズ量のリンイオンドーピング（ｎ−ドーピング）１
３を行い、ポリシリコン膜２６のゲート線層６に対応す
る領域に、チャネルポリシリコン層３を残し、他の部分
をＤＬＬ構造のＬＤＤ領域９とする。
【００１４】続いて、図５（Ｃ）に示すように、ゲート
線層６の周囲にレジストマスク１２を形成した上で、高
ドーズ量のリンイオンドーピング（ｎ＋ドーピング）１
４を施し、ポリシリコン膜のＬＤＤ領域９のうち、レジ
ストマスク１２に対応する領域に、ＬＤＤ領域９を残
し、他の部分をソース・ドレイン領域４とする。
線層６の周囲にレジストマスク１２を形成した上で、高
ドーズ量のリンイオンドーピング（ｎ＋ドーピング）１
４を施し、ポリシリコン膜のＬＤＤ領域９のうち、レジ
ストマスク１２に対応する領域に、ＬＤＤ領域９を残
し、他の部分をソース・ドレイン領域４とする。
【００１５】次に、図５（Ｄ）に示すように、レジスト
マスク１２を除去して、全体に層間絶縁膜７を形成し、
続いて、５００℃で１時間の活性化処理を行う。
マスク１２を除去して、全体に層間絶縁膜７を形成し、
続いて、５００℃で１時間の活性化処理を行う。
【００１６】続いて、図５（Ｅ）に示すように、ソース
・ドレイン領域４に対応する部分に層間絶縁膜７、ゲー
ト絶縁膜５を貫通してコンタクトホールを形成し、この
部分にソース・ドレイン配線層８を形成する。
・ドレイン領域４に対応する部分に層間絶縁膜７、ゲー
ト絶縁膜５を貫通してコンタクトホールを形成し、この
部分にソース・ドレイン配線層８を形成する。
【００１７】以上のようなプロセスを経て、ポリシリコ
ン薄膜トランジスタを完成する。
ン薄膜トランジスタを完成する。
【００１８】さて、以上のようにして構成された半導体
装置としてのポリシリコン薄膜トランジスタであるが、
アンダーコート層２にＳｉＯ２膜を用いた場合、ガラス
基板１からのポリシリコン層およびゲート絶縁膜５への
ＮａやＫなどの可動イオンの混入をブロックできず、Ｔ
ＦＴ特性において、しきい値電圧の変動を引き起こし、
実用上問題があることが指摘されている。
装置としてのポリシリコン薄膜トランジスタであるが、
アンダーコート層２にＳｉＯ２膜を用いた場合、ガラス
基板１からのポリシリコン層およびゲート絶縁膜５への
ＮａやＫなどの可動イオンの混入をブロックできず、Ｔ
ＦＴ特性において、しきい値電圧の変動を引き起こし、
実用上問題があることが指摘されている。
【００１９】一方、アンダーコート層２にパターンニン
グを施さないＳｉＮ膜あるいはパターンニングを施さな
いＳｉＮを含む多層膜を用いた場合、上記のような問題
は解消可能と目されているが、ＳｉＮ膜は応力が大きい
ため、４００〜５００℃の熱工程によりマイクロクラッ
クを生じ易く、特に５５０ｍｍ×６５０ｍｍサイズの大
型基板を用いた場合には、このマイクロクラックの発生
が大きな問題となってくる。
グを施さないＳｉＮ膜あるいはパターンニングを施さな
いＳｉＮを含む多層膜を用いた場合、上記のような問題
は解消可能と目されているが、ＳｉＮ膜は応力が大きい
ため、４００〜５００℃の熱工程によりマイクロクラッ
クを生じ易く、特に５５０ｍｍ×６５０ｍｍサイズの大
型基板を用いた場合には、このマイクロクラックの発生
が大きな問題となってくる。
【００２０】更に、アンダーコート層２にＳｉＮ膜を用
い、これをポリシリコン層と同一形状にパターンニング
した場合、応力が緩和されるので、マイクロクラックの
発生は抑制され、更に熱ダメージを受けたアンダーコー
ト層２はエッチングされるが、ＳｉＮ膜のなくなったエ
リアからの可動イオンの混入は無視できず、依然として
問題が残る。
い、これをポリシリコン層と同一形状にパターンニング
した場合、応力が緩和されるので、マイクロクラックの
発生は抑制され、更に熱ダメージを受けたアンダーコー
ト層２はエッチングされるが、ＳｉＮ膜のなくなったエ
リアからの可動イオンの混入は無視できず、依然として
問題が残る。
【００２１】
【発明が解決しようとする課題】以上述べたように、従
来の半導体装置である、トップゲート型ポリシリコン薄
膜トランジスタでは、アンダーコート層２にＳｉＯ膜を
用いているので、ガラス基板１からの可動イオンの混入
をブロックできず、ＴＦＴ特性においてしきい値電圧の
変動を引き起こし、実用上の問題があり、代替手段とし
て、アンダーコート層２にＳｉＮ膜を採用した場合で
も、マイクロクラックを生じ易いという問題点があり、
更にマイクロクラックを防止するためにＳｉＮ膜をポリ
シリコン層と同一形状にパターンニングした場合は、今
度はガラス基板１からの可動イオンの混入をブロックで
きないという問題点が残る。
来の半導体装置である、トップゲート型ポリシリコン薄
膜トランジスタでは、アンダーコート層２にＳｉＯ膜を
用いているので、ガラス基板１からの可動イオンの混入
をブロックできず、ＴＦＴ特性においてしきい値電圧の
変動を引き起こし、実用上の問題があり、代替手段とし
て、アンダーコート層２にＳｉＮ膜を採用した場合で
も、マイクロクラックを生じ易いという問題点があり、
更にマイクロクラックを防止するためにＳｉＮ膜をポリ
シリコン層と同一形状にパターンニングした場合は、今
度はガラス基板１からの可動イオンの混入をブロックで
きないという問題点が残る。
【００２２】本発明は、上記のような従来技術の問題点
を解消し、ガラス基板からの可動イオンの混入を効果的
にブロックし、大型のガラス基板を採用した場合でも、
マイクロクラックの発生を抑制可能な、特性の安定した
半導体装置を得ることを目的とする。
を解消し、ガラス基板からの可動イオンの混入を効果的
にブロックし、大型のガラス基板を採用した場合でも、
マイクロクラックの発生を抑制可能な、特性の安定した
半導体装置を得ることを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、絶縁性基板上に絶縁性のアンダーコート
層を介してチャネルポリシリコン層及びその両側のソー
ス・ドレイン領域がそれぞれ形成され、これらの上にゲ
ート絶縁膜を介してゲート線層が形成されたポリシリコ
ン薄膜トランジスタにおいて、前記アンダーコート層は
少なくとも１層構造のものとして構成されており、この
アンダーコート層は、前記チャネルポリシリコンが重な
っている第１のエリアの厚さが、それ以外の第２のエリ
アの厚さよりも厚く構成されていることを特徴とするポ
リシリコン薄膜トランジスタ及びそれをスイッチング素
子として用いたアクティブマトリクス液晶表示装置を提
供しようとするものである。
に、本発明は、絶縁性基板上に絶縁性のアンダーコート
層を介してチャネルポリシリコン層及びその両側のソー
ス・ドレイン領域がそれぞれ形成され、これらの上にゲ
ート絶縁膜を介してゲート線層が形成されたポリシリコ
ン薄膜トランジスタにおいて、前記アンダーコート層は
少なくとも１層構造のものとして構成されており、この
アンダーコート層は、前記チャネルポリシリコンが重な
っている第１のエリアの厚さが、それ以外の第２のエリ
アの厚さよりも厚く構成されていることを特徴とするポ
リシリコン薄膜トランジスタ及びそれをスイッチング素
子として用いたアクティブマトリクス液晶表示装置を提
供しようとするものである。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２５】図１は、本発明の実施形１の半導体装置の
断面図を示すものであり、特にトップゲート型ポリシリ
コン薄膜トランジスタの構成を例示するものである。
断面図を示すものであり、特にトップゲート型ポリシリ
コン薄膜トランジスタの構成を例示するものである。
【００２６】図において示すように、ガラス基板１の一
主面上には先ず、ＳｉＮ膜アンダーコート層１０を配置
し、更にその上にＳｉＯ膜アンダーコート層１１を配置
している。続いて、その上にソース・ドレイン領域４、
ＬＤＤ領域９、チャネルポリシリコン層３を配置し、ゲ
ート絶縁膜５を介して、チャネルポリシリコン層３に対
応する領域にゲート線層６を形成し、その上に全体に層
間絶縁膜７を配置し、ソース・ドレイン領域４に対応す
る部分にコンタクトホールを通じてソース・ドレイン配
線層８を構成している。なお、ＳｉＯ膜アンダーコート
層１１は、ソース・ドレイン領域４、ＬＤＤ領域９、チ
ャネルポリシリコン層３に対応する部分の厚みについ
て、それ以外の領域よりも膜厚を大きく設定されてい
る。
主面上には先ず、ＳｉＮ膜アンダーコート層１０を配置
し、更にその上にＳｉＯ膜アンダーコート層１１を配置
している。続いて、その上にソース・ドレイン領域４、
ＬＤＤ領域９、チャネルポリシリコン層３を配置し、ゲ
ート絶縁膜５を介して、チャネルポリシリコン層３に対
応する領域にゲート線層６を形成し、その上に全体に層
間絶縁膜７を配置し、ソース・ドレイン領域４に対応す
る部分にコンタクトホールを通じてソース・ドレイン配
線層８を構成している。なお、ＳｉＯ膜アンダーコート
層１１は、ソース・ドレイン領域４、ＬＤＤ領域９、チ
ャネルポリシリコン層３に対応する部分の厚みについ
て、それ以外の領域よりも膜厚を大きく設定されてい
る。
【００２７】図２は、図１に示した半導体装置の製造プ
ロセスを、順を追って示すものであり、特に、レーザア
ニール法および自己活性化法を用いたトップゲート型ポ
リシリコン薄膜トランジスタの製造方法を説明するもの
である。
ロセスを、順を追って示すものであり、特に、レーザア
ニール法および自己活性化法を用いたトップゲート型ポ
リシリコン薄膜トランジスタの製造方法を説明するもの
である。
【００２８】図２（Ａ）に示すように、ガラス基板１の
一主面上に、ＳｉＮ膜アンダーコート層１０を５０ｎｍ
形成し、その上に、ＳｉＯ膜アンダーコート層１１を１
００ｎｍ形成する。その上に重ねて、アモルファスＳｉ
膜を５０ｎｍ形成する。続いて、レーザアニールによ
り、アモルファスＳｉ膜を結晶化し、チャネルポリシリ
コン層３、ソース・ドレイン領域４、ＬＤＤ領域９の元
となる、ポリシリコン膜２６をパターンニングする。な
お、ポリシリコン膜２６のパターンニングと併せて、Ｓ
ｉＯ膜アンダーコート層１１の膜を３ｎｍエッチングす
る。
一主面上に、ＳｉＮ膜アンダーコート層１０を５０ｎｍ
形成し、その上に、ＳｉＯ膜アンダーコート層１１を１
００ｎｍ形成する。その上に重ねて、アモルファスＳｉ
膜を５０ｎｍ形成する。続いて、レーザアニールによ
り、アモルファスＳｉ膜を結晶化し、チャネルポリシリ
コン層３、ソース・ドレイン領域４、ＬＤＤ領域９の元
となる、ポリシリコン膜２６をパターンニングする。な
お、ポリシリコン膜２６のパターンニングと併せて、Ｓ
ｉＯ膜アンダーコート層１１の膜を３ｎｍエッチングす
る。
【００２９】次に、図２（Ｂ）に示すように、１００ｎ
ｍの厚みでゲート絶縁膜５を形成し、その上にゲート線
層６となる金属を２５０ｎｍ形成する。続いて、低ドー
ズ量のリンイオンドーピング（ｎ−ドーピング）１３を
行い、ポリシリコン膜２６のゲート線層６に対応する領
域に、チャネルポリシリコン層３を残し、他の部分をＤ
ＬＬ構造のＬＤＤ領域９とする。
ｍの厚みでゲート絶縁膜５を形成し、その上にゲート線
層６となる金属を２５０ｎｍ形成する。続いて、低ドー
ズ量のリンイオンドーピング（ｎ−ドーピング）１３を
行い、ポリシリコン膜２６のゲート線層６に対応する領
域に、チャネルポリシリコン層３を残し、他の部分をＤ
ＬＬ構造のＬＤＤ領域９とする。
【００３０】続いて、図２（Ｃ）に示すように、ゲート
線層６の周囲にレジストマスク１２を形成した上で、高
ドーズ量のリンイオンドーピング（ｎ＋ドーピング）１
４を施し、ポリシリコン膜のＬＤＤ領域９のうち、レジ
ストマスク１２に対応する領域に、ＬＤＤ領域９を残
し、他の部分をソース・ドレイン領域４とする。
線層６の周囲にレジストマスク１２を形成した上で、高
ドーズ量のリンイオンドーピング（ｎ＋ドーピング）１
４を施し、ポリシリコン膜のＬＤＤ領域９のうち、レジ
ストマスク１２に対応する領域に、ＬＤＤ領域９を残
し、他の部分をソース・ドレイン領域４とする。
【００３１】次に、図２（Ｄ）に示すように、レジスト
マスク１２を除去して、全体に層間絶縁膜７を形成し、
続いて、５００℃で１時間の活性化処理を行う。
マスク１２を除去して、全体に層間絶縁膜７を形成し、
続いて、５００℃で１時間の活性化処理を行う。
【００３２】続いて、図２（Ｅ）に示すように、ソース
・ドレイン領域４に対応する部分に層間絶縁膜７、ゲー
ト絶縁膜５を貫通してコンタクトホールを形成し、この
部分にソース・ドレイン配線層８を形成する。
・ドレイン領域４に対応する部分に層間絶縁膜７、ゲー
ト絶縁膜５を貫通してコンタクトホールを形成し、この
部分にソース・ドレイン配線層８を形成する。
【００３３】以上のようなプロセスを経て、本実施形の
半導体装置である、ポリシリコン薄膜トランジスタを完
成する。
半導体装置である、ポリシリコン薄膜トランジスタを完
成する。
【００３４】ちなみに、アンダーコートを形成するＳｉ
Ｏ膜アンダーコート層１１直下のＳｉＮ膜アンダーコー
ト層１０の膜厚は、可動イオンのブロッキング特性か
ら、３０ｎｍ以上必要である。
Ｏ膜アンダーコート層１１直下のＳｉＮ膜アンダーコー
ト層１０の膜厚は、可動イオンのブロッキング特性か
ら、３０ｎｍ以上必要である。
【００３５】図６に、実施形の構成を有する薄膜トラン
ジスタのしきい値電圧のＢＴＳ試験前後のシフト量のＳ
ｉＮ膜アンダーコート層１０の膜厚に対する依存性を示
す。ちなみに、ＢＴＳ試験は、ゲート−ソース間０Ｖバ
イアス、ドレイン−ソース間２０Ｖバイアス、９０℃、
１００００秒で実施している。図６からも明らかなよう
に、ＳｉＮ膜アンダーコート層１０の膜厚が０ｎｍの場
合に、４Ｖあったしきい値電圧シフト量が、膜厚３０ｎ
ｍになると、ほとんど０Ｖとなっており、可動イオンは
完全にブロックされていることがわかる。
ジスタのしきい値電圧のＢＴＳ試験前後のシフト量のＳ
ｉＮ膜アンダーコート層１０の膜厚に対する依存性を示
す。ちなみに、ＢＴＳ試験は、ゲート−ソース間０Ｖバ
イアス、ドレイン−ソース間２０Ｖバイアス、９０℃、
１００００秒で実施している。図６からも明らかなよう
に、ＳｉＮ膜アンダーコート層１０の膜厚が０ｎｍの場
合に、４Ｖあったしきい値電圧シフト量が、膜厚３０ｎ
ｍになると、ほとんど０Ｖとなっており、可動イオンは
完全にブロックされていることがわかる。
【００３６】さて、ＳｉＮ膜をアンダーコートに用いた
場合、従来から問題とされていた、マイクロクラックの
発生に着目する必要があるが、本発明においては、チャ
ネルポリシリコン層３、ソース・ドレイン領域４、ＬＤ
Ｄ領域９を形成する領域の直下のアンダーコート層の膜
厚と、それ以外の領域のアンダーコート層の膜厚に、膜
厚差を設定することにより、マイクロクラックの発生を
抑制している。
場合、従来から問題とされていた、マイクロクラックの
発生に着目する必要があるが、本発明においては、チャ
ネルポリシリコン層３、ソース・ドレイン領域４、ＬＤ
Ｄ領域９を形成する領域の直下のアンダーコート層の膜
厚と、それ以外の領域のアンダーコート層の膜厚に、膜
厚差を設定することにより、マイクロクラックの発生を
抑制している。
【００３７】この場合、チャネルポリシリコン層３、ソ
ース・ドレイン領域４、ＬＤＤ領域９を形成する領域の
直下のアンダーコート膜厚をａｎｍとし、それ以外の領
域のアンダーコート膜厚をｂｎｍとした場合、ａ−ｂな
る膜厚差が、重要なファクタになっている。
ース・ドレイン領域４、ＬＤＤ領域９を形成する領域の
直下のアンダーコート膜厚をａｎｍとし、それ以外の領
域のアンダーコート膜厚をｂｎｍとした場合、ａ−ｂな
る膜厚差が、重要なファクタになっている。
【００３８】図７は、３００ｍｍ×４００ｍｍの大型基
板を用いた場合の、マイクロクラックの発生率を、膜厚
差ａ−ｂに関連づけて示すものである。図７からも明ら
かなように、膜厚差ａ−ｂが０ｎｍの場合には、ほとん
ど９０％程度の確率で発生していたマイクロクラックの
発生が、膜厚差ａ−ｂが２ｎｍを超えると、ほとんど０
％となっており、マイクロクラックの発生率が劇的に低
減していることがわかる。
板を用いた場合の、マイクロクラックの発生率を、膜厚
差ａ−ｂに関連づけて示すものである。図７からも明ら
かなように、膜厚差ａ−ｂが０ｎｍの場合には、ほとん
ど９０％程度の確率で発生していたマイクロクラックの
発生が、膜厚差ａ−ｂが２ｎｍを超えると、ほとんど０
％となっており、マイクロクラックの発生率が劇的に低
減していることがわかる。
【００３９】なお、アンダーコートは、ＳｉＮ膜アンダ
ーコート層１０のみの一層構造としても、同様の効果を
得ることができる。この場合、ＳｉＮ膜アンダーコート
層１０の膜厚を、チャネルポリシリコン層３、ソース・
ドレイン領域４の直下の領域とその他の領域の間で、異
なる膜厚に設定することにより、マイクロクラックの発
生を防止しながら、可動イオンの混入をブロックするこ
とができる。
ーコート層１０のみの一層構造としても、同様の効果を
得ることができる。この場合、ＳｉＮ膜アンダーコート
層１０の膜厚を、チャネルポリシリコン層３、ソース・
ドレイン領域４の直下の領域とその他の領域の間で、異
なる膜厚に設定することにより、マイクロクラックの発
生を防止しながら、可動イオンの混入をブロックするこ
とができる。
【００４０】しかし、ＳｉＮ膜アンダーコート層１０の
みの一層構造よりも、ＳｉＮ膜アンダーコート層１０の
上にＳｉＯ膜アンダーコート層１１を積層した２層構造
としたほうが、一般に用いられるＦ系ドライエッチング
装置によるポリシリコンエッチング時のエッチングレー
トの選択性の観点から工業的に扱い易い。
みの一層構造よりも、ＳｉＮ膜アンダーコート層１０の
上にＳｉＯ膜アンダーコート層１１を積層した２層構造
としたほうが、一般に用いられるＦ系ドライエッチング
装置によるポリシリコンエッチング時のエッチングレー
トの選択性の観点から工業的に扱い易い。
【００４１】以上述べたように、ＳｉＮ膜アンダーコー
ト層１０とＳｉＯ膜アンダーコート層１１の２層構造を
用いたアンダーコート構造を適用することにより、ガラ
ス基板１からの可動イオンの混入をブロックでき、また
ＳｉＯ膜アンダーコート層１１の膜厚を、チャネルポリ
シリコン層３、ソース・ドレイン領域４の直下の領域と
その他の領域の間で、異なる膜厚に設定することによ
り、マイクロクラックの発生を抑制することができる。
ト層１０とＳｉＯ膜アンダーコート層１１の２層構造を
用いたアンダーコート構造を適用することにより、ガラ
ス基板１からの可動イオンの混入をブロックでき、また
ＳｉＯ膜アンダーコート層１１の膜厚を、チャネルポリ
シリコン層３、ソース・ドレイン領域４の直下の領域と
その他の領域の間で、異なる膜厚に設定することによ
り、マイクロクラックの発生を抑制することができる。
【００４２】なお、本発明の実施に当たって、ＳｉＮ層
の膜厚や、領域ごとの膜厚差などのパラメータは、ガラ
ス基板１の大きさや、各プロセスの定数によって、種々
に選択可能であることは言うまでもない。
の膜厚や、領域ごとの膜厚差などのパラメータは、ガラ
ス基板１の大きさや、各プロセスの定数によって、種々
に選択可能であることは言うまでもない。
【００４３】また、ガラス基板１の上のアンダーコート
について、全面的には、ＳｉＮ膜アンダーコート層１０
を配置し、ソース・ドレイン領域４、ＬＤＤ領域９、チ
ャネルポリシリコン層３の直下の領域のみ、ＳｉＯ膜ア
ンダーコート層１１を積層した２層構造として、アンダ
ーコートに膜厚差を持たせるようにしても、同様の効果
が得られることは、言うまでもない。
について、全面的には、ＳｉＮ膜アンダーコート層１０
を配置し、ソース・ドレイン領域４、ＬＤＤ領域９、チ
ャネルポリシリコン層３の直下の領域のみ、ＳｉＯ膜ア
ンダーコート層１１を積層した２層構造として、アンダ
ーコートに膜厚差を持たせるようにしても、同様の効果
が得られることは、言うまでもない。
【００４４】図３は、本発明の半導体装置である、トッ
プゲート型ポリシリコン薄膜トランジスタを、液晶表示
装置に適用した場合の、基板の構造を示す断面図であ
る。
プゲート型ポリシリコン薄膜トランジスタを、液晶表示
装置に適用した場合の、基板の構造を示す断面図であ
る。
【００４５】液晶表示装置は、基板が駆動回路部領域２
２と、画素表示部領域２３に別れている。
２と、画素表示部領域２３に別れている。
【００４６】画素表示部領域２３においては、各表示画
素ごとに対応して、画素透明電極１６、補助容量２１お
よびｎ型ＴＦＴ２０が配置されている。なお、補助容量
２１は、ｎ型ＴＦＴ２０のｎ＋ソース・ドレイン領域２
４の延長上に構成されるポリシリコン領域と、ゲート絶
縁膜５の上に形成される補助容量配線層１５の間で、必
要な容量を確保している。
素ごとに対応して、画素透明電極１６、補助容量２１お
よびｎ型ＴＦＴ２０が配置されている。なお、補助容量
２１は、ｎ型ＴＦＴ２０のｎ＋ソース・ドレイン領域２
４の延長上に構成されるポリシリコン領域と、ゲート絶
縁膜５の上に形成される補助容量配線層１５の間で、必
要な容量を確保している。
【００４７】なお、画素透明電極１６以外の全領域は、
層間絶縁膜７、ソース・ドレイン配線層８を含めて、保
護膜１７により保護される。
層間絶縁膜７、ソース・ドレイン配線層８を含めて、保
護膜１７により保護される。
【００４８】ちなみに、図示しない液晶は、保護膜１７
および画素透明電極１６の側に配置されることになる。
および画素透明電極１６の側に配置されることになる。
【００４９】一方、駆動回路部領域２２においては、信
号線に対応してソース・ドレイン配線層８が配置されて
おり、ｎ型ＴＦＴ１８とｐ型ＴＦＴ１９によるＣ−ＭＯ
Ｓ構造となっている。ｎ型ＴＦＴ１８は、ｎ＋ソース・
ドレイン領域２４、チャネルポリシリコン層３、ゲート
線層６による薄膜トランジスタを形成し、ｐ型ＴＦＴ１
９は、ｐ＋ソース・ドレイン領域２５、チャネルポリシ
リコン層３、ゲート線層６による薄膜トランジスタを形
成している。
号線に対応してソース・ドレイン配線層８が配置されて
おり、ｎ型ＴＦＴ１８とｐ型ＴＦＴ１９によるＣ−ＭＯ
Ｓ構造となっている。ｎ型ＴＦＴ１８は、ｎ＋ソース・
ドレイン領域２４、チャネルポリシリコン層３、ゲート
線層６による薄膜トランジスタを形成し、ｐ型ＴＦＴ１
９は、ｐ＋ソース・ドレイン領域２５、チャネルポリシ
リコン層３、ゲート線層６による薄膜トランジスタを形
成している。
【００５０】図面からも明らかなように、全体にわたっ
て、ガラス基板１の上には、ＳｉＮ膜アンダーコート層
１０とＳｉＯ膜アンダーコート層１１の２層構造のアン
ダーコートを形成しており、ｎ型ＴＦＴ１８、ｐ型ＴＦ
Ｔ１９、ｎ型ＴＦＴ２０、補助容量２１の各領域におい
ては、ｎ＋ソース・ドレイン領域２４、ｐ＋ソース・ド
レイン領域２５、ＬＤＤ領域９、チャネルポリシリコン
層３の直下において、ＳｉＯ膜アンダーコート層１１の
膜厚を厚くしている。その結果、マイクロクラックを防
止しながら、大型の液晶表示装置を構成することが可能
となり、また可動イオンの混入が効果的にブロックされ
るので、長時間駆動しても画質の劣化を抑制することが
できる。
て、ガラス基板１の上には、ＳｉＮ膜アンダーコート層
１０とＳｉＯ膜アンダーコート層１１の２層構造のアン
ダーコートを形成しており、ｎ型ＴＦＴ１８、ｐ型ＴＦ
Ｔ１９、ｎ型ＴＦＴ２０、補助容量２１の各領域におい
ては、ｎ＋ソース・ドレイン領域２４、ｐ＋ソース・ド
レイン領域２５、ＬＤＤ領域９、チャネルポリシリコン
層３の直下において、ＳｉＯ膜アンダーコート層１１の
膜厚を厚くしている。その結果、マイクロクラックを防
止しながら、大型の液晶表示装置を構成することが可能
となり、また可動イオンの混入が効果的にブロックされ
るので、長時間駆動しても画質の劣化を抑制することが
できる。
【００５１】
【発明の効果】以上述べたように、本発明によれば、絶
縁性基板上に形成したアンダーコート膜の上に、チャネ
ルポリシリコン領域、ソース・ドレイン領域を形成し、
その上にゲート絶縁膜を介してゲート配線層を配置した
トップゲート型ポリシリコン薄膜トランジスタ構造の半
導体装置において、アンダーコートの全面をＳｉＮで構
成することにより、可動イオンの混入を確実に防止する
ことを可能として、特性の安定化を実現すると共に、少
なくともチャネルポリシリコン層の直下の領域におい
て、アンダーコート層の膜厚が、他の領域よりも厚くな
るように構成することにより、マイクロクラックの発生
を抑制できるという効果がある。
縁性基板上に形成したアンダーコート膜の上に、チャネ
ルポリシリコン領域、ソース・ドレイン領域を形成し、
その上にゲート絶縁膜を介してゲート配線層を配置した
トップゲート型ポリシリコン薄膜トランジスタ構造の半
導体装置において、アンダーコートの全面をＳｉＮで構
成することにより、可動イオンの混入を確実に防止する
ことを可能として、特性の安定化を実現すると共に、少
なくともチャネルポリシリコン層の直下の領域におい
て、アンダーコート層の膜厚が、他の領域よりも厚くな
るように構成することにより、マイクロクラックの発生
を抑制できるという効果がある。
【図１】本発明の実施形の半導体装置の断面図である。
【図２】図１の構成を実現するための製造プロセスの説
明図である。
明図である。
【図３】本発明の半導体装置を応用した液晶表示装置の
断面図である。
断面図である。
【図４】従来の半導体装置の断面図である。
【図５】図５の構成を実現するための製造プロセスの説
明図である。
明図である。
【図６】ＳｉＮ膜の膜厚としきい値電圧シフト量の関係
を示す特性図である。
を示す特性図である。
【図７】膜厚差とマイクロクラックの発生率の関係を示
す特性図である。
す特性図である。
１ ガラス基板 ２ アンダーコート層 ３ チャネルポリシリコン層 ４ ソース・ドレイン領域 ５ ゲート絶縁膜 ６ ゲート線層 ７ 層間絶縁膜 ８ ソース・ドレイン配線層 ９ ＬＤＤ領域 １０ ＳｉＮ膜アンダーコート層 １１ ＳｉＯ膜アンダーコート層 １２ レジストマスク １３、１４ イオンドーピング １５ 補助容量配線層 １６ 画素透明電極 １７ 保護膜 １８、２０ ｎ型ＴＦＴ １９ ｐ型ＴＦＴ ２１ 補助容量 ２２ 駆動回路部領域 ２３ 画素表示部領域 ２４ ｎ＋ソース・ドレイン領域 ２５ ｐ＋ソース・ドレイン領域
Claims (5)
- 【請求項１】絶縁性基板上に絶縁性のアンダーコート層
を介してチャネルポリシリコン層及びその両側のソース
・ドレイン領域がそれぞれ形成され、これらの上にゲー
ト絶縁膜を介してゲート線層が形成されたポリシリコン
薄膜トランジスタにおいて、前記アンダーコート層は少
なくとも１層構造のものとして構成されており、このア
ンダーコート層は、前記チャネルポリシリコンが重なっ
ている第１のエリアの厚さが、それ以外の第２のエリア
の厚さよりも厚く構成されていることを特徴とするポリ
シリコン薄膜トランジスタ。 - 【請求項２】前記アンダーコート層は少なくとも２層構
造のものとして構成されており、このアンダーコート層
のうちの１層は前記基板上の全面に形成されたシリコン
窒化膜により構成されており、このアンダーコート層の
トータルの膜厚のうち、前記チャネルポリシリコンが重
なっている前記第１のエリアの膜厚が、それ以外の第２
のエリアの膜厚よりも厚くなっていることを特徴とする
請求項１に記載のポリシリコン薄膜トランジスタ。 - 【請求項３】前記アンダーコート層は、前記基板上の全
面に形成されたシリコン窒化膜の１層のものとして構成
されている、請求項１に記載のポリシリコン薄膜トラン
ジスタ。 - 【請求項４】前記第１のエリアのトータル膜厚がａｎｍ
であり、前記第２のエリアのトータル膜厚がｂｎｍであ
り、ａ≧３０ｎｍ、ｂ≧２８ｎｍ、ａ−ｂ≧２ｎｍであ
ることを特徴とする請求項１乃至３のいずれかに記載の
ポリシリコン薄膜トランジスタ。 - 【請求項５】請求項１乃至４の何れかに記載のポリシリ
コン薄膜トランジスタをスイッチング素子として用いた
ことを特徴とするアクティブマトリクス型液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32298097A JPH11163353A (ja) | 1997-11-25 | 1997-11-25 | ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32298097A JPH11163353A (ja) | 1997-11-25 | 1997-11-25 | ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163353A true JPH11163353A (ja) | 1999-06-18 |
Family
ID=18149805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32298097A Pending JPH11163353A (ja) | 1997-11-25 | 1997-11-25 | ポリシリコン薄膜トランジスタ及びそれを用いたアクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974972B1 (en) * | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| JP2007248987A (ja) * | 2006-03-17 | 2007-09-27 | Toshiba Matsushita Display Technology Co Ltd | 表示装置用のアレイ基板 |
| CN100369266C (zh) * | 2003-09-29 | 2008-02-13 | 友达光电股份有限公司 | 控制薄膜晶体管及其制造方法与含其的电致发光显示装置 |
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
-
1997
- 1997-11-25 JP JP32298097A patent/JPH11163353A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974972B1 (en) * | 1999-10-21 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Thin-film transistor, and liquid crystal display device using the same |
| CN1319177C (zh) * | 1999-10-21 | 2007-05-30 | 松下电器产业株式会社 | 薄膜晶体管、其制造方法以及使用它的液晶装置和衬底 |
| CN100369266C (zh) * | 2003-09-29 | 2008-02-13 | 友达光电股份有限公司 | 控制薄膜晶体管及其制造方法与含其的电致发光显示装置 |
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
| JP2007248987A (ja) * | 2006-03-17 | 2007-09-27 | Toshiba Matsushita Display Technology Co Ltd | 表示装置用のアレイ基板 |
| US7420214B2 (en) | 2006-03-17 | 2008-09-02 | Toshiba Matsushita Display Technology Co., Ltd. | Array substrate for display device |
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