WO2012004925A1 - 半導体装置及びその製造方法並びに液晶表示装置 - Google Patents

半導体装置及びその製造方法並びに液晶表示装置 Download PDF

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多田憲史
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シャープ株式会社
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    • G02F2202/104—Materials and properties semiconductor poly-Si

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a liquid crystal display device.
  • a thin film transistor (TFT) using an amorphous silicon (a-Si: H) film as an active layer can be formed on a large-area substrate at a low temperature, and thus is applied to a semiconductor device such as a liquid crystal display.
  • a display using a TFT using a polycrystalline silicon (poly-Si) film formed at a low temperature as an active layer has also appeared.
  • cost reduction of the apparatus is also demanded.
  • Patent Document 1 proposes a method for manufacturing a semiconductor device in which the number of masks is reduced and the number of photo processes is reduced.
  • a metal film constituting a source electrode and a drain electrode and another metal film formed in the same process as the metal film are used as a semiconductor as a doping mask.
  • the layer is doped with an impurity, and a contact region is formed in the impurity-doped region.
  • a pattern of a transparent conductive film is formed, and the portion of the doping mask that faces the channel region of the semiconductor layer is originally unnecessary as a source electrode layer and a drain electrode layer using the transparent conductive film as a mask. Is selectively removed.
  • the transparent conductive film is in contact with the upper surface of the contact region and covers all the upper surfaces of the metal layers of the source electrode and the drain electrode.
  • a gate electrode formation process there are four photo processes required for TFT formation: a gate electrode formation process, a Si layer pattern formation process, a drain / source pattern formation process, and an ITO pattern and channel region formation process. Cost can be reduced.
  • FIG. 43 is a cross-sectional view showing the structure of the conventional TFT 100.
  • FIG. 44 is a plan view showing a region where the source wiring and the gate wiring intersect.
  • 45 is a sectional view taken along line XXXXV-XXXXV in FIG.
  • the TFT 100 is formed by laminating the gate electrode 102 formed on the glass substrate 101, the gate insulating film 103 made of SiN so as to cover the gate electrode 102, and the gate insulating film 103. And a semiconductor layer 104 made of Si.
  • the semiconductor layer 104 has a channel region 110 facing the gate electrode 102, a contact region 111 which is a high concentration impurity region formed on both sides thereof, and a side region 112 formed on the outside thereof. .
  • a drain / source electrode layer 105 is formed on the glass substrate 101 so as to overlap the side region 112, and an ITO wiring layer 107 is formed so as to overlap the drain / source electrode layer 105. . An end portion of the ITO wiring layer 107 is connected to the contact region 111.
  • the gate wiring 120 and the drain / source wiring 108 intersecting with the gate wiring 120 are formed on the glass substrate 101.
  • a gate insulating film 103 and a semiconductor layer 104 stacked thereon are formed so as to cover the gate wiring 120.
  • a part of the semiconductor layer 104 is covered with the drain / source wiring 108.
  • the drain / source wiring 108 is covered with an ITO wiring layer 107.
  • the conventional semiconductor device has a disadvantage that the photo process is reduced.
  • the photo process for ion doping is reduced by using the drain / source electrode layer 105 as a mask, but in order to form the mask, the side region 112 that is unrelated to the operation of the TFT 100 is formed in the semiconductor layer. It is necessary to form the outer end portion of 104. As a result, the width D of the semiconductor layer 104 increases and it is difficult to reduce the size of the TFT 100.
  • FIG. 7B of Patent Document 1 discloses a configuration in which the drain / source electrode layer 105 is not provided in the side region 112. According to this configuration, since the contact region 111 is connected to the drain / source electrode layer 105 via the ITO wiring layer 107 having a high resistance on the contact region 111, the on-current characteristics of the TFT 100 are deteriorated. Inevitable. In addition, since it is necessary to form the drain / source electrode layer 105 outside the TFT 100 region and the semiconductor layer 104 region, it is difficult to downsize the TFT 100 including the drain / source wiring layer.
  • the metal pattern (drain / source electrode layer 105) serving as a mask is directly formed in the channel region 110 of the semiconductor layer 104, there is a concern about metal contamination in the channel region. Further, when the metal pattern is etched to expose the channel region 110, the surface of the semiconductor layer 104 in the channel region 110 is also etched, which deteriorates the characteristics of the TFT 100 and increases the leakage current. is there.
  • a stable low contact resistance is realized to connect the ITO wiring to the contact region 111 directly or via an unstable surface metal layer (for example, a low-temperature surface silicide layer such as a MoSi layer). Difficult to do.
  • an unstable surface metal layer for example, a low-temperature surface silicide layer such as a MoSi layer.
  • Patent Document 1 discloses activation of impurities introduced into a semiconductor layer by laser irradiation. However, laser irradiation can be performed without affecting the lower gate layer and the drain / source electrode layer. Have difficulty.
  • the present invention has been made in view of such various points, and a main object of the present invention is to stabilize the characteristics of the semiconductor device while miniaturizing it.
  • a semiconductor device is formed on a gate electrode formed on an insulating substrate, a gate insulating film covering the gate electrode, and a surface of the gate insulating film.
  • a semiconductor device comprising a semiconductor layer having a channel region facing a gate electrode and an electrode layer connected to the semiconductor layer, wherein an island-shaped interlayer insulation covering the channel region is provided on a surface of the semiconductor layer A film is formed, and an end portion of the interlayer insulating film is sandwiched between the semiconductor layer and the electrode layer.
  • the interlayer insulating film has an outer shape viewed from the normal direction of the surface of the insulating substrate.
  • the electrode layer is connected to the end portion of the semiconductor layer.
  • the method for manufacturing a semiconductor device includes a step of forming a gate electrode having a predetermined shape on an insulating substrate, and a first insulating material layer, a semiconductor so as to cover the gate electrode on the insulating substrate.
  • a semiconductor layer having a predetermined shape is formed from the semiconductor material layer by etching the semiconductor material layer and the first insulating material layer, and a gate insulating film having the same shape as the semiconductor layer is formed from the first insulating material layer.
  • the liquid crystal display device includes an element substrate on which a plurality of semiconductor elements are formed, a counter substrate disposed opposite to the element substrate, and a liquid crystal layer provided between the counter substrate and the element substrate.
  • the element substrate includes a gate electrode formed on an insulating substrate, a gate insulating film covering the gate electrode, and a surface of the gate insulating film.
  • the outer shape seen is the outer shape of the first semiconductor layer. Also a small shape in the same width, the electrode layer is connected to an end of the first semiconductor layer.
  • the electrode layer is connected to the end portion of the semiconductor layer, the width of the semiconductor layer in one direction in the surface direction can be reduced to reduce the size of the semiconductor device. Further, since the channel region of the semiconductor layer is covered with the interlayer insulating film, the channel region can be protected by the interlayer insulating film when forming the electrode portion, so that deterioration of the characteristics of the semiconductor device can be prevented.
  • the channel region of the semiconductor material layer is covered with a second insulating material layer, and the second insulating material Since the semiconductor layer having a predetermined shape is formed by etching the layer, the semiconductor material layer, and the first insulating material layer, the pinhole that appears when the semiconductor material layer crystallizes during the etching. It becomes possible to prevent a semiconductor device from being defective due to damage to the gate insulating film.
  • FIG. 1 is a plan view showing the configuration of the TFT according to the first embodiment.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is a plan view showing a crossing portion between the gate wiring and the source wiring of the first embodiment.
  • 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is an enlarged plan view schematically showing a part of the TFT substrate according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a partial structure of the liquid crystal display device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a gate electrode constituting the TFT of the first embodiment.
  • FIG. 8 is a cross-sectional view showing the gate wiring constituting the intersecting portion of the first embodiment.
  • FIG. 1 is a plan view showing the configuration of the TFT according to the first embodiment.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is
  • FIG. 9 is a cross-sectional view showing a semiconductor material layer constituting the TFT of the first embodiment.
  • FIG. 10 is a cross-sectional view showing a semiconductor material layer constituting the intersecting portion of the first embodiment.
  • FIG. 11 is a cross-sectional view showing a semiconductor material layer into which an impurity element is implanted through the second mask of the first embodiment.
  • FIG. 12 is a cross-sectional view showing the second mask provided in the region where the intersecting portion of the first embodiment is formed.
  • FIG. 13 is a cross-sectional view showing a semiconductor material layer irradiated with the laser light of the first embodiment.
  • FIG. 14 is a cross-sectional view showing a semiconductor material layer constituting the intersecting portion of the first embodiment.
  • FIG. 15 is a cross-sectional view showing a second insulating material layer constituting the TFT of the first embodiment.
  • FIG. 16 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion of the first embodiment.
  • FIG. 17 is a cross-sectional view showing the etched second insulating material layer according to the first embodiment.
  • FIG. 18 is a cross-sectional view showing the etched second insulating material layer of the first embodiment.
  • FIG. 19 is a cross-sectional view showing a first semiconductor layer constituting the TFT of the first embodiment.
  • FIG. 20 is a cross-sectional view showing the second semiconductor layer constituting the intersecting portion of the first embodiment.
  • FIG. 21 is a cross-sectional view showing a gate insulating film and a first interlayer insulating film constituting the TFT according to the first embodiment.
  • FIG. 22 is a cross-sectional view showing the gate insulating film and the second interlayer insulating film that constitute the intersection of the first embodiment.
  • FIG. 23 is a cross-sectional view showing an electrode material layer constituting the TFT of the first embodiment.
  • FIG. 24 is a cross-sectional view showing an electrode material layer constituting the intersecting portion of the first embodiment.
  • FIG. 25 is a cross-sectional view showing drain / source electrodes constituting the TFT according to the first embodiment.
  • FIG. 26 is a cross-sectional view showing source wirings that constitute the intersecting portion of the first embodiment.
  • FIG. 27 is a cross-sectional view showing a fourth interlayer insulating film in which the contact hole of Embodiment 1 is formed.
  • FIG. 28 is a cross-sectional view showing a fourth interlayer insulating film covering the intersecting portion of the first embodiment.
  • FIG. 29 is a cross-sectional view showing an ITO material layer constituting the TFT according to the first embodiment.
  • FIG. 30 is a cross-sectional view showing an ITO material layer formed on the intersection of the first embodiment.
  • FIG. 31 is a cross-sectional view showing a semiconductor material layer in which an impurity element is implanted through a mask in the TFT formation region of the second embodiment.
  • FIG. 32 is a cross-sectional view showing a semiconductor material layer in which an impurity element is implanted through a mask in the intersection forming region of the second embodiment.
  • FIG. 33 is a cross-sectional view showing a semiconductor material layer irradiated with the laser light of the second embodiment.
  • FIG. 34 is a cross-sectional view showing a semiconductor material layer constituting an intersecting portion of the second embodiment.
  • FIG. 35 is a cross-sectional view showing a second insulating material layer constituting the TFT of the second embodiment.
  • FIG. 36 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion of the second embodiment.
  • FIG. 37 is a cross-sectional view showing the etched second insulating material layer of the second embodiment.
  • FIG. 38 is a cross-sectional view showing the etched second insulating material layer of the second embodiment.
  • FIG. 39 is a cross-sectional view showing a second insulating material layer constituting the TFT of the third embodiment.
  • FIG. 40 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion of the third embodiment.
  • FIG. 41 is a cross-sectional view showing the etched second insulating material layer according to the third embodiment.
  • FIG. 42 is a cross-sectional view showing the etched second insulating material layer of the third embodiment.
  • FIG. 43 is a cross-sectional view showing the structure of a conventional TFT.
  • FIG. 44 is a plan view showing a region where a conventional source line and a gate line intersect.
  • 45 is a sectional view taken along line XXXV-XXXV in FIG.
  • Embodiment 1 of the Invention 1 to 30 show Embodiment 1 of the present invention.
  • FIG. 1 is a plan view showing a configuration of a TFT (Thin-Film Transistor) 16.
  • 2 is a cross-sectional view taken along line II-II in FIG.
  • FIG. 3 is a plan view showing an intersection of the gate line 13 and the source line 14.
  • 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is an enlarged plan view schematically showing a part of the TFT substrate 10.
  • FIG. 6 is a cross-sectional view illustrating a partial structure of the liquid crystal display device 1.
  • 7 to 30 are cross-sectional views showing a manufacturing process of the TFT 16 or the intersecting portion.
  • liquid crystal display device 1 in which TFTs 16 as a plurality of semiconductor elements are formed will be described as an example.
  • the liquid crystal display device 1 is provided between a TFT substrate 10 which is an element substrate, a counter substrate 11 disposed to face the TFT substrate 10, and the counter substrate 11 and the TFT substrate 10.
  • the liquid crystal layer 23 is provided.
  • the counter substrate 11 has a glass substrate 25 as a transparent insulating substrate and a common electrode 26 formed on the liquid crystal layer 23 side.
  • the common electrode 26 is made of a transparent conductive film such as ITO (Indium Tin Oxide).
  • the TFT substrate 10 is configured as a so-called active matrix substrate.
  • a plurality of pixels 12 that are display unit areas are arranged in a matrix.
  • Each pixel 12 is formed with a pixel electrode 15 for driving the liquid crystal layer, as shown in FIG.
  • the pixel electrode 15 is formed in a rectangular shape and is made of a transparent conductive film such as ITO.
  • the TFT substrate 10 includes a glass substrate 28 as a transparent insulating substrate, a plurality of gate wirings 13 formed on the glass substrate 28, and a plurality of source wirings 14 crossing the gate wiring 13. As shown in FIG. 5, the plurality of source lines 14 are formed to extend in parallel to each other. The plurality of gate lines 13 are arranged at a predetermined interval and intersect the source line 14.
  • a storage capacitor element 21 is formed which is constituted by a capacitor wiring 20 that extends across the source wiring 14 and a capacitor electrode 22 that faces the capacitor wiring 20.
  • the capacitor electrode 22 is composed of a semiconductor layer such as polysilicon into which an impurity element is implanted at a high concentration.
  • TFTs 16 which are switching elements for switching the pixel electrodes 15 are provided for the respective pixels 12.
  • the TFT 16 of the present embodiment is configured as a dual gate type having two gate electrodes 17, for example. As a result, the leakage current is reduced and the reliability with respect to a high applied voltage is increased.
  • the TFT 16 has a bottom gate structure called an inverted stagger type.
  • a protective film 29 is uniformly formed on the surface of the glass substrate 28 constituting the TFT substrate 10.
  • the gate electrode 17 formed as a part of the gate wiring 13 on the surface of the protective film 29, the gate insulating film 30 covering the gate electrode 17, and the first formed on the surface of the gate insulating film.
  • a semiconductor layer 31 and a drain / source electrode 18 which is an electrode layer connected to the first semiconductor layer 31 are formed.
  • the gate insulating film 30 is made of, for example, a silicon nitride film or a silicon oxide film, and is formed in an island shape wider than the gate electrode 17.
  • the first semiconductor layer 31 is made of polysilicon, for example, and is formed in an island shape having the same shape as the gate insulating film 30. That is, the side surface of the gate insulating film 30 and the side surface of the first semiconductor layer 31 are formed flush with each other.
  • the first semiconductor layer 31 includes a channel region 36 facing the gate electrode 17 and a drain / source region 34 disposed so as to sandwich the channel region 36. Impurity elements are implanted in the drain / source regions 34 at high concentrations. The drain / source region 34 overlapping the source wiring 14 is electrically connected to the source wiring 14.
  • the first interlayer insulating film 41 On the surface of the first semiconductor layer 31, an island-shaped first interlayer insulating film 41 covering the channel region 36 is formed.
  • the first interlayer insulating film 41 has an outer shape that is slightly smaller than the first semiconductor layer 31. That is, the first interlayer insulating film 41 is smaller in outer shape when viewed from the normal direction of the surface of the glass substrate 28 than the outer shape of the first semiconductor layer 31 with the same width (for example, about 0.1 to 2.0 ⁇ m). It has a shape.
  • the width in one direction in the surface direction along the surface of the glass substrate 28 in the first interlayer insulating film 41 is larger than the width in one direction in the surface direction in the gate electrode 17. Further, the width in one direction of the surface direction in the first interlayer insulating film 41 is larger than the width in one direction of the surface direction in the channel region 36. On the other hand, the width in one direction of the surface direction of the first interlayer insulating film 41 is smaller than the width in one direction of the surface direction of the first semiconductor layer 31.
  • the drain / source electrode 18 is formed on the protective film 29 so as to cover the first interlayer insulating film 41. An end portion of the first interlayer insulating film 41 is sandwiched between the first semiconductor layer 31 and the drain / source electrode 18. Thus, the drain / source electrode 18 is connected to the end of the first semiconductor layer 31. Further, the side surface of the gate insulating film 30 and the side surface of the first semiconductor layer 31 are directly covered with the drain / source electrode 18.
  • the drain / source electrode 18 is covered with a fourth interlayer insulating film 44.
  • a contact hole 45 is formed through the fourth interlayer insulating film 44 on the drain / source electrode 18.
  • a pixel electrode 15 that is an ITO electrode layer is formed on the surface of the fourth interlayer insulating film 44. The pixel electrode 15 is connected to the drain / source electrode 18 through the contact hole 45.
  • the capacitor wiring 20 constituting the storage capacitor element 21 is made of the same material as the gate wiring 13 and is formed on the surface of the protective film 29.
  • the capacitor wiring 20 is covered with an island-shaped gate insulating film 30.
  • a capacitor electrode 22 having the same shape as the gate insulating film 30 is stacked on the surface of the gate insulating film 30.
  • the first interlayer insulating film 41 is laminated on the surface of the capacitor electrode 22.
  • the first interlayer insulating film 41 on the capacitor electrode 22 has a width in one direction in the surface direction smaller than that of the capacitor electrode 22.
  • island-shaped electrode portions 48 are formed on the protective film 29 so as to cover a part of the first interlayer insulating film 41.
  • the electrode portion 48 is provided so as to sandwich the end portion of the first interlayer insulating film 41, and is connected to the end portion of the capacitive electrode 22.
  • the capacitor electrode 22 and the first interlayer insulating film 41 are covered with a fourth interlayer insulating film 44.
  • a contact hole 46 is formed through the electrode portion 48 in the fourth interlayer insulating film 44.
  • a pixel electrode 15 is formed on the surface of the fourth interlayer insulating film 44. The pixel electrode 15 is connected to the electrode portion 48 through the contact hole 46.
  • intersection 51 As shown in FIGS. 3 and 4, an intersection 51 where the gate line 13 and the source line 14 intersect is formed at the end of the gate line 13. Between the gate wiring 13 and the source wiring 14 intersecting each other, a second semiconductor layer 32 and a second interlayer formed on the surface of the second semiconductor layer 32 and made of the same material as the first interlayer insulating film 41 are formed. An insulating film 42 is interposed.
  • a protective film 29 is formed on the surface of the glass substrate 28, and the gate wiring 13 and the electrode terminals 47 connected to the gate wiring 13 are formed on the surface of the protective film 29. Is formed.
  • the electrode terminal 47 is made of the same material as the drain / source electrode 18, and a part of the electrode terminal 47 overlaps the end of the gate wiring 13.
  • the gate wiring 13 is covered with a gate insulating film 30, and the second semiconductor layer 32 and the second interlayer insulating film 42 are stacked in this order on the surface of the gate insulating film 30.
  • a source wiring 14 is formed on the surface of the second interlayer insulating film 42.
  • the source wiring 14, the second interlayer insulating film 42 and the electrode terminal 47 are covered with a fourth interlayer insulating film 44.
  • intersection 52 As shown in FIG. 5, an intersection 52 is formed at the intersection between the capacitor wiring 20 and the source wiring 14. At the intersection 52, the third semiconductor layer 33 and the third interlayer insulating film 43 stacked on the surface of the third semiconductor layer 33 are interposed between the capacitor wiring 20 and the source wiring 14.
  • the third semiconductor layer 33 is made of the same material as the second semiconductor layer 32.
  • the third interlayer insulating film 43 is made of the same material as the first interlayer insulating film 41 and the second interlayer insulating film 42.
  • FIG. 7 is a cross-sectional view showing the gate electrode 17 constituting the TFT 16.
  • FIG. 8 is a cross-sectional view showing the gate wiring 13 constituting the intersecting portion 51.
  • a protective film 29 is uniformly formed on the surface of the glass substrate 28.
  • the protective film 29 is preferably made of a material having a high etching selectivity with respect to a first insulating material layer 54 to be a gate insulating film 30 described later.
  • a metal material layer is uniformly formed on the surface of the protective film 29, and the gate wiring 13 including the gate electrode 17 from the metal material layer and a capacitor are formed by photolithography using a first mask (not shown).
  • the wiring 20 is formed.
  • the first insulating material layer 54, the semiconductor material layer 55, and the second insulating material layer 56 are formed on the glass substrate 28 so as to cover the gate electrode 17 (gate wiring 13) and the capacitor wiring 20 by, for example, the CVD method. Are stacked in this order.
  • FIG. 9 is a cross-sectional view showing the semiconductor material layer 55 constituting the TFT 16.
  • FIG. 10 is a cross-sectional view showing the semiconductor material layer 55 constituting the intersecting portion 51.
  • FIG. 11 is a cross-sectional view showing the semiconductor material layer 55 in which the impurity element 64 is implanted through the second mask 61.
  • FIG. 12 is a cross-sectional view showing the second mask 61 provided in the region where the intersection 51 is formed.
  • FIG. 13 is a cross-sectional view showing the semiconductor material layer 55 irradiated with the laser beam 65.
  • FIG. 14 is a cross-sectional view showing the semiconductor material layer 55 constituting the intersecting portion 51.
  • FIG. 15 is a cross-sectional view showing a second insulating material layer constituting the TFT 16.
  • FIG. 16 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion 51.
  • a semiconductor material layer 55 made of silicon is uniformly formed on the surface of the gate insulating film 30.
  • a second mask 61 is formed on the surface of the semiconductor material layer 55.
  • the second mask 61 is formed as a resist pattern that covers the region to be the channel region 36 in the formation region of the TFT 16 and has the opening 60 in the region to be the drain / source region 34. Further, in the region that becomes the intersecting portions 51 and 52, the whole is covered with the second mask 61 as shown in FIG. 12. Further, the second mask 61 also has an opening (not shown) in the region that becomes the capacitive electrode 22.
  • the impurity element 64 is ion-implanted into the semiconductor material layer 55 through the second mask 61.
  • the drain / source region 34 and the capacitor electrode 22 as high-concentration impurity regions are formed in the semiconductor material layer 55 at predetermined positions. Further, a region between these drain / source regions 34 becomes a channel region 36.
  • the high concentration impurity region is not formed in the regions to be the intersections 51 and 52.
  • the entire semiconductor material layer 55 is irradiated with a laser beam such as an excimer laser, thereby the semiconductor material layer 55. Is polycrystallized.
  • a laser beam such as an excimer laser
  • the high-concentration impurity region can be thermally activated simultaneously with the polycrystallization of the semiconductor material layer 55. That is, according to the present embodiment, the heat treatment step only for activating the high concentration impurity region can be omitted.
  • a high concentration impurity region activation process may be performed later.
  • a second insulating material layer 56 is uniformly formed on the surface of the semiconductor material layer 55 by a CVD method or the like. It is desirable that the second insulating material layer 56 be made of a material having a large selection ratio during etching with respect to the silicon of the semiconductor material layer 55.
  • a third mask 62 is formed on the surface of the second insulating material layer 56.
  • the third mask 62 has the same shape as the first semiconductor layer 31, the second semiconductor layer 32, and the third semiconductor layer 33 when viewed from the normal direction of the surface of the glass substrate 28, and overlaps each of the semiconductor layers 31 to 33.
  • the resist pattern is formed as described above.
  • the semiconductor material layer 55, the first insulating material layer 54, and the second insulating material layer 56 are etched through the third mask 62.
  • FIG. 17 is a cross-sectional view showing the etched second insulating material layer 56.
  • FIG. 18 is a cross-sectional view showing the etched second insulating material layer 56.
  • FIG. 19 is a cross-sectional view showing the first semiconductor layer 31 constituting the TFT 16.
  • FIG. 20 is a cross-sectional view showing the second semiconductor layer 32 constituting the intersecting portion 51.
  • FIG. 21 is a cross-sectional view showing the gate insulating film 30 and the first interlayer insulating film 41 constituting the TFT 16.
  • FIG. 22 is a cross-sectional view showing the gate insulating film 30 and the second interlayer insulating film 42 constituting the intersecting portion 51.
  • the second insulating material layer 56 is etched through the third mask 62. Since this etching needs to be isotropic etching, it is desirable to perform it by wet etching.
  • the lower end portion of the etched second insulating material layer 56 has the same width as the third mask 62 and is formed to have the same width as each of the first semiconductor layer 31, the second semiconductor layer 32, and the third semiconductor layer 33.
  • the semiconductor material layer 55 is anisotropically etched through the third mask 62, whereby the first semiconductor layer 31 and the second semiconductor layer 55 having a predetermined shape are formed from the semiconductor material layer 55.
  • the semiconductor layer 32 and the third semiconductor layer 33 are formed.
  • the first insulating material layer 54 is anisotropically etched through the third mask 62, whereby the first semiconductor layer 31, the second semiconductor layer 32, and the third semiconductor layer 33 are formed.
  • a gate insulating film 30 having the same shape as that is formed.
  • the second insulating material layer 56 is also etched in the lateral direction at the same time. As a result, the second insulating material layer 56, the first interlayer insulating film 41, the second interlayer insulating film 42, and A third interlayer insulating film 43 is formed.
  • the side surfaces of the first interlayer insulating film 41, the second interlayer insulating film 42, and the third interlayer insulating film 43 are inclined, and the first interlayer insulating film 41 to the first interlayer insulating film 41 are formed in the region where the TFT 16 and the storage capacitor element 21 are formed.
  • An end portion of the semiconductor layer 31 is exposed.
  • the end of the second semiconductor layer 32 is exposed from the second interlayer insulating film 42, and in the formation region of the intersection 52, the third semiconductor insulating layer 43 extends from the third interlayer insulation film 43.
  • the end of 33 is exposed.
  • the degree of exposure of the end portions of the semiconductor layers 31 to 33 is controlled by the etching amount.
  • the protective film 29 has a sufficiently large selection ratio with respect to the gate insulating film 30 and the like.
  • the drain / source electrode 18, the source wiring 14, the electrode terminal 47, and the electrode portion 48 are formed.
  • FIG. 23 is a cross-sectional view showing the electrode material layer 58 constituting the TFT 16.
  • FIG. 24 is a cross-sectional view showing the electrode material layer 58 constituting the intersecting portion 51.
  • FIG. 25 is a cross-sectional view showing drain / source electrodes constituting the TFT 16.
  • FIG. 26 is a cross-sectional view showing the source wiring 14 constituting the intersecting portion 51.
  • an electrode material layer 58 made of a metal material is uniformly formed so as to cover the first interlayer insulating film 41, the second interlayer insulating film 42, and the third interlayer insulating film 43. To do. Subsequently, as shown in FIG. 25 and FIG. 26, the electrode material layer 58 is etched through a fourth mask (not shown), so that a part of the first interlayer insulating film 41 and the first semiconductor layer 31 are etched. A drain / source electrode 18 is formed so as to cover an end which is a part of the electrode. Thus, the drain / source electrode 18 is connected to the end portion of the first semiconductor layer 31.
  • the electrode part 48 is formed so as to cover a part of the first interlayer insulating film 41 and the end part of the capacitive electrode 22, thereby connecting the electrode part 48 to the capacitive electrode 22.
  • the source wiring 14 that covers part of the second interlayer insulating film 42 and part of the third interlayer insulating film 43 is formed, and the electrode terminal 47 that covers the end of the gate wiring 13 is formed.
  • the electrode terminal 47 is connected to the gate wiring 13.
  • the source wiring 14 and the capacitor wiring 20 are insulated by the third semiconductor layer 33 and the third interlayer insulating film 43.
  • the source wiring 14 and the gate wiring 13 are insulated by the second semiconductor layer 32 and the second interlayer insulating film 42.
  • the fourth interlayer insulating film 44 and the pixel electrode 15 are formed.
  • FIG. 27 is a cross-sectional view showing the fourth interlayer insulating film 44 in which the contact hole 45 is formed.
  • FIG. 28 is a cross-sectional view showing the fourth interlayer insulating film 44 covering the intersection 51.
  • FIG. 29 is a cross-sectional view showing an ITO material layer 59 constituting the TFT 16.
  • FIG. 30 is a cross-sectional view showing an ITO material layer 59 formed on the intersection 51.
  • a fourth interlayer insulating film 44 is uniformly formed so as to cover the drain / source electrode 18, the source wiring 14, the electrode terminal 47 and the electrode portion 48.
  • a contact hole 45 is formed through the fourth interlayer insulating film 44 on the drain / source electrode 18 by photolithography.
  • an ITO material layer 59 is uniformly formed on the surface of the fourth interlayer insulating film 44.
  • an ITO material layer 59 is also formed inside the contact hole 45.
  • the pixel electrode 15 is formed from the ITO material layer 59 by photolithography.
  • the TFT substrate 10 is manufactured as described above. Further, the common substrate 26 made of an ITO film, a color filter (not shown), and the like are formed on the glass substrate 25 to manufacture the counter substrate 11. Thereafter, the TFT substrate 10 and the counter substrate 11 are bonded together via a liquid crystal layer 23 and a seal member (not shown), whereby the liquid crystal display device 1 is manufactured.
  • the drain / source electrode 18 and the first semiconductor layer 31 are connected to the end of the first semiconductor layer 31.
  • the channel region 36 of the first semiconductor layer 31 is covered with the first interlayer insulating film 41, the channel region 36 can be protected by the first interlayer insulating film 41 when the drain / source electrode 18 is formed. Degradation of the characteristics of the TFT 16 can be prevented.
  • the gate insulating film 30 not only the gate insulating film 30 but also the second interlayer insulating film 42 or the second interlayer insulating film 42 is provided between the source wiring 14 and the gate wiring 13 and between the source wiring 14 and the capacitor wiring 20. Since the three-layer insulating film 43 is also interposed, the capacitance between the source wiring 14 and the gate wiring 13 can be reduced, and the capacitance between the source wiring 14 and the capacitive wiring 20 can be reduced. As a result, an increase in signal delay and power consumption can be suppressed.
  • drain / source electrode 18 made of a metal material is connected to the drain / source region 34, which is a high concentration impurity region, instead of the ITO electrode layer, the contact resistance between the first semiconductor layer 31 and the electrode layer. Can be reduced.
  • the high-concentration impurity region can be thermally activated simultaneously with the crystallization by the laser beam, and the number of processes can be reduced.
  • Embodiment 2 of the Invention >> 31 to 38 show Embodiment 2 of the present invention.
  • the same portions as those in FIGS. 1 to 30 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • FIG. 31 is a cross-sectional view showing a semiconductor material layer into which an impurity element is implanted through a mask in the TFT formation region of the second embodiment.
  • FIG. 32 is a cross-sectional view showing a semiconductor material layer in which an impurity element is implanted through a mask in the intersection forming region of the second embodiment.
  • FIG. 33 is a cross-sectional view showing a semiconductor material layer irradiated with laser light.
  • FIG. 34 is a cross-sectional view showing a semiconductor material layer constituting the intersection.
  • FIG. 35 is a cross-sectional view showing a second insulating material layer constituting the TFT.
  • FIG. 36 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion.
  • FIG. 37 is a cross-sectional view showing the etched second insulating material layer.
  • FIG. 38 is a cross-sectional view showing the etched second insulating material layer.
  • the resist is exposed from the surface side (gate electrode 17 side) of the glass substrate 28.
  • the resist is exposed from the back side (the side opposite to the gate electrode 17) of the glass substrate 28.
  • the resist formed on the surface of the semiconductor material layer 55 is exposed from the back side of the glass substrate 28 to face the gate electrode 17.
  • a second mask 61 is formed so that the resist remains in the region and the region facing the gate wiring 13.
  • an impurity element is ion-implanted into the semiconductor material layer 55 exposed from the second mask 61.
  • the drain / source region 34 is formed in the formation region of the TFT 16 and the high-concentration impurity region 66 is formed in the formation region of the intersection 51.
  • the entire semiconductor material layer 55 is irradiated with a laser beam such as an excimer laser, thereby the semiconductor material layer 55. Is polycrystallized.
  • a laser beam such as an excimer laser
  • the drain / source region 34 and the high-concentration impurity region 66 can be thermally activated simultaneously with the polycrystallization of the semiconductor material layer 55. Therefore, according to this embodiment, the heat treatment step only for activating the high concentration impurity region can be omitted.
  • a second insulating material layer 56 is uniformly formed on the surface of the semiconductor material layer 55 by a CVD method or the like.
  • a third mask 62 is formed on the surface of the second insulating material layer 56.
  • the third mask 62 is formed in a region where the first semiconductor layer 31, the second semiconductor layer 32, and the third semiconductor layer 33 are formed when viewed from the normal direction of the surface of the glass substrate 28.
  • the second insulating material layer 56 is etched through the third mask 62. This etching is performed by wet etching which is isotropic etching.
  • the lower end portion of the etched second insulating material layer 56 has the same width as the third mask 62 and is formed to have the same width as each of the first semiconductor layer 31, the second semiconductor layer 32, and the third semiconductor layer 33.
  • the first interlayer insulating film as shown in FIGS. 21 and 22 is etched by etching the semiconductor material layer 55, the first insulating material layer 54, and the second insulating material layer 56, respectively. 41, a first semiconductor layer 31, a second interlayer insulating film 42, a second semiconductor layer 32, and a gate insulating film 30 are formed. Then, the TFT substrate 10 is manufactured in the same manner as in the first embodiment, and then the liquid crystal display device 1 is manufactured.
  • Embodiment 3 of the Invention >> 39 to 42 show Embodiment 3 of the present invention.
  • FIG. 39 is a cross-sectional view showing a second insulating material layer constituting the TFT of the third embodiment.
  • FIG. 40 is a cross-sectional view showing a second insulating material layer constituting the intersecting portion of the third embodiment.
  • FIG. 41 is a cross-sectional view showing the etched second insulating material layer.
  • FIG. 42 is a cross-sectional view showing the etched second insulating material layer.
  • the first semiconductor layer 31 or the like constituting the TFT 16 or the like is configured by a semiconductor layer made of polysilicon, whereas in the third embodiment, IGZO (oxide semiconductor) is used instead of polysilicon as the semiconductor layer. : In-Ga-ZnO 4 ).
  • the IGZO layer 70 is formed on the surface of the first insulating material layer 54, and the second insulating material layer 56 is uniformly formed on the surface of the IGZO layer 70.
  • the third mask 62 is formed, the second insulating material layer 56 is wet-etched through the third mask 62 as shown in FIGS.
  • the IGZO layer 70, the first insulating material layer 54, and the second insulating material layer 56 are etched, whereby the first interlayer insulating film 41 and the first semiconductor layer 31 made of IGZO.
  • the second interlayer insulating film 42, the second semiconductor layer 32 made of IGZO, and the gate insulating film 30 are formed.
  • the TFT substrate 10 is manufactured in the same manner as in the first embodiment, and then the liquid crystal display device 1 is manufactured.
  • the same effect as in the first embodiment can be obtained, and the off-leakage current in the TFT 16 can be significantly reduced, and the impurity element is ion-implanted into the first semiconductor layer 31 and the like. Since the process becomes unnecessary, the number of processes can be further reduced.
  • the TFT substrate 10 having the TFT 16 and the liquid crystal display device have been described as the semiconductor device.
  • the present invention is not limited to this, for example, a semiconductor device including other semiconductor elements such as a diode, The present invention can also be applied to other display devices such as an organic EL display device.
  • the present invention is useful for a semiconductor device, a manufacturing method thereof, and a liquid crystal display device.
  • Liquid crystal display device 10 TFT substrate (element substrate) 11 Counter substrate 13 Gate wiring 14 Source wiring 17 Gate electrode 18 Drain / source electrode (electrode layer) 28 Glass substrate (insulating substrate) 30 Gate insulation film 31 First semiconductor layer 32 Second semiconductor layer 33 Third semiconductor layer 34 Drain / source region 36 channel region 41 First interlayer insulating film 42 Second interlayer insulating film 54 First insulating material layer 55 Semiconductor material layer 56 Second insulating material layer 61 Second mask (resist pattern)

Landscapes

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Abstract

　半導体装置は、絶縁性基板上に形成されたゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜の表面に形成され、ゲート電極に対向するチャネル領域を有する半導体層と、半導体層に接続された電極層とを備える。そして、半導体層の表面には、チャネル領域を覆う島状の層間絶縁膜が形成され、層間絶縁膜の端部は、半導体層及び電極層によって挟まれており、層間絶縁膜は、絶縁性基板の表面の法線方向から見た外形が、半導体層の外形よりも同一幅で小さい形状であり、電極層は半導体層の端部に接続されている。

Description

半導体装置及びその製造方法並びに液晶表示装置
　本発明は、半導体装置及びその製造方法並びに液晶表示装置に関するものである。
　アモルファスシリコン（ａ－Ｓｉ：Ｈ）膜を活性層とした薄膜トランジスタ（ＴＦＴ）は、大面積基板上に低温で形成することができることから、液晶ディスプレイ等の半導体装置に応用されている。近年、ディスプレイの低消費電力化のために、低温形成された多結晶シリコン（ｐｏｌｙ－Ｓｉ）膜を活性層としたＴＦＴによるディスプレイも登場している。その一方で、装置の低コスト化も求められている。これに対し、特許文献１には、マスク枚数を低減し、フォト工程を減少させた半導体装置の製造方法が提案されている。
　上記特許文献１の製造方法では、逆スタガ型ＴＦＴの形成において、ソース電極及びドレイン電極を構成する金属膜と、上記金属膜と同一の工程で形成された他の金属膜とをドーピングマスクとして半導体層に不純物をドープし、当該不純物ドープ領域にコンタクト領域を形成する。その後、透明導電膜のパターンを形成し、上記透明導電膜をマスクとして、上記ドーピングマスクのうち半導体層のチャネル領域に対向する部分は、ソース電極層及びドレイン電極層として本来不要であるため、これを選択除去する。
　上記透明導電膜は上記コンタクト領域の上面に接触し、かつ、ソース電極及びドレイン電極の金属層の上面を全て覆っている。その結果、ＴＦＴの形成に必要なフォト工程は、ゲート電極の形成工程、Ｓｉ層パターンの形成工程、ドレイン・ソースパターンの形成工程、及びＩＴＯパターン及びチャネル領域の形成工程の４つとなるため、製造コストを低減できることとなる。
特開平８－８８３６８号公報
　ここで、図４３は、上記従来のＴＦＴ１００の構造を示す断面図である。図４４は、ソース配線とゲート配線とが交差する領域を示す平面図である。図４５は、図４４におけるXXXXV－XXXXV線断面図である。
　ＴＦＴ１００は、図４３に示すように、ガラス基板１０１上に形成されたゲート電極１０２と、ゲート電極１０２を覆うように形成されたＳｉＮからなるゲート絶縁膜１０３と、ゲート絶縁膜１０３に積層されたＳｉからなる半導体層１０４とを有している。半導体層１０４には、ゲート電極１０２に対向するチャネル領域１１０と、その両側に形成された高濃度不純物領域であるコンタクト領域１１１と、その外側に形成された側部領域１１２とを有している。
　また、ガラス基板１０１上には、上記側部領域１１２に重なるようにドレイン・ソース電極層１０５が形成されると共に、ＩＴＯ配線層１０７が上記ドレイン・ソース電極層１０５に重なるように形成されている。ＩＴＯ配線層１０７の端部は、上記コンタクト領域１１１に接続されている。
　一方、図４４及び図４５に示すように、ガラス基板１０１上には、ゲート配線１２０と、これに交差するドレイン・ソース配線１０８とが形成されている。また、ガラス基板１０１上には、ゲート配線１２０を覆うように、ゲート絶縁膜１０３及びこれに積層された半導体層１０４が形成されている。半導体層１０４の一部は、上記ドレイン・ソース配線１０８によって覆われている。ドレイン・ソース配線１０８は、ＩＴＯ配線層１０７によって覆われている。
　しかし、上記従来の半導体装置では、フォト工程を低減した弊害がある。
　すなわち、ドレイン・ソース電極層１０５をマスクにすることによりイオンドープ用のフォト工程を削減しているが、当該マスクを形成するために、ＴＦＴ１００の動作とは無関係である側部領域１１２を半導体層１０４の外側端部に形成する必要がある。その結果、半導体層１０４の幅Ｄが大きくなって、ＴＦＴ１００を小型化することが難しくなる。
　また、図示しないが、上記特許文献１の図７（ｂ）には、ドレイン・ソース電極層１０５を側部領域１１２に設けない構成が開示されている。この構成によれば、コンタクト領域１１１上の抵抗の高いＩＴＯ配線層１０７を介して、上記コンタクト領域１１１がドレイン・ソース電極層１０５に接続されることとなるため、ＴＦＴ１００のオン電流特性が悪化することが避けられない。しかも、ドレイン・ソース電極層１０５をＴＦＴ１００領域及び半導体層１０４領域の外部に形成する必要があるため、ドレイン・ソース配線層を含めてＴＦＴ１００を小型化することが難しい。
　また、半導体層１０４のチャネル領域１１０に直接にマスクとなる金属パターン（ドレイン・ソース電極層１０５）を形成する構成であるため、チャネル領域への金属汚染が懸念される。さらに、この金属パターンをエッチングしてチャネル領域１１０を表出させる際に、当該チャネル領域１１０における半導体層１０４の表面もエッチングされてしまうため、ＴＦＴ１００の特性が悪化し、リーク電流が増大する問題がある。
　加えて、高濃度不純物領域であるコンタクト領域１１１を熱活性化する際に、金属パターンが半導体層１０４のシリコンと反応して過剰にシリサイド化しないように低温処理が必要であることから、ＴＦＴ１００の特性が劣化する問題もある。
　また、コンタクト領域１１１に対し、直接に、又は不安定な表面金属層(例えば、ＭｏＳｉ層等の低温形成表面シリサイド層)を介して、ＩＴＯ配線を接続するために、安定した低いコンタクト抵抗を実現することが困難である。
　さらに、ゲート線とソース・ドレイン線とが互いに交差して形成される交差部分の容量を小さくすることが難しく、比較的大きい容量によって信号遅延及び消費電力の増大を招いてしまう。また、多結晶化することも提案されているが、ＣＭＯＳ化については何ら考慮されていない。また、上記特許文献１には、レーザ照射による半導体層に導入された不純物の活性化について示されているが、下層ゲート層やドレイン・ソース電極層に影響を与えずにレーザ照射を行うことは困難である。
　本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、半導体装置を小型化しながらも、その特性の安定化を図ることにある。
　上記の目的を達成するために、本発明に係る半導体装置は、絶縁性基板上に形成されたゲート電極と、上記ゲート電極を覆うゲート絶縁膜と、上記ゲート絶縁膜の表面に形成され、上記ゲート電極に対向するチャネル領域を有する半導体層と、上記半導体層に接続された電極層とを備えた半導体装置であって、上記半導体層の表面には、上記チャネル領域を覆う島状の層間絶縁膜が形成され、上記層間絶縁膜の端部は、上記半導体層及び電極層によって挟まれており、上記層間絶縁膜は、上記絶縁性基板の表面の法線方向から見た外形が、上記半導体層の外形よりも同一幅で小さい形状であり、上記電極層は上記半導体層の端部に接続されている。
　また、本発明に係る半導体装置の製造方法は、絶縁性基板に所定形状のゲート電極を形成する工程と、上記絶縁性基板上に、上記ゲート電極を覆うように、第１絶縁材料層、半導体材料層、及び第２絶縁材料層をこの順に積層して形成する工程と、上記第２絶縁材料層の表面にレジストパターンを形成する工程と、上記レジストパターンをマスクとして上記第２絶縁材料層、上記半導体材料層、及び上記第１絶縁材料層をエッチングすることにより、上記半導体材料層から所定形状の半導体層を形成し、上記第１絶縁材料層から上記半導体層と同じ形状のゲート絶縁膜を形成し、上記第２絶縁材料層から層間絶縁膜を、当該層間絶縁膜から上記半導体層の端部が露出するように形成する工程と、上記層間絶縁膜の一部及び上記半導体層の一部を覆うように電極層を形成することにより、当該電極層を上記半導体層の端部に接続する工程とを具備する。
　また、本発明に係る液晶表示装置は、複数の半導体素子が形成された素子基板と、該素子基板に対向配置された対向基板と、該対向基板及び上記素子基板の間に設けられた液晶層とを備えた液晶表示装置であって、上記素子基板は、絶縁性基板上に形成されたゲート電極と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁膜の表面に形成され、上記ゲート電極に対向するチャネル領域を有する第１半導体層と、該第１半導体層に接続された電極層とを備え、上記第１半導体層の表面には、上記チャネル領域を覆う島状の第１層間絶縁膜が形成され、上記第１層間絶縁膜の端部は、上記第１半導体層及び電極層によって挟まれており、上記第１層間絶縁膜は、上記絶縁性基板の表面の法線方向から見た外形が、上記第１半導体層の外形よりも同一幅で小さい形状であり、上記電極層は、上記第１半導体層の端部に接続されている。
　本発明によれば、半導体層の端部に電極層を接続するようにしたので、半導体層における上記表面方向の一方向の幅を小さくして、半導体装置を小型化することができる。さらに、半導体層のチャネル領域を層間絶縁膜によって覆うようにしたので、電極部を形成する際に、チャネル領域を層間絶縁膜によって保護できるため、半導体装置の特性の劣化を防止することができる。
　また、半導体材料層に高濃度不純物領域を形成し、当該高濃度不純物領域をレーザ光の照射により結晶化した後に、半導体材料層のチャネル領域を第２絶縁材料層によって覆い、上記第２絶縁材料層、上記半導体材料層、及び上記第１絶縁材料層のエッチングによって所定形状の半導体層を形成するようにしたので、上記エッチング時に、半導体材料層が結晶化する際に現れるピンホールに起因してゲート絶縁膜が損傷することによる半導体装置の不良を防止することが可能になる。
図１は、本実施形態１のＴＦＴの構成を示す平面図である。 図２は、図１におけるII－II線断面図である。 図３は、本実施形態１のゲート配線とソース配線との交差部分を示す平面図である。 図４は、図３におけるIV－IV線断面図である。 図５は、本実施形態１のＴＦＴ基板の一部を拡大して概略的に示す平面図である。 図６は、本実施形態１の液晶表示装置の一部の構造を示す断面図である。 図７は、本実施形態１のＴＦＴを構成するゲート電極を示す断面図である。 図８は、本実施形態１の交差部を構成するゲート配線を示す断面図である。 図９は、本実施形態１のＴＦＴを構成する半導体材料層を示す断面図である。 図１０は、本実施形態１の交差部を構成する半導体材料層を示す断面図である。 図１１は、本実施形態１の第２のマスクを介して不純物元素が注入された半導体材料層を示す断面図である。 図１２は、本実施形態１の交差部が形成される領域に設けられた第２のマスクを示す断面図である。 図１３は、本実施形態１のレーザ光が照射される半導体材料層を示す断面図である。 図１４は、本実施形態１の交差部を構成する半導体材料層を示す断面図である。 図１５は、本実施形態１のＴＦＴを構成する第２絶縁材料層を示す断面図である。 図１６は、本実施形態１の交差部を構成する第２絶縁材料層を示す断面図である。 図１７は、本実施形態１のエッチングされた第２絶縁材料層を示す断面図である。 図１８は、本実施形態１のエッチングされた第２絶縁材料層を示す断面図である。 図１９は、本実施形態１のＴＦＴを構成する第１半導体層を示す断面図である。 図２０は、本実施形態１の交差部を構成する第２半導体層を示す断面図である。 図２１は、本実施形態１のＴＦＴを構成するゲート絶縁膜及び第１層間絶縁膜を示す断面図である。 図２２は、本実施形態１の交差部を構成するゲート絶縁膜及び第２層間絶縁膜を示す断面図である。 図２３は、本実施形態１のＴＦＴを構成する電極材料層を示す断面図である。 図２４は、本実施形態１の交差部を構成する電極材料層を示す断面図である。 図２５は、本実施形態１のＴＦＴを構成するドレイン・ソース電極を示す断面図である。 図２６は、本実施形態１の交差部を構成するソース配線を示す断面図である。 図２７は、本実施形態１のコンタクトホールが形成された第４層間絶縁膜を示す断面図である。 図２８は、本実施形態１の交差部を覆う第４層間絶縁膜を示す断面図である。 図２９は、本実施形態１のＴＦＴを構成するＩＴＯ材料層を示す断面図である。 図３０は、本実施形態１の交差部上に形成されたＩＴＯ材料層を示す断面図である。 図３１は、本実施形態２のＴＦＴ形成領域において、マスクを介して不純物元素が注入された半導体材料層を示す断面図である。 図３２は、本実施形態２の交差部形成領域において、マスクを介して不純物元素が注入された半導体材料層を示す断面図である。 図３３は、本実施形態２のレーザ光が照射される半導体材料層を示す断面図である。 図３４は、本実施形態２の交差部を構成する半導体材料層を示す断面図である。 図３５は、本実施形態２のＴＦＴを構成する第２絶縁材料層を示す断面図である。 図３６は、本実施形態２の交差部を構成する第２絶縁材料層を示す断面図である。 図３７は、本実施形態２のエッチングされた第２絶縁材料層を示す断面図である。 図３８は、本実施形態２のエッチングされた第２絶縁材料層を示す断面図である。 図３９は、本実施形態３のＴＦＴを構成する第２絶縁材料層を示す断面図である。 図４０は、本実施形態３の交差部を構成する第２絶縁材料層を示す断面図である。 図４１は、本実施形態３のエッチングされた第２絶縁材料層を示す断面図である。 図４２は、本実施形態３のエッチングされた第２絶縁材料層を示す断面図である。 図４３は、従来のＴＦＴの構造を示す断面図である。 図４４は、従来のソース配線とゲート配線とが交差する領域を示す平面図である。 図４５は、図４４におけるXXXXV－XXXXV線断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図３０は、本発明の実施形態１を示している。
　図１は、ＴＦＴ（Thin-Film Transistor：薄膜トランジスタ）１６の構成を示す平面図である。図２は、図１におけるII－II線断面図である。図３は、ゲート配線１３とソース配線１４との交差部分を示す平面図である。図４は、図３におけるIV－IV線断面図である。図５は、ＴＦＴ基板１０の一部を拡大して概略的に示す平面図である。図６は、液晶表示装置１の一部の構造を示す断面図である。図７～図３０は、ＴＦＴ１６又は上記交差部分の製造工程を示す断面図である。
　本実施形態では、複数の半導体素子としてのＴＦＴ１６が形成された液晶表示装置１を例に挙げて説明する。
　液晶表示装置１は、図６に示すように、素子基板であるＴＦＴ基板１０と、ＴＦＴ基板１０に対向して配置された対向基板１１と、上記対向基板１１及び上記ＴＦＴ基板１０の間に設けられた液晶層２３とを備えている。
　対向基板１１は、透明な絶縁性基板としてのガラス基板２５と、その液晶層２３側に形成された共通電極２６とを有している。共通電極２６は例えばＩＴＯ（Indium Tin Oxide）等の透明導電膜により構成されている。
　一方、ＴＦＴ基板１０は、いわゆるアクティブマトリクス基板に構成されている。ＴＦＴ基板１０には、表示の単位領域である画素１２が複数マトリクス状に配置されている。各画素１２には、図５に示すように、液晶層を駆動するための画素電極１５が形成されている。画素電極１５は、矩形状に形成され、例えばＩＴＯ等の透明導電膜により構成されている。
　ＴＦＴ基板１０は、透明な絶縁性基板としてのガラス基板２８と、ガラス基板２８上に形成された複数のゲート配線１３と、ゲート配線１３に交差する複数のソース配線１４とを備えている。図５に示すように、複数のソース配線１４は、互いに平行に延びるように形成されている。また、複数のゲート配線１３は、所定間隔で配置されると共に上記ソース配線１４に交差している。
　さらに、ガラス基板２８上には、ソース配線１４に交差して延びる容量配線２０と、容量配線２０に対向する容量電極２２とによって構成された保持容量素子２１が形成されている。容量電極２２は、不純物元素が高濃度に注入されたポリシリコン等の半導体層によって構成されている。
　また、ガラス基板２８上には、上記画素電極１５をスイッチング駆動するスイッチング素子であるＴＦＴ１６が各画素１２毎にそれぞれ設けられている。本実施形態のＴＦＴ１６は、例えば、２つのゲート電極１７を有するデュアルゲート型に構成されている。そのことにより、リーク電流を低下すると共に高印加電圧に対する信頼性を高めるようにしている。
　　（ＴＦＴ１６の構成）
　図１及び図２に示すように、ＴＦＴ１６は、逆スタガ型といわれるボトムゲート構造を有している。ＴＦＴ基板１０を構成するガラス基板２８の表面には、保護膜２９が一様に形成されている。ガラス基板２８上には、保護膜２９の表面にゲート配線１３の一部として形成されたゲート電極１７と、ゲート電極１７を覆うゲート絶縁膜３０と、ゲート絶縁膜の表面に形成された第１半導体層３１と、第１半導体層３１に接続された電極層であるドレイン・ソース電極１８とが形成されている。
　図２に示すように、ゲート絶縁膜３０は、例えばシリコン窒化膜やシリコン酸化膜によって構成され、ゲート電極１７よりも幅広の島状に形成されている。第１半導体層３１は、例えばポリシリコンにより構成され、ゲート絶縁膜３０と同じ形状の島状に形成されている。すなわち、ゲート絶縁膜３０の側面と第１半導体層３１の側面とは、互いに面一状に形成されている。
　第１半導体層３１は、ゲート電極１７に対向するチャネル領域３６と、チャネル領域３６を挟むように配置されたドレイン・ソース領域３４とにより構成されている。ドレイン・ソース領域３４には、それぞれ不純物元素が高濃度に注入されている。ソース配線１４と重なっているドレイン・ソース領域３４は、当該ソース配線１４に電気的に接続されている。
　第１半導体層３１の表面には、チャネル領域３６を覆う島状の第１層間絶縁膜４１が形成されている。第１層間絶縁膜４１は、第１半導体層３１よりも一回り小さい外形を有している。すなわち、第１層間絶縁膜４１は、ガラス基板２８の表面の法線方向から見た外形が、第１半導体層３１の外形よりも同一幅（例えば、０．１～２．０μｍ程度）で小さい形状を有している。
　図２に示すように、第１層間絶縁膜４１におけるガラス基板２８の表面に沿った表面方向の一方向の幅は、ゲート電極１７における上記表面方向の一方向の幅よりも大きい。また、第１層間絶縁膜４１における上記表面方向の一方向の幅は、チャネル領域３６における上記表面方向の一方向の幅よりも大きい。一方、第１層間絶縁膜４１の上記表面方向の一方向の幅は、第１半導体層３１の上記表面方向の一方向の幅よりも小さい。
　保護膜２９上には、第１層間絶縁膜４１を覆うように、上記ドレイン・ソース電極１８が形成されている。第１層間絶縁膜４１の端部は、第１半導体層３１及びドレイン・ソース電極１８によって挟まれている。そうして、ドレイン・ソース電極１８は、第１半導体層３１の端部に接続されている。また、ゲート絶縁膜３０の側面及び第１半導体層３１の側面は、ドレイン・ソース電極１８によって直接に覆われている。
　ドレイン・ソース電極１８は、第４層間絶縁膜４４によって覆われている。第４層間絶縁膜４４には、ドレイン・ソース電極１８上にコンタクトホール４５が貫通形成されている。そして、第４層間絶縁膜４４の表面には、ＩＴＯ電極層である画素電極１５が形成されている。画素電極１５は、コンタクトホール４５を介してドレイン・ソース電極１８に接続されている。
　　（保持容量素子２１の構成）
　図５及び図６に示すように、保持容量素子２１を構成する容量配線２０は、ゲート配線１３と同じ材料によって構成され、保護膜２９の表面に形成されている。容量配線２０は、島状のゲート絶縁膜３０によって覆われている。ゲート絶縁膜３０の表面には、当該ゲート絶縁膜３０と同じ形状を有する容量電極２２が積層されている。
　容量電極２２の表面には、上記第１層間絶縁膜４１が積層されている。この容量電極２２上の第１層間絶縁膜４１は、上記表面方向の一方向の幅が容量電極２２よりも小さくなっている。保護膜２９上には、図５及び図６に示すように、島状の電極部４８が第１層間絶縁膜４１の一部を覆うように形成されている。
　そして、電極部４８は、図６に示すように、第１層間絶縁膜４１の端部を挟むように設けられ、容量電極２２の端部に接続されている。容量電極２２及び第１層間絶縁膜４１は、第４層間絶縁膜４４によって覆われている。第４層間絶縁膜４４には、電極部４８上にコンタクトホール４６が貫通形成されている。第４層間絶縁膜４４の表面には、画素電極１５が形成されている。画素電極１５は、コンタクトホール４６を介して電極部４８に接続されている。
　　（交差部５１の構成）
　図３及び図４に示すように、ゲート配線１３の端部には、当該ゲート配線１３とソース配線１４とが交差する交差部５１が形成されている。この互いに交差するゲート配線１３とソース配線１４との間には、第２半導体層３２と、第２半導体層３２の表面に形成されると共に第１層間絶縁膜４１と同じ材料からなる第２層間絶縁膜４２とが介在されている。
　すなわち、図４に示すように、ガラス基板２８の表面には保護膜２９が形成されており、この保護膜２９の表面にゲート配線１３と、このゲート配線１３に接続された電極端子４７とが形成されている。電極端子４７は、ドレイン・ソース電極１８と同じ材料によって構成され、その一部がゲート配線１３の端部に重なっている。
　ゲート配線１３はゲート絶縁膜３０によって覆われており、このゲート絶縁膜３０の表面に上記第２半導体層３２及び第２層間絶縁膜４２がこの順に積層されている。そして、第２層間絶縁膜４２の表面にソース配線１４が形成されている。ソース配線１４、第２層間絶縁膜４２及び電極端子４７は、第４層間絶縁膜４４によって覆われている。
　　（交差部５２の構成）
　図５に示すように、容量配線２０とソース配線１４との交差部分には、交差部５２が形成されている。交差部５２では、容量配線２０とソース配線１４との間に、第３半導体層３３と、この第３半導体層３３の表面に積層された第３層間絶縁膜４３とが介在されている。第３半導体層３３は、上記第２半導体層３２と同じ材料によって形成されている。また、第３層間絶縁膜４３は、上記第１層間絶縁膜４１及び第２層間絶縁膜４２と同じ材料によって構成されている。
　　－製造方法－
　次に、上記ＴＦＴ基板１０及びそれを備えた液晶表示装置１の製造方法について説明する。
　まず、ガラス基板２８に所定形状のゲート電極１７を形成する。ここで、図７は、ＴＦＴ１６を構成するゲート電極１７を示す断面図である。図８は、交差部５１を構成するゲート配線１３を示す断面図である。
　すなわち、図７及び図８に示すように、ガラス基板２８の表面に保護膜２９を一様に形成する。保護膜２９は、後述のゲート絶縁膜３０となる第１絶縁材料層５４に対し、エッチングの選択比が大きい材料によって構成することが望ましい。次に、保護膜２９の表面に金属材料層を一様に形成し、第１のマスク（不図示）を用いてフォトリソグラフィにより、上記金属材料層からゲート電極１７を含むゲート配線１３と、容量配線２０とを形成する。
　次に、例えばＣＶＤ法により、ガラス基板２８上に、ゲート電極１７（ゲート配線１３）及び容量配線２０を覆うように、第１絶縁材料層５４、半導体材料層５５、及び第２絶縁材料層５６をこの順に積層して形成する。
　ここで、図９は、ＴＦＴ１６を構成する半導体材料層５５を示す断面図である。図１０は、交差部５１を構成する半導体材料層５５を示す断面図である。図１１は、第２のマスク６１を介して不純物元素６４が注入された半導体材料層５５を示す断面図である。図１２は、交差部５１が形成される領域に設けられた第２のマスク６１を示す断面図である。
　また、図１３は、レーザ光６５が照射される半導体材料層５５を示す断面図である。図１４は、交差部５１を構成する半導体材料層５５を示す断面図である。図１５は、ＴＦＴ１６を構成する第２絶縁材料層を示す断面図である。図１６は、交差部５１を構成する第２絶縁材料層を示す断面図である。
　すなわち、図９及び図１０に示すように、ゲート絶縁膜３０の表面にシリコンからなる半導体材料層５５を一様に形成する。次に、図１１及び図１２に示すように、半導体材料層５５の表面に第２のマスク６１を形成する。第２のマスク６１は、ＴＦＴ１６の形成領域において、チャネル領域３６となる領域を覆う一方、ドレイン・ソース領域３４となる領域において開口部６０を有するレジストパターンとして形成する。また、交差部５１，５２となる領域では、図１２に示すように、その全体が第２のマスク６１によって覆われている。さらに、第２のマスク６１は、容量電極２２となる領域においても開口部（不図示）を有している。
　そして、第２のマスク６１を介して不純物元素６４を半導体材料層５５にイオン注入する。そのことにより、高濃度不純物領域としてのドレイン・ソース領域３４及び容量電極２２を半導体材料層５５に所定の場所に形成する。また、これらのドレイン・ソース領域３４の間の領域がチャネル領域３６となる。一方、交差部５１，５２となる領域では、図１４に示すように、高濃度不純物領域は形成されない。
　尚、Ｎ型又はＰ型のＣＭＯＳを形成する場合には、２種類の不純物をイオン注入するために２回のフォトリソグラフィを行う。
　その後、図１３及び図１４に示すように、上記第２のマスク６１を除去した後に、半導体材料層５５の全体に対して、エキシマレーザ等のレーザ光を照射することにより、当該半導体材料層５５を多結晶化する。このレーザ光の加熱処理によって、半導体材料層５５の多結晶化と同時に、上記高濃度不純物領域（ドレイン・ソース領域３４）を熱活性化させることができる。すなわち、本実施形態によれば、高濃度不純物領域を活性化するためだけの熱処理工程を省略できる。
　尚、多結晶化工程を行わない場合には、後に高濃度不純物領域の活性化工程を行えばよい。
　次に、図１５及び図１６に示すように、半導体材料層５５の表面に、第２絶縁材料層５６をＣＶＤ法等によって一様に形成する。第２絶縁材料層５６は、半導体材料層５５のシリコンに対して、エッチングの際の選択比が大きい材料によって構成することが望ましい。
　続いて、第２絶縁材料層５６の表面に第３のマスク６２を形成する。第３のマスク６２は、ガラス基板２８表面の法線方向から見て、第１半導体層３１、第２半導体層３２及び第３半導体層３３と同じ形状を有すると共に各半導体層３１～３３に重なるように配置されたレジストパターンとして形成する。
　その後、上記半導体材料層５５、第１絶縁材料層５４及び第２絶縁材料層５６に対し、第３のマスク６２を介してエッチングを行う。
　ここで、図１７は、エッチングされた第２絶縁材料層５６を示す断面図である。図１８は、エッチングされた第２絶縁材料層５６を示す断面図である。図１９は、ＴＦＴ１６を構成する第１半導体層３１を示す断面図である。図２０は、交差部５１を構成する第２半導体層３２を示す断面図である。
　また、図２１は、ＴＦＴ１６を構成するゲート絶縁膜３０及び第１層間絶縁膜４１を示す断面図である。図２２は、交差部５１を構成するゲート絶縁膜３０及び第２層間絶縁膜４２を示す断面図である。
　すなわち、図１７及び図１８に示すように、まず、第３のマスク６２を介して第２絶縁材料層５６をエッチングする。このエッチングは、等方性エッチングである必要があるため、ウェットエッチングにより行うことが望ましい。エッチングされた第２絶縁材料層５６の下端部分は、第３のマスク６２と同じ幅であって、第１半導体層３１、第２半導体層３２及び第３半導体層３３とそれぞれ同じ幅に形成される。
　次に、図１９及び図２０に示すように、第３のマスク６２を介して半導体材料層５５を異方性エッチングすることにより、半導体材料層５５から所定形状の第１半導体層３１、第２半導体層３２及び第３半導体層３３を形成する。続いて、第３のマスク６２を介して第１絶縁材料層５４を異方性エッチングすることにより、第１絶縁材料層５４から第１半導体層３１、第２半導体層３２及び第３半導体層３３と同じ形状のゲート絶縁膜３０を形成する。このとき、図２１及び図２２に示すように、第２絶縁材料層５６も同時に横方向にエッチングされる結果、第２絶縁材料層５６から第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３が形成される。
　第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３の側面は、それぞれ傾斜しており、ＴＦＴ１６及び保持容量素子２１の形成領域では、第１層間絶縁膜４１から第１半導体層３１の端部が露出している。また、交差部５１の形成領域では、第２層間絶縁膜４２から第２半導体層３２の端部が露出しており、交差部５２の形成領域では、第３層間絶縁膜４３から第３半導体層３３の端部が露出している。各半導体層３１～３３の端部の露出度合いは、エッチング量によって制御する。また、ガラス基板２８を保護するために、保護膜２９はゲート絶縁膜３０等に対して十分大きい選択比を有することが望ましい。
　次に、ドレイン・ソース電極１８、ソース配線１４、電極端子４７及び電極部４８を形成する。
　ここで、図２３は、ＴＦＴ１６を構成する電極材料層５８を示す断面図である。図２４は、交差部５１を構成する電極材料層５８を示す断面図である。図２５は、ＴＦＴ１６を構成するドレイン・ソース電極を示す断面図である。図２６は、交差部５１を構成するソース配線１４を示す断面図である。
　すなわち、図２３及び図２４に示すように、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３を覆うように、金属材料からなる電極材料層５８を一様に形成する。続いて、図２５及び図２６に示すように、第４のマスク（不図示）を介して上記電極材料層５８をエッチングすることにより、第１層間絶縁膜４１の一部及び第１半導体層３１の一部である端部を覆うようにドレイン・ソース電極１８を形成する。こうして、ドレイン・ソース電極１８を第１半導体層３１の端部に接続する。
　また、第１層間絶縁膜４１の一部及び容量電極２２の端部を覆うように電極部４８を形成することにより、電極部４８を容量電極２２に接続する。さらに、第２層間絶縁膜４２の一部及び第３層間絶縁膜４３の一部を覆うソース配線１４を形成すると共に、ゲート配線１３の端部を覆う電極端子４７を形成する。このことにより、電極端子４７をゲート配線１３に接続する。また、ソース配線１４と容量配線２０との間は、第３半導体層３３及び第３層間絶縁膜４３によって絶縁される。一方、ソース配線１４とゲート配線１３との間は、第２半導体層３２及び第２層間絶縁膜４２によって絶縁される。
　次に、第４層間絶縁膜４４及び画素電極１５を形成する。
　ここで、図２７は、コンタクトホール４５が形成された第４層間絶縁膜４４を示す断面図である。図２８は、交差部５１を覆う第４層間絶縁膜４４を示す断面図である。図２９は、ＴＦＴ１６を構成するＩＴＯ材料層５９を示す断面図である。図３０は、交差部５１上に形成されたＩＴＯ材料層５９を示す断面図である。
　すなわち、図２７及び図２８に示すように、上記ドレイン・ソース電極１８、ソース配線１４、電極端子４７及び電極部４８を覆うように第４層間絶縁膜４４を一様に形成する。続いて、フォトリソグラフィにより、ドレイン・ソース電極１８上の第４層間絶縁膜４４にコンタクトホール４５を貫通形成する。その後、図２９及び図３０に示すように、第４層間絶縁膜４４の表面にＩＴＯ材料層５９を一様に形成する。このとき、コンタクトホール４５の内部にもＩＴＯ材料層５９が形成される。続いて、図２及び図４に示すように、フォトリソグラフィによりＩＴＯ材料層５９から画素電極１５を形成する。
　以上のようにして、ＴＦＴ基板１０を製造する。また、ガラス基板２５にＩＴＯ膜からなる共通電極２６やカラーフィルタ（不図示）等を形成することにより、対向基板１１を製造する。その後、これらのＴＦＴ基板１０及び対向基板１１を液晶層２３及びシール部材（不図示）を介して貼り合わせることによって、液晶表示装置１を製造する。
　　－実施形態１の効果－
　したがって、この実施形態１によると、図２に示すように、第１半導体層３１の端部にドレイン・ソース電極１８を接続するようにしたので、このドレイン・ソース電極１８と第１半導体層３１の接続位置よりも外側（チャネル領域３６と反対側）に余分な半導体層を設ける必要がない。そのため、第１半導体層３１におけるガラス基板２８の表面に沿った表面方向の一方向の幅を小さくして、ＴＦＴ１６を小型化することができる。また、液晶表示装置１においては、各画素１２の開口率を向上させることが可能になる。
　しかも、第１半導体層３１のチャネル領域３６を第１層間絶縁膜４１によって覆うようにしたので、ドレイン・ソース電極１８を形成する際に、チャネル領域３６を第１層間絶縁膜４１によって保護できるため、ＴＦＴ１６の特性の劣化を防止することができる。
　さらに、交差部５１，５２において、ソース配線１４及びゲート配線１３の間と、ソース配線１４及び容量配線２０の間とのそれぞれに、ゲート絶縁膜３０だけでなく、第２層間絶縁膜４２又は第３層間絶縁膜４３をも介在させるようにしたので、ソース配線１４及びゲート配線１３の間の容量を低減でき、ソース配線１４及び容量配線２０の間の容量を低減することができる。その結果、信号遅延及び消費電力の増大を抑制することができる。
　さらにまた、高濃度不純物領域であるドレイン・ソース領域３４にＩＴＯ電極層ではなく、金属材料からなるドレイン・ソース電極１８を接続するようにしたので、第１半導体層３１と電極層とのコンタクト抵抗の低減を図ることができる。
　さらに、ポリシリコンからなる第１半導体層３１を有するＴＦＴ１６について、その高濃度不純物領域の熱活性化をレーザ光による多結晶化と同時に行うことができ、工程数を低減することが可能となる。
　《発明の実施形態２》
　図３１～図３８は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１～図３０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　図３１は、本実施形態２のＴＦＴ形成領域において、マスクを介して不純物元素が注入された半導体材料層を示す断面図である。図３２は、本実施形態２の交差部形成領域において、マスクを介して不純物元素が注入された半導体材料層を示す断面図である。図３３は、レーザ光が照射される半導体材料層を示す断面図である。図３４は、交差部を構成する半導体材料層を示す断面図である。
　また、図３５は、ＴＦＴを構成する第２絶縁材料層を示す断面図である。図３６は、交差部を構成する第２絶縁材料層を示す断面図である。図３７は、エッチングされた第２絶縁材料層を示す断面図である。図３８は、エッチングされた第２絶縁材料層を示す断面図である。
　上記実施形態１では、第１半導体層３１に不純物をイオン注入するための第２のマスク６１を形成するときに、レジストをガラス基板２８の表面側（ゲート電極１７側）から露光したのに対し、本実施形態２は、当該レジストをガラス基板２８の裏面側（ゲート電極１７と反対側）から露光するようにしたものである。
　すなわち、図３１及び図３２に示すように、本実施形態２では、半導体材料層５５の表面に形成したレジストに対し、ガラス基板２８の裏面側から露光を行うことによって、ゲート電極１７に対向する領域、及びゲート配線１３に対向する領域にレジストが残るように第２のマスク６１を形成する。その後、第２のマスク６１から露出している半導体材料層５５に不純物元素をイオン注入する。そうして、ＴＦＴ１６の形成領域にドレイン・ソース領域３４を形成すると共に、交差部５１の形成領域に高濃度不純物領域６６を形成する。
　次に、図３３及び図３４に示すように、第２のマスク６１を除去した後に、半導体材料層５５の全体に対して、エキシマレーザ等のレーザ光を照射することにより、当該半導体材料層５５を多結晶化する。このレーザ光の加熱処理によって、半導体材料層５５の多結晶化と同時に、ドレイン・ソース領域３４及び高濃度不純物領域６６を熱活性化させることができる。よって、本実施形態によっても、高濃度不純物領域を活性化するためだけの熱処理工程を省略できる。
　次に、図３５及び図３６に示すように、半導体材料層５５の表面に、第２絶縁材料層５６をＣＶＤ法等によって一様に形成する。続いて、第２絶縁材料層５６の表面に第３のマスク６２を形成する。第３のマスク６２は、ガラス基板２８表面の法線方向から見て、第１半導体層３１、第２半導体層３２及び第３半導体層３３を形成する領域に形成する。
　その後、図３７及び図３８に示すように、第３のマスク６２を介して第２絶縁材料層５６をエッチングする。このエッチングは、等方性エッチングであるウェットエッチングにより行う。エッチングされた第２絶縁材料層５６の下端部分は、第３のマスク６２と同じ幅であって、第１半導体層３１、第２半導体層３２及び第３半導体層３３とそれぞれ同じ幅に形成される。
　次に、上記実施形態１と同様に、半導体材料層５５、第１絶縁材料層５４及び第２絶縁材料層５６をそれぞれエッチングすることにより、図２１及び図２２に示すような第１層間絶縁膜４１、第１半導体層３１、第２層間絶縁膜４２、第２半導体層３２及びゲート絶縁膜３０を形成する。そうして、上記実施形態１と同様にして、ＴＦＴ基板１０を製造し、その後に液晶表示装置１を製造する。
　したがって、本実施形態２によれば、上記実施形態１と同様の効果を得ることができることに加え、第２のマスク６１を形成する際に、フォト工程が不要となるため、工程数をさらに減少させることができる。
　《発明の実施形態３》
　図３９～図４２は、本発明の実施形態３を示している。
　図３９は、本実施形態３のＴＦＴを構成する第２絶縁材料層を示す断面図である。図４０は、本実施形態３の交差部を構成する第２絶縁材料層を示す断面図である。図４１は、エッチングされた第２絶縁材料層を示す断面図である。図４２は、エッチングされた第２絶縁材料層を示す断面図である。
　上記実施形態１では、ＴＦＴ１６等を構成する第１半導体層３１等をポリシリコンからなる半導体層によって構成したのに対し、本実施形態３では、半導体層としてポリシリコンの代わりにＩＧＺＯ（酸化物半導体：Ｉｎ－Ｇａ－ＺｎＯ４）を用いるようにしたものである。
　すなわち、本実施形態では、図３９及び図４０に示すように、第１絶縁材料層５４の表面にＩＧＺＯ層７０を形成し、このＩＧＺＯ層７０の表面に第２絶縁材料層５６を一様に形成する。次に、上記実施形態１と同様に、第３のマスク６２を形成した後に、図４１及び図４２に示すように、第３のマスク６２を介して第２絶縁材料層５６をウェットエッチングする。
　その後、上記実施形態１と同様にして、ＩＧＺＯ層７０、第１絶縁材料層５４及び第２絶縁材料層５６をそれぞれエッチングすることにより、第１層間絶縁膜４１、ＩＧＺＯからなる第１半導体層３１、第２層間絶縁膜４２、ＩＧＺＯからなる第２半導体層３２及びゲート絶縁膜３０を形成する。そうして、上記実施形態１と同様にして、ＴＦＴ基板１０を製造し、その後に液晶表示装置１を製造する。
　したがって、本実施形態３によれば、上記実施形態１と同様の効果を得ることができることに加え、ＴＦＴ１６におけるオフリーク電流を大幅に低減できると共に、第１半導体層３１等に不純物元素をイオン注入する工程が不要となるので、工程数をさらに減少させることができる。
　《その他の実施形態》
　上記実施形態１～３では、半導体装置としてＴＦＴ１６を有するＴＦＴ基板１０及び液晶表示装置について説明したが、本発明はこれに限定されず、例えばダイオード等の他の半導体素子を備える半導体装置や、例えば有機ＥＬ表示装置等の他の表示装置についても適用することができる。
　以上説明したように、本発明は、半導体装置及びその製造方法並びに液晶表示装置について有用である。
　　　　　　１　　　液晶表示装置 
　　　　　１０　　　ＴＦＴ基板（素子基板）
　　　　　１１　　　対向基板 
　　　　　１３　　　ゲート配線 
　　　　　１４　　　ソース配線 
　　　　　１７　　　ゲート電極 
　　　　　１８　　　ドレイン・ソース電極（電極層） 
　　　　　２８　　　ガラス基板（絶縁性基板）
　　　　　３０　　　ゲート絶縁膜 
　　　　　３１　　　第１半導体層 
　　　　　３２　　　第２半導体層 
　　　　　３３　　　第３半導体層 
　　　　　３４　　　ドレイン・ソース領域 
　　　　　３６　　　チャネル領域 
　　　　　４１　　　第１層間絶縁膜 
　　　　　４２　　　第２層間絶縁膜 
　　　　　５４　　　第１絶縁材料層 
　　　　　５５　　　半導体材料層 
　　　　　５６　　　第２絶縁材料層 
　　　　　６１　　　第２のマスク（レジストパターン）

Claims (13)

  1. 　絶縁性基板上に形成されたゲート電極と、
    　上記ゲート電極を覆うゲート絶縁膜と、
    　上記ゲート絶縁膜の表面に形成され、上記ゲート電極に対向するチャネル領域を有する半導体層と、
    　上記半導体層に接続された電極層とを備えた半導体装置であって、
    　上記半導体層の表面には、上記チャネル領域を覆う島状の層間絶縁膜が形成され、
    　上記層間絶縁膜の端部は、上記半導体層及び電極層によって挟まれており、
    　上記層間絶縁膜は、上記絶縁性基板の表面の法線方向から見た外形が、上記半導体層の外形よりも同一幅で小さい形状であり、
    　上記電極層は上記半導体層の端部に接続されている
    ことを特徴とする半導体装置。
  2. 　請求項１に記載された半導体装置において、
    　上記層間絶縁膜における上記絶縁性基板の表面に沿った表面方向の一方向の幅は、上記ゲート電極における上記表面方向の一方向の幅よりも大きい
    ことを特徴とする半導体装置。
  3. 　請求項１又は２に記載された半導体装置において、
    　上記層間絶縁膜における上記絶縁性基板の表面に沿った表面方向の一方向の幅は、上記チャネル領域における上記表面方向の一方向の幅よりも大きい
    ことを特徴とする半導体装置。
  4. 　請求項１乃至３の何れか１つに記載された半導体装置において、
    　上記ゲート絶縁膜の側面と上記半導体層の側面とは、互いに面一状に形成されると共に上記電極層によって直接に覆われている
    ことを特徴とする半導体装置。
  5. 　請求項１乃至４の何れか１つに記載された半導体装置において、
    　上記半導体層は、ポリシリコンによって形成されている
    ことを特徴とする半導体装置。
  6. 　請求項１乃至５の何れか１つに記載された半導体装置において、
    　上記半導体層の一部と、該半導体層の一部に対向する容量配線とを有する保持容量素子を備えている
    ことを特徴とする半導体装置。
  7. 　絶縁性基板に所定形状のゲート電極を形成する工程と、
    　上記絶縁性基板上に、上記ゲート電極を覆うように、第１絶縁材料層、半導体材料層、及び第２絶縁材料層をこの順に積層して形成する工程と、
    　上記第２絶縁材料層の表面にレジストパターンを形成する工程と、
    　上記レジストパターンをマスクとして上記第２絶縁材料層、上記半導体材料層、及び上記第１絶縁材料層をエッチングすることにより、上記半導体材料層から所定形状の半導体層を形成し、上記第１絶縁材料層から上記半導体層と同じ形状のゲート絶縁膜を形成し、上記第２絶縁材料層から層間絶縁膜を、当該層間絶縁膜から上記半導体層の端部が露出するように形成する工程と、
    　上記層間絶縁膜の一部及び上記半導体層の一部を覆うように電極層を形成することにより、当該電極層を上記半導体層の端部に接続する工程とを具備する
    ことを特徴とする半導体装置の製造方法。
  8. 　請求項７に記載された半導体装置の製造方法において、
    　上記半導体材料層に高濃度不純物領域を形成し、当該高濃度不純物領域をレーザ光の照射により結晶化した後に、上記レジストパターンをマスクとするエッチングを行う
    ことを特徴とする半導体装置の製造方法。
  9. 　請求項７又は８に記載された半導体装置の製造方法において、
    　上記層間絶縁膜における上記絶縁性基板の表面に沿った表面方向の一方向の幅は、上記ゲート電極における上記表面方向の一方向の幅よりも大きい
    ことを特徴とする半導体装置の製造方法。
  10. 　請求項７乃至９の何れか１つに記載された半導体装置の製造方法において、
    　上記層間絶縁膜における上記絶縁性基板の表面に沿った表面方向の一方向の幅は、上記チャネル領域における上記表面方向の一方向の幅よりも大きい
    ことを特徴とする半導体装置の製造方法。
  11. 　請求項７乃至１０の何れか１つに記載された半導体装置の製造方法において、
    　上記ゲート絶縁膜の側面と上記半導体層の側面とを、互いに面一状に形成すると共に上記電極層によって直接に覆う
    ことを特徴とする半導体装置の製造方法。
  12. 　複数の半導体素子が形成された素子基板と、該素子基板に対向配置された対向基板と、該対向基板及び上記素子基板の間に設けられた液晶層とを備えた液晶表示装置であって、
    　上記素子基板は、絶縁性基板上に形成されたゲート電極と、該ゲート電極を覆うゲート絶縁膜と、該ゲート絶縁膜の表面に形成され、上記ゲート電極に対向するチャネル領域を有する第１半導体層と、該第１半導体層に接続された電極層とを備え、
    　上記第１半導体層の表面には、上記チャネル領域を覆う島状の第１層間絶縁膜が形成され、
    　上記第１層間絶縁膜の端部は、上記第１半導体層及び電極層によって挟まれており、
    　上記第１層間絶縁膜は、上記絶縁性基板の表面の法線方向から見た外形が、上記第１半導体層の外形よりも同一幅で小さい形状であり、
    　上記電極層は、上記第１半導体層の端部に接続されている
    ことを特徴とする液晶表示装置。
  13. 　請求項１２に記載された液晶表示装置において、
    　上記素子基板は、複数のゲート配線と、該ゲート配線に交差する複数のソース配線とを備え、
    　互いに交差する上記ゲート配線と上記ソース配線との間には、第２半導体層と、該第２半導体層の表面に形成されると共に上記第１層間絶縁膜と同じ材料からなる第２層間絶縁膜とが介在されている
    ことを特徴とする液晶表示装置。
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