JP2003273123A - 半導体装置 - Google Patents

半導体装置

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JP2003273123A
JP2003273123A JP2002072406A JP2002072406A JP2003273123A JP 2003273123 A JP2003273123 A JP 2003273123A JP 2002072406 A JP2002072406 A JP 2002072406A JP 2002072406 A JP2002072406 A JP 2002072406A JP 2003273123 A JP2003273123 A JP 2003273123A
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drain
forming
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Masahito Goto
政仁 後藤
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Abstract

(57)【要約】 【課題】 構成を簡略化するとともに、製造不良が発生
する可能性を低くできる半導体装置を提供する。 【解決手段】 信号配線３５の延びる第１方向Ａ１に隣
接する２つの第１ＴＦＴ４３および第２ＴＦＴ４４が、
１つの半導体片２２に一体にして、信号配線３５に電気
的に接続されるソース領域２３を共有するとともに、基
準平面Ｐ１に関して対称な形状に形成される。第１方向
Ａ１に垂直な第２方向Ａ２に延び、第１および第２ＴＦ
Ｔ４３，４４のチャネル領域２４，２５に電気的に接続
される２つの走査配線２９ａ，２９ｂ、ならびに第１お
よび第２ＴＦＴ４３，４４に電気的に接続されるドレイ
ン電極３６，３７との間で補助容量を形成するための補
助容量配線３０ａ，３０ｂは、基準平面Ｐ１に関して対
称に配置される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
アクティブマトリクス表示装置の液晶駆動を行なう薄膜
トランジスタ（Thin Film Transistor；略称：ＴＦＴ）
の構造に関する。
【０００２】
【従来の技術】薄型で低消費電力である半導体装置のう
ち、駆動素子として薄膜トランジスタ（略称：ＴＦＴ）
を用いるアクティブマトリクス駆動方式の液晶表示装置
は、高コントラストおよび高速応答などの高い性能を有
しているので、主にパーソナルコンピュータなどの表示
装置として用いられたり、携帯用のテレビジョン受像装
置などに搭載され、近年その市場規模が大きく伸びてい
る。
【０００３】図６は、従来の技術の液晶パネル１を示す
平面図であり、図７は、図６の切断面線ＶＩＩ−ＶＩＩ
から見た断面図である。液晶パネル１は、透明基板３、
ソース領域４とチャネル領域５とドレイン領域６とを有
する半導体片２、ゲート絶縁膜７、走査配線８、補助容
量電極９、第１層間絶縁膜１０、信号配線１１、ドレイ
ン電極１２、第２層間絶縁膜１３および画素電極１４を
含んで構成される。前記半導体片２のチャンネル領域５
は半導体であり、ソース領域４およびドレイン領域６
は、半導体に不純物が注入されており、導電性を有す
る。
【０００４】また液晶パネル１には、信号配線コンタク
トホール１５、ドレイン電極コンタクトホール１６およ
び画素電極コンタクトホール１７が形成される。信号配
線１１は、信号配線コンタクトホール１５を介して、半
導体片２のソース領域４に電気的に接続する。またドレ
イン電極１２は、ドレイン電極コンタクトホール１６を
介して、半導体片２のドレイン領域４に電気的に接続す
る。また画素電極１４は、画素電極コンタクトホール１
７を介して、半導体片２のドレイン電極１６に電気的に
接続する。このような液晶パネル１において、薄膜トラ
ンジスタは、少なくとも信号配線１１に電気的に接続さ
れるソース領域４、走査配線８に電気的に接続されるチ
ャンネル領域５および画素電極１４に電気的に接続され
るドレイン領域６を有する半導体片２を含んで構成され
る。
【０００５】
【発明が解決しようとする課題】このような従来技術の
液晶パネル１には、信号配線コンタクトホール１５が通
常１つの半導体片２に対して１つずつ形成されている。
この信号配線コンタクトホール１５の不良の一例とし
て、レジストの不良、および製造時のダストの混入によ
って、エッチングを行っても信号配線コンタクトホール
１５が形成されない、いわゆるコンタクトホール開口不
良がある。この信号配線コンタクトホールの開口部に何
らかの原因で開口不良が発生した場合、信号配線１１と
画素ＴＦＴ２のソース領域４とを電気的に接続すること
ができず、これによって、その不良が発生した信号配線
コンタクトホールに臨む薄膜トランジスタに信号電圧が
印加されず、これによって、この半導体片２を含んで構
成される薄膜トランジスタは、信号配線１１および走査
配線８からソース領域４およびチャンネル領域４に信号
電圧を印加することによって、ドレイン領域４から画素
電極１４に駆動用電圧を印加することができない。
【０００６】このような液晶駆動できない画素は点欠陥
と呼ばれ、黒色または白色で液晶パネルに表示される。
この点欠陥は、人間の目によって容易に認識できるの
で、点欠陥が液晶パネルに１つでもあってはならない。
点欠陥があると、その液晶パネル全体が不良品となり、
液晶表示装置に用いることができなくなってしまうので
ある。したがって点欠陥を無くすことは、液晶パネルの
品質の向上、ひいては生産コストの削減にもつながる重
要な対策項目である。
【０００７】したがって本発明の目的は、構成を簡略化
するとともに、製造不良が発生する可能性を低くできる
半導体装置を提供することである。
【０００８】
【課題を解決するための手段】本発明は、一方向に延
び、互いに略平行に配置される複数の信号配線と、前記
一方向に交差する他方向に延び、互いに略平行に配置さ
れる複数の走査配線と、マトリクス状に配置される複数
の駆動用電極と、信号配線に電気的に接続されるソース
領域、走査配線に電気的に接続されるチャンネル領域お
よび駆動用電極に電気的に接続されるドレイン領域を有
し、信号配線および走査配線からソース領域およびチャ
ンネル領域に信号電圧を印加することによって、ドレイ
ン領域から駆動用電極に駆動用電圧を印加する複数のス
イッチング素子であって、一方向に隣接する２つのスイ
ッチング素子が、１つの半導体片に一体に形成されるス
イッチング素子とを含むことを特徴とする半導体装置で
ある。
【０００９】本発明に従えば、一方向に隣接する２つの
スイッチング素子が、１つの半導体片に一体に形成され
るので、１つの半導体片に１つのスイッチング素子が形
成されるような従来の半導体装置に比べて、所定数のス
イッチング素子を形成するために必要とされる半導体片
の数を半分に減らして、半導体装置の構成を簡略化でき
る。半導体装置を製造するときには、全てのスイッチン
グ素子が、信号配線および走査配線からソース領域およ
びチャンネル領域に信号電圧が印加されることによっ
て、ドレイン領域から駆動用電極に駆動用電圧を印加す
るという所定の動作を行うことができるように製造する
必要があり、このためには、製造時において、少なくと
も全ての半導体片を所定の形状に形成しなければならな
い。全ての半導体片を所定の形状に形成することは、形
成すべき半導体片の数が少ないほど達成し易いので、本
発明の半導体装置は、従来の半導体装置に比べて、全て
の半導体片が所定の形状となる度合いが２倍になり、す
なわち全てのスイッチング素子が所定の動作を行うこと
ができる度合いが２倍になる。したがって本発明の半導
体装置は、従来の半導体装置に比べて、製造不良が発生
する可能性を半分にすることができる。
【００１０】また本発明は、前記２つのスイッチング素
子は、ソース領域を共有することを特徴とする。
【００１１】本発明に従えば、１つの半導体片に一体に
形成される２つのスイッチング素子は、信号配線に電気
的に接続されるソース領域を共有するので、１つの半導
体片に１つのスイッチング素子が形成されるような従来
の半導体装置に比べて、信号配線と電気的に接続される
ソース領域の数を半分に減らして、半導体装置の構成を
簡略化できる。半導体装置を製造するときには、全ての
スイッチング素子が、信号配線および走査配線からソー
ス領域およびチャンネル領域に信号電圧が印加されるこ
とによって、ドレイン領域から駆動用電極に駆動用電圧
を印加するという所定の動作を行うことができるように
製造する必要があり、このためには、製造時において、
少なくとも全てのソース領域と信号配線とを電気的に接
続しなければならない。全てのソース領域と信号配線と
を電気的に接続することは、接続すべきソース領域の数
が少ないほど達成し易いので、本発明の半導体装置は、
従来の半導体装置に比べて、全てのソース領域と信号配
線とが電気的に接続される度合いが２倍になり、すなわ
ち全てのスイッチング素子が所定の動作を行うことがで
きる度合いが２倍になる。したがって本発明の半導体装
置は、従来の半導体装置に比べて、製造不良が発生する
可能性を半分にすることができる。
【００１２】また本発明は、前記２つのスイッチング素
子は、ソース領域に関して対称な形状であることを特徴
とする。
【００１３】本発明に従えば、１つの半導体片に一体に
形成される２つのスイッチング素子は、ソース領域に関
して対称な形状であるので、前記２つのスイッチング素
子の特性を同じ特性にすることができる。これによって
信号配線および走査配線からいずれのスイッチング素子
に同一の信号電圧を印加すれば、各スイッチング素子の
ドレイン領域から駆動用電極に同一の駆動用電圧が印加
されるので、駆動用電極に接続される駆動対象を、半導
体装置全体で均一に駆動することができる。
【００１４】また本発明は、前記２つのスイッチング素
子に電気的に接続される２つの走査配線は、ソース領域
に関して対称に配置され、前記２つのスイッチング素子
のドレイン領域に駆動用電極を電気的に接続するための
ドレイン電極は、ソース領域に関して対称に配置され、
前記２つのスイッチング素子に電気的に接続されるドレ
イン電極との間で補助容量を形成するための補助容量配
線は、ソース領域に関して対称に配置されることを特徴
とする。
【００１５】本発明に従えば、１つの半導体片に一体に
形成される２つのスイッチング素子に電気的に接続され
る２つの走査配線、１つの半導体片に一体に形成される
２つのスイッチング素子のドレイン領域に駆動用電極を
電気的に接続するためのドレイン電極、および１つの半
導体片に一体に形成される２つのスイッチング素子に電
気的に接続されるドレイン電極との間で補助容量を形成
するための補助容量配線は、ソース領域に関して対称に
配置されるので、前記２つのスイッチング素子の特性お
よび補助容量の特性を、確実に同じ特性にすることがで
きる。これによって、いずれの信号配線および走査配線
からスイッチング素子に同一の信号電圧を印加すれば、
各スイッチング素子のドレイン領域から駆動用電極に同
一の駆動用電圧が印加されるので、駆動用電極に接続さ
れる駆動対象を、半導体装置全体で均一に駆動すること
ができる。また半導体装置におけるいずれのスイッチン
グ素子に、信号配線および走査配線からソース領域およ
びチャンネル領域に同様の信号電圧を印加すれば、補助
容量に電荷が蓄積されて、スイッチング素子に信号電圧
が印加されなくなっても、電荷が蓄積される補助容量に
よって、前記駆動用電圧と同じ電圧を、駆動用電極に印
加することができる。
【００１６】また本発明は、前記２つのスイッチング素
子のチャネル領域の少なくとも一部は、一方向に垂直か
つ他方向に垂直な方向に関して、信号配線と対向する位
置に設けられることを特徴とする。
【００１７】本発明に従えば、１つの半導体片に一体に
形成される２つのスイッチング素子のチャネル領域の少
なくとも一部は、一方向に垂直かつ他方向に垂直な方向
に関して、信号配線と対向する位置に設けられる。たと
えば半導体装置が液晶表示装置に用いられる場合、信号
配線が配置される領域は、一方向に垂直かつ他方向に垂
直な方向に進行する光を遮る遮光領域となるが、チャネ
ル領域の少なくとも一部を光が進行する方向に関して信
号配線と対向する位置に設けることによって、チャネル
領域による遮光領域のさらなる増加を防止して、半導体
装置において所定の透光領域を確保することができる。
またチャネル領域を配置する領域は信号配線が配置され
る領域に含まれるので、チャネル領域によって、補助容
量配線を配置する領域、すなわち補助容量配線の面積が
減少することなく、所定の補助容量を確保することがで
きる。
【００１８】また本発明は、基板上に半導体層を形成
し、半導体層に２つのドレイン領域を形成する工程と、
基板上に、半導体層を覆うようにゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上に、走査配線および補助容量
配線を形成する工程と、半導体層の２つのドレイン領域
間に１つのソース領域を形成するとともに、半導体層の
ドレイン領域とソース領域との間にチャネル領域を形成
する工程と、ゲート絶縁膜に、走査配線および補助容量
配線を覆うように第１層間絶縁膜を形成し、ゲート絶縁
膜および第１層間絶縁膜に、各絶縁膜が積層される方向
に貫通して、ソース領域に臨む信号配線コンタクトホー
ルおよび各ドレイン領域に臨むドレイン領域コンタクト
ホールをそれぞれ形成する工程と、第１層間絶縁膜上
に、信号配線コンタクトホールを介してソース領域に接
続する信号配線を形成するとともに、各ドレイン領域コ
ンタクトホールを介して半導体層の各ドレイン領域に接
続するドレイン電極を形成する工程と、第１層間絶縁膜
上に、信号配線およびドレイン電極を覆うように第２層
間絶縁膜を形成し、第２層間絶縁膜に、各絶縁膜が積層
されるに方向に貫通し、各ドレイン電極に臨む駆動用電
極コンタクトホールを形成する工程と、第２層間絶縁膜
上に、駆動用電極コンタクトホールを介してドレイン電
極に接続する駆動用電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法である。本発明に従え
ば、上述の作用を達成する半導体装置を製造することが
できる。
【００１９】
【発明の実施の形態】図１は、本発明の実施の一形態の
半導体装置２０を示す平面図であり、図２は、図１の切
断面線ＩＩ−ＩＩから見た断面図である。図１および図
２は、理解を容易にするために、部分的に相対的な寸法
を変えて示している。また図２は、さらに理解を容易に
するために、各膜の表面が平面状となるように示してい
るが、実際には平面状にはなっていない。半導体装置２
０は、アクティブマトリクス駆動方式の液晶表示装置
（Liquid Crystal Display；略称：ＬＣＤ）に搭載さ
れ、マトリクス状に配置される画素電極に駆動用電圧を
印加するスイッチング素子である薄膜トランジスタ（略
称：ＴＦＴ）を複数個有する。
【００２０】半導体装置２０には、透光性を有する、た
とえば石英ガラスから成る透明基板２１上にマトリクス
状に配置される、略「Ｃ」字状の半導体片２２が複数個
形成されてる。詳細に述べると、半導体片２２は、後述
する信号配線３５が延びる一方向である第１方向Ａ１に
延びるソース領域２３と、ソース領域２３の第１方向Ａ
１上流側の端部に連通して第１方向Ａ１に延びる第１チ
ャネル領域２４と、ソース領域２３の第１方向Ａ１下流
側の端部に連通して第１方向Ａ１に延びる第２チャネル
領域２５と、第１チャネル領域２４の第１方向Ａ１上流
側の端部に連通して、後述する走査配線２９が延びる方
向であって、第１方向Ａ１に垂直な他方向である第２方
向Ａ２に延びる第１ドレイン領域２６と、第２チャネル
領域２５の第１方向Ａ１下流側の端部に連通して第２方
向Ａ２に延びる第２ドレイン領域２７とを有する。
【００２１】また半導体片２２は、ソース領域２３に関
して第１方向Ａ１に垂直な基準平面Ｐ１に関して対称な
形状であり、詳細に述べると、半導体片２２のソース領
域２３の中心を通り、第１方向Ａ１に垂直な基準平面Ｐ
１よりも第１方向Ａ１上流側の第１ソース領域２３ａ、
第１チャネル領域２４および第１ドレイン領域２６を含
む領域と、ソース領域２３の基準平面Ｐ１よりも第１方
向Ａ１下流側の第２ソース領域２３ｂ、第２チャネル領
域２５および第２ドレイン領域２７を含む領域とは、基
準平面Ｐ１に関して対称な形状である。また半導体片２
２のソース領域２３は、中央部２３ｃの第２方向Ａ２の
寸法が、残余の部分の第２方向Ａ２の寸法よりも大き
く、基準平面Ｐ１に関して対称な形状である。
【００２２】半導体片２２は、全体として結晶性シリコ
ンから成るが、ソース領域２３ならびに第１および第２
ドレイン領域２６，２７は、不純物として燐イオン（化
学式：Ｐ＋）が注入されており、導電性を有する。半導
体片２２の第１および第２チャネル領域２４，２５は、
半導体である。後述する各絶縁膜２８，３１，３８が積
層される方向であって、第１方向Ａ１と第２方向Ａ２と
に垂直な方向である積層方向Ａ３の、半導体片２２の厚
みは、約５０［ｎｍ］である。以後、「厚み」および
「厚さ」は、積層方向Ａ３の厚みおよび厚さを示す。
【００２３】透明基板２１上には、半導体片２２を覆う
ようにして、酸化シリコンから成るゲート絶縁膜２８が
形成される。ゲート絶縁膜２８の厚みは、約８０［ｎ
ｍ］である。
【００２４】ゲート絶縁膜２８上には、第２方向Ａ２に
延び、互いに略平行に配置される複数の走査配線２９が
形成される。走査配線２９は、Ｎ＋ポリシリコン膜とタ
ングステンシリサイド膜とが順に積層される導電性を有
する配線であり、積層方向Ａ３に関して、１つの半導体
片２２に対向して２本形成される。詳細には、一方の走
査配線２９ａは、積層方向Ａ３に関して、半導体片２２
の第１チャネル領域２４に対向する位置に形成され、他
方の走査配線２９ｂは、積層方向Ａ３に関して、半導体
片２２の第２チャネル領域２５に対向する位置に形成さ
れる。また一方の走査配線２９ａと他方の走査配線２９
ｂとは、基準平面Ｐ１に関して対称となるように配置さ
れる。Ｎ＋ポリシリコンは、ポリシリコン中に燐などの
Ｎ型不純物を含んだシリコン膜であり、高濃度の不純物
を含んだポリシリコン膜は導電性の膜として用いられ
る。
【００２５】またゲート絶縁膜２８上には、第２方向Ａ
２に延び、互いに略平行に配置される複数の補助容量電
極３０が形成される。補助容量電極３０は、前記走査配
線２９と同様の、Ｎ＋ポリシリコン膜とタングステンシ
リサイド膜とが順に積層される導電性を有する電極であ
り、積層方向Ａ３に関して、１つの半導体片２２に対向
して２本形成される。詳細には、一方の補助容量電極３
０ａは、積層方向Ａ３に関して、半導体片２２の第１ド
レイン領域２６に対向する位置であって、後述する第１
ドレイン電極コンタクトホール３３が形成される領域近
傍を除く位置に形成される。他方の補助容量電極３０ｂ
は、積層方向Ａ３に関して、半導体片２２の第２ドレイ
ン領域２７に対向する位置であって、後述する第２ドレ
イン電極コンタクトホール３４が形成される領域近傍を
除く位置に形成される。また一方の補助容量電極３０ａ
と他方の補助容量電極３０ｂとは、基準平面Ｐ１に関し
て対称となるように配置される。
【００２６】一方の走査配線２９ａと一方の補助容量電
極３０ａとは、接触しないように、第１方向Ａ１に間隔
を空けて配置され、他方の走査配線２９ｂと他方の補助
容量電極３０ｂとは、接触しないように、第１方向Ａ１
に間隔を空けて配置される。走査配線２９および補助容
量電極３０の厚みは、約３００［ｎｍ］である。
【００２７】さらにゲート絶縁膜２８上には、走査配線
２９および補助容量電極３０を覆うようにして、酸化シ
リコンから成る第１層間絶縁膜３１が形成される。第１
層間絶縁膜３１の厚みは、約６００［ｎｍ］である。
【００２８】第１層間絶縁膜３１およびゲート絶縁膜２
８には、第１層間絶縁膜３１およびゲート絶縁膜２８を
積層方向Ａ３に貫通し、半導体片２２のソース領域２３
の中央部２３ｃに臨んで開口する信号配線コンタクトホ
ール３２が形成される。信号配線コンタクトホール３２
の内壁に臨む空間の積層方向Ａ３に垂直な断面形状は、
正方形および矩形のいずれかである。また信号配線コン
タクトホール３２の軸線は、ソース領域２３の中心を通
り、積層方向Ａ３に平行に延びる。
【００２９】また第１層間絶縁膜３１およびゲート絶縁
膜２８には、第１層間絶縁膜３１およびゲート絶縁膜２
８を積層方向Ａ３に貫通し、半導体片２２の第１ドレイ
ン領域２６の略中央部に臨んで開口する第１ドレイン電
極コンタクトホール３３が形成されるとともに、第１層
間絶縁膜３１およびゲート絶縁膜２８を積層方向Ａ３に
貫通し、半導体片２２の第２ドレイン領域２７の略中央
部に臨んで開口する第２ドレイン電極コンタクトホール
３４が形成される。第１および第２ドレイン電極コンタ
クトホール３３，３４の内壁に臨む空間の積層方向Ａ３
に垂直な断面形状は、正方形および矩形のいずれかであ
る。
【００３０】第１層間絶縁膜３１上には、第１方向Ａ１
に延び、互いに略平行に配置される複数の信号配線３５
が形成される。信号配線３５は、信号配線コンタクトホ
ール３２の内壁にも形成されており、信号配線コンタク
トホール３２を介して、半導体片２２のソース領域２３
に電気的に接続される。信号配線３５は、厚さ１００
［ｎｍ］のチタン−タングステン（化学式：Ｔｉ−Ｗ）
膜と、厚さ４００［ｎｍ］のアルミニウム−シリコン
（化学式：Ａｌ−Ｓｉ）膜と、厚さ１００［ｎｍ］のチ
タン−タングステン（化学式：Ｔｉ−Ｗ）膜とが順に積
層される導電性を有する配線であり、積層方向Ａ３に関
して、半導体片２２の第１および第２チャネル領域２
４，２５に対向する位置に配置される。
【００３１】また第１層間絶縁膜３１上には、積層方向
Ａ３に関して、半導体片２２の第１ドレイン領域２６お
よび一方の補助容量電極３０ａに対向する位置に、第１
ドレイン電極３６が形成されるとともに、積層方向Ａ３
に関して、半導体片２２の第２ドレイン領域２７および
他方の補助容量電極３０ｂに対向する位置に、第２ドレ
イン電極３７が形成される。第１ドレイン電極３６は、
第１ドレイン電極コンタクトホール３３の内壁にも形成
されており、第１ドレイン電極コンタクトホール３３を
介して、半導体片２２の第１ドレイン領域２６に電気的
に接続される。第２ドレイン電極３７は、第２ドレイン
電極コンタクトホール３４の内壁にも形成されており、
第２ドレイン電極コンタクトホール３４を介して、半導
体片２２の第２ドレイン領域２７に電気的に接続され
る。第１および第２ドレイン電極３６，３７は、前記信
号配線３５と同様の、厚さ１００［ｎｍ］のチタン−タ
ングステン膜と、厚さ４００［ｎｍ］のアルミニウム−
シリコン膜と、厚さ１００［ｎｍ］のチタン−タングス
テン膜とが順に積層される、導電性を有する電極であ
る。
【００３２】さらに第１層間絶縁膜３１上には、信号配
線３５ならびに第１および第２ドレイン電極３６，３７
を覆うようにして、酸化シリコンから成る第２層間絶縁
膜３８が形成される。第２層間絶縁膜３８の厚みは、約
３００［ｎｍ］である。
【００３３】第２層間絶縁膜３８には、第２層間絶縁膜
３８を積層方向Ａ３に貫通し、第１ドレイン電極３６に
臨んで開口する第１画素電極コンタクトホール３９が形
成されるとともに、第２層間絶縁膜３８を積層方向Ａ３
に貫通し、第２ドレイン電極３７に臨んで開口する第２
画素電極コンタクトホール４０が形成される。第１およ
び第２画素電極コンタクトホール３９，４０の内壁に臨
む空間の積層方向に垂直な断面形状は、正方形および矩
形のいずれかである。
【００３４】第２層間絶縁膜３８上には、積層方向Ａ３
に関して半導体片２２に対向する一方の走査配線３９
ａ、他方の走査配線３９ｂおよび信号配線３５、ならび
に前記半導体片２２の第２方向Ａ２下流側に隣接する、
前記半導体片２２と同様の構成の半導体片２２Ａに、積
層方向Ａ３に関して対向する信号配線３５Ａによって囲
まれる領域を覆うようにして、第１画素電極４１が形成
される。第１画素電極４１は、第１画素電極コンタクト
ホール３９の内壁にも形成されており、第１画素電極コ
ンタクトホール３９を介して、第１ドレイン電極３６と
電気的に接続される。
【００３５】また第２層間絶縁膜３８上には、積層方向
Ａ３に関して半導体片２２に対向する他方の補助容量電
極３０ｂおよび信号配線３５、前記半導体片２２の第２
方向Ａ２下流側に隣接する、前記半導体片２２と同様の
構成の半導体片２２Ａに積層方向Ａ３に関して対向する
信号配線３５Ａ、ならびに前記半導体片２２の第１方向
Ａ１下流側に隣接する前記半導体片２２と同様の構成の
半導体片２２Ｂに積層方向Ａ３に関して対向する一方の
補助容量電極３０Ａによって囲まれる領域を覆うように
して、駆動用電極である第２画素電極４２が形成され
る。第２画素電極４２は、第２画素電極コンタクトホー
ル４０の内壁にも形成されており、第２画素電極コンタ
クトホール４０を介して、第２ドレイン電極３７と電気
的に接続される。駆動用電極である第１および第２画素
電極４１，４２は、酸化錫をドープした酸化インジウム
（Indium Tin Oxide；略称：ＩＴＯ）から成る透光性お
よび導電性を有する厚さ１００［ｎｍ］の電極である。
【００３６】上述のように、少なくとも第１ソース領域
２３ａ、第１チャネル領域２４および第１ドレイン領域
２６を含む第１薄膜トランジスタ４３と、少なくとも第
２ソース領域２３ｂ、第２チャネル領域２５および第２
ドレイン領域２７を含む第２薄膜トランジスタ４４との
２つの薄膜トランジスタが、１つの半導体片２２に形成
される。一方の走査配線２９ａに積層方向Ａ３に関して
対向する第１薄膜トランジスタ４３と、他方の走査配線
２９ｂに積層方向Ａ３に関して対向する第２薄膜トラン
ジスタ４４とは、半導体片２２の信号配線３５に電気的
に接続するソース領域２３を共有している。
【００３７】第１薄膜トランジスタ４３の第１ドレイン
領域２６に電気的に接続される第１ドレイン電極３６
と、前記第１ドレイン電極３６に積層方向Ａ３に関して
対向する一方の補助容量電極３０ａとによって、一方の
補助容量が形成される。前記一方の補助容量は、第１画
素電極４１と電気的に並列に接続されている。また第２
薄膜トランジスタ４４の第２ドレイン領域２７に電気的
に接続される第２ドレイン電極３７と、前記第２ドレイ
ン電極３７に積層方向Ａ３に関して対向する他方の補助
容量電極３０ｂとによって、他方の補助容量が形成され
る。前記他方の補助容量は、第２画素電極４２と電気的
に並列に接続されている。
【００３８】このように半導体装置２０は、第１方向Ａ
１および第２方向Ａ２に、マトリクス状に並んで配置さ
れる第１および第２薄膜トランジスタ４３，４４を複数
組有している。したがって半導体装置２０には、２つの
薄膜トランジスタ当たりに１つの信号配線コンタクトホ
ール３２が形成されることになる。
【００３９】したがって第１薄膜トランジスタ４３は、
第２方向Ａ２に第（２ｉ−１）番目の信号配線３５に電
気的に接続される第１ソース領域２３ａと、第１方向Ａ
１に第（２ｋ−１）番目の走査配線２９ａに電気的に接
続される第１チャネル領域２４と、第１ドレイン電極３
６を介して第１方向に第（２ｉ−１）番目かつ第２方向
に第（２ｋ−１）番目の位置に配置される第１画素電極
４１に電気的に接続される第１ドレイン領域２６とを有
する。第１薄膜トランジスタ４３は、前記信号配線３５
および前記走査配線２９ａから第１ソース領域２２ａお
よび第１チャンネル領域２４に信号電圧を印加すること
によって、第１ドレイン領域２６から第１画素電極４１
に駆動用電圧を印加する。ｉおよびｋは自然数である。
【００４０】また第２薄膜トランジスタ４４は、第２方
向Ａ２に第（２ｉ−１）番目の信号配線３５に電気的に
接続される第２ソース領域２３ｂと、第１方向Ａ１に第
２ｋ番目の走査配線２９ｂに電気的に接続される第２チ
ャネル領域２５と、第２ドレイン電極３７を介して第１
方向に第（２ｉ−１）番目かつ第２方向に第２ｋ番目の
位置に配置される第２画素電極４２に電気的に接続され
る第２ドレイン領域２７とを有する。第２薄膜トランジ
スタ４４は、前記信号配線３５および前記走査配線２９
ｂから第２ソース領域２２ｂおよび第２チャンネル領域
２５に信号電圧を印加することによって、第２ドレイン
領域２７から第２画素電極４２に駆動用電圧を印加す
る。
【００４１】以上のように本実施の形態の半導体装置２
０によれば、第１方向Ａ１に隣接する第１薄膜トランジ
スタ４３および第２薄膜トランジスタ４４の２つのトラ
ンジスタが、１つの半導体片２２に一体に形成されるの
で、１つの半導体片に１つのトランジスタが形成される
ような従来の半導体装置に比べて、所定数のトランジス
タを形成するために必要とされる半導体片の数を半分に
減らして、半導体装置の構成を簡略化できる。半導体装
置を製造するときには、全てのトランジスタが、信号配
線および走査配線からソース領域およびチャンネル領域
に信号電圧が印加されることによって、ドレイン領域か
ら画素電極に駆動用電圧を印加するという所定の動作を
行うことができるように製造する必要があり、このため
には、製造時において、少なくとも全ての半導体片を所
定の形状に形成しなければならない。全ての半導体片を
所定の形状に形成することは、形成すべき半導体片の数
が少ないほど達成し易いので、本実施の形態の半導体装
置２０は、従来の半導体装置に比べて、全ての半導体片
２２が所定の形状となる度合いが２倍になり、すなわち
全ての第１および第２薄膜トランジスタ４３，４４が所
定の動作を行うことができる度合いが２倍になる。
【００４２】さらに、１つの半導体片２２に一体に形成
される２つの薄膜トランジスタ４３，４４は、信号配線
３５に電気的に接続されるソース領域２３を共有するの
で、１つの半導体片２２に１つのトランジスタが形成さ
れるような従来の半導体装置に比べて、信号配線と電気
的に接続されるソース領域の数と、このような接続をす
るための信号配線コンタクトホールの数とを半分に減ら
して、半導体装置の構成を簡略化できる。
【００４３】半導体装置を製造するときには、全てのト
ランジスタが、信号配線および走査配線からソース領域
およびチャンネル領域に信号電圧が印加されることによ
って、ドレイン領域から駆動用電極に駆動用電圧を印加
するという所定の動作を行うことができるように製造す
る必要がある。このためには、製造時において、全ての
信号配線コンタクトホールを形成するときに、確実に第
１層間絶縁膜およびゲート絶縁膜を積層方向Ａ３に貫通
するとともに、信号配線を形成するときに、全ての信号
配線コンタクトホールを介して、信号配線とソース領域
とを電気的に接続させなければならない。このような全
てのソース領域と信号配線とを電気的に接続すること
は、接続すべきソース領域の数と信号配線コンタクトホ
ールの数とが少ないほど達成し易いので、本実施の形態
の半導体装置２０は、従来の半導体装置に比べて、全て
のソース領域２３と信号配線３５とが電気的に接続され
る度合いが２倍になり、すなわち全ての第１および第２
薄膜トランジスタ４３，４４が所定の動作を行うことが
できる度合いが２倍になる。したがって本実施の形態の
半導体装置２０は、従来の半導体装置に比べて、製造不
良が発生する可能性を半分にすることができる。
【００４４】また本実施の形態の半導体装置２０によれ
ば、１つの半導体片２２に一体に形成される２つの薄膜
トランジスタ４３，４４は、ソース領域２３に関して対
称な形状であるので、前記第１薄膜トランジスタ４３の
特性と前記第２薄膜トランジスタ４４の特性とを同じ特
性にすることができる。これによって第１薄膜トランジ
スタ４３に信号配線３５および走査配線２９ａからソー
ス領域２３（第１ソース領域２３ａ）および第１チャン
ネル領域２４に印加する信号電圧と、第２薄膜トランジ
スタ４４に信号配線３５および走査配線２９ｂからソー
ス領域２３（第２ソース領域２３ｂ）および第２チャン
ネル領域２５に印加する信号電圧とが同一であれば、各
ドレイン領域２６，２７から各画素電極４１，４２に同
様の駆動用電圧が印加されるので、各画素電極４１，４
２に接続される駆動対象、本実施の形態においては液晶
を、半導体装置２０全体で均一に駆動することができ
る。
【００４５】また本実施の形態の半導体装置２０によれ
ば、１つの半導体片２２に一体に形成される２つの薄膜
トランジスタ４３，４４に電気的に接続される２つの走
査配線２９ａ，２９ｂ、１つの半導体片２２に一体に形
成される２つの薄膜トランジスタ４３，４４の第１およ
び第２ドレイン領域２６，２７に第１および第２画素電
極４１，４２をそれぞれ電気的に接続するための第１お
よび第２ドレイン電極３６，３７、および１つの半導体
片２２に一体に形成される２つの薄膜トランジスタ４
３，４４に電気的に接続される第１および第２ドレイン
電極３６，３７との間で補助容量を形成するための補助
容量電極３０ａ，３０ｂは、ソース領域２３に関して対
称に配置されるので、各薄膜トランジスタ４３，４４に
おける走査配線２９ａ，２９ｂとドレイン電極３６，３
７との間の寄生容量の特性と、補助容量の特性とを、同
じ特性にすることができる。
【００４６】これによっていずれの信号配線３５および
走査配線２９から薄膜トランジスタ４３，４４に同一の
信号電圧を印加すれば、各薄膜トランジスタ４３，４４
の各ドレイン領域２６，２７から各画素電極４１，４２
に同一の駆動用電圧が印加されるので、各画素電極４１
に接続される駆動対象を、半導体装置２０全体で均一に
駆動することができる。また第１薄膜トランジスタ４３
に信号配線３５および走査配線２９ａからソース領域２
３（第１ソース領域２３ａ）および第１チャンネル領域
２４に印加する信号電圧と、第２薄膜トランジスタ４４
に信号配線３５および走査配線２９ｂからソース領域２
３（第２ソース領域２３ｂ）および第２チャンネル領域
２５に印加する信号電圧とが同一であれば、各補助容量
に同一の電荷が蓄積され、薄膜トランジスタ４３，４４
に信号電圧が印加されなくなっても、電荷が蓄積される
補助容量によって、前記駆動用電圧と同じ電圧を、画素
電極４１，４２に印加することができる。
【００４７】また本実施の形態の半導体装置２０によれ
ば、１つの半導体片２２に一体に形成される２つの薄膜
トランジスタ４３，４４の各チャネル領域２４，２５の
少なくとも一部は、第１方向Ａ１に垂直かつ第２方向Ａ
２に垂直な方向である積層方向Ａ３に関して、信号配線
３５と対向する位置に設けられる。半導体装置２０が液
晶表示装置に用いられる場合、信号配線３５が配置され
る領域は、積層方向Ａ３に進行する光を遮る遮光領域と
なるが、各チャネル領域２４，２５の少なくとも一部を
光が進行する方向に関して信号配線３５と対向する位置
に設けることによって、各チャネル領域２４，２５によ
る遮光領域のさらなる増加を防止して、半導体装置２０
において所定の透光領域を確保することができる。また
チャネル領域２４，２５を配置する領域は信号配線３５
が配置される領域に含まれるので、各チャネル領域２
４，２５によって、補助容量電極３０ａ，３０ｂを配置
する面積、すなわち補助容量電極３０ａ，３０ｂの面積
が減少することなく、所定の補助容量を確保することが
できる。
【００４８】本実施の形態において、第１および第２層
間絶縁膜３１，３８は、酸化シリコンから成るとした
が、窒化シリコン膜および酸化窒化シリコン膜ならびに
窒化シリコンと酸化窒化シリコンとの複合膜であっても
よい。また本実施の形態において、半導体装置２０は、
液晶表示装置に用いられるとしたが、これに限らず、薄
膜トランジスタを用いる各種装置に用いてもよい。
【００４９】図３、図４および図５は、半導体装置２０
の製造方法の各工程を示す断面図および平面図である。
【００５０】図３（１）は、半導体装置２０の製造方法
の第１工程を示す断面図である。第１工程では、たとえ
ば化学気相成長（Chemical Vapor Deposition；略称：
ＣＶＤ）法によって、透明基板２１上に非結晶シリコン
を厚さ約５０［ｎｍ］堆積させて、この非結晶シリコン
を結晶化させて結晶性シリコン膜５０を形成する。非結
晶シリコン膜を結晶化させる方法としては、６００℃以
上の温度で加熱する方法、およびエキシマレーザーの照
射による方法などがある。
【００５１】図３（２ａ）は、半導体装置２０の製造方
法の第２工程を示す断面図であり、図３（２ｂ）は、第
２工程を示す平面図である。続いて第２工程では、第１
工程で形成した結晶性シリコン膜５０にフォトリソグラ
フィー法およびドライエッチングを施して、所定の形
状、具体的には、図３（２ｂ）に示すような、半導体層
である略「Ｃ」字状の第１Ｃ字状片５１になるようにパ
ターニングする。このとき第１Ｃ字状片５１は、第１方
向Ａ１に延びる第１領域５１ａと、前記第１領域５１ａ
の第１方向Ａ１上流側の端部から第２方向Ｂ２に延びる
第２領域５１ｂと、前記第１領域５１ａの第１方向Ａ１
下流側の端部から第２方向Ｂ２に延びる第３領域５１ｃ
とを有し、これら第１〜第３領域５１ａ〜５１ｃは連続
しており、第１領域５１ａに関して対称な１つの島状に
なっている。
【００５２】また後述する第６工程で半導体片２２のソ
ース領域２３の中央部２３ｃ（図１参照）となる第１領
域５１ａの中央部５３の第２方向Ａ２の寸法が、第１領
域５１ａの残余の部分の第２方向Ａ２の寸法よりも大き
く、基準平面Ｐ１に関して対称に形成する。このように
第１領域５１ａの中央部５３形成することによって、後
述する第７工程で信号配線コンタクトホール３２を形成
するときに、信号配線コンタクトホール３２の位置が万
一第２方向Ａ２にずれても、信号配線コンタクトホール
３２が確実に半導体片２２のソース領域２３に臨んで開
口することができる。信号配線コンタクトホール３２の
位置が第２方向Ａ２に多少ずれても、基準平面Ｐ１に関
する対称性は確保されるので、基準平面Ｐ１に関する対
称性を確保するには、信号配線コンタクトホール３２の
第１方向Ａ１の位置決めを高精度に行えばよく、したが
って第７工程における信号配線コンタクトホール３２の
形成を容易に行うことができる。
【００５３】図３（３ａ）は、半導体装置２０の製造方
法の第３工程を示す断面図であり、図３（３ｂ）は、第
３工程を示す平面図である。続いて第３工程では、一般
的なフォトリソグラフィー法によって、第１Ｃ字状片５
１のうち、後述する第５工程で形成される補助容量電極
３０に積層方向Ａ３に関して対向する第２領域５１ｂお
よび第３領域５１ｃを、フォトレジストから露出させ
て、不純物となる燐イオンを約３×１０15［ａｔｏｍｓ
／ｃｍ2］程度の圧力で注入して、第２Ｃ字状片５２を
形成する。これによって第２および第３領域５１ｂ，５
１ｃは、導電性を有する。本工程において第１Ｃ字状片
５１に燐イオンを注入するときに、第１Ｃ字状片５１に
おける、後に半導体片２２の第１および第２チャネル領
域２４，２５となる領域は、必ずフォトレジストによっ
て覆われていなければならない。
【００５４】図３（４ａ）は、半導体装置２０の製造方
法の第４工程を示す断面図であり、図３（４ｂ）は、第
４工程を示す平面図である。続いて第４工程では、第３
工程で燐イオンの注入に用いたフォトレジストを除去し
た後、たとえばＣＶＤ法によって、透明基板２１上に半
導体片２２を覆うようにして、酸化シリコンを厚さ約８
０［ｎｍ］堆積させて、ゲート絶縁膜２８を形成する。
その後、前記ゲート酸化膜２８の膜質を向上するため
に、酸素を含んだ雰囲気中にて温度１０５０℃で３分間
のアニールを行う。
【００５５】図４（１ａ）は、半導体装置２０の製造方
法の第５工程を示す断面図であり、図４（１ｂ）は、第
５工程を示す平面図である。続いて第５工程では、たと
えば真空蒸着法によって、ゲート絶縁膜２８上に、Ｎ＋
ポリシリコン膜とタングステンシリサイド膜とを順に積
層し、この積層した膜に一般的なフォトリソグラフィー
法およびドライエッチングを施して、第２方向Ａ２に延
び、互いに略平行に並列する複数の走査配線２９と、第
２方向Ａ２に延び、互いに略平行に並列する複数の補助
容量電極３０とを、積層方向Ａ３に関して、１つの第２
Ｃ字状片５２に対向する位置に配置されるように２本ず
つ形成する。
【００５６】１つの第２Ｃ字状片５２に積層方向Ａ３に
関して対向する２本の走査配線２９のうちの一方の走査
配線２９ａと、１つの第２Ｃ字状片５２に積層方向Ａ３
に関して対向する２本の補助容量電極３０のうちの一方
の補助容量電極３０ａとは、接触しないように、第１方
向Ａ１に間隔を空けて配置される。また１つの第２Ｃ字
状片５２に積層方向Ａ３に関して対向する２本の走査配
線２９のうちの他方の走査配線２９ｂと、１つの第２Ｃ
字状片５２に積層方向Ａ３に関して対向する２本の補助
容量電極３０のうちの他方の補助容量電極３０ｂとは、
接触しないように、第１方向Ａ１に間隔を空けて配置さ
れる。
【００５７】一方の走査配線２９ａは、後述する第６工
程で半導体片２２の第１チャネル領域２４となる領域
に、積層方向Ａ３に関して対向するように形成される。
また他方の走査配線２９ｂは、後述する第６工程で半導
体片２２の第２チャネル領域２５となる領域に、積層方
向Ａ３に関して対向するように形成される。また一方の
走査配線２９ａと他方の走査配線２９ｂとは、後述する
第６工程で基準平面Ｐ１に関して対称となるように形成
される。
【００５８】また一方の補助容量電極３０ａは、後述す
る第６工程で半導体片２２の第１ドレイン領域２６とな
る領域に積層方向Ａ３に関して対向するとともに、後述
する第７工程で第１ドレイン電極コンタクトホール３３
が形成される領域近傍を除くようにして形成される。ま
た他方の補助容量電極３０ｂは、後述する第６工程で半
導体片２２の第２ドレイン領域２７となる領域に、積層
方向Ａ３に関して対向するとともに、後述する第７工程
で第２ドレイン電極コンタクトホール３４が形成される
領域近傍を除くようにして形成される。また一方の補助
容量電極３０ａと他方の補助容量電極３０ｂとは、前記
基準平面Ｐ１に関して対称となるように形成される。
【００５９】このように補助容量電極３０を形成するこ
とによって、後述する第７工程において、エッチングに
よって第１および第２ドレイン電極コンタクトホール３
３，３４を形成するときに、補助容量電極３０によっ
て、各ドレイン電極コンタクトホール３３，３４が所定
の形状に形成されなくなることを防止して、各ドレイン
電極コンタクトホール３３，３４を確実に形成すること
ができる。また補助容量電極３０は、各ドレイン電極コ
ンタクトホール３３，３４が形成される領域近傍だけを
除くように形成されるので、不必要に補助容量電極３０
の面積を減らすことを防止して、補助容量電極３０と第
１および第２ドレイン電極３６，３７との間に形成され
る補助容量を、所定の容量にすることができる。
【００６０】図４（２ａ）は、半導体装置２０の製造方
法の第６工程を示す断面図であり、図４（２ｂ）は、第
６工程を示す平面図である。続いて第６工程では、走査
配線２９をマスクとして、第２Ｃ字状片５２に燐イオン
を約３×１０15［ａｔｏｍｓ／ｃｍ2］程度の圧力で注
入して、半導体片２２を形成する。走査配線２９をマス
クとすることによって、積層方向Ａ３に関して走査電極
２９に対向する領域である第１および第２チャネル領域
２４，２５には燐イオンは注入されない。こうして形成
された半導体片２２は、積層方向Ａ３に関して走査配線
２９に対向する位置に配置される第１および第２チャネ
ル領域２４，２５と、不純物が注入されたソース領域２
３と第１および第２ドレイン領域２６，２７とを有す
る。
【００６１】図４（３ａ）は、半導体装置２０の製造方
法の第７工程を示す断面図であり、図４（３ｂ）は、第
７工程を示す平面図である。続いて第７工程では、たと
えばＣＶＤ法によって、酸化シリコン膜を６００［ｎ
ｍ］の厚さになるまで堆積して、第１層間絶縁膜３１を
形成する。そして半導体片２２のソース領域２３ならび
に第１および第２ドレイン領域２６，２７に注入した燐
イオンを活性化するために、窒素雰囲気中で温度９５０
℃で３０分間の熱処理を施す。そしてゲート絶縁膜２８
および第１層間絶縁膜３１に一般的なフォトリソグラフ
ィー法ならびにウェットエッチングおよびドライエッチ
ングを施して、ゲート絶縁膜２８および第１層間絶縁膜
３１を積層方向Ａ３に貫通し、半導体片２２のソース領
域２３の中央部２３ｃに臨んで開口する信号配線コンタ
クトホール３２を形成し、さらに第１層間絶縁膜３１お
よびゲート絶縁膜２８を積層方向Ａ３に貫通し、半導体
片２２の第１ドレイン領域２６の略中央部に臨んで開口
する第１ドレイン電極コンタクトホール３３を形成する
とともに、第１層間絶縁膜３１およびゲート絶縁膜２８
を積層方向Ａ３に貫通し、半導体片２２の第２ドレイン
領域２７の略中央部に臨んで開口する第２ドレイン電極
コンタクトホール３４を形成する。
【００６２】図５（１ａ）は、半導体装置２０の製造方
法の第８工程を示す断面図であり、図５（１ｂ）は、第
８工程を示す平面図である。続いて第８工程では、たと
えば真空蒸着法によって、第１層間絶縁膜３１上、信号
配線コンタクトホール３２の内壁、ならびに第１および
第２ドレイン電極コンタクトホール３３，３４の内壁
に、厚さ１００［ｎｍ］のチタン−タングステン膜と、
厚さ４００［ｎｍ］のアルミニウム−シリコン膜と、厚
さ１００［ｎｍ］のチタン−タングステン膜とを順に積
層する。そしてこの積層した膜に、一般的なフォトリソ
グラフィー法およびドライエッチングを施して、第２方
向Ａ２に並列して第１方向Ａ１に延び、半導体片２２の
第１および第２チャネル領域２４，２５に、積層方向Ａ
３に関して対向して配置される複数の信号配線１９と、
半導体片２２の第１ドレイン領域２６および一方の補助
容量電極３０ａに、積層方向Ａ３に関して対向して配置
される第１ドレイン電極３６と、半導体片２２の第２ド
レイン領域２７および他方の補助容量電極３０ｂに、積
層方向Ａ３に関して対向して配置される第２ドレイン電
極３７とを形成する。信号配線３５は、半導体片２２の
ソース領域２３に電気的に接続され、第１ドレイン電極
３６は、半導体片２２の第１ドレイン領域２６に電気的
に接続され、第２ドレイン電極３７は、半導体片２２の
第２ドレイン領域２７に電気的に接続される。
【００６３】図５（２ａ）は、半導体装置２０の製造方
法の第９工程を示す断面図であり、図５（２ｂ）は、第
９工程を示す平面図である。続いて第９工程では、たと
えばＣＶＤ法によって、酸化シリコン膜を約３００［ｎ
ｍ］の厚さになるまで堆積して、第２層間絶縁膜３８を
形成し、この第２層間絶縁膜３８に一般的なフォトリソ
グラフィー法ならびにウェットエッチングおよびドライ
エッチングを施して、第２層間絶縁膜３８を積層方向Ａ
３に貫通し、第１ドレイン電極３６に臨んで開口する第
１画素電極コンタクトホール３９を形成するとともに、
第２層間絶縁膜３８を積層方向Ａ３に貫通し、第２ドレ
イン電極３７に臨んで開口する第２画素電極コンタクト
ホール４０を形成する。
【００６４】図５（３ａ）は、半導体装置２０の製造方
法の第１０工程を示す断面図であり、図５（３ｂ）は、
第１０工程を示す平面図である。続いて第１０工程で
は、第２層間絶縁膜３８上ならびに第１画素電極コンタ
クトホール３９の内壁および第２画素電極コンタクトホ
ール４０の内壁に、たとえば真空蒸着法によって、ＩＴ
Ｏを厚さ１００［ｎｍ］になるまで堆積する。その後、
堆積したＩＴＯに、一般的なフォトリソグラフィー法な
らびにウェットエッチングおよびドライエッチングを施
して、第２層間絶縁膜３８上の、少なくとも、半導体片
２２の上方の一方の走査配線３９ａ、他方の走査配線３
９ｂおよび信号配線３５、ならびに前記半導体片２２の
第２方向Ａ２下流側に隣接する同様の半導体片２２Ａの
上方の信号配線３５Ａによって囲まれる領域を覆うよう
にして、第１画素電極４１を形成する。
【００６５】また同時に一般的なフォトリソグラフィー
法ならびにウェットエッチングおよびドライエッチング
によって、第２層間絶縁膜３８上の、少なくとも、半導
体片２２の上方の他方の補助容量電極３０ｂおよび信号
配線３５、前記半導体片２２の第２方向Ａ２下流側に隣
接する同様の半導体片２２Ａの上方の信号配線３５Ａ、
ならびに前記半導体片２２の第１方向Ａ１下流側に隣接
する同様の半導体片２２Ｂの上方の一方の補助容量電極
３０Ａによって囲まれる領域を覆うようにして、第１画
素電極４１を形成する。第１画素電極４１は、第１ドレ
イン電極３６と電気的に接続され、第２画素電極４２
は、第２ドレイン電極３７と電気的に接続される。上述
の製造方法によって、上述の作用および効果を達成でき
る半導体装置２０を製造することができる。
【００６６】
【発明の効果】以上のように本発明によれば、１つの半
導体片に１つのスイッチング素子が形成されるような従
来の半導体装置に比べて、構成を簡略化できるととも
に、製造不良が発生する可能性を半分にすることができ
る。
【００６７】また本発明によれば、１つの半導体片に１
つのスイッチング素子が形成されるような従来の半導体
装置に比べて、構成を簡略化できるとともに、製造不良
が発生する可能性を確実に半分にすることができる。
【００６８】また本発明によれば、駆動用電極に接続さ
れる駆動対象を、半導体装置全体で均一に駆動すること
ができる。
【００６９】また本発明によれば、駆動用電極に接続さ
れる駆動対象を、半導体装置全体で均一に駆動すること
ができるとともに、スイッチング素子に信号電圧が印加
されなくなっても、補助容量に保持される前記駆動用電
圧と同じ電圧を、駆動用電極に印加することができる。
【００７０】また本発明によれば、チャネル領域による
遮光領域のさらなる増加を防止して、半導体装置におい
て所定の透光領域を確保することができるとともに、所
定の補助容量を確保することができる。
【００７１】また本発明によれば、上述の効果を達成す
る半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の半導体装置２０を示す
平面図である。
【図２】図１の切断面線ＩＩ−ＩＩから見た断面図であ
る。
【図３】半導体装置２０の製造方法の各工程を示す断面
図および平面図である。
【図４】半導体装置２０の製造方法の各工程を示す断面
図および平面図である。
【図５】半導体装置２０の製造方法の各工程を示す断面
図および平面図である。
【図６】従来の技術の液晶パネル１を示す平面図であ
る。
【図７】図６の切断面線ＶＩＩ−ＶＩＩから見た断面図
である。
【符号の説明】
２０ 半導体装置 ２１ 透明基板 ２２ 半導体片 ２３ ソース領域 ２４，２５ チャネル領域 ２６，２７ ドレイン領域 ２８ ゲート絶縁膜 ２９ 走査配線 ３０ 補助容量電極 ３１ 第１層間絶縁膜 ３２ 信号配線コンタクトホール ３３，３４ ドレイン電極コンタクトホール ３５ 信号配線 ３６，３７ ドレイン電極 ３８ 第２層間絶縁膜 ３９，４０ 画素電極コンタクトホール ４１，４２ 画素電極 ４３，４４ 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA25 JA42 JA45 JB22 JB32 JB37 JB63 KB03 KB13 KB25 MA13 MA17 MA28 NA07 NA15 NA27 NA29 PA01 5F110 AA16 AA26 BB01 CC02 CC10 DD03 EE05 EE09 EE14 EE27 EE37 EE43 FF02 FF29 FF36 GG02 GG13 GG23 GG25 GG44 HJ01 HJ04 HJ13 HJ23 HL06 HL12 HL14 HL22 HM04 HM15 HM19 NN03 NN04 NN22 NN23 NN24 NN35 NN44 NN73 PP01 PP03 PP10 QQ01 QQ11

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 一方向に延び、互いに略平行に配置され
    る複数の信号配線と、 前記一方向に交差する他方向に延び、互いに略平行に配
    置される複数の走査配線と、 マトリクス状に配置される複数の駆動用電極と、 信号配線に電気的に接続されるソース領域、走査配線に
    電気的に接続されるチャンネル領域および駆動用電極に
    電気的に接続されるドレイン領域を有し、信号配線およ
    び走査配線からソース領域およびチャンネル領域に信号
    電圧を印加することによって、ドレイン領域から駆動用
    電極に駆動用電圧を印加する複数のスイッチング素子で
    あって、一方向に隣接する２つのスイッチング素子が、
    １つの半導体片に一体に形成されるスイッチング素子と
    を含むことを特徴とする半導体装置。
  2. 【請求項２】 前記２つのスイッチング素子は、ソース
    領域を共有することを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 前記２つのスイッチング素子は、ソース
    領域に関して対称な形状であることを特徴とする請求項
    １または２記載の半導体装置。
  4. 【請求項４】 前記２つのスイッチング素子に電気的に
    接続される２つの走査配線は、ソース領域に関して対称
    に配置され、 前記２つのスイッチング素子のドレイン領域に駆動用電
    極を電気的に接続するためのドレイン電極は、ソース領
    域に関して対称に配置され、 前記２つのスイッチング素子に電気的に接続されるドレ
    イン電極との間で補助容量を形成するための補助容量配
    線は、ソース領域に関して対称に配置されることを特徴
    とする請求項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記２つのスイッチング素子のチャネル
    領域の少なくとも一部は、一方向に垂直かつ他方向に垂
    直な方向に関して、信号配線と対向する位置に設けられ
    ることを特徴とする請求項１〜４のいずれかに記載の半
    導体装置。
  6. 【請求項６】 基板上に半導体層を形成し、半導体層に
    ２つのドレイン領域を形成する工程と、 基板上に、半導体層を覆うようにゲート絶縁膜を形成す
    る工程と、 ゲート絶縁膜上に、走査配線および補助容量配線を形成
    する工程と、 半導体層の２つのドレイン領域間に１つのソース領域を
    形成するとともに、半導体層のドレイン領域とソース領
    域との間にチャネル領域を形成する工程と、 ゲート絶縁膜に、走査配線および補助容量配線を覆うよ
    うに第１層間絶縁膜を形成し、ゲート絶縁膜および第１
    層間絶縁膜に、各絶縁膜が積層される方向に貫通して、
    ソース領域に臨む信号配線コンタクトホールおよび各ド
    レイン領域に臨むドレイン領域コンタクトホールをそれ
    ぞれ形成する工程と、 第１層間絶縁膜上に、信号配線コンタクトホールを介し
    てソース領域に接続する信号配線を形成するとともに、
    各ドレイン領域コンタクトホールを介して半導体層の各
    ドレイン領域に接続するドレイン電極を形成する工程
    と、 第１層間絶縁膜上に、信号配線およびドレイン電極を覆
    うように第２層間絶縁膜を形成し、第２層間絶縁膜に、
    各絶縁膜が積層されるに方向に貫通し、各ドレイン電極
    に臨む駆動用電極コンタクトホールを形成する工程と、 第２層間絶縁膜上に、駆動用電極コンタクトホールを介
    してドレイン電極に接続する駆動用電極を形成する工程
    とを含むことを特徴とする半導体装置の製造方法。
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