JP2001358212A - 電極基板の製造方法、並びにこの製造方法により製造された電極基板、これを用いた液晶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２つのエッチング比率の異なる積層膜からな
る絶縁膜に良好な形状のコンタクトホールを形成する。 【解決手段】 アレイ基板１０は、半導体層１ａを有す
るスイッチング素子３０を覆うようにエッチング比率が
互いに異なる第１層間絶縁膜４及び第２層間絶縁膜７が
形成されている。第２層間絶縁膜７上には、半導体層１
ａとコンタクトホール８を介して電気的に接続する画素
電極９ａが形成されている。コンタクトホール８は、第
１凹部８ａと第２凹部８ｂとが連なった形状を有してお
り、第１凹部８ａは、第２層間絶縁膜７の一部をウエッ
トエッチング法によりエッチングして形成し、第２凹部
８ｂは、ゲート絶縁膜２、第１層間絶縁膜４及び第２層
間絶縁膜７をドライエッチング法によりエッチングして
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば基板上に導
電層が配置されてなる電極基板の技術分野に属し、特に
絶縁膜を介して配置される2つの導電層を電気的に接続
するコンタクトホールの形成方法の技術分野に属する。

【０００２】

【従来の技術】図９に示すように、電極基板を使用した
液晶装置２００は、例えば対向基板２０と電極基板とし
てのアレイ基板１０との間に液晶層５０を挟持して構成
される。対向基板２０は、基板７０上に対向電極２１が
配置されて構成される。一方、アレイ基板１０は、基板
６０上に、互いに交差する複数の走査線３ａと複数のデ
ータ線６ａ、交差部毎にスイッチング素子３０及び画素
電極９ａとが配置されて構成される。詳細には、アレイ
基板１０は、基板６０上にスイッチング素子３０を構成
する半導体層１ａが形成され、該半導体層１ａを覆うよ
うにゲート絶縁膜２が形成され、該ゲート絶縁膜２上に
走査線３ａが形成される。そして、スイッチング素子３
０を覆うように第１層間絶縁膜４が形成され、該第１層
間絶縁膜４上にはゲート絶縁膜２及び第１層間絶縁膜４
に形成されたコンタクトホール５に電気的に接続したデ
ータ線６ａが形成される。さらに、データ線６ａを覆う
ように第２層間絶縁膜７が形成され、該第２層間絶縁膜
７上にはゲート絶縁膜２、第１層間絶縁膜４及び第２層
間絶縁膜７に形成されたコンタクトホール８を介して半
導体層１ａと電気的に接続するＩＴＯ（Indium Tin O
xide）からなる画素電極９ａが形成されて構成される。

【０００３】上述の半導体層１ａと画素電極９ａとを電
気的に接続するコンタクトホール８は、ウエットエッチ
ング法またはドライエッチング法を用いて形成される。

【０００４】

【発明が解決しようとする課題】コンタクトホール８の
形成の際、図１０（ａ）に示すように、半導体層１ａと
画素電極９ａとを電気的に接続するコンタクトホール８
をドライエッチング法を用いる場合、ドライエッチング
法は異方性エッチングのため、基板に対してほぼ垂直の
側面を有するコンタクトホール８が形成される。このた
め、コンタクトホール８の側面にスパッタ法により形成
されるＩＴＯ膜が形成されにくく、半導体層１ａと画素
電極９ａとの接続不良が生じやすい。

【０００５】一方、ウエットエッチング法を用いてコン
タクトホール８を形成する場合、ウエットエッチング法
は等方性エッチングのため、コンタクトホールは基板か
ら第２層間絶縁膜の表面に向かって開口が広がるテーパ
ー形状となる。このため、コンタクトホールの側面にＩ
ＴＯ膜が形成されやすく、半導体層と画素電極との接続
不良が低減される。しかしながら、図１０（ｂ）に示す
ように、コンタクトホール８が形成される第１層間絶縁
膜４と第２層間絶縁膜７とのエッチング比率が異なる
と、コンタクトホール８の互いの層間絶縁膜４、７が接
する界面付近にＶ字状の切れ込み１８が生じる。このた
め、この切れ込み１８付近にＩＴＯ膜の段切れが生じて
しまい、半導体層１ａと画素電極９ａとの接続不良が生
じやすい。尚、図１０（ａ）、（ｂ）は、図９のコンタ
クトホール８付近の部分拡大図である。

【０００６】本発明は、このような問題を解決するため
になされたものであり、２つのエッチング比率の異なる
積層膜にコンタクトホールを形成する際に、半導体層と
画素電極との接続不良のない、良好な形状のコンタクト
ホールを形成する電極基板の製造方法、並びにこの製造
方法により製造された電極基板、これを用いた液晶装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】このような課題を解決す
るため、本発明は以下のような構成を採用している。

【０００８】本発明の電極基板の製造方法は、基板上に
絶縁膜を形成する工程と、前記絶縁膜の一部をウエット
エッチング法によりエッチングし、第１凹部を形成する
工程と、前記第１凹部を介してドライエッチング法によ
り前記絶縁膜をエッチングし、前記絶縁膜を貫通する第
２凹部を形成する工程とを具備することを特徴とする。

【０００９】本発明のこのような構成によれば、絶縁膜
中に形成される第１凹部及び第２凹部からなる孔の形状
の一部をテーパー形状とすることができる。ずなわち、
第１凹部は、異方性エッチングであるウエットエッチン
グ法を用いて形成されるため、基板から絶縁膜表面に向
かって開口が広がるテーパー形状となるので、絶縁膜及
び孔に何らかの膜の形成する場合、孔の側面に膜を成膜
しやすい。従って、例えば、絶縁膜を介して２つの導電
層を孔を介して電気的に接続する場合、孔の側面に導電
層が成膜されやすいため、２つの導電層の接続不良の発
生を防止することができる。

【００１０】また、前記第１の凹部は、前記基板から前
記絶縁膜表面に向かって開口が広がる形状を有すること
を特徴とする。このような構成によれば、第１凹部及び
第２凹部からなる孔の側面に膜を成膜しやすい。

【００１１】また、前記基板上には第１導電層が配置さ
れ、該第１導電層を覆うように前記絶縁膜が配置され、
前記第１凹部及び前記第２凹部形成後、前記第１凹部及
び前記第２凹部を介して前記第１導電層と接続するよう
に、前記絶縁膜上に第２導電層を形成する工程とを更に
具備する。このような構成によれば、第１凹部及び第２
凹部からなる孔の側面に第２導電層が成膜されやすいた
め、孔を介して接続される第１導電層と第２導電層との
接続不良の発生を防止することができる。

【００１２】また、前記絶縁膜は、第１絶縁膜と、該第
１絶縁膜上に第１絶縁膜とエッチング比率が異なる第２
絶縁膜とが積層された積層膜から形成され、前記第１凹
部は前記第２絶縁膜中に形成され、前記第２凹部は前記
第１絶縁膜及び前記第２絶縁膜中に形成されることを特
徴とする。このような構成によれば、エッチング比率の
異なる複数の絶縁膜、すなわち第１絶縁膜のウェットエ
ッチングによるエッチング速度が第２絶縁膜のエッチン
グ速度より速いものでなる絶縁膜で積層された積層膜に
第１凹部及び第２凹部からなる孔を形成する場合、第２
絶縁膜の途中までウエットエッチング法により第１凹部
を形成するので、ウエットエッチングにより、孔の側面
における第１絶縁膜と第２絶縁膜との界面付近にV字の
切れ込みが生じることがない。これにより、絶縁膜及び
孔に何らかの膜の形成する場合、切れ込みによる膜の段
切れが生じることなく、孔の側面に膜が成膜されやす
い。従って、例えば、絶縁膜を介して２つの導電層を孔
を介して電気的に接続する場合、孔の側面に導電層が成
膜されやすいため、２つの導電層の接続不良の発生を防
止することができる。

【００１３】また、前記第１絶縁膜は減圧ＣＶＤ法によ
り形成され、前記第２絶縁膜は常圧ＣＶＤ法により形成
されることを特徴とする。減圧ＣＶＤ法により形成され
る膜は、常圧ＣＶＤ法により形成される膜と比べて、膜
の緻密性が高いため、エッチング比率が低い傾向にあ
る。このため、このように成膜方法が異なる第１絶縁膜
と第２絶縁膜とを積層する場合、第２絶縁膜の途中ま
で、ウエットエッチング法により孔の一部を形成するこ
とは有効である。

【００１４】また、前記第１絶縁膜上には、アルミニウ
ムを含む層が形成され、該アルミニウムを含む層上に前
記第２絶縁膜が形成されていることを特徴とする。アル
ミニウムを含む層形成以降の製造工程では、アルミニウ
ムを含む層の形状変化などを防止するために、絶縁膜は
成膜温度条件が低い常圧ＣＶＤ法により成膜することが
望ましい。従って、このように第１絶縁膜と第２絶縁膜
とで成膜方法が異なることにより、エッチング比率が異
なる積層膜が形成される場合、第２絶縁膜の途中まで、
ウエットエッチング法により孔の一部を形成することは
有効である。

【００１５】また、前記絶縁膜は、エッチング比率の異
なる複数の絶縁膜が積層された積層膜から形成され、前
記第１凹部は前記積層膜の上層中に形成され、前記第２
凹部は前記上層及び前記上層以外の前記積層膜中に形成
されることを特徴とする。このような構成によれば、エ
ッチング比率の異なる複数の絶縁膜が積層された積層膜
に第１凹部及び第２凹部からなる孔を形成する場合、最
上層の絶縁膜の途中までウエットエッチング法により第
１凹部を形成するので、ウエットエッチングにより、孔
の側面における最上層とそれ以外の層との界面付近にV
字の切れ込みが生じることがない。これにより、絶縁膜
及び孔に何らかの膜の形成する場合、切れ込みによる膜
の段切れが生じることなく、孔の側面に膜が成膜されや
すい。従って、例えば、絶縁膜を介して２つの導電層を
孔を介して電気的に接続する場合、孔の側面に導電層が
成膜されやすいため、２つの導電層の接続不良の発生を
防止することができる。

【００１６】本発明の他の電極基板の製造方法は、基板
上に半導体層を有するスイッチング素子を形成する工程
と、前記スイッチング素子を覆って前記基板上に第１絶
縁膜を形成する工程と、前記第１絶縁膜上に、前記半導
体層と電気的に接続するデータ線を形成する工程と、前
記第１絶縁膜上に、前記データ線を覆って前記第１絶縁
膜とエッチング比率の異なる第２絶縁膜を形成する工程
と、前記第２絶縁膜の一部をウエットエッチング法によ
りエッチングし、第１凹部を形成する工程と、前記第１
凹部を介してドライエッチング法により前記第２絶縁膜
及び前記第１絶縁膜をエッチングし、第２凹部を形成す
る工程と、前記第２絶縁膜上に、前記第１凹部及び第２
凹部を介して、前記半導体層と電気的に接続する画素電
極を形成する工程とを具備することを特徴とする。

【００１７】本発明のこのような構成によれば、エッチ
ング比率の異なる複数の絶縁膜が積層された積層膜に第
１凹部及び第２凹部からなる孔を形成する場合、第２絶
縁膜の途中までウエットエッチング法により第１凹部を
形成するので、ウエットエッチングにより、孔の側面に
おける第１絶縁膜と第２絶縁膜との界面付近にV字の切
れ込みが生じることがない。これにより、画素電極を形
成する場合、切れ込みによる膜の段切れが生じることが
なく、孔の側面に膜が成膜されやすい。従って、画素電
極と半導体層との接続不良の発生を防止することができ
る。

【００１８】本発明の電極基板の製造方法は、板上に半
導体層を有するスイッチング素子を形成する工程と、前
記スイッチング素子を覆う絶縁膜を形成する工程と、前
記絶縁膜の上層部をウエットエッチング法によりエッチ
ングし、第１凹部を形成する工程と、前記第１凹部を介
してドライエッチング法により前記絶縁膜をエッチング
し、第２凹部を形成し、前記半導体層と電気的に接続す
るためのコンタクトホールを形成する工程と、前記コン
タクトホールを介して、前記半導体層と電気的に接続す
る配線を形成する工程とを具備することを特徴とする。

【００１９】本発明のこのような構成によれば、絶縁膜
中に形成される第１凹部及び第２凹部からなる孔の形状
の一部をテーパー形状とすることができる。ずなわち、
第１凹部は、異方性エッチングであるウエットエッチン
グ法を用いて形成されるため、基板から絶縁膜表面に向
かって開口が広がるテーパー形状となるので、絶縁膜及
び孔に何らかの膜の形成する場合、孔の側面に膜を成膜
しやすい。従って、孔の側面に導電層が成膜されやすい
ため、半導体層と配線との接続不良の発生を防止するこ
とができる。

【００２０】また、前記コンタクトホールは、前記半導
体層と電気的に接続された中継電極と前記配線とを接続
することを特徴とする。このように、配線と半導体層と
の間に中継電極を介在させることにより、これにより接
続不良の発生をより防止することができる。

【００２１】また、本発明の他の電極基板の製造方法
は、基板上に半導体層を有するスイッチング素子を形成
する工程と、前記スイッチング素子を覆って層間絶縁膜
を形成する工程と、前記層間絶縁膜上に前記半導体層と
電気的に接続する導電層を形成する工程と、前記層間絶
縁膜上に、前記導電層を覆って第１絶縁膜を形成する工
程と、前記第１絶縁膜上に、前記半導体層と電気的に接
続するデータ線を形成する工程と、前記第１絶縁膜上
に、前記データ線を覆って前記第１絶縁膜とエッチング
比率の異なる第２絶縁膜を形成する工程と、前記第２絶
縁膜の一部をウエットエッチング法によりエッチング
し、第１凹部を形成する工程と、前記第１凹部を介して
ドライエッチング法により前記第２絶縁膜及び前記第１
絶縁膜をエッチングし、第２凹部を形成する工程と、前
記第２絶縁膜上に、前記第１凹部及び第２凹部を介し
て、前記導電層と電気的に接続する画素電極を形成する
工程とを具備することを特徴とする。

【００２２】本発明のこのような構成によれば、エッチ
ング比率の異なる複数の絶縁膜が積層された積層膜に第
１凹部及び第２凹部からなる孔を形成する場合、第２絶
縁膜の途中までウエットエッチング法により第１凹部を
形成するので、ウエットエッチングにより、孔の側面に
おける第１絶縁膜と第２絶縁膜との界面付近にV字の切
れ込みが生じることがない。これにより、画素電極を形
成する場合、切れ込みによる膜の段切れが生じることが
なく、孔の側面に膜が成膜されやすい。従って、画素電
極と導電層との接続不良の発生を防止することができ
る。

【００２３】また、前記導電層は、タングステンシリサ
イドからなることを特徴とする。

【００２４】また、前記第１凹部は、前記基板から前記
第２絶縁膜表面に向かって開口が広がる形状を有するこ
とを特徴とする。このような構成によれば、第１凹部
は、異方性エッチングであるウエットエッチング法を用
いて形成されるため、基板から絶縁膜表面に向かって開
口が広がるテーパー形状となるので、スッパタ法により
形成される画素電極を第１凹部及び第２凹部からなる孔
の側面に膜が成膜されやすい。

【００２５】また、前記第１絶縁膜は減圧ＣＶＤ法によ
り形成され、前記第２絶縁膜は常圧ＣＶＤ法により形成
されることを特徴とする。減圧ＣＶＤ法により形成され
る膜は、常圧ＣＶＤ法により形成される膜と比べて、膜
の緻密性が高いため、エッチング比率が低い傾向にあ
る。このため、このように成膜方法が異なる第１絶縁膜
と第２絶縁膜とを積層する場合、第２絶縁膜の途中ま
で、ウエットエッチング法により孔の一部を形成するこ
とは有効である。

【００２６】また、前記データ線は、アルミニウムを含
むことを特徴とする。アルミニウムを含む材料からなる
データ線形成以降の製造工程では、データ線の形状変化
などを防止するために、絶縁膜は成膜温度条件が低い常
圧ＣＶＤ法により成膜することが望ましい。従って、こ
のように第１絶縁膜と第２絶縁膜とで成膜方法が異なる
ことによりエッチング比率が異なる積層膜が形成される
場合、第２絶縁膜の途中まで、ウエットエッチング法に
より孔の一部を形成することは有効である。

【００２７】本発明の電極基板は、上述に記載の電極基
板の製造方法により製造されることを特徴とする。この
ような構成によれば、絶縁膜を介して２つの導電層が配
置され、絶縁膜中に形成される第１凹部及び第２凹部を
介して電気的に接続される場合、２つの導電層の接続不
良の発生が生じず、高品質の電極基板を得ることができ
る。

【００２８】本発明の液晶装置は、２枚の基板間に液晶
を保持してなる液晶装置において、前記２枚の基板の一
方の基板は、上述に記載された電極基板からなることを
特徴とする。本発明のこのような構成によれば、接続不
良のない電極基板が用いられることにより、表示不良の
ない高品質の液晶装置を得ることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施形態の電極基
板を用いた液晶装置を例にあげ、図面に基づいて説明す
る。

【００３０】まず、液晶装置の構造について、図１〜図
３を用いて説明する。図１は、液晶装置の画像形成領域
を構成するマトリクス状に形成された複数の画素におけ
る各種素子、配線等の等価回路である。図２は、データ
線、走査線、画素電極等が形成された電極基板としての
アレイ基板の相隣接する複数の画素群の平面図であり、
これら画素群とスペーサとの配置を説明するための図で
ある。図３は、図２のＡ−Ａ’断面図である。尚、図に
おいては、各層や各部材を図面上で認識可能な程度の大
きさとするため、各層や各部材毎に縮尺を異ならしめて
ある。

【００３１】図１において、液晶装置は、表示領域とこ
れを制御する周辺駆動回路領域とから構成される。

【００３２】表示領域は、平行に配置された容量線３ｂ
及び走査線３ａと、走査線３ａと交差して配置されたデ
ータ線６ａと、これら走査線３ａとデータ線６ａとの交
差部毎にマトリクス状に配置された画素電極９ａと、画
素電極９aを制御するためのスイッチング素子としての
薄膜トランジスタ（以下、ＴＦＴと称する）３０とから
なる。画像信号が供給されるデータ線６にはＴＦＴ３０
の半導体層のソース領域が電気的に接続され、走査信号
が供給される走査線３ａにはＴＦＴ３０のゲート電極が
電気的に接続されている。画素電極９ａは、ＴＦＴ３０
の半導体層のドレイン領域に電気的に接続されており、
スイッチング素子であるＴＦＴ３０を一定期間だけその
スイッチを閉じることにより、データ線６から供給され
る画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで
書き込む。画素電極９ａを介して液晶に書き込まれた所
定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板
（後述する）に形成された対向電極（後述する）との間
で一定期間保持される。また、容量線３ｂは、液晶に保
持された画像信号がリークするのを防ぐために、設けら
れている。

【００３３】一方、周辺駆動回路領域は、走査線駆動回
路１０４、データ線駆動回路１０１、サンプリング回路
３０１、プリチャージ回路２０１からなる。走査線駆動
回路１０４は、外部制御回路から供給される電源、基準
クロックＣＬＹ及びその反転クロック等に基づいて、所
定タイミングで走査線３に走査信号Ｇ１、Ｇ２、…、Ｇ
ｎをパルス的に線順次で印加する。データ線駆動回路１
０１は、外部制御回路から供給される電源、基準クロッ
クＣＬＸ及びその反転クロック等に基づいて、走査線駆
動回路１０４が走査信号Ｇ１、Ｇ２、…、Ｇｎを印加す
るタイミングに合わせて、データ線６ａ毎にサンプリン
グ回路駆動信号としてのシフトレジスタからの転送信号
Ｘ１、Ｘ２、…、Ｘｎを、サンプリング回路３０１にサ
ンプリング回路駆動信号線３０６を介して所定タイミン
グで供給する。プリチャージ回路２０１は、スイッチン
グ素子として、例えばＴＦＴ２０２を各データ線６ａ毎
に備えており、プリチャージ信号線２０４がＴＦＴ２０
２のドレイン又はソース電極に接続されており、プリチ
ャージ回路駆動信号線２０６がＴＦＴ２０２のゲート電
極に接続されている。そして、動作時には、プリチャー
ジ信号線２０４を介して、外部電源からプリチャージ信
号ＮＲＳを書き込むために必要な所定電圧の電源が供給
され、プリチャージ回路駆動信号線２０６を介して、各
データ線６について画像信号Ｓ１、Ｓ２、…、Ｓｎの供
給に先行するタイミングでプリチャージ信号ＮＲＳを書
き込むように、外部制御回路からプリチャージ回路駆動
信号ＮＲＧが供給される。プリチャージ回路２０１は、
好ましくは中間階調レベルの画像信号Ｓ１、Ｓ２、…、
Ｓｎに相当するプリチャージ信号ＮＲＳ（画像補助信
号）を供給する。サンプリング回路３０１は、ＴＦＴ３
０２を各データ線６ａ毎に備えており、画像信号線３０
４がＴＦＴ３０２のソース電極に接続されており、サン
プリング回路駆動信号線３０６がＴＦＴ３０２のゲート
電極に接続されている。そして、画像信号線３０４を介
して、画像信号Ｓ１、Ｓ２、…、Ｓｎが入力されると、
これらをサンプリングする。即ち、サンプリング回路駆
動信号線３０６を介してデータ線駆動回路１０１からサ
ンプリング回路駆動信号としての転送信号Ｘ１、Ｘ２、
…、Ｘｎが入力されると、画像信号線３０４夫々からの
画像信号Ｓ１、Ｓ２、…、Ｓｎをデータ線６ａに順次印
加する。

【００３４】図３に示すように液晶装置２００は、対向
基板２０とアレイ基板１０との間隙に液晶５０を挟んで
構成される。対向基板２０とアレイ基板１０とは、基板
の周縁部に沿って、液晶注入口となる部分を除く矩形状
のシール材により接着され、さらに液晶注入口は封止材
により封止されている。

【００３５】図２及び図３において、アレイ基板１０
は、基板６０上に、マトリクス状に複数の透明な第２導
電層としての画素電極９ａが設けられており、画素電極
９ａの縦横の境界に各々沿って、一垂直線方向に延在し
たデータ線６ａ、一水平方向に延在した走査線３ａが設
けられている。画素電極９ａは、走査線３ａとデータ線
６ａとの交差部毎に設けられ、各画素電極９ａは、各交
差部毎に配置されたＴＦＴ３０と電気的に接続されてい
る。ＴＦＴ３０は、第１導電層としての半導体層１ａ
と、半導体層１ａを覆うゲート絶縁膜２と、走査線３ａ
の一部を構成するゲート電極とを有する。半導体層１ａ
は、ゲート電極３ａに対応したチャネル領域１ａ’と、
このチャネル領域１ａを挟むように配置された低濃度ソ
ース領域１ｂ及び低濃度ドレイン領域１ｃ、これらを挟
むように配置された高濃度ソース領域１ｄ及び高濃度ド
レイン領域１ｅとからなるＬＤＤ構造を有し、更に容量
用電極１ｆとを有している。高濃度ソース領域１ｄは、
ゲート絶縁膜２上に配置された第１絶縁膜としての第１
層間絶縁膜４及びゲート絶縁膜２に形成されたコンタク
トホール５を介して、データ線６ａと電気的に接続され
ている。コンタクトホール５は、基板から第１層間絶縁
膜４の表面に向かって開口が広がるテーパー形状の第１
凹部５ａと、基板に対し側面がほぼ垂直な第２凹部５ｂ
とが連なった形状を有している。そして、基板６０と平
行に第２凹部５ｂを切断した切断面は、基板６０と平行
に第１凹部５ａを切断した切断面領域内に位置してい
る。第１層間絶縁膜４上には、第１層間絶縁膜とエッチ
ング比率が異なる第２絶縁膜としての第２層間絶縁膜７
が配置される。高濃度ドレイン領域１ｅは、ゲート絶縁
膜２、第１層間絶縁膜４及び第２層間絶縁膜７に形成さ
れたコンタクトホール８を介して、画素電極９ａと電気
的に接続されている。コンタクトホール８は、基板から
第２層間絶縁膜７の表面に向かって開口が広がるテーパ
ー形状の第１凹部８ａと、基板に対し側面がほぼ垂直な
第２凹部８ｂとが連なった形状を有している。そして、
第１凹部８ａは第２層間絶縁膜７の途中まで形成され、
第２凹部８ｂは、ゲート絶縁膜２、第１層間絶縁膜４及
び第２層間絶縁膜７に形成されている。また、そして、
基板６０と平行に第２凹部８ｂを切断した切断面は、基
板６０と平行に第１凹部８ａを切断した切断面領域内に
位置している。容量線３ｂは、走査線３ａとほぼ並行に
直線状に配置され、ゲート絶縁膜２を介して容量用電極
１ｆと蓄積容量を形成し、更に第１層間絶縁膜４および
第２層間絶縁膜を介して画素電極９ａと蓄積容量を形成
している。更に、第２層間絶縁膜７上には、画素電極９
ａを覆って、ポリイミド膜を配向処理してなる配向膜１
６が配置されている。

【００３６】本実施形態においては、上述のようにコン
タクトホール５及びコンタクトホール８それぞれは、一
部がテーパー形状を有しているため、スパッタ法におい
てもコンタクトホールの側面に導電層が形成されやす
い。このため、コンタクトホール５においてはデータ線
６ａと半導体層１ａとの接続不良の発生がなく、コンタ
クトホール８においては画素電極９ａと半導体層１ａと
の接続不良の発生がない。更に、コンタクトホール８に
おいては、後述するように異なるエッチング比率の絶縁
膜同士の界面に切れ込みの発生がないため、ＩＴＯ膜の
段切れの発生が生じず、画素電極９ａと半導体層１ａと
の接続不良の発生がない。

【００３７】以上の本実施形態の液晶装置においては、
画素電極と半導体層との接続不良による画素電極の点灯
不良の発生がなく、高品質の液晶装置を得ることができ
る。

【００３８】一方、対向基板２０は、基板７０上に、走
査線３ａ及びデータ線６ａにほぼ対応した非画素開口領
域にマトリクス状の遮光膜２３が形成され、この遮光膜
２３を覆うように対向電極２１が配置されている。そし
て対向電極２１上には、配向膜１５が配置されている。

【００３９】次に、上述の液晶装置のアレイ基板の製造
方法について図４から図７を参照して説明する。図４か
ら図７は各工程におけるアレイ基板側の各層を、図３と
同様に図２のＡ−Ａ’断面に対応させて示す工程図であ
る。

【００４０】まず、石英基板、ハードガラス等の基板、
ここでは石英基板６０を用意する。ここで、好ましくは
Ｎ₂（窒素）等の不活性ガス雰囲気且つ約９００〜１３
００℃の高温でアニール処理し、後に実施される高温プ
ロセスにおける石英基板１０に生じる歪みが少なくなる
ように前処理しておく。即ち、製造プロセスにおける最
高温で高温処理される温度に合わせて、事前に石英基板
６０を同じ温度かそれ以上の温度で熱処理しておく。

【００４１】次に、図４（ａ）に示すように、上述のよ
うに処理された石英基板６０の全面に、約４５０〜５５
０℃、好ましくは約５００℃の比較的低温環境中で、流
量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジ
シランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０
〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜
を形成する。その後、窒素雰囲気中で、約６００〜７０
０℃にて約１〜１０時間、好ましくは、４〜６時間のア
ニール処理を施することにより、ポリシリコン膜１を約
５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚
さとなるまで固相成長させる。

【００４２】この際、ＴＦＴ３０として、ｎチャネル型
のＴＦＴ３０を作成する場合には、当該チャネル領域に
Ｓｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などの
Ｖ族元素のドーパントを僅かにイオン注入等によりドー
プしても良い。また、ＴＦＴ３０をｐチャネル型とする
場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（イ
ンジウム）などのIII族元素のドーパントを僅かにイオ
ン注入等によりドープしても良い。尚、アモルファスシ
リコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコ
ン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等
により堆積したポリシリコン膜にシリコンイオンを打ち
込んで一旦非晶質化（アモルファス化）し、その後アニ
ール処理等により再結晶化させてポリシリコン膜１を形
成しても良い。

【００４３】次に図４（ｂ）に示すように、フォトリソ
グラフィ工程、エッチング工程等により、図１に示した
如き所定パターンのポリシリコンからなる半導体層１ａ
及を形成する。この半導体層１ａの一部は蓄積容量用電
極として機能する。

【００４４】次に図４（ｃ）に示すように、半導体層１
ａを約９００〜１３００℃の温度、好ましくは約１００
０℃の温度により熱酸化することにより、約３０ｎｍの
比較的薄い厚さの熱酸化シリコン膜からなるゲート絶縁
膜２を形成する。尚、ここで、熱酸化シリコン膜形成
後、更に減圧ＣＶＤ法等により高温酸化シリコン膜（Ｈ
ＴＯ膜）や窒化シリコン膜を約５０ｎｍの比較的薄い厚
さに堆積し、多層構造を持つゲート絶縁膜２を形成して
も良い。

【００４５】次に、図４（ｄ）に示すように減圧ＣＶＤ
法等によりポリシリコン膜３を堆積した後、リン（Ｐ）
を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐ
イオンをポリシリコン膜３の成膜と同時に導入したドー
プトシリコン膜を用いてもよい。

【００４６】次に、図４（ｅ）に示すように、レジスト
マスクを用いたフォトリソグラフィ工程、エッチング工
程等により、図２に示した如き所定パターンの走査線３
ａと共に容量線３ｂを形成する。これらの容量線３ｂ及
び走査線３ａの層厚は、例えば、約３５０ｎｍとする。

【００４７】次に図５（ａ）に示すように、ＴＦＴ３０
をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、
半導体層１に、先ず低濃度ソース領域１ｂ及び低濃度ド
レイン領域１ｃを形成するために、走査線３ａの一部を
なすゲート電極３ａを拡散マスクとして、ＰなどのＶ族
元素のドーパント６０を低濃度で（例えば、Ｐイオンを
１〜３×１０¹³／ｃｍ²のドーズ量にて）ドープする。
これによりゲート電極３ａ下の半導体層１ａはチャネル
領域１ａ’となる。この不純物のドープにより容量線３
ｂ及び走査線３ａも低抵抗化される。

【００４８】続いて、図５（ｂ）に示すように、ＴＦＴ
３０を構成する高濃度ソース領域１ｂ及び高濃度ドレイ
ン領域１ｃを形成するために、ゲート電極３ａよりも幅
の広いマスクでレジスト層６２をゲート電極３ａ上に形
成した後、同じくＰなどのＶ族元素のドーパント６１を
高濃度で（例えば、Ｐイオンを１〜３×１０¹⁵／ｃｍ ²
のドーズ量にて）ドープし、ＬＤＤ構造のＴＦＴ３０を
得る。また、ＴＦＴ３０をｐチャネル型とする場合、半
導体層１に、低濃度ソース領域１ｂ及び低濃度ドレイン
領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイ
ン領域１ｅを形成するために、ＢなどのIII族元素のド
ーパントを用いてドープする。尚、例えば、低濃度のド
ープを行わずに、オフセット構造のＴＦＴとしてもよ
く、ゲート電極３aをマスクとして、Ｐイオン、Ｂイオ
ン等を用いたイオン注入技術によりセルフアライン型の
ＴＦＴとしてもよい。

【００４９】この不純物のドープにより容量線３ｂ及び
走査線３ａも更に低抵抗化される。

【００５０】次に図５（ｃ）に示すように、走査線３ａ
及び容量線３ｂを覆うように、ＴＥＯＳ（Tetraethylor
thosilicate）を成膜ガスとし、６８０℃の成膜温度に
て、減圧ＣＶＤ法を用いて８００ｎｍ厚のＮＳＧ（ノン
ドープシリケートガラス）膜からなる第１層間絶縁膜４
を形成する。

【００５１】次に図５（ｄ）に示すように、第１層間絶
縁膜４上にコンタクトホール５の凹部５ｂにほぼ対応し
た部分のレジストが除去されたレジストパターン膜７１
を形成する。その後、このレジストパターン膜７１をマ
スクとして、緩衝フッ酸をエッチング液としたウエット
エッチング法を施すことにより、第１層間絶縁膜４の一
部がエッチング除去され、第１凹部５ａが形成される。
この際、ウエットエッチングは等方性エッチングのた
め、図に示すように、第１凹部５ａは、基板６０から第
１層間絶縁膜４の表面に向かって開口が広がるテーパー
形状となる。

【００５２】次に、図５（ｅ）に示すように、レジスト
パターン膜７１をマスクとして、第１凹部５ａを介し
て、ＣＦ₄をエッチングガスとしたドライエッチング法
を施すことにより、残りの第１層間絶縁膜４部分とゲー
ト絶縁膜２とがエッチングされ、第２凹部５ｂが形成さ
れ、第１凹部５ａと第２凹部５ｂとが連なった形状のコ
ンタクトホール５が形成される。この際、ドライエッチ
ングは異方性エッチングのため、図に示すように、第２
凹部５ｂは、レジストパターン膜７１にほぼ対応した基
板６０に対してほぼ垂直の側面を有する形状となる。コ
ンタクトホール５形成後、レジストパターン膜７１は除
去される。

【００５３】次に図６（ａ）に示すように、第１層間絶
縁膜４の上に、スパッタ処理等により、遮光性のＡｌ
（アルミニウム）等の低抵抗金属やＡｌを含む金属シリ
サイド等を導電膜６として、約３００ｎｍの厚さに堆積
する。更に、図６（ｂ）に示すように、フォトリソグラ
フィ工程、エッチング工程等を経て、導電膜６をパター
ニングし、データ線６ａを形成する。

【００５４】次に、図６（ｃ）に示すように、ＴＥＯ
Ｓ、Ｂ（ＯＣＨ₃）₃（トリメトキシボロン）、Ｐ（ＯＣ
Ｈ₃）₃（トリメトキシホスフィン）を成膜ガスとし、３
８０℃の成膜温度にて常圧ＣＶＤ法を用いて、データ線
６を覆うように８００ｎｍ厚のＢＰＳＧ（ホウ素、リン
ドープシリケートガラス）膜からなる第２層間絶縁膜７
を形成する。ここでは、先に形成したデータ線がＡｌを
含むため、熱処理による熱膨張などによるデータ線の形
状変化などの発生を防止するため、配線形成以降のプロ
セス温度は例えば４５０℃以下で行うことが望ましいた
め、低温条件下で成膜されている。その後、第２層間絶
縁膜７上には、コンタクトホール８の凹部８ｂにほぼ対
応した部分のレジストが除去されたレジストパターン膜
７２が形成される。

【００５５】次に、図６（ｄ）に示すように、レジスト
パターン膜７２をマスクとして、緩衝フッ酸をエッチン
グ液としたウエットエッチング法を施すことにより、第
２層間絶縁膜７の一部がエッチング除去され、第１凹部
８ａが形成される。この際、ウエットエッチングは等方
性エッチングのため、図に示すように、第１凹部８ａ
は、基板６０から第２層間絶縁膜７の表面に向かって開
口が広がるテーパー形状となる。

【００５６】次に、図７（ａ）に示すように、レジスト
パターン膜７２をマスクとして、第２凹部８ａを介し
て、ＣＦ₄をエッチングガスとしたドライエッチング法
を施すことにより、残りの第２層間絶縁膜７部分と第１
層間絶縁膜４とゲート絶縁膜２とがエッチングされ、第
２凹部８ｂが形成され、第１凹部８ａと第２凹部８ｂと
が連なった形状のコンタクトホール８が形成される。こ
の際、ドライエッチングは異方性エッチングのため、図
に示すように、第２凹部８ｂは、レジストパターン膜７
２にほぼ対応した基板６０に対してほぼ垂直の側面を有
する形状となる。コンタクトホール８形成後、レジスト
パターン膜７２は除去される。本実施形態においては、
ウエットエッチングによりコンタクトホール８の一部を
形成するためコンタクトホール８の一部はテーパー形状
を有する。このため、後述するＩＴＯ膜がコンタクトホ
ール８の側面に効率良く形成される。また、ウエットエ
ッチングによるエッチングを第２層間絶縁膜７の途中ま
でしか行わず、残りのエッチングをドライエッチングで
行うことにより、エッチング比率の異なる第１層間絶縁
膜４と第２層間絶縁膜７との界面にＶ字の切り込みが発
生することがない。このため、後述するＩＴＯ膜が切り
込み付近で段切れすることがない。また、本実施形態に
おいては、第２凹部８ｂは基板６０に対してほぼ垂直の
側面を有する形状となっているが、レジストパターン膜
７２に影響されて、第２凹部８ｂの側面がややテーパー
形状に形成される場合がある。この場合、更に第２凹部
８ｂの側面にＩＴＯ膜が効率良く形成される。

【００５７】次に図７（ｂ）に示すように、第２層間絶
縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透
明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積
し、更に図７（ｃ）に示すように、フォトリソグラフィ
工程、エッチング工程等により、画素電極９ａを形成す
る。上述したように、コンタクトホール８は、第１層間
絶縁膜４と第２層間絶縁膜７との界面に切り込みなどが
発生していないので、ＩＴＯ膜がコンタクトホール８の
側面に効率良く成膜される。この結果、半導体層１ａと
画素電極９ａとの接続不良の発生がなく、高品質のアレ
イ基板を得ることができる。

【００５８】続いて、画素電極９ａの上にポリイミド系
の配向膜の塗布液を塗布した後、所定のプレティルト角
を持つように且つ所定方向でラビング処理を施すこと等
により、配向膜１６（図２、３参照）が形成されて、ア
レイ基板が形成される。

【００５９】他方、図３に示した対向基板２０について
は、ガラス基板７０等が先ず用意され、遮光膜２３が、
例えば金属クロムをスパッタした後、フォトリソグラフ
ィ工程、エッチング工程を経て形成される。その後、基
板７０の全面にスパッタ処理等により、ＩＴＯ膜を、約
５０〜２００ｎｍの厚さに堆積することにより、対向電
極２１を形成する。更に、対向電極２１の全面にポリイ
ミド系の配向膜の塗布液を塗布した後、所定のプレティ
ルト角を持つように且つ所定方向でラビング処理を施す
こと等により、配向膜１５が形成される。

【００６０】最後に、図３に示すように、上述のように
各層が形成されたＴＦＴアレイ基板１０と対向基板２０
とは、配向膜１６及び１５が対面するようにシール材に
より貼り合わされ、両基板間の空間に、例えば複数種類
のネマティック液晶を混合してなる液晶が吸引されて、
所定層厚の液晶５０が形成されて、液晶装置２００が製
造される。

【００６１】以上、上述の実施形態においては、半導体
層１ａと画素電極９ａとは直接接触して電気的に接続さ
れているが、図８に示すように中継層としてタングステ
ンシリサイドからなる導電層１４を間に介在させて半導
体層１ａと画素電極９ａとを電気的に接続しても良い。
以下、図８における液晶装置の構造について説明する
が、上述の実施形態と同様の構成については同じ符号を
用い、同様の構成については一部説明を省略する。

【００６２】図８に示すように、アレイ基板９０の基板
８０としてはＴＦＴ３０に対応した領域に凹部を有する
基板が用いられ、凹部には遮光膜１１が配置されてい
る。遮光膜１１上には下地膜１２が形成されており、下
地膜１２上に半導体層１ａが形成されている。容量線３
ｂは、下地膜１２に形成されたコンタクトホールを介し
て遮光膜１１と電気的に接続されている。走査線３ａ及
び容量線３ｂを覆うように、第３層間絶縁膜１３が形成
され、該第３層間絶縁膜１３上にはタングステンシリサ
イド１４からなる導電層１４が形成されている。導電層
１４は、ゲート絶縁膜２及び第３層間絶縁膜１２に形成
されたコンタクトホールを介して高濃度ドレイン領域１
ｅに電気的に接続している。更に、導電層１４は、第１
層間絶縁膜４及び第２層間絶縁膜７に形成されたコンタ
クトホール１８を介して画素電極９ａと電気的に接続し
ている。コンタクトホール１８は、上述した実施形態の
コンタクトホール８と同じ製法により形成され、基板８
０から第２層間絶縁膜７の表面に向かって開口が広がる
テーパー形状の第１凹部１８ａと、基板に対し側面がほ
ぼ垂直な第２凹部１８ｂとが連なった形状を有してい
る。

【図面の簡単な説明】

【図１】 液晶装置の画像形成領域を構成するマトリク
ス状に形成された複数の画素における各種素子、配線等
の等価回路である。

【図２】 データ線、走査線、画素電極等が形成された
アレイ基板の相隣接する複数の画素群の平面図である。

【図３】 図２のＡ−Ａ’断面図であり、本発明の一実
施形態を説明する図である。

【図４】 アレイ基板の製造工程を説明する図（その
１）である。

【図５】 アレイ基板の製造工程を説明する図（その
２）である。

【図６】 アレイ基板の製造工程を説明する図（その
３）である。

【図７】 アレイ基板の製造工程を説明する図（その
４）である。

【図８】 他の実施形態の液晶装置の断面図である。

【図９】 従来の液晶装置の断面図である。

【図１０】 従来の液晶装置における問題点を説明する
図である。

【符号の説明】

１ａ…半導体層 ３ａ…走査線 ４…第１層間絶縁膜 ５…コンタクトホール ５ａ…第１凹部 ５ｂ…第２凹部 ６…データ線 ７…第２層間絶縁膜 ８…コンタクトホール ８ａ…第１凹部 ８ｂ…第２凹部 ９ａ…画素電極 １０…アレイ基板 ２０…対向基板 ５０…液晶 ６０、７０、８０…基板 ２００…液晶装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３４８ Ｇ０２Ｆ 1/136 ５００ ５Ｇ４３５ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｄ 21/336 ６１６Ｋ ６１９Ａ Ｆターム(参考） 2H090 HA03 HA04 HA06 HB02X HC01 HC12 HC17 HD05 JB04 LA01 LA04 2H092 GA59 JA24 JA35 JA36 JB51 JB56 JB69 KA04 KA05 KA12 KB02 KB04 KB25 MA07 MA18 MA19 MA27 MA29 MA37 NA15 NA28 PA09 5C094 AA42 AA43 BA03 BA43 CA19 DA09 DA13 DA15 DB01 DB04 EA04 EA05 EB02 FA01 FA02 FB02 FB12 FB14 FB15 GB10 5F033 GG04 HH08 HH10 HH38 JJ01 JJ08 JJ10 JJ38 KK04 NN32 PP15 QQ09 QQ10 QQ16 QQ19 QQ22 QQ37 RR04 RR15 SS01 SS04 SS12 SS13 TT02 VV15 XX02 5F110 AA26 BB02 CC02 DD02 DD03 DD25 EE09 EE45 FF02 FF03 FF09 FF23 FF32 GG02 GG13 GG24 GG25 GG32 GG47 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HL03 HL05 HL14 HL23 HM15 HM17 HM18 NN03 NN22 NN23 NN35 NN44 NN46 NN47 NN54 NN72 NN73 PP10 PP13 PP33 QQ04 QQ05 QQ10 QQ11 5G435 AA17 BB12 CC09 EE37 HH12 HH13 HH14 KK05

Claims (18)

【特許請求の範囲】
1. 【請求項１】 基板上に絶縁膜を形成する工程と、 前記絶縁膜の一部をウエットエッチング法によりエッチ
   ングし、第１凹部を形成する工程と、 前記第１凹部を介してドライエッチング法により前記絶
   縁膜をエッチングし、前記絶縁膜を貫通する第２凹部を
   形成する工程とを具備することを特徴とする電極基板の
   製造方法。
2. 【請求項２】 前記第１の凹部は、前記基板から前記絶
   縁膜表面に向かって開口が広がる形状を有することを特
   徴とする請求項１記載の電極基板の製造方法。
3. 【請求項３】 前記基板上には第１導電層が配置され、
   該第１導電層を覆うように前記絶縁膜が配置され、 前記第１凹部及び前記第２凹部形成後、前記第１凹部及
   び前記第２凹部を介して前記第１導電層と接続するよう
   に、前記絶縁膜上に第２導電層を形成する工程とを更に
   具備することを特徴とする請求項１または請求項２記載
   の電極基板の製造方法。
4. 【請求項４】 前記第１導電層は、タングステンシリサ
   イドからなることを特徴とする請求項３記載の電極基板
   の製造方法.。
5. 【請求項５】 前記絶縁膜は、第１絶縁膜と、該第１絶
   縁膜上に第１絶縁膜とエッチング比率が異なる第２絶縁
   膜とが積層された積層膜から形成され、 前記第１凹部は前記第２絶縁膜中に形成され、 前記第２凹部は前記第１絶縁膜及び前記第２絶縁膜中に
   形成されることを特徴とする請求項１から請求項４のい
   ずれか一項に記載の電極基板の製造方法。
6. 【請求項６】 前記第１絶縁膜は減圧ＣＶＤ法により形
   成され、 前記第２絶縁膜は常圧ＣＶＤ法により形成されることを
   特徴とする請求項１から請求項５のいずれか一項に記載
   の電極基板の製造方法。
7. 【請求項７】 前記第１絶縁膜上には、アルミニウムを
   含む層が形成され、該アルミニウムを含む層上に前記第
   ２絶縁膜が形成されていることを特徴とする請求項１か
   ら６のいずれか一項に記載の電極基板の製造方法。
8. 【請求項８】 前記絶縁膜は、エッチング比率の異なる
   複数の絶縁膜が積層された積層膜から形成され、 前記第１凹部は前記積層膜の上層中に形成され、 前記第２凹部は前記上層及び前記上層以外の前記積層膜
   中に形成されることを特徴とする請求項１から請求項４
   のいずれか一項に記載の電極基板の製造方法。
9. 【請求項９】 基板上に半導体層を有するスイッチング
   素子を形成する工程と、 前記スイッチング素子を覆う絶縁膜を形成する工程と、 前記絶縁膜の上層部をウエットエッチング法によりエッ
   チングし、第１凹部を形成する工程と、 前記第１凹部を介してドライエッチング法により前記絶
   縁膜をエッチングし、第２凹部を形成し、前記半導体層
   と電気的に接続するためのコンタクトホールを形成する
   工程と、 前記コンタクトホールを介して、前記半導体層と電気的
   に接続する配線を形成する工程とを具備することを特徴
   とする電極基板の製造方法。
10. 【請求項１０】 前記コンタクトホールは、前記半導体
    層と電気的に接続された中継電極と前記配線とを接続す
    ることを特徴とする請求項９記載の電極基板の製造方
    法。
11. 【請求項１１】 基板上に半導体層を有するスイッチン
    グ素子を形成する工程と、 前記スイッチング素子を覆って前記基板上に第１絶縁膜
    を形成する工程と、 前記第１絶縁膜上に、前記半導体層と電気的に接続する
    データ線を形成する工程と、 前記第１絶縁膜上に、前記データ線を覆って前記第１絶
    縁膜とエッチング比率の異なる第２絶縁膜を形成する工
    程と、 前記第２絶縁膜の一部をウエットエッチング法によりエ
    ッチングし、第１凹部を形成する工程と、 前記第１凹部を介してドライエッチング法により前記第
    ２絶縁膜及び前記第１絶縁膜をエッチングし、第２凹部
    を形成する工程と、 前記第２絶縁膜上に、前記第１凹部及び第２凹部を介し
    て、前記半導体層と電気的に接続する画素電極を形成す
    る工程とを具備することを特徴とする電極基板の製造方
    法。
12. 【請求項１２】 基板上に半導体層を有するスイッチン
    グ素子を形成する工程と、 前記スイッチング素子を覆って層間絶縁膜を形成する工
    程と、 前記層間絶縁膜上に前記半導体層と電気的に接続する導
    電層を形成する工程と、 前記層間絶縁膜上に、前記導電層を覆って第１絶縁膜を
    形成する工程と、 前記第１絶縁膜上に、前記半導体層と電気的に接続する
    データ線を形成する工程と、 前記第１絶縁膜上に、前記データ線を覆って前記第１絶
    縁膜とエッチング比率の異なる第２絶縁膜を形成する工
    程と、 前記第２絶縁膜の一部をウエットエッチング法によりエ
    ッチングし、第１凹部を形成する工程と、 前記第１凹部を介してドライエッチング法により前記第
    ２絶縁膜及び前記第１絶縁膜をエッチングし、第２凹部
    を形成する工程と、 前記第２絶縁膜上に、前記第１凹部及び第２凹部を介し
    て、前記導電層と電気的に接続する画素電極を形成する
    工程とを具備することを特徴とする電極基板の製造方
    法。
13. 【請求項１３】 前記導電層は、タングステンシリサイ
    ドからなることを特徴とする請求項１２記載の電極基板
    の製造方法。
14. 【請求項１４】 前記第１凹部は、前記基板から前記第
    ２絶縁膜表面に向かって開口が広がる形状を有すること
    を特徴とする請求項９または請求項１１から請求項１３
    のいずれか一項に記載の電極基板の製造方法。
15. 【請求項１５】 前記第１絶縁膜は減圧ＣＶＤ法により
    形成され、 前記第２絶縁膜は常圧ＣＶＤ法により形成されることを
    特徴とする請求項１１から請求項１４のいずれか一項に
    記載の電極基板の製造方法。
16. 【請求項１６】 前記データ線は、アルミニウムを含む
    ことを特徴とする請求項１１から請求項１５のいずれか
    一項に記載の半導体基板の製造方法。
17. 【請求項１７】 請求項１から請求項１６のいずれか一
    項に記載の電極基板の製造方法により製造されることを
    特徴とする電極基板。
18. 【請求項１８】 ２枚の基板間に液晶を保持してなる液
    晶装置において、 前記２枚の基板の一方の基板は、請求項１７に記載され
    た電極基板からなることを特徴とする液晶装置。