KR101471823B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소스 전극 또는 드레인 전극의 막 두께의 격차 또는 단선을 방지한 반도체 장치를 용이하게 제작하는 방법을 제안한다.
절연 기판상에 형성된 반도체층과, 반도체층상에 형성된 제 1 절연층과, 제 1 절연층상에 형성된 게이트 전극과, 게이트 전극상에 형성된 제 2 절연층을 갖고, 적어도 제 1 절연층, 및 제 2 절연층에 형성된 반도체층에 도달하는 개구부와, 상기 개구부에서 상기 제 2 절연층의 측면에 형성된 단차를 갖는다.
Figure 112008020660758-pat00001
소스 전극, 드레인 전극, 단선, 반도체 장치, 절연 기판

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MENUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제작 방법에 관한 것이다. 또, 본 명세서 중에서 반도체 장치란 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반을 나타낸다.
최근, 유리 등의 절연 표면을 갖는 기판상에 박막트랜지스터(TFT)를 형성하고, 상기 박막트랜지스터를 스위칭 소자 등으로서 이용하는 반도체 장치의 제작이 활발하게 행하여지고 있다. 상기 박막트랜지스터는 절연 표면을 갖는 기판상에 CVD법, 포토리소그래피 공정 등을 이용하여 섬 형상의 반도체막을 형성하고, 상기 섬 형상의 반도체막의 일부를 트랜지스터의 채널 형성 영역으로서 이용하도록 형성되어 있다(예를 들면 특허문헌 1).
여기에서 박막트랜지스터의 단면의 모식도의 일례를 도 17에 도시한다. 도 17에 도시하는 바와 같이, 박막트랜지스터는 기판(30)상에, 하지막으로서 기능하는 절연층(31)이 형성되고, 절연층(31)상에, 채널 형성 영역(32a), 소스 영역 및 드레인 영역으로서 기능하는 불순물 영역(32b, 32c)을 갖는 반도체층(32)이 형성되고, 반도체층(32) 및 절연층(31)상에 게이트 절연막으로서 기능하는 절연층(33)이 형성되고, 절연층(33)상에 게이트 전극으로서 기능하는 도전층(34)이 형성되고, 도전층(34)상에 절연층(203)이 형성되고, 절연층(203), 절연층(33)에 형성된 콘택트홀을 통해서 불순물 영역(32b, 32c)과 전기적으로 접속하는 배선(204)이 형성되어 있다. 또, 도 17 및 본 명세서 중의 도면 중에서는 단면 구조를 설명하기 위해서, 반도체층을 다른 구조와 비교하여 두껍게 도시하였지만, 실제의 막 두께는 본 명세서 중의 값이 된다.
그렇지만, 도 17에 도시하는 박막트랜지스터에서는 박막의 반도체층에 콘택트홀을 형성하는 경우에는 소스 영역 또는 드레인 영역의 표면을 에칭하지 않도록 개구부를 에칭할 필요가 있어, 에칭의 제어가 곤란하였다.
또한, 도 17에 도시하는 박막트랜지스터에서는 절연층(203)에 형성된 콘택트홀의 측면에서 배선(204)의 재료의 피복성이 나쁘고, 특히 반도체층(32) 표면과 절연층(33)의 각(角) 부근(영역(2001) 부근)에서 배선(204)이 형성되지 않고 배선(204)의 막 두께가 부분적으로 얇아지거나, 또는 단선되는 경우가 있어, 소자의 신뢰성이 저하된다고 하는 문제가 있다.
그래서, 콘택트홀의 측면에서 배선(204)의 재료의 피복성을 향상시키기 위해서, 콘택트홀의 형상을 테이퍼형으로 형성하는 방법이 제안되어 있다. 그렇지만, 테이퍼 형상을 제작할 때에 개구부의 상부가 넓어져, 미세한 콘택트홀의 형성이 곤란하다는 문제가 있다.
그래서, 미세한 콘택트홀에서 배선재료를 충전하기 쉽게 하는 방법으로서, 게이트 전극상에 형성되는 절연층에 단차를 갖는 콘택트홀을 형성하고, 상기 콘택트홀에 배선재료를 충전하는 방법이 제안되어 있다(예를 들면, 특허문헌 2).
[특허문헌 1] 일본 공개특허공보 제(평)08-018055호
[특허문헌 2]일본 공개특허공보 제(평)09-135005호
그렇지만, 특허문헌 2에서, 절연층의 측면에 단차를 갖는 콘택트홀은 절연층을 2단계로 에칭함으로써 형성되어 있다. 따라서, 마스크수, 공정수가 증가하여, 공정이 복잡해져 제작비용이 증가한다는 문제가 있었다.
또한, 특허문헌 2에 도시하는 배선 형성방법을 사용하여도, 여전히 종래의 박막트랜지스터가 가지고 있는 문제점은 아직 해소되지 않았다. 요컨대, 특허문헌 2에 나타내는 배선 형성방법을 사용하여도, 배선을 소스 영역 또는 드레인 영역의 표면과 전기적으로 접속시키기 위해서, 개구부의 바닥부에는 소스 영역 또는 드레인 영역이 되는 반도체층을 형성할 필요가 생각되었다. 그 때문에 절연층에 개구부를 형성할 때의 에칭의 제어가 곤란하였다. 이것은 반도체막을 50nm 이하의 박막으로 형성하는 경우에 특히 현저한 문제이다.
본원 발명은 이러한 과제를 해결하기 위한 기술로, 소스 전극 또는 드레인 전극의 막 두께의 격차 또는 단선을 방지한 반도체 장치를 용이하게 제작하는 방법을 제안한다. 또한, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있는 반도체 장치 및 그 제작 방법을 제안한다.
본 발명의 반도체 장치는 측면에 단차가 형성된 레지스트를 마스크로 하여, 측면에 단차가 형성된 콘택트홀을 형성하고, 콘택트홀 내에 도전층을 형성하는 것을 특징으로 한다.
본 발명의 반도체 장치는 절연 기판상에 형성된 반도체층과, 반도체층상에 형성된 제 1 절연층과, 제 1 절연층상에 형성된 게이트 전극과, 게이트 전극상에 형성된 제 2 절연층을 갖고, 제 2 절연층상에 형성되고, 반도체층에 접하여, 적어도 제 1 절연층, 및 제 2 절연층에 형성된 반도체층에 도달하는 개구부의 측면을 피복하는 도전층과, 상기 개구부에서 상기 제 2 절연층의 측면에 형성된 단차를 갖는다. 여기에서, 제 1 절연층에 형성된 개구부의 구경은 제 2 절연층에 형성된 개구부의 구경과 비교하여 작은 직경으로 형성되어 있다.
본 발명의 반도체 장치는 절연 기판상에 형성된 제 1 절연층과, 제 1 절연층상에 형성된 제 2 절연층과, 제 2 절연층상에 형성된 반도체층과, 반도체층상에 형성된 제 3 절연층과, 제 3 절연층상에 형성된 게이트 전극과, 게이트 전극상에 형성된 제 4 절연층을 갖고, 제 4 절연층상에 형성되고, 제 1 절연층에 접하여, 적어도 제 2 절연층, 반도체층 및 제 4 절연층에 형성된 제 1 절연층에 도달하는 개구부의 측면을 피복하는 도전층을 갖고, 반도체층에 형성된 개구부의 구경은 제 4 절연층에 형성된 개구부의 구경과 비교하여 작은 직경으로 형성되어 있고, 개구부는 제 4 절연층상에 선택적으로 형성된, 측면에 단차를 갖는 레지스트를 마스크로 하여, 적어도 제 2 절연층, 반도체층 및 상기 제 4 절연층을 에칭함으로써 형성되어 있다.
본 발명의 반도체 장치는 절연 기판상에 반도체층을 형성하고, 반도체층상에 제 1 절연층을 형성하고, 제 1 절연층상에 게이트 전극을 형성하고, 게이트 전극상에 제 2 절연층을 형성하고, 제 2 절연층상에 측면에 단차가 형성된 레지스트를 형 성하고, 레지스트를 마스크로 하여 에칭함으로써, 적어도 제 2 절연층에 반도체층에 도달하는 개구부를 형성하고, 제 2 절연층의 측면에 단차를 형성하고, 개구부의 측면, 및 제 2 절연층상에 반도체층에 접하는 도전층을 형성함으로써 제작할 수 있다. 또, 개구부는 드라이 에칭에 의해 형성할 수 있다.
본 발명의 반도체 장치는 절연 기판상에 제 1 절연층을 형성하고, 제 1 절연층상에 제 2 절연층을 형성하고, 제 2 절연층상에 반도체층을 형성하고, 반도체층상에 제 3 절연층을 형성하고, 제 3 절연층상에 게이트 전극을 형성하고, 게이트 전극상에 제 4 절연층을 형성하고, 제 4 절연층상에 측면에 단차가 형성된 레지스트를 형성하고, 레지스트를 마스크로 하여 에칭함으로써, 적어도 제 2 절연층, 반도체층 및 제 4 절연층에, 제 1 절연층에 도달하는 개구부를 형성하고, 반도체층에 형성된 개구부의 구경은 제 4 절연층에 형성된 개구부의 구경과 비교하여 작은 직경으로 형성되어 있고, 개구부의 측면, 및 제 4 절연층상에 제 1 절연층에 접하는 도전층을 형성함으로써 제작할 수 있다. 또, 개구부는 드라이 에칭에 의해 형성할 수 있다.
본 발명의 반도체 장치에서, 반도체층의 측면에 절연성의 측벽을 형성하여도 좋다.
본 발명에서, 1회의 에칭 공정에서 측면에 단차를 갖는 콘택트홀을 형성할 수 있기 때문에, 마스크수 및 공정수를 삭감할 수 있다. 따라서, 콘택트홀에 형성되는 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 발명에서, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
본 발명의 실시형태에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러가지로 변경할 수 있는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에서, 같은 것을 가리키는 부호는 다른 도면간에서 공통으로 사용하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 소스 전극 또는 드레인 전극의 막 두께의 격차 또는 단선을 방지하는 반도체 장치의 구성 및 제작 방법에 관해서 설명한다.
도 1은 본 발명에 관계되는 반도체 장치의 주요한 구성을 설명하기 위한 상면도 및 단면도이다. 도 1a는 특히 박막트랜지스터의 상면도를 도시하고, 도 1b는 도 1a의 A와 B를 연결하는 파선에서의 단면도를 도시하고, 도 1c는 도 1a의 C와 D를 연결하는 파선에서의 단면도를 도시하고 있다.
본 실시형태에 나타내는 반도체 장치는 기판(30)상에 절연층(31)을 통해서 섬 형상으로 형성된 반도체층(32)과, 반도체층(32)상에 형성된 게이트 절연층(33)과, 반도체층(32)의 상방에 게이트 절연층(33)을 개재하여 형성된 게이트 전극으로서 기능하는 도전층(34)을 포함하는 박막트랜지스터(205)와, 게이트 절연층(33) 및 도전층(34)을 덮어 형성된 절연층(203)과, 절연층(203)상에 형성된 소스 전극 또는 드레인 전극으로서 기능하는 도전층(204)을 갖고 있다(도 1a 내지 1c). 또, 반도체층(32)은 채널 형성 영역(32a)과 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(32b, 32c)에 덧붙여, 반도체층(32)의 단부, 여기에서는 도전층(34)의 아래 쪽의 채널 형성 영역(32a)에 접한 부분에 형성된 절연층(36)을 갖고 있다.
본 실시형태에 나타내는 반도체 장치는 절연층(203), 게이트 절연층(33)을 에칭하여, 반도체층(32)에 도달하는 콘택트홀(개구부라고도 함)을 형성하고, 절연층(203)상과 상기 콘택트홀 내에 도전층(204)을 형성하고 있다. 여기에서, 절연층(203)의 측면에는 단차가 형성되어 있고, 단차부분을 형성함으로써, 콘택트홀의 측면에서의 도전층(204)의 피복성을 향상시킬 수 있다.
본 실시형태에서 나타내는 반도체 장치는 측면에 단차를 갖는 레지스트를 마스크로 하여 콘택트홀을 형성하기 때문에, 한번의 에칭으로 절연층(203)의 측면에 단차를 갖는 콘택트홀을 형성할 수 있다. 절연층(203)에 형성되는 콘택트홀의 측면에 단차가 형성되기 때문에, 절연층(203)의 측면에서의 도전층(204)의 피복성이 향상되고, 도전층(204)의 막 두께의 격차나 도전층(204)의 단선을 방지할 수 있고, 콘택트 저항의 격차를 억제하는 것이 가능해진다. 따라서, 특성이 좋은 반도체 장치를 마스크수 또는 공정수를 증가시키지 않고 용이하게 제작할 수 있다.
여기에서, 반도체층의 측면에 형성된 절연성의 측벽(절연층(36))은 반드시 형성할 필요는 없지만, 반도체층(32)의 단부와 게이트 전극으로서 기능하는 도전층(34)이 단락하여 리크 전류가 흐르는 것을 방지하기 위해서 형성하는 것이 바람직하다. 따라서, 절연층(36)을 형성하는 경우, 적어도 반도체층(32)의 채널 형성 영역(32a)의 측면(노출되어 있는 부분)에 형성되어 있으면 좋다. 단, 그 이외의 부분에 형성되어 있어도 물론 상관없다. 또, 본 실시형태에서, 절연층(36)은 게이트 절연층(33)의 하측(기판측)의 영역에 게이트 절연층(33)과 접하여 형성되어 있다.
다음에, 도 1에 도시한 반도체 장치의 제작 방법의 일례에 관해서 도면을 참조하여 설명한다. 또, 도 1a의 A와 B를 연결하는 파선에서의 단면에서의 제작 공정을 도 2 내지 도 3을 사용하여 설명한다.
우선, 기판(30)상에 절연층(31)을 형성한다(도 2a). 본 실시형태에서는 절연층(31)은 기판(30)상에 형성된 제 1 절연층(31a) 및 제 1 절연층(31a)상에 형성된 제 2 절연층(31b)의 2층 구조로 한다.
계속해서, 절연층(31)상에 섬 형상의 반도체층(32)을 형성하고, 반도체층(32)의 측면과 접하는 절연층(36)을 형성하고, 반도체층(32) 및 절연층(36)상에 게이트 절연층(33)을 형성하고, 게이트 절연층(33)상에 게이트 전극으로서 기능하는 도전층(34)을 형성하고, 도전층(34), 게이트 절연층(33)을 덮도록 절연층(203)을 형성한다(도 2a).
다음에, 절연층(203)상에 선택적으로 레지스트(207)를 형성한다. 본 실시형 태에서, 레지스트(207)는 막 두께가 균일하지 않고, 측면에 단차를 갖고 있다. 요컨대, 레지스트(207)는 막 두께가 얇은 부분과 두꺼운 부분이 있고, 막 두께가 얇은 부분과 두꺼운 부분에서 단차가 형성되어 있다. 레지스트(207)에서는 포지티브형의 포토레지스트나 네거티브형의 포토레지스트 등을 적절하게 선택하여 사용할 수 있다. 또, 레지스트의 측면에 형성되는 단차의 형상 및 단수는 나중에 형성되는 콘택트홀의 형상을 만나 적절하게 선택할 수 있다.
계속해서, 레지스트(207)를 마스크로 하여, 절연층(203), 게이트 절연층(33)을 드라이 에칭하여, 반도체층(32)에 도달하는 콘택트홀을 형성한다. 요컨대, 에칭함으로써 반도체층(32)의 표면의 일부가 노출된다. 또, 드라이 에칭시의 에칭가스로서는 반도체층이 에칭되지 않도록 절연층(203), 게이트 절연층(33)과의 선택비를 얻을 수 있는 것이면 특별히 한정되지 않지만, 예를 들면 CF4, NF3, SF6, CHF3 등의 불소계의 가스, 또는 상기 불소계가스에 O2가스, H2가스, He나 Ar 등의 불활성가스를 적절하게 첨가한 혼합가스 등을 사용할 수 있다. 바람직하게는 CHF3과 He의 혼합가스, CF4와 H2와의 혼합가스, 또는 CHF3과 He와 H2와의 혼합가스를 사용하면 좋다.
여기에서, 레지스트(207)를 마스크로 하여, 절연층(203), 게이트 절연층(33)을 드라이 에칭하면, 레지스트(207)도 조금씩 에칭된다. 본 실시형태에서는 레지스트(207)의 레지스트에는 측면에 단차가 형성되어 있기 때문에, 레지스트가 얇은 부분은 레지스트가 두꺼운 부분보다 빨리 에칭되어 제거되고, 레지스트가 얇은 부 분의 아래쪽에 대응하는 절연층(203)의 에칭이 진행된다(도 2b). 결과적으로, 레지스트(207)가 형성되지 않은 부분에 콘택트홀이 형성될 뿐만 아니라, 레지스트의 막 두께가 얇은 부분의 아래쪽에도 콘택트홀이 형성된다. 요컨대, 레지스트(207)의 막 두께가 얇은 부분의 아래 쪽의 절연층(203)의 도중까지 에칭이 진행하여, 절연층(203)의 측면에 단차가 형성된다.
다음에, 절연층(203)상과, 절연층(203), 게이트 절연층(33)에 형성된 콘택트홀 내에 도전성 재료를 형성하고, 반도체층(32)의 불순물 영역(32b, 32c)의 표면에서 전기적으로 접속하는 도전층(204)을 형성한다(도 3).
이상의 공정에 의해, 도 1에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태에 나타내는 반도체 장치는 측면에 단차를 갖는 레지스트를 마스크로 하여 콘택트홀을 형성하기 때문에, 한번의 에칭으로 절연층(203)의 측면에 단차를 갖는 콘택트홀을 형성할 수 있다. 절연층(203)에 형성되는 콘택트홀의 측면에 단차가 형성되기 때문에, 절연층(203)의 측면에서의 도전층(204)의 피복성이 향상되어, 도전층(204)의 막 두께의 격차나 도전층(204)의 단선을 방지할 수 있고, 콘택트 저항의 격차를 억제하는 것이 가능해진다. 따라서, 특성이 좋은 반도체 장치를 마스크수 또는 공정수를 증가시키지 않고 용이하게 제작할 수 있다.
또, 본 발명에 관계되는 반도체 장치는 도 1에 도시하는 것에 한정되지 않고, 예를 들면 도 5에 도시하는 구성이어도 좋다.
도 5에 도시하는 반도체 장치는 절연층(203), 게이트 절연층(33), 반도체층(32)의 불순물 영역(32b, 32c), 절연층(31b)을 에칭하여, 절연층(31a)에 도달하 는 콘택트홀(개구부라고도 함)을 형성하고, 절연층(203)상과 상기 콘택트홀 내에 도전층(204)을 형성하고 있다. 여기에서, 반도체층(32)에 형성된 개구부의 구경은 절연층(203)에 형성된 개구부의 구경과 비교하여 작은 직경으로 형성되어 있다. 요컨대, 본 실시형태에서, 도전층(204)과 불순물 영역(32b, 32c)은 불순물 영역(32b, 32c)의 표면의 일부와 불순물 영역(32b, 32c)에 형성된 콘택트홀의 측면에서 전기적으로 접속되어 있다.
이하에, 도 5에 도시하는 반도체 장치의 제작 공정을 설명한다.
우선, 도 2a와 같이 절연층(203)상에 선택적으로 레지스트(207)를 형성한다(도 4a). 여기에서, 레지스트(207)는 도 2에서 설명한 것과 같은 것을 사용할 수 있다.
계속해서, 레지스트(207)를 마스크로 하여, 절연층(203), 게이트 절연층(33), 반도체층(32), 절연층(31b)을 드라이 에칭하여, 절연층(31a)에 도달하는 콘택트홀을 형성한다. 요컨대, 에칭함으로써 절연층(31a)의 표면의 일부가 노출된다. 또, 드라이 에칭시의 에칭가스로서는 특별히 한정되는 것은 아니지만, 예를 들면 CF4, NF3, SF6, CHF3 등의 불소계의 가스, 또는 상기 불소계가스에 O2가스, H2가스, He나 Ar 등의 불활성가스를 적절하게 첨가한 혼합가스 등을 사용할 수 있다. 바람직하게는 CF4과 O2와의 혼합가스, SF6와 02의 혼합가스, CHF3와 He의 혼합가스, CHF3와 He와 H2의 혼합가스, CF4와 H2의 혼합가스를 사용하면 좋다.
여기에서, 레지스트(207)를 마스크로 하여, 절연층(203), 게이트 절연 층(33), 반도체층(32), 절연층(31b)을 드라이 에칭하면, 레지스트(207)도 조금씩 에칭된다. 본 실시형태에서는 레지스트(207)의 레지스트에는 측면에 단차가 형성되어 있기 때문에, 레지스트가 얇은 부분은 레지스트가 두꺼운 부분보다 빨리 에칭되어 제거되고, 레지스트가 얇은 부분의 아래쪽에 대응하는 절연층(203), 게이트 절연층(33)의 에칭이 진행된다(도 4b). 결과적으로, 레지스트(207)가 형성되지 않은 부분에 콘택트홀이 형성될 뿐만 아니라, 레지스트의 막 두께가 얇은 부분의 아래쪽에도 콘택트홀이 형성된다. 요컨대, 본 실시형태에서는 반도체층(32)에 형성된 콘택트홀은 절연층(203), 게이트 절연층(33)에 형성된 개구와 비교하여 작은 직경으로 형성되어 있고, 게이트 절연층(33)의 측면과 반도체층(32)의 표면에서 단차가 형성되어 있다.
다음에, 절연층(203)상과, 절연층(203), 게이트 절연층(33), 반도체층(32), 절연층(31b)에 형성된 콘택트홀 내에 도전성 재료를 형성하고, 반도체층(32)의 불순물 영역(32b, 32c)과 전기적으로 접속하는 도전층(204)을 형성한다(도 5).
도 5에 도시하는 반도체 장치는 측면에 단차를 갖는 레지스트를 마스크로 하여 콘택트홀을 형성하기 때문에, 한번의 에칭으로 절연층(203)과 반도체층(32)과 직경이 다른 콘택트홀을 형성할 수 있다. 절연층(203), 게이트 절연층(33)과 반도체층(32)에 의하여 단차가 형성되기 때문에, 콘택트홀의 측면에서의 도전층(204)의 피복성이 향상되어, 도전층(204)의 막 두께의 격차나 도전층(204)의 단선을 방지할 수 있고, 콘택트 저항의 격차를 억제하는 것이 가능해진다. 따라서, 특성이 좋은 반도체 장치를 마스크수 또는 공정수를 증가시키지 않고 용이하게 제작할 수 있다.
또한, 도 5에 도시하는 반도체 장치에서, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
또, 본 실시형태에서는 절연층(31a) 또는 반도체층(32)의 표면의 일부가 노출되도록 콘택트홀을 형성하였지만, 반드시 이것에 한정되는 것은 아니다. 예를 들면, 절연층(31b)이나 기판(30)의 표면이 부분적으로 노출하도록 형성하여도 좋다. 또한, 콘택트홀의 측면에 형성되는 단차의 형성 개소도 본 실시형태에 한정되는 것은 아니고, 실시자가 적절하게 선택할 수 있다. 예를 들면, 절연층(203)의 측면과 게이트 절연층(33)의 표면에서 단차가 형성되어 있어도 좋고, 게이트 절연층(33)의 측면과 반도체층(32)의 표면에서 단차가 형성되어 있어도 좋고, 반도체층(32)의 측면과 절연층(31b)의 표면에서 단차가 형성되어 있어도 좋고, 반도체층(32), 절연층(31a, 31b), 또는 게이트 절연층(33)의 측면에 단차가 형성되어 있어도 좋다.
(실시형태 2)
본 실시형태에서는 도 1 또는 도 5에 도시하는 반도체 장치의 구체적인 제작 공정에 관해서 설명한다. 또, 본 실시형태에서, 도 1a의 A와 B를 연결하는 파선에서의 단면에서의 제작 공정을 도 6a 내지 6d, 도 7a 내지 7c를 사용하여, 도 1a의 C와 D를 연결하는 파선에서의 단면에서의 제작 공정을 도 6e 내지 6h, 도 7d 내지 7f를 사용하여 설명한다.
우선, 기판(30)상에 절연층(31)을 형성한다(도 6a, 6e). 본 실시형태에서는 절연층(31)은 기판(30)상에 형성된 제 1 절연층(31a) 및 제 1 절연층(31a)상에 형성된 제 2 절연층(32b)의 2층 구조로 한다.
기판(30)은 유리기판, 석영기판, 금속기판(예를 들면 세라믹기판 또는 스테인레스기판 등), Si 기판 등의 반도체기판 등을 사용할 수 있다. 또한, 이 외에도 플라스틱기판으로서, 폴리에틸렌텔레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에텔술폰(PES), 아크릴 등의 기판을 선택할 수도 있다.
절연층(31)은 예를 들면, CVD법이나 스퍼터링법 등을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘(SiOxNy; x>y>0), 질화산화실리콘(SiNxOy; X>y>0) 등의 절연재료를 사용하여 형성할 수 있다. 예를 들면, 제 1 절연층(31a)으로서 질화산화실리콘막을 형성하고, 제 2 절연막(31b)으로서 산화질화실리콘막을 형성하면 좋다. 또한, 제 1 절연막(31a)으로서 질화실리콘막을 형성하고, 제 2 절연막(31b)으로서 산화실리콘막을 형성하여도 좋다. 절연층(31)을 형성함으로써 기판(30)으로부터 알칼리금속 등의 불순물이 확산되어 위에 형성되는 소자가 오염되는 것을 막을 수 있다.
계속해서, 절연층(31)상에 반도체막(201)을 형성한다. 반도체막(201)은 비정질 반도체막 또는 결정성 반도체막으로 형성할 수 있다. 결정성 반도체막으로서는 절연층(31)상에 형성한 비정질 반도체막을 열 처리나 레이저광의 조사에 의해서 결정화시킨 것 등을 사용할 수 있다. 또, 반도체재료로서는 실리콘이 바람직하고, 이 외에 실리콘게르마늄 반도체 등을 사용할 수도 있다.
반도체막(201)은 10nm 내지 200nm, 바람직하게는 10nm 내지 50nm 정도, 더욱 바람직하게는 10nm 내지 30nm 정도의 막 두께로 형성하면 좋다. 또, 50nm 이하의 반도체막을 형성하는 경우, 50nm 이상의 막 두께로 반도체막을 형성한 후에, 반도체막의 표면을 드라이 에칭 처리함으로써 10nm 내지 50nm 정도의 막 두께의 반도체막을 형성하여도 좋다. 이 때의 에칭시의 에칭가스로서는 Cl2, BCl3, SiCl4 등의 염소계의 가스, CF4, NF3, SF6, CHF3 등의 불소계의 가스, 또는 불소계가스에 O2가스, H2가스, He나 Ar 등의 불활성가스를 적절하게 첨가한 혼합가스 등을 사용할 수 있다. 또, 드라이 에칭 전에, 반도체막 표면을 희플루오르산 처리하여 반도체막 표면에 형성되는 자연산화막을 제거하고, 그 후 반도체 표면을 오존수 등으로 처리하여 반도체막 표면에 산화막을 형성하여 두어도 좋다.
반도체막(201)을 50nm 이하 정도의 박막으로 형성함으로써, 반도체막 표면에 형성되는 게이트 절연층의 피복 불량을 저감할 수 있다. 또한, 반도체막을 박막으로 형성함으로써, TFT를 더욱 소형화할 수 있다. 또한, TFT의 임계치 전압을 제어하기 위해서 채널 형성 영역으로의 불순물원소의 도프량을 증가시킨 경우에도, 반도체막을 박막으로 형성함으로써 완전 공핍형의 TFT를 제작하기 쉬워지기 때문에, 양호한 S치로 임계치 전압이 제어된 TFT를 제작할 수 있다.
또한, 비정질 반도체막을 레이저광의 조사에 의해서 결정화 또는 재결정화한 막을 반도체막(201)으로서 사용하는 경우, 레이저광의 광원으로서 LD 여기의 연속 발진(CW) 레이저(YVO4, 제 2 고조파(파장 532nm))을 사용할 수 있다. 특히 제 2 고조파에 한정할 필요는 없지만, 제 2 고조파는 에너지 효율의 점에서, 또 고차의 고 조파보다 우수하다. CW 레이저를 반도체막에 조사하면, 연속적으로 반도체막에 에너지가 주어지기 때문에, 일단 반도체막을 용융상태로 하면, 용융상태를 계속시킬 수 있다. 또, CW 레이저를 주사함으로써 반도체막의 고액 계면을 이동시키고, 이 이동의 방향을 따라 1방향으로 긴 결정입자를 형성할 수 있다. 또한, 고체 레이저를 사용하는 것은 기체 레이저 등과 비교하여, 출력의 안정성이 높고, 안정된 처리가 예상되기 때문이다. 또, CW 레이저에 한하지 않고, 반복 주파수가 10MHz 이상인 펄스 레이저를 사용하는 것도 가능하다. 반복 주파수가 높은 펄스 레이저를 사용하면, 반도체막이 용융하고 나서 고화할 때까지의 시간보다도 레이저의 펄스 간격이 짧으면, 항상 반도체막을 용융상태로 남길 수 있고, 고액 계면의 이동에 의해1방향으로 긴 결정입자로 구성되는 반도체막을 형성할 수 있다. 그 밖의 CW 레이저 및 반복 주파수가 10MHz 이상인 펄스 레이저를 사용할 수도 있다. 예를 들면, 기체 레이저로서는 Ar 레이저, Kr 레이저, CO2 레이저 등이 있다. 고체 레이저로서, YAG 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y2O3 레이저, YVO4 레이저 등이 있다. 또한, YAG 레이저, Y2O3 레이저, GdVO4 레이저, YVO4 레이저 등의 세라믹 레이저가 있다. 금속 증기 레이저로서는 헬륨카드뮴 레이저 등을 들 수 있다. 또한, 레이저 발진기에서, 레이저광을 TEM00(싱글 횡모드)로 발진하여 사출하면, 피조사면에서 얻어지는 선형의 빔스폿의 에너지 균일성을 올릴 수 있기 때문에 바람직 하다. 이 외에도, 펄스 발진의 엑시머 레이저를 사용하여도 좋다.
다음에, 반도체막(201)상에 레지스트(202)를 선택적으로 형성한다(도 6a, 6e). 그리고, 레지스트(202)를 마스크로 하여 반도체막(201)을 드라이 에칭하여, 섬 형상의 반도체층(32)을 형성한다(도 6b, 6f). 또, 레지스트(202)는 에칭시의 마스크로서 사용하는 것으로, 포지티브형의 포토레지스트나 네거티브형의 포토레지스트 등을 적절하게 선택하여 사용할 수 있다.
또, 드라이 에칭시의 에칭가스로서는 CF4, NF3, SF6, 등의 불소계의 가스, 또는 상기 불소계가스에 O2가스, He나 Ar 등의 불활성가스를 적절하게 첨가한 혼합가스 등을 사용할 수 있다. 바람직하게는 CF4과 O2의 혼합가스, SF6와 O2의 혼합가스를 사용하면 좋다. 또, 이들에 한정되지 않고 Cl2, BCl3, SiCl4 등의 염소계의 가스, HBr 등의 브롬계의 가스를 사용하여도 좋다. 또한, 에칭은 드라이 에칭에 한하지 않고 웨트 에칭으로 행하여도 좋다. 그 경우, 반도체막(201)에 대하여 TMAH(tetramethylanmmonium hydroxide, 테트라메틸암모늄하이드록시)로 대표되는 유기알칼리계 수용액을 사용한 웨트 에칭을 함으로써 섬 형상의 반도체층(32)을 형성할 수 있다. 또, 에칭액으로서 TMAH 등을 사용한 경우, 반도체막(201)만이 선택적으로 에칭되기 때문에, 하지의 절연층(31)에 데미지를 주지 않고 에칭할 수 있다. 이와 같이, 절연 표면에 형성된 반도체층을 섬 형상으로 분리 형성하는 것으로, 동일 기판상에 복수의 박막트랜지스터와 주변회로를 형성한 경우에, 각각의 소자를 분리를 할 수 있다.
또한, 반도체층(32)은 단부가 수직 형상이 되도록 형성하여도 좋고, 단부가 테이퍼 형상이 되도록 형성하여도 좋다. 반도체층(32)의 단부의 형상은 에칭 조건 등을 변화시킴으로써, 적절하게 선택할 수 있다. 바람직하게는 반도체층(32)의 단부를 테이퍼각이 45° 이상 95° 미만, 더욱 바람직하게는 테이퍼각이 60° 이상 95° 미만이 되도록 형성하면 좋다. 반도체층(32)의 단부를 수직에 가까운 형상으로 하는 것으로 기생채널을 저감할 수 있다.
계속해서, 반도체층(32)상에 형성된 레지스트(202)를 제거한다.
다음에, 반도체층(32)을 덮도록 절연층(107; 이하, 제 3 절연층(107)이라고도 함)을 형성한다(도 6c, 6g). 제 3 절연층(107)은 CVD법이나 스퍼터링법을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, SiOF, SiOC, DLC, 포러스 실리카 등의 재료를 사용하여 형성할 수 있다.
또한, 제 3 절연층(107)은 반도체층(32)의 단부를 충분히 피복할 수 있는 막 두께로 형성한다. 제 3 절연층(107)의 막 두께는 하층에 형성되는 반도체층(32)의 막 두께의 1.5배 내지 3배의 범위의 두께로 형성하는 것이 바람직하다.
다음에, 제 3 절연층(107)을, 수직방향을 주체로 한 이방성 에칭을 함으로써 선택적으로 에칭하여, 반도체층(32)의 측면과 접하는 절연층(36; 이하, 제 4 절연층(36)이라고도 함)을 형성한다(도 6d,(H)).
제 3 절연층(107)을, 수직방향을 주체로 하여 이방성의 에칭을 행하여 가면, 반도체층(32)의 1표면상 및 절연층(31b)상에 형성되어 있는 제 3 절연층(107)으로부터 서서히 에칭되어 간다. 또, 반도체층(32)의 1표면상 및 절연층(31b)상에는 거의 같은 막 두께의 제 3 절연층(107)이 형성되어 있다. 따라서, 반도체층(32)의 1표면이 노출된 부분에서 에칭을 정지시킴으로써, 반도체층(32)의 측면과 접하는 영역 및 그 부근에만 제 3 절연층(107)을 남길 수 있다. 잔존하는 제 3 절연층(107)은 제 4 절연층(36)에 상당한다. 또, 반도체층(32)의 단부를 수직 형상으로 가까운 형상으로 하여 두는 것으로, 반도체층(32)의 측면과 접하는 영역 및 그 부근에만 제 3 절연층(107)을 남기는 것이 용이해진다. 요컨대, 제 4 절연층(36)을 용이하게 형성할 수 있다.
제 3 절연층(107)의 에칭방법은 수직방향을 주체로 한 이방성 에칭을 할 수 있는 것이면 특별히 한정되지 않는다. 예를 들면, 반응성 이온 에칭(RIE:Reactive Ion Etching)을 이용할 수 있다. 또한, 반응성 이온 에칭은 플라즈마 발생법에 의해, 평행평판 방식, 마그네트론 방식, 2주파 방식, ECR 방식, 헬리콘 방식, ICP 방식 등으로 분류된다. 이 때 사용하는 에칭가스는 제 3 절연층(107)과, 그 이외의 층(반도체층(32))에서 에칭 선택비를 취할 수 있는 것을 선택하면 좋다. 절연막을 선택적으로 에칭할 때는 예를 들면, CHF3, CF4, C4F8, C2F6, NF3 등의 불소계의 가스를 사용할 수 있다. 기타, 헬륨(He), 아르곤(Ar), 크세논(Xe) 등의 불활성가스, 또는 O2가스, H2가스를 적절하게 첨가하여도 좋다.
제 4 절연층(36)의 형상은 박막을 형성하는 재료, 에칭 조건 등을 적절하게 선택함으로써 변경할 수 있다. 본 실시형태에서는 제 4 절연층(36)은 저면(절연층(31b)과 접하는 면)으로부터의 수직방향의 높이가 반도체층(32)과 대략 일치하도 록 형성하고 있다. 또한, 제 4 절연층(36)은 반도체층의 측면과 접하지 않는 면을 만곡형으로 형성하고 있다. 구체적으로는 임의의 곡율을 갖고, 접하는 반도체층(32)의 측면에 대하여 볼록 형상으로 만곡하도록 형성하고 있다. 물론, 본 발명은 특별히 한정되지 않고, 제 4 절연층(36)은 둥그스름한 형상이 아니라, 각을 갖는 형상으로 하여도 좋다. 바람직하게는 제 4 절연층(36)의 코너부를 둥그스름한 형상으로 하면, 상층에 적층되는 층(여기에서는 절연층(33))의 피복성을 양호하게 할 수 있다. 또, 에칭 조건은 에칭가스의 종류, 각 가스의 유량비 외에, 기판을 재치한 전극에 인가되는 전력량, 기판이 재치한 전극의 전극온도, 챔버 내 압력 등을 나타낸다.
다음에, 반도체층(32) 및 제 4 절연층(36)상에 절연층(33; 이하, 제 5 절연층(33)이라고도 함)을 형성한다(도 7a, 7d). 제 5 절연층(33)은 CVD법이나 스퍼터링법에 의해, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 질화알루미늄 등의 재료를 사용하여 형성한다. 또한, 제 5 절연층(33)은 이들의 재료 중 1개 또는 복수를 사용하여, 단층 구조 또는 적층 구조로 형성한다. 제 5 절연층(33)은 막 두께 1nm 내지 50nm, 바람직하게는 막 두께 1nm 내지 20nm, 더욱 바람직하게는 1nm 내지 10nm의 범위로 형성한다.
또, 절연층(36)의 형성방법은 본 실시형태에 나타내는 것에 한정되는 것이 아니라, 반도체층(32)의 단부를 웨트 산화 또는 산소를 포함하는 분위기하에서 플라즈마 처리함으로써 형성하여도 좋다. 그 경우, 반도체층(32)상에 절연층(33)을 형성한 후, 반도체층(32)의 단부를 덮는 절연층(33)을 제거하여, 반도체층(32)의 노출된 부분에 플라즈마 처리 또는 웨트 산화함으로써 절연층(36)을 형성하는 것이 바람직하다.
또, 웨트 산화의 경우, 오존을 포함하는 수용액, 과산화수소를 포함하는 수용액, 황산을 포함하는 수용액, 요오드산을 포함하는 수용액, 또는 질산을 포함하는 수용액을 사용하여 반도체층(32)의 표면을 처리함으로써, 반도체층(32)의 노출되어 있는 부분에 형성된 산화막을 절연층(36)으로서 사용할 수 있다. 상기 오존을 포함하는 수용액, 상기 과산화수소를 포함하는 수용액, 상기 황산을 포함하는 수용액, 상기 요오드산을 포함하는 수용액, 또는 상기 질산을 포함하는 수용액은 아세트산 또는 옥살산을 포함하고 있어도 좋다.
또한, 플라즈마 처리는 산소를 포함하는 분위기하에서 예를 들면, 산소(O2)와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함)의 혼합가스 분위기하, 산소와 수소(H2)와 희가스의 혼합가스 분위기하, 일산화이질소와 희가스의 혼합가스 분위기하, 또는 일산화이질소와 수소와 희가스의 혼합가스 분위기하에서 행할 수 있다. 예를 들면, 산소(02), 수소(H2)와 아르곤(Ar)의 혼합가스를 사용할 수 있다. 그 경우, 산소를 0.1 내지 100sccm, 수소를 0.1 내지 100sccm, 아르곤을 100 내지 5000sccm로 하면 좋다. 또, 산소:수소:아르곤=1:1:10O의 비율로 혼합가스를 도입하는 것이 바람직하다. 예를 들면, 산소를 5sccm, 수소를 5sccm, 아르곤을 500sccm로 하여 도입하면 좋다.
또한, 플라즈마 처리는 질소를 포함하는 분위기하에서 예를 들면, 질소(N2) 와 희가스(He, Ne, Ar, Kr, Xe의 적어도 하나를 포함함)의 혼합가스 분위기하, 질소와 수소와 희가스의 혼합가스 분위기하, 또는 암모니아(NH3)와 희가스의 혼합가스 분위기하에서 행할 수 있다.
또, 플라즈마 처리는 상기 가스의 분위기 중에서, 전자 밀도가 1×1011cm-3 이상이고, 전자온도가 1.5eV 이하의 플라즈마를 사용하여 행한다. 더욱 자세하게 설명하면, 전자 밀도가 1×1011cm-3 이상 1×1013cm-3 이하이고, 전자온도가 O.5eV 이상 1.5eV 이하의 플라즈마로 한다. 상기 플라즈마는 플라즈마의 전자 밀도가 고밀도이고, 기판(30)상에 형성된 피처리물(여기에서는 반도체층(32)) 부근에서의 전자온도가 낮기 때문에, 피처리물에 대한 플라즈마에 의한 손상을 방지할 수 있다. 또한, 플라즈마의 전자 밀도가 1×1011cm-3 이상으로 고밀도이기 때문에, 플라즈마 처리를 사용하여, 피조사물을 산화 또는 질화함으로써 형성되는 산화막 또는 질화막은 CVD법이나 스퍼터법 등에 의해 형성된 막과 비교하여 막 두께 등이 균일성이 우수하고 또한 치밀한 막을 형성할 수 있다. 또한, 플라즈마의 전자온도가 1.5eV 이하로 낮기 때문에, 종래의 플라즈마 처리나 열산화법과 비교하여 낮은 온도로 산화 또는 질화 처리를 할 수 있다. 예를 들면, 유리기판의 왜곡점보다도 100도 이상 낮은 온도로 플라즈마 처리를 하여도 충분히 산화를 할 수 있다. 또한, 플라즈마를 형성하기 위한 주파수로서는 마이크로파(2.45 GHz) 등의 고주파를 사용할 수 있다.
다음에, 게이트 절연층(33)상에 게이트 전극으로서 기능하는 도전층(34)을 형성한다(도 7b, 7e). 여기에서는 도전층(34)은 단층으로 형성한 예를 나타내고 있지만, 물론 도전성 재료를 2층 또는 3층 이상의 적층으로 형성한 구조로 하여도 좋다. 또, 여기에서는 도시하지 않지만, 도전층(34)은 게이트 절연층(33)상을 덮어 형성된 도전층을 선택적으로 에칭함으로써 형성할 수 있다.
또한, 도전층(34)은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 동(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이들의 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성할 수 있다. 또한, 인 등의 불순물원소를 도핑한 다결정규소로 대표되는 반도체재료에 의해 형성할 수도 있다. 예를 들면, 도전층(34)을 제 1 도전막과 제 2 도전막의 적층 구조로 하는 경우, 제 1 도전막으로서 질화탄탈륨을 사용하고, 제 2 도전막으로서 텅스텐을 사용하여 형성하면 좋다. 또, 이 조합에 한정되지 않고, 도전층(34)을 적층하여 형성하는 경우에는 상기 재료를 자유롭게 조합하여 형성할 수 있다.
계속해서, 도전층(34)을 마스크로 하여 반도체층(32)에 불순물원소(121)를 도입함으로써, 반도체층(32)에 불순물 영역(32b, 32c) 및 불순물원소(121)가 도입되지 않은 채널 형성 영역(32a)을 형성한다(도 7b, 7e). 또, 여기에서는 도전층(34)을 섬 형상의 반도체층(32)을 횡단하도록 형성한 후에 불순물원소를 도입하기 때문에, 도전층(34)에 덮이지 않은 반도체층(32)의 영역에 불순물이 도입되어 불순물 영역(32b, 32c)이 형성되고, 도전층(34)에 덮인 반도체층(32)의 영역에는 불순물원소(121)가 도입되지 않은 채널 형성 영역(32a)이 형성된다.
여기에서, 불순물원소(121)로서는 n형을 부여하는 불순물원소 또는 p형을 부여하는 불순물원소를 사용할 수 있다. n형을 나타내는 불순물원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 예를 들면, 불순물원소(121)로서, 인(P)을 1×1018 내지 1×1021/㎤의 농도로 포함되도록 반도체층(32)에 도입하여, n형을 나타내는 불순물 영역(32b, 32c)을 형성하면 좋다. 또, 채널 형성 영역(32a)과 소스 영역 또는 드레인 영역인 불순물 영역(32b, 32c)의 사이에, 소스 영역 또는 드레인 영역인 불순물 영역(32b, 32c)보다 저농도로 불순물이 첨가된 저농도 불순물 영역(LDD 영역)을 형성하여도 좋다. 저농도 불순물 영역을 형성함으로써, 채널 영역과 불순물 영역(32b 또는 32c) 사이의 전계를 완화하여, 기록 및 소거의 반복에 의한 열화를 억제할 수 있다.
또한, 채널 형성 영역(32a) 중에, 불순물 영역(32b, 32c)에 첨가한 불순물과는 반대의 도전형을 갖는 불순물원소(예를 들면 n형 TFT에 대해서는 붕소)를 첨가하여도 좋다. 채널 형성 영역(32a) 중에 역 도전형의 불순물을 첨가함으로써, TFT의 임계치 전압을 제어할 수 있다. 또, 이 불순물원소는 게이트 전극을 통해서 도프함으로써 첨가하여도 좋고, 게이트 전극 형성 전에 미리 첨가하여 두어도 좋다.
다음에, 도전층(34), 게이트 절연층(33)을 덮도록 절연층(203)을 형성한다(도 7c, 7f). 여기에서, 절연층(203)은 CVD법이나 스퍼터링법 등으로 형성한, 산화실리콘, 산화질화실리콘(SiOxNy; x>y>0), 질화산화실리콘(SiNxOy; X>y>0) 등을 사용할 수 있다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기재료, 또는 실록산수지 등의 실록산재료, 옥사졸수지 등으로 이루어지는 단층 또는 적층 구조로 형성할 수 있다. 또, 실록산재료란 Si-0-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 옥사졸수지는 예를 들면, 감광성 폴리벤조옥사졸 등이다. 감광성 폴리벤조옥사졸은 유전율이 낮고(상온 1MHz에서 유전율 2.9), 내열성이 높고(시차열 열중량 동시 측정(TG/DTA:Thermogravimetry-Differential Thermal Analysis)에서 승온 5℃/min에서 열 분해온도 550℃), 흡수율이 낮은(상온 24시간에 0.3%) 재료이다. 옥사졸수지는 폴리이미드 등의 비유전율(3.2 내지 3.4 정도)과 비교하면, 비유전율이 낮기 때문에(2.9 정도), 기생용량의 발생을 억제하여, 고속동작을 할 수 있다. 여기에서는 절연층(203)으로서, CVD법으로 형성한 산화실리콘, 산화질화실리콘(SiOxNy; x>y>0) 또는 질화산화실리콘(SiNxOy; x>y>0)을 단층 또는 적층하여 형성한다. 또한, 또, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기재료, 실록산수지 등의 실록산재료, 또는 옥사졸수지를 적층하여 형성하여도 좋다.
이후의 공정은 실시형태 1에 나타내는 바와 같이 행함으로써, 도 1 또는 도 5에 도시하는 반도체 장치를 제작할 수 있다.
또, 도전층(204)은 알루미늄, 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 니켈, 네 오듐으로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들면, 상기 원소를 복수 포함하는 합금으로 이루어지는 도전막으로서, 티타늄을 함유한 알루미늄합금, 네오듐을 함유한 알루미늄합금 등으로 형성할 수 있다. 또한, 적층 구조로 형성하는 경우, 예를 들면, 알루미늄층 또는 상기한 바와 같은 알루미늄합금층을, 티타늄층의 사이에 두어 적층시킨 구조로 하여도 좋다.
본 실시형태에서, 1회의 에칭 공정에서 측면에 단차를 갖는 콘택트홀을 형성할 수 있기 때문에, 마스크수 및 공정수를 삭감할 수 있다. 따라서, 콘택트홀에 형성되는 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에서, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
또한, 반도체층의 채널 형성 영역의 단부에 선택적으로 두껍게 절연층을 형성하여도 좋다. 이와 같이 하는 것으로, 반도체층의 채널 형성 영역의 단부에서의 전계 집중을 완화할 수 있다. 따라서, 게이트 리크 불량을 저감하여, 게이트 전극의 내압을 향상시키는 것이 가능해진다.
(실시형태 3)
본 발명에 관계되는 반도체 장치는 실시형태 1 내지 2에 도시한 구성에 한하 지 않고 여러 가지의 형상을 취할 수 있다. 본 실시형태에서는 반도체층을 부분적으로 실리사이드화시킨 박막트랜지스터의 구성 및 제작 방법에 관해서 설명한다. 도 8에 본 실시형태의 반도체 장치의 구성을 도시한다. 도 8a는 상면도이고, 도 8b는 도 8a의 파선 AB에서의 단면도를 도시하고, 도 8c는 도 8a의 파선 CD에서의 단면도를 도시한다.
본 실시형태의 반도체 장치는 도 8에 도시하는 바와 같이 도 1에 도시하는 구성에 덧붙여 반도체층(32)의 표면의 일부에 실리사이드 영역(1102)이 형성되어 있다. 또한, 게이트 전극으로서 기능하는 도전층(34)은 제 1 도전층(34a)과 제 2 도전층(34b)의 적층 구조로 형성되어 있고, 도전층(34)의 측벽에 절연층(1101; 사이드월 절연층이라고도 함)이 형성되어 있다. 또, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(32b, 32c; 고농도 불순물 영역이라고도 함)과 채널 형성 영역(32a)의 사이에, 불순물 영역(32b, 32c)보다도 저농도로 불순물이 첨가된 영역(32d, 32e; 저농도 불순물 영역이라고도 함)이 형성되어 있다.
다음에, 도 8에 도시하는 반도체 장치의 제작 방법을 설명한다.
우선, 실시형태 2와 같이, 기판(30)상에 절연층(31a, 31b)을 형성하고, 절연층(31b)상에 반도체층(32), 절연층(36) 및 게이트 절연층(33)을 형성하고, 게이트 절연층(33)상에 게이트 전극으로서 기능하는 제 1 도전층(34a), 제 2 도전층(34b)을 형성한다(도 9a). 다음에, 도전층(34b)을 마스크로 한 제 1 농도의 1도전형을 부여하는 불순물원소를 첨가한 후, 도전층(34a) 및 도전층(34b)을 마스크로 한 제 2 농도의 불순물원소를 첨가하여, 자기정합적으로 한 쌍의 고농도 불순물 영 역(32b, 32c)과, 한 쌍의 저농도 불순물 영역(32d, 32e)과, 채널 형성 영역(32a)을 형성한다. 여기에서, 제 1 농도의 불순물원소 및 제 2 농도의 불순물원소는 같은 도전형의 불순물원소를 첨가하여, 예를 들면 p형을 부여하는 불순물원소인 붕소(B), 알루미늄(Al), 갈륨(Ga), n형을 부여하는 불순물원소인 인(P), 비소(As) 등을 첨가할 수 있다.
또, 채널 형성 영역(32a)에 트랜지스터의 임계치 전압을 제어하기 위한 1도전형을 부여하는 불순물원소를 첨가하여도 좋다. 채널 형성 영역(32a)에 대한 불순물원소의 첨가는 게이트 전극(34)을 형성하기 전에 행할 수 있다. 또한, 1도전형을 부여하는 불순물원소를 첨가한 후, 열 처리를 하여 첨가한 불순물원소를 활성화하여도 좋다. 열 처리는 레이저 빔의 조사, 또는 RTA 또는 퍼니스 어닐로를 사용하여 행할 수 있고, 400℃ 내지 700℃, 바람직하게는 500℃ 내지 650℃의 온도범위로 하면 좋다. 또한, 열 처리는 질소 분위기하에서 하는 것이 바람직하다.
다음에, 도전층(34a) 및 도전층(34b)의 측면과 접하는 사이드월 절연층(1101)을 형성한다(도 9b).
사이드월 절연층(1101)은 도전층(34a) 및 도전층(34b)상에 절연층을 형성하고, 상기 절연층을 수직방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭함으로써 형성할 수 있다. 예를 들면, CVD법이나 스퍼터링법에 의해, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 무기재료, 유기수지 등의 유기재료를 사용하여 단층 구조 또는 적층 구조의 절연층을 형성하고, 상기 절연층을 선택적으로 에칭하여 형성할 수 있다. 사이드월 절연층(1101)은 나중에 실리사이드 영역을 형성할 때의 실리사이드용 마스크로서 사용한다. 또한, 여기에서는 사이드월 절연층(1101)은 도전층(34a, 34b)의 측면과 접하지 않는 면을 만곡형으로 형성하고 있다. 또, 사이드월 절연층(1101)은 게이트 전극을 형성하는 도전층(34a) 및 도전층(34b)의 측면을 완전히 덮도록 형성되어 있다.
또한, 본 실시형태에서, 사이드월 절연층(1101)을 형성할 때의 에칭에 의해 하층의 절연층(33)도 에칭하여, 반도체층(32)의 일부를 선택적으로 노출시키고 있다. 구체적으로는 사이드월 절연층(1101)과 겹치지 않는 영역의 고농도 불순물 영역(32b, 32c)을 노출시킨다. 또, 에칭 조건에 따라서는 고농도 불순물 영역(32b, 32c)의 상층도 에칭되어 막 두께가 감소하는(막 감소라고 함) 경우가 있다.
다음에, 반도체층(32)의 노출된 면상에 금속층(1103)을 형성한다(도 9c).
금속층(1103)은 적어도 노출시킨 반도체층(32)상에 형성하면 좋다. 요컨대, 반도체층(32)에서 사이드월 절연층(1101)과 겹치지 않는 영역에 형성한다. 본 실시형태에서는 금속층(1103)은 반도체층(32)의 노출된 면만이 아니라 사이드월 절연층(1101)이나 도전층(34)도 덮도록 형성한다. 금속층(1103)은 반도체층과 반응하여 실리사이드를 형성하는 재료를 사용하여 형성한다. 예를 들면, 니켈(Ni), 티타늄(Ti), 코발트(Co), 또는 백금(Pt) 등의 금속원소, 또는 상기 금속원소를 포함하는 합금재료를 사용할 수 있다. 금속층(1103)은 이들의 재료를 사용하여 스퍼터링법, 증착법, 도금법 등에 의해 형성한다. 또, 금속층(1103)의 막 두께는 형성하는 실리사이드 영역의 막 두께에 의해 적절하게 선택할 필요가 있다. 본 실시형태에서는 금속층(1103)으로서, 막 두께 10nm의 니켈층을 형성한다. 또, 금속층(1103) 을 형성할 때에, 노출시킨 반도체층(32)상에 자연산화막이 형성되어 있는 경우는 자연산화막을 제거하고 나서 금속층(1103)을 형성하면 좋다.
다음에, 반도체층(32)의 일부에 실리사이드 영역(1102)을 형성한다(도 9d).
실리사이드 영역(1102)은 열 처리를 함으로써, 반도체층(32) 및 금속층(1103)이 접하는 영역이 반응하여 형성된다. 또한, 실리사이드 영역(1102)은 금속층(1103)이 접하는 영역의 반도체층(32)의 일부가 실리사이드화하여 형성된다. 이 때, 반도체층(32)에 형성된 고농도 불순물 영역(32b, 32c)은 그 일부가 실리사이드화되어 영역이 감소한다. 또, 고농도 불순물 영역의 일부에 실리사이드 영역이 형성된다고도 할 수 있다. 예를 들면, 금속층(1103)으로서 니켈을 형성한 경우는 실리사이드 영역(1102)으로서 니켈실리사이드가 형성된다. 마찬가지로, 금속층(1103)으로서 티타늄, 코발트, 또는 백금을 형성한 경우는 각각 실리사이드 영역(1102)으로서 티타늄실리사이드, 코발트실리사이드, 백금실리사이드가 형성된다.
열 처리는 RTA 또는 퍼니스 어닐로를 사용하여 할 수 있다. 구체적으로는 300℃ 내지 700℃의 온도범위로, 10초 내지 1시간, 바람직하게는 20초 내지 30분의 범위로 하면 좋다. 본 실시형태에서는 550℃, 30초의 열 처리를 하여, 니켈실리사이드로 이루어지는 실리사이드 영역(1102)을 형성한다.
도 9d에서는 실리사이드 영역(1102)을, 반도체층(32)에서 채널 형성 영역(32a)이 형성되어 있는 영역의 막 두께 미만이 되도록 형성한다. 요컨대, 사이드월 절연층(1101)과 겹치지 않는 영역의 반도체층(32)에서, 상기 영역에서의 반도체층(32)의 절연층(31b)과 접하는 측에 고농도 불순물(32b, 32c)이 형성되고, 고농 도 불순물(32b, 32c)의 상층에 접하여 실리사이드 영역(1102)이 형성된다.
또, 실리사이드 영역(1102)의 형상, 막 두께 등은 반응시키는 금속층(1103)의 막 두께, 열 처리의 온도, 열 처리의 시간 등을 적절하게 제어함으로써, 선택할 수 있다. 예를 들면, 도 10b에 도시하는 바와 같이, 사이드월 절연층(1101)과 겹치지 않는 영역의 반도체층(32)에서, 상기 영역에서의 반도체층(32)의 일부 또는 전체에, 상면부터 하면까지의 전체를 실리사이드화한 실리사이드 영역(1102)을 형성하여도 좋다. 여기에서 상면이란 반도체층(32)에서 실리사이드화를 위한 금속층이 형성되는 면측이고, 하면이란 절연층(31b)과 접하는 면측이다. 또, 상면부터 하면까지의 전체를 실리사이드화하는 경우, 사이드월 절연층(1101)의 아래에는 고농도 불순물 영역이 형성되도록 한다. 또, 본 발명은 특별히 한정되지 않고, 실리사이드 영역의 일부가, 사이드월 절연층(1101) 아래의 반도체층(32; 단, 채널 형성 영역(32a)은 제외함)까지 형성되어 있어도 좋다.
또, 반도체층(32)과 금속층(1103)을 반응시킨 후에 미반응의 금속층이 잔존하는 경우는 미반응의 금속층을 제거한다. 여기에서는 도시하지 않지만 절연층(36), 사이드월 절연층(1101), 도전층(34b) 및 절연층(31b)상에 형성된 금속층(1103)을 제거한다. 또한, 형성된 실리사이드 영역(1102)상에 미반응의 금속층이 잔존하는 경우는 그 잔존하는 금속층도 제거한다. 미반응의 금속층 제거는 웨트 에칭이나 드라이 에칭을 사용할 수 있다. 이때, 에칭가스 또는 에칭용액으로서는 미반응의 금속층과 다른 층(예를 들면, 절연층(36), 사이드월 절연층(1101), 도전층(34b), 절연층(31b) 및 실리사이드 영역(1102))의 에칭 선택비를 충분히 얻을 수 있는 것을 사용한다. 요컨대, 금속층에 대한 에칭레이트가 높고, 다른 층에 대한 에칭레이트가 낮은 것을 사용하면 좋다. 예를 들면, 금속층(1103)으로서 니켈을 사용하여 형성한 경우, 염산(HCl), 질산(HNO3) 및 순물(H2O)의 혼합용액을 사용한 웨트 에칭에 의해 제거할 수 있다. 예를 들면, 용액의 혼합비는 HCl:HNO3:H2O=3:2:1로 할 수 있다.
또, 본 실시형태에서, 반도체층(32) 단부의 측면과 접하여 절연층(36)이 형성되어 있기 때문에, 미반응의 금속층을 에칭 제거할 때에, 반도체층(32)의 측면이 에칭되는 것을 막을 수 있다.
또, 실리사이드 영역을 형성하는 경우에는 실리사이드 영역 및 게이트 전극을 형성하는 도전층이 접하지 않도록 할 필요가 있다. 이것은 실리사이드 영역 및 게이트 전극이 접하여 버리면, 게이트 전극과, 소스 영역 또는 드레인 영역이 쇼트하여 스위칭 특성(온오프비)을 얻을 수 없게 되고, 반도체 장치로서 동작할 수 없게 되기 때문이다. 따라서, 본 실시형태에서는 게이트 전극을 형성하는 도전층(34a, 34b)의 폭을 게이트 절연층으로서 기능하는 절연층(33)보다도 좁게 하여, 사이드월 절연층(1101)의 단부를 절연층(33)의 단부와 대략 일치하도록 한다.
다음에, 기판(30)상에 형성된 절연층이나 도전층 등을 덮도록 절연층(203)을 형성한다(도 10a).
이후의 공정은 실시형태 1과 같이 절연층(203)에, 반도체층(32)에 도달하는 콘택트홀을 형성하고, 절연층(203)상과 콘택트홀 내에 도전층(204)을 형성함으로 써, 도 8 또는 도 10에 도시하는 반도체 장치를 제작할 수 있다.
본 실시형태의 반도체 장치는 도 8 내지 도 10에 도시하는 것에 한정되지 않고, 도 11에 도시하는 형상으로 하여도 좋다.
도 11a에 도시하는 반도체 장치는 도 10a에 도시하는 구성과 도전층(204)이 형성되는 콘택트홀의 형상이 다르다. 요컨대, 도 11a에 도시하는 반도체 장치에서, 도전층(204)이 형성되는 콘택트홀은 절연층(203), 반도체층(32)의 불순물 영역(32b, 32c), 절연층(31b)을 에칭하여 절연층(31a)에 도달하도록 형성되어 있다. 여기에서, 반도체층(32)에 형성된 개구부의 구경은 절연층(203)에 형성된 개구부의 구경과 비교하여 작은 직경으로 형성되어 있다. 요컨대, 도 11a에서, 도전층(204)과 불순물 영역(32b, 32c)은 불순물 영역(32b, 32c)의 표면의 일부와 불순물 영역(32b, 32c)에 형성된 콘택트홀의 측면에서 전기적으로 접속되어 있다. 도 11a에 도시하는 콘택트홀은 도 4 내지 5의 공정과 같이 함으로써 형성할 수 있다. 또, 도 11a에 도시하는 것에 한정되지 않고, 도 11b에 도시하는 바와 같이 반도체층(32)의 일부 또는 전체에, 상면부터 하면까지의 전체를 실리사이드화한 실리사이드 영역(1102)을 형성하여도 좋다.
본 실시형태에서, 1회의 에칭 공정에서 측면에 단차를 갖는 콘택트홀을 형성할 수 있기 때문에, 마스크수 및 공정수를 삭감할 수 있다. 따라서, 콘택트홀에 형성되는 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에서, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
(실시형태 4)
실시형태 1 내지 3에서 설명한 반도체 장치는 단결정 실리콘기판 중에 산화실리콘으로 이루어지는 산화막을 형성하고, 산화막상의 단결정 반도체박막을 활성층으로서 사용할 수 있다. 본 실시형태에서는 SIM0X라고 불리는 SOI 기술을 사용한 반도체 장치에 관해서 설명한다.
우선, 단결정 실리콘층의 형성 재료가 되는 단결정 실리콘기판(601)을 준비한다(도 12a). 여기에서는 P형의 단결정 실리콘기판을 사용하는 경우를 설명하지만 N형의 단결정 실리콘기판이어도 좋다. 물론, 단결정 실리콘게르마늄기판을 사용할 수도 있다.
계속해서, 단결정 실리콘기판(601)에 대하여 산소이온을 첨가하여, 소정의 깊이로 산소 함유층(602)을 형성한다(도 12b). 산소이온은 예를 들면 1×1018atoms/㎠ 정도의 도즈량으로 첨가하면 좋다. 또, 산소 함유층(602)이 형성되는 깊이(단결정 실리콘기판(601)의 주표면과 산소 함유층(602)의 사이의 거리)는 나중에 형성되는 TFT의 활성층으로서 기능하는 단결정 실리콘층의 막 두께가 된다.
다음에, 800 내지 1200℃의 온도로 열 처리를 하여, 산소 함유층(602)을 매립 절연층(603)으로 변화시킨다. 산소 함유층(602)의 깊이 방향의 폭은 이온 첨가 시의 산소이온의 분포로 결정되어 있다. 산소이온의 농도가 단결정 실리콘기판(601)으로부터 산소 함유층(602)을 향해서 감소하기 때문에, 단결정 실리콘기판(601)과 매립 절연층(603)의 계면은 불명확하지만, 이 열 처리 공정에 의해 단결정 실리콘기판(601)과 매립 절연층(603)의 계면은 명확한 것이 된다(도 12b, 12c).
이 매립 절연층(603)의 막 두께는 10 내지 500nm(대표적으로는 20 내지 50nm)로 한다. 본 실시형태에서는 단결정 실리콘기판(601)과 매립 절연층(603)의 계면이 안정적으로 접합되어 있기 때문에, 20 내지 50nm과 같은 얇은 매립 절연층을 형성할 수 있다.
이와 같이 하여 매립 절연층(603)이 형성되면, 매립 절연층(603)의 위에는 부분적으로 단결정 실리콘기판의 일부가 잔존하여, 단결정 실리콘층(604)이 형성된다. 또, 단결정 실리콘층(604)의 막 두께는 10 내지 200nm(바람직하게는 10 내지 50nm, 더욱 바람직하게는 10nm 내지 30nm)가 되도록, 산소 함유층(602)이 형성되는 깊이를 조절하면 좋다.
다음에, 단결정 실리콘층(604)상에 선택적으로 레지스트를 형성하고, 단결정 실리콘층(604)을 선택적으로 에칭함으로써, 나중에 형성되는 TFT의 활성층이 되는 섬 형상의 단결정 실리콘층(605)을 형성한다. 또, 본 실시형태에서는 하나의 섬 형상의 단결정 실리콘층밖에 기재하지 않았지만, 동일 기판상에 복수개가 형성되어 있어도 좋다(도 12d).
이후의 공정은 실시형태 1 내지 3과 같이 행함으로써, 본 발명에 관계되는 반도체 장치를 제작할 수 있다.
본 실시형태에서, 1회의 에칭 공정에서 측면에 단차를 갖는 콘택트홀을 형성할 수 있기 때문에, 마스크수 및 공정수를 삭감할 수 있다. 따라서, 콘택트홀에 형성되는 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에서, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에 관계되는 반도체 장치는 활성층으로서 단결정 반도체층을 사용하기 때문에, 더욱 특성을 향상시킬 수 있다.
(실시형태 5)
본 실시형태에서는 단결정 실리콘기판상에 산화실리콘으로 이루어지는 산화막을 형성하고, 산화막상에 형성된 단결정 반도체박막을 활성층으로서 사용하는 반도체 장치에 관해서 설명한다. 본 실시형태에서는 Smart-Cut법을 사용하여 형성되는 SOI 기판을 사용한 반도체 장치에 관해서 설명한다.
우선, 단결정 실리콘층의 형성 재료가 되는 단결정 실리콘기판(801)을 준비한다. 여기에서는 P형의 단결정 실리콘기판을 사용하는 경우를 설명하지만 N형의 단결정 실리콘기판이어도 좋다. 물론, 단결정 실리콘게르마늄기판을 사용할 수도 있다.
이어서 열산화 처리를 하고, 그 주표면(소자 형성면에 상당함)에 산화실리콘 막(802)을 형성한다. 막 두께는 실시자가 적절하게 결정하면 좋지만, 10 내지 500nm(대표적으로는 20 내지 50nm)로 하면 좋다. 이 산화실리콘막(802)은 나중에 SOI 기판의 매립 절연층의 일부로서 기능한다(도 13a).
다음에, 단결정 실리콘기판(801)의 주표면측으로부터 산화실리콘막(802)을 통해서 수소를 첨가하여 수소 함유층(803)을 형성한다(도 13b). 또, 수소 함유층(803)이 형성되는 깊이(단결정 실리콘기판(801)의 주표면과 수소 함유층(803)의 사이의 거리)는 나중에 TFT의 활성층으로서 기능하는 단결정 실리콘층의 막 두께가 된다. 예를 들면, 단결정 실리콘기판(801)의 주표면과 수소 함유층(803)의 사이에 50nm 두께의 단결정 실리콘층이 남도록, 이온 인 플랜테이션법을 사용하여 수소이온을 1×1016 내지 1×1017atoms/㎠의 도즈량으로 첨가할 수 있다.
다음에, 단결정 실리콘기판(801)과 지지기판을 접합한다. 본 실시예에서는 지지기판으로서 단결정 실리콘기판(804)을 사용하고; 그 표면에는 접합용 산화실리콘막(805)을 형성하여 둔다(도 13c). 또, 단결정 실리콘기판(804) 대신에, FZ법으로 형성된 실리콘기판, 다결정 실리콘기판 등을 사용하여도 좋다. 또한, 석영기판, 세라믹기판, 결정화유리기판 등의 고내열성기판을 사용하여도 좋다.
이 때, 접합 계면은 친수성이 높은 산화실리콘막끼리이다.
다음에, 400 내지 600℃(예를 들면 500℃)의 열 처리(제 1 열 처리)를 한다. 이 열 처리에 의해 수소 함유층(803)에서는 미소 공공(空孔)의 부피변화가 일어나, 수소 함유층(803)에 따라 파단면이 발생한다. 이것에 의해 단결정 실리콘기 판(801)은 분단되고, 지지기판의 위에는 산화실리콘막(802)과 단결정 실리콘층(806)이 남겨진다(도 13d).
다음에, 제 2 열 처리 공정으로서 1050 내지 1150℃(예를 들면 1100℃)의 온도범위에서 퍼니스 어닐 공정을 행한다. 이 공정에서는 접합 계면에서, Si-0-Si 결합의 응력완화가 일어나, 접합 계면이 안정화된다. 즉, 단결정 실리콘층(806)을 지지기판상에 완전히 접착시키기 위한 공정이 된다. 이와 같이 하여 접합 계면이 안정화되는 것으로 매립 절연층(807)이 형성된다(도 13e). 또, 본 실시형태에서는 수소 함유층(803)을 형성하고, 수소 함유층(803)에 따라 파단면을 발생시켜 박막의 단결정 실리콘층(806)을 형성하였지만, 이것에 한정되는 것이 아니라, 수소 함유층(803)을 형성하지 않고 단결정 실리콘기판(801)을 연마함으로써 박막의 단결정 실리콘층(806)을 형성하여도 좋다.
다음에, 단결정 실리콘층(806)의 표면을 평탄화하는 처리를 사용하여도 좋다. 평탄화에는 CMP(chamical mechanical polishing)라고 불리는 연마 공정이나 환원 분위기 중에서 고온(900 내지 1200℃ 정도)의 퍼니스 어닐 처리를 하면 좋다.
최종적인 단결정 실리콘층(806)의 막 두께는 10 내지 200nm(바람직하게는 10 내지 50nm, 더욱 바람직하게는 10nm 내지 30nm)로 하면 좋다.
다음에, 단결정 실리콘층(806)상에 선택적으로 레지스트를 형성하고, 단결정 실리콘층(806)을 선택적으로 에칭함으로써, 나중에 형성되는 TFT의 활성층이 되는 섬 형상의 단결정 실리콘층(808)을 형성한다. 또, 본 실시형태에서는 하나의 섬 형상의 단결정 실리콘층밖에 기재하지 않았지만, 동일 기판상에 복수의 섬 형상의 단결정 실리콘층이 형성되어 있어도 좋다(도 13f).
이후의 공정은 실시형태 1 내지 3과 같이 행함으로써, 본 발명에 관계되는 반도체 장치를 제작할 수 있다.
본 실시형태에서, 1회의 에칭 공정에서 측면에 단차를 갖는 콘택트홀을 형성할 수 있기 때문에, 마스크수 및 공정수를 삭감할 수 있다. 따라서, 콘택트홀에 형성되는 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에서, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다.
또한, 본 실시형태에 관계되는 반도체 장치는 활성층으로서 단결정 반도체층을 사용하기 때문에, 더욱 특성을 향상시킬 수 있다.
(실시형태 6)
본 실시형태에서는 실시형태 1에서 설명한 반도체 장치를 사용하여, 일렉트로루미네선스 소자(이하, 「EL 소자」라고도 함)를 갖는 표시장치(EL 표시장치)를 제작하는 방법에 관해서 설명한다. 또, 본 실시형태에서 사용하는 것이 가능한 반도체 장치는 실시형태 1에 나타내는 것에 한정되지 않고, 실시형태 2 내지 5에서 설명한 반도체 장치를 사용하여도 좋다.
본 실시형태에서는 일렉트로루미네선스 소자로부터의 광을 제 1 전극(110)측 으로부터 추출하는 구조로 하기 때문에, 투광성을 갖는 막을 사용하여 제 1 전극(110)을 형성한다. 본 실시형태에서는 산화규소를 포함하는 산화인듐주석(ITSO)을 제 1 전극(110)으로서 사용한다.
우선, 도 14에 도시하는 바와 같이, 실시형태 1과 같이 TFT(170l 내지 1703)와, TFT(1701 내지 1703)를 덮는 절연층(1710)과, TFT(1701 내지 1703)의 소스 영역 또는 드레인 영역과 전기적으로 접속하는 배선(1704 내지 1709)을 형성한다. 다음에, 배선(1704 내지 1709)을 덮도록 절연층(109)을 형성하고, 절연층(109)상에 배선(1709)과 전기적으로 접속하는 제 1 전극(110)을 형성한다. 다음에, 제 1 전극(110)의 단부 및 절연층(109)을 덮도록 절연막(111; 뱅크, 격벽, 장벽, 제방 등이라고도 불림)을 형성한다.
절연막(111)으로서는 산화규소, 질화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산질화알루미늄 그 밖의 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이들의 유도체, 또는 폴리이미드, 방향족폴리아미드, 폴리벤조이미다졸 등의 내열성고분자, 또는 규소, 산소, 수소로 이루어지는 화합물 중 Si-0-Si 결합을 포함하는 무기실록산, 규소에 결합되어 있는 수소가 메틸이나 페닐같은 유기기초로 치환된 유기실록산계의 절연성 재료를 사용할 수 있다. 아크릴, 폴리이미드 등의 감광성, 비감광성의 재료를 사용하여 형성하여도 좋다. 본 실시형태에서는 감광성폴리이미드를 사용하여, 평탄한 영역에서 막 두께가 1.5㎛이 되도록 절연막(111)을 형성한다.
또한, 절연막(111)은 곡율 반경이 연속적으로 변화하는 형상이 바람직하고, 절연막(111)상에 형성되는 전계발광층(112; 유기 화합물을 포함하는 층), 제 2 전극(113)의 피복성을 향상시킬 수 있다.
또한, 신뢰성을 더욱 향상시키기 위해서, 전계발광층(112)을 형성하기 전에 제 1 전극(110) 및 절연막(111)에 대하여, 고밀도 플라즈마장치를 사용하여 질화 처리 또는 산화 처리를 하면 좋다. 제 1 전극(110)을 고밀도 플라즈마장치를 사용하여 질화 또는 산화하는 것으로, 전극의 표면 개질시의 플라즈마 데미지가 적고, 더욱 결함이 적은 표면을 얻을 수 있기 때문에, 본 실시형태의 발광 소자에 의한 표시는 고세밀하고 표시 불균일함이 적다. 또, 절연막(111)을 질화한 경우, 절연막(111)의 표면이 개질되고, 절연막 내부로의 수분의 흡수를 억제할 수 있다. 또한, 절연막(111)을 산화시킨 경우, 막이 강고해지고, 유기가스의 방출을 억제할 수 있다. 본 실시형태에서는 고밀도 플라즈마장치를 사용하는 것으로 플라즈마 데미지가 적은 처리를 하는 것이 가능하다. 여기에서, 절연막(111) 표면에 대하여, 산화 처리를 할지, 질화 처리를 할지는 절연막의 재료 및 효과를 고려하여 적절하게 선택하면 좋다.
다음에, 제 1 전극(110)상에 전계발광층(112)을 형성한다. 또, 도 14에서는 1화소밖에 도시하지 않았지만, 본 실시형태에서는 빨강(R), 초록(G), 파랑(B)의 각 색에 대응한 전계발광층을 분리하여 만들었다. 본 실시형태에서는 전계발광층(112)으로서, 빨강(R), 초록(G), 파랑(B)의 발광을 나타내는 재료를 증착마스크를 사용한 증착법에 의해서, 각각 선택적으로 형성한다. 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료는 증착마스크를 사용한 증착법에 의해서 각각 선택 적으로 형성하는 방법이나, 액적토출법에 의해 형성할 수 있다. 액적토출법의 경우, 마스크를 사용하지 않고 RGB를 분리 도포할 수 있다고 하는 이점이 있다. 본 실시형태에서는 빨강(R), 초록(G), 파랑(B)의 발광을 나타내는 재료를 증착법에 의해서 각각 형성한다.
또, 전계발광층의 증착 전에, 불활성가스를 주성분으로 하여, 산소의 농도가 5% 이하 또한 물의 농도가 1% 이하로 하는 분위기에서 가열 처리를 하여, 수분 등을 제거하는 것이 바람직하다. 본 실시형태에서는 300℃에서 1시간 가열 처리를 한다.
다음에, 전계발광층(112)의 위에 도전막으로 이루어지는 제 2 전극(113)을 형성한다. 제 2 전극(113)으로서는 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 CaN)를 사용하면 좋다. 이와 같이 하여 제 1 전극(110), 전계발광층(112) 및 제 2 전극(113)으로 이루어지는 발광 소자가 형성된다.
도 14에 도시하는 표시장치에서, 발광 소자로부터 발한 광은 기판(101)과 제 1 전극(110)의 사이에 형성된 막을 투과하여 제 1 전극(110)측에서 화살표시의 방향으로 사출된다.
또한, 제 2 전극(113)을 덮도록 하여 패시베이션막을 형성하는 것은 유효하다. 패시베이션막으로서는 질화규소, 산화규소, 산화질화규소(SiON), 질화산화규소(SiNO), 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소 함유량이 산소 함유 량보다도 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소 함유탄소막(CN)을 포함하는 절연막으로 이루어지고, 상기 절연막을 단층 또는 조합한 적층을 사용할 수 있다. 또한, 실리콘(Si)과 산소(0)의 결합으로 골격 구조가 구성되는 실록산을 사용하여도 좋다. 실록산은 치환기로서 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족탄화수소)가 사용된다. 또한, 치환기로서 플루오로기, 또는 적어도 수소를 포함하는 유기기와 플루오로기를 사용하여도 좋다.
이 때, 커버리지가 좋은 막을 패시베이션막으로서 사용하는 것이 바람직하고, 탄소막, 특히 DLC막을 사용하는 것은 유효하다. DLC막은 실온부터 100℃ 이하의 온도범위로 성막 가능하기 때문에, 내열성이 낮은 전계발광층(112)의 상방에도 용이하게 성막할 수 있다. 또한, DLC막은 산소에 대한 블로킹 효과가 높고, 전계발광층(112)의 산화를 억제하는 것이 가능하다. 그 때문에, 이후에 계속되는 밀봉 공정을 하는 동안에 전계발광층(112)이 산화된다고 하는 문제를 방지할 수 있다.
다음에, 발광 소자가 형성된 기판(101)과, 밀봉기판을 밀봉재에 의해서 고착하여, 발광 소자를 밀봉한다. 단면으로부터의 수분의 침입이 밀봉재에 의해서 차단되기 때문에, 발광 소자의 열화가 방지할 수 있고, 표시장치의 신뢰성이 향상된다. 또, 밀봉재로 둘러싸인 영역에는 충전재를 충전하여도 좋고, 질소 분위기하에서 밀봉함으로써, 질소 등을 봉입하여도 좋다. 또한 충전재는 액상의 상태로 적하하여, 표시장치 내에 충전할 수도 있다. 본 실시형태는 하면 사출형이기 때문에, 투광성을 갖는 충전재를 사용할 필요는 없지만, 충전재를 투과하여 광을 추출하는 구조의 경우는 투광성을 갖는 재료를 사용하여 충전재를 형성할 필요가 있다. 충전재의 일례로서는 가시광경화, 자외선경화 또는 열경화의 에폭시수지를 들 수 있다. 이상의 공정에서, 발광 소자를 갖는 표시장치가 완성된다.
또한, 소자의 수분에 의한 열화를 막기 위해서 EL 표시 패널 내에 건조제를 설치하는 것이 바람직하다. 본 실시형태에서는 화소 영역을 둘러싸도록 밀봉기판에 형성된 오목부에 건조제를 설치하여, 박형화를 방해하지 않는 구성으로 한다. 또한, 게이트 배선층에 대응하는 영역에도 건조제를 설치함으로써 흡수 면적을 넓게 할 수 있고, 흡수 효과가 높다. 또한, 직접 발광하지 않는 게이트 배선층상에 건조제를 형성하였기 때문에, 광 추출 효율을 저하시키지도 않는다.
또, 발광 소자를 밀봉하는 처리란 발광 소자를 수분으로부터 보호하기 위한 처리이고, 커버재로 기계적으로 봉입하는 방법, 열경화성수지 또는 자외광 경화성 수지로 봉입하는 방법, 금속산화물이나 질화물 등의 배리어 능력이 높은 박막에 의해 밀봉하는 방법의 어느 하나를 사용한다. 밀봉기판 또는 커버재로서는 유리, 세라믹, 플라스틱 또는 금속을 사용할 수 있지만, 커버재측에 광을 방사시키는 경우는 투광성이어야만 한다. 또한, 커버재와 상기 발광 소자가 형성된 기판은 열경화성수지 또는 자외광 경화성 수지 등의 밀봉재를 사용하여 접합되고, 열 처리 또는 자외광 조사 처리에 의해서 수지를 경화시켜 밀폐공간을 형성한다. 이 밀폐공간 중에 산화바륨으로 대표되는 흡습재를 형성하는 것도 유효하다. 이 흡습재는 밀봉재의 위에 접하여 형성하여도 좋고, 발광 소자로부터의 광을 방해하지 않는 격벽의 위나 주변부에 형성하여도 좋다. 또, 커버재와 발광 소자의 형성된 기판의 공간을 열 경화성 수지 또는 자외광 경화성 수지로 충전하는 것도 가능하다. 이 경우, 열 경화성 수지 또는 자외광 경화성 수지 중에 산화바륨으로 대표되는 흡습재를 첨가하여 두는 것은 유효하다.
본 실시형태에서 나타내는 TFT(1701 내지 1703)는 실시형태 1 내지 5 중 어떤 방법으로 제작되어 있고, 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다. 또한, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다. 따라서, 특성이 좋은 EL 표시장치를 용이하게 제작할 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 1에서 제작한 반도체 장치를 사용하여, 투과형 액정표시장치를 제작하는 방법에 관해서 설명한다. 물론, 실시형태 2 내지 5에서 제작한 반도체 장치를 사용할 수도 있다.
우선, 실시형태 1과 같이 TFT(1701 내지 1703)와, TFT(1701 내지 1703)를 덮는 절연층(1710)과, TFT(1701 내지 1703)의 소스 영역 또는 드레인 영역과 전기적으로 접속하는 배선(1704 내지 1709)을 형성한다(도 15). 다음에, 배선(1704 내지 170)상을 덮도록 절연층(109)을 형성하고, 절연층(109)상에 배선(1709)과 전기적으로 접속하는 제 1 전극(110)을 형성한다. 본 실시형태에서는 제 1 전극(110)의 재 료로서, 산화규소를 포함하는 산화인듐주석(ITSO)을 사용한다. 다음에, 도 15에 도시하는 바와 같이, 절연층(109) 및 제 1 전극(110)상에 배향막(1801)을 형성한다. 본 실시형태에서는 배향막(1801)에 폴리이미드를 사용하였다. 다음에 대향기판(1802)을 준비한다. 대향기판(1802)은 유리기판(1803), 투명 도전막으로 이루어지는 대향 전극(1804), 배향막(1805)으로 구성된다.
다음에, 상기 공정에 의해 얻은 TFT 기판(1806)과 대향기판(1802)을 밀봉재를 통해서 접합한다. 여기에서, 양 기판의 간격을 일정하게 유지하기 위해서, 배향막(1801)과 배향막(1805)의 사이에 스페이서를 형성하여도 좋다. 그 후, 양 기판의 사이에 액정(1807)을 주입하여, 밀봉재에 의해서 밀봉함으로써 도 15에 도시하는 투과형 액정표시장치가 완성된다.
또, 본 실시형태에서는 투과형의 액정표시장치에 관해서 설명하였지만, 본 발명의 액정표시장치는 이것에 한정되지 않는다. 제 1 전극(110)으로서 반사성을 갖는 전극을 사용하거나, 제 1 전극(110)의 상면 또는 하면에 반사막을 형성하는 것으로, 반사형 액정표시장치에 사용할 수 있다. 또한, 반투과형 액정표시장치에 사용하여도 좋다.
본 실시형태에서 나타내는 TFT(1701 내지 1703)는 실시형태 1 내지 5 중 어떤 방법으로 제작되어 있고, 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다. 또한, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형 성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다. 따라서, 특성이 좋은 액정표시장치를 용이하게 제작할 수 있다.
(실시형태 8)
본 실시형태에서는 실시형태 1 내지 5의 어느 에 설명한 박막트랜지스터, 기억 소자 및 안테나를 포함하는 무선통신 가능한 반도체 장치의 제작 방법에 관해서, 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 장치를 도 16에 도시한다. 또, 도 16a는 본 실시형태에서 나타내는 반도체 장치의 상면 구조의 일례를 도시하고, 도 16a의 단면 구조의 일부를 도 16b에 도시하고 있다.
본 실시형태에서, 반도체 장치(700)는 집적회로부(701), 메모리부(702), 안테나(703)를 갖고 있다(도 16a). 또, 도 16b에서, 영역(704)은 도 16a의 집적회로부(701)의 단면 구조의 일부에 대응하고, 영역(705)은 도 16a의 메모리부(702)의 단면 구조의 일부에 대응하고, 영역(706)은 도 16a의 안테나(703)의 단면 구조의 일부에 대응하고 있다.
본 실시형태의 반도체 장치는 도 16b에 도시하는 바와 같이 제 1 기체(775)상에 절연층(703)을 통해서 형성된 박막트랜지스터(744 내지 748; TFT)와, 박막트랜지스터(744 내지 748)상에 형성된 절연막(750)과, 상기 절연막(750)상에 형성된 소스 전극 또는 드레인 전극으로서 기능하는 도전막(752 내지 761)을 갖는다. 또한, 절연막(750) 및 도전막(752 내지 761)상에 형성된 절연막(762)과, 절연막(762) 상에 형성된 도전막(763 내지 765)과, 절연막(762) 및 도전막(763, 764)의 일부를 덮도록 형성된 절연막(766)과, 절연막(762)상에 형성된 기억 소자부(789, 790)와, 도전막(765)상에 형성된 안테나로서 기능하는 도전층(786)과, 절연막(766), 도전막(771) 및 안테나로서 기능하는 도전층(786)을 덮도록 형성된 절연막(772)과, 절연층(772)상에 형성된 제 2 기체(776)를 갖고 있다. 또, 제 1 기체(775) 및 제 2 기체(776)에 의하여, 반도체 장치의 집적회로부(701), 메모리부(702), 안테나(703)는 밀봉되어 있다.
본 실시형태에서 나타내는 TFT(744 내지 748)는 실시형태 1 내지 5 중 어떤 방법으로 제작되어 있고, 소스 전극 또는 드레인 전극의 막 두께의 격차나 단선이 방지된 특성이 좋은 반도체 장치를 용이하게 제작할 수 있다. 또한, 소스 영역 또는 드레인 영역에 형성된 콘택트홀의 측면에서 소스 전극 또는 드레인 전극과 접촉시킨 경우, 반도체막의 표면에서 에칭을 멈출 필요가 없기 때문에, 콘택트홀 형성시의 에칭의 제어를 용이하게 행할 수 있다. 따라서, 특성의 열화가 억제된 반도체 장치를 용이하게 제작할 수 있다. 따라서, 특성이 좋은 무선통신 가능한 반도체 장치를 용이하게 제작할 수 있다.
도 1은 본 발명의 반도체 장치의 구성을 설명하는 상면도 및 단면도.
도 2는 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 3은 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 4는 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 6은 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 7은 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 8은 본 발명의 반도체 장치의 구성을 설명하는 상면도 및 단면도.
도 9는 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 10은 본 발명의 반도체 장치의 구성을 설명하는 단면도.
도 11은 본 발명의 반도체 장치의 구성을 설명하는 단면도.
도 12는 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 13은 본 발명의 반도체 장치의 제작 공정을 설명하는 단면도.
도 14는 본 발명의 반도체 장치의 구성을 설명하는 단면도.
도 15는 본 발명의 반도체 장치의 구성을 설명하는 단면도.
도 16은 본 발명의 반도체 장치의 구성을 설명하는 상면도 및 단면도.
도 17은 종래의 반도체 장치의 구성을 설명하는 단면도.
* 도면의 주요 부분에 대한 설명 *
30 : 기판
31: 절연층
32 : 반도체층
33 : 게이트 절연층
34 : 도전층
36 : 절연층
203 : 절연층
204 : 도전층
205 : 박막트랜지스터
32a : 채널 형성 영역
32b : 불순물 영역
32c : 불순물 영역

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  14. 반도체 장치에 있어서:
    기판 상의 제 1 절연층;
    상기 제 1 절연층 상의 소스 영역 및 드레인 영역을 포함하는 트랜지스터;
    상기 소스 영역 및 상기 드레인 영역 상의 제 2 절연층;
    상기 제 2 절연층 상의 제 3 절연층;
    상기 제 1 절연층에 도달하고 상기 소스 영역 또는 상기 드레인 영역 내에 있고, 상기 제 2 절연층, 및 상기 제 3 절연층에 도달하는 콘택트홀; 및
    상기 제 2 절연층 상의 도전층으로서, 상기 콘택트홀의 측면을 덮고, 상기 제 1 절연층에 접하는, 상기 도전층을 포함하고,
    상기 소스 영역 또는 상기 드레인 영역 내의 개구부는 상기 제 2 절연층 내의 개구부보다 작고, 상기 제 2 절연층 내의 개구부는 상기 제 3 절연층 내의 개구부보다 작은, 반도체 장치.
  15. 반도체 장치에 있어서:
    기판 상의 제 1 절연층;
    상기 제 1 절연층 상의 소스 영역 및 드레인 영역을 포함하는 트랜지스터;
    상기 소스 영역 및 상기 드레인 영역 상의 제 2 절연층;
    상기 제 2 절연층 상의 제 3 절연층;
    상기 제 1 절연층에 도달하고 상기 소스 영역 또는 상기 드레인 영역 내에 있고, 상기 제 3 절연층에 도달하는 콘택트홀; 및
    상기 제 2 절연층 상의 도전층으로서, 상기 콘택트홀의 측면을 덮고, 상기 제 1 절연층에 접하는, 상기 도전층을 포함하고,
    실리사이드 영역은 상기 소스 영역 및 상기 드레인 영역 내에 있고,
    상기 도전층은 상기 실리사이드 영역에 접하고,
    상기 소스 영역 또는 상기 드레인 영역 내의 개구부는 상기 제 3 절연층 내의 개구부보다 작은, 반도체 장치.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 실리사이드 영역은 니켈, 티타늄, 코발트 및 백금으로 구성된 그룹으로부터 선택되는 하나를 포함하는, 반도체 장치.
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  21. 삭제
  22. 삭제
  23. 제14항 또는 제15항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 두께는 10nm내지 30nm인, 반도체 장치.
  24. 제14항 또는 제15항에 있어서,
    상기 제 3 절연층은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 유기 재료, 실록산재료 및 옥사졸 수지로 구성된 그룹으로부터 선택되는 하나를 포함하는, 반도체 장치.
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