JP2003273366A

JP2003273366A - 薄膜半導体装置

Info

Publication number: JP2003273366A
Application number: JP2003059267A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Toshiji Hamaya; 敏次浜谷; Takeshi Fukada; 武深田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2003-09-26

Abstract

(57)【要約】【課題】ポリシリコンを用いた薄膜半導体とアモルフ
ァスシリコンを用いた薄膜半導体を同一基板上に設けた
薄膜半導体装置を提供する。【解決手段】絶縁表面を有する基板１００１上にポリ
シリコンＴＦＴとアモルファスシリコンＴＦＴを同時に
作製するために、ゲート電極１００２をボトムゲート型
で断面がテーパ状となるように形成し、アモルファスシ
リコンよりなる活性層を１０〜３０ｎｍとしてレーザま
たはランプアニールによって部分結晶化を行うことによ
り、部分的に結晶化したポリシリコン活性層１０１０に
対応するポリシリコンＴＦＴの領域と結晶化していない
アモルファス活性層１０１１に対応するアモルファスシ
リコンＴＦＴの領域を同一基板上に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基板上に複数の薄膜半導体を形成する
薄膜半導体装置に関するもので、液晶表示装置などに利
用応用のできるものである。

【０００２】

【従来の技術】薄膜半導体を用いた薄膜トランジスタを
多数利用して、用いられる装置としてアクティブマトリ
ックス型の液晶表示装置が知られている。アクティブマ
トリクッス型の液晶表示装置はいわゆるＡＭＬＣＤ（Ａ
ｃｔｉｖｅＭａｔｒｉｘＬｉｑｕｉｄＣｒｙｓｔ
ａｌＤｉｓｐｌａｙ）とも呼ばれているが、その薄膜
半導体の材料やトランジスタの構成から幾つかの分類が
されている。また薄膜トランジスタはいわゆるＴＦＴ
（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）と呼ば
れるために、ＡＭＬＣＤのことをＴＦＴ液晶ともいう。

【０００３】材料としては非晶質シリコンを主材料とし
て用いるアモルファスＴＦＴ型や、１０００℃以上の高
温プロセスを用いた多結晶シリコンを主材料として用い
る高温ポリシリコンＴＦＴ型や、６００℃の低温プロセ
スを用いた多結晶シリコンを主材料として用いる低温ポ
リシリコンＴＦＴ型などがある。またトランジスタの構
成としては、ゲート電極を下側に配置したボトムゲート
型とゲート電極を上側に用いたトップゲート型などがあ
る。

【０００４】それぞれの材料やトランジスタの構成に特
徴があるが、アモルファスＴＦＴの場合は、移動度が１
ｃｍ²／Ｖｓｅｃ以下と小さいために、ゲート絶縁膜と
活性シリコン層との間のチャネル形成領域を整合性よく
形成するためには、ゲート絶縁膜と活性シリコン層を連
続的に成膜し、且つアモルファスシリコンの水素が抜け
ないようにするためにアモルファスシリコン形成後は３
００℃よりあまり高温にすることができない。また、ア
モルファスシリコンに光感度があるために出来るだけ薄
くできれば３０ｎｍ以下の膜厚が望ましいために、ボト
ムゲート型の逆スタガー構造が用いられている。

【０００５】アモルファスＴＦＴは、オフ時の抵抗が大
きいためにオフリーク電流が小さく画素のスイッチング
用トランジスタとしては最適であるが、移動度が小さい
ために基板上にシフトレジスタなどのドライバ回路を形
成することは不可能であり、必ず結晶シリコンを用いた
外付けのＩＣを必要とするために、小型化と低価格化に
難点がある。

【０００６】高温ポリシリコンＴＦＴは、１０００℃以
上の高温プロセスを用いることができるために、いわゆ
る結晶シリコンと同様の工程を用いることができるため
に非常に安定したプロセスをとることができ、移動度も
１００ｃｍ²／Ｖｓｅｃ程度はあるために基板上にドラ
イバ回路を形成することが出来る。しかし、１０００℃
の高温でも使用できる基板としては石英の様な高価な基
板以外に使用することができないために、基板の大型化
が困難であり、精々対角２インチ以下のビューファイン
ダー程度の応用しかできない。

【０００７】低温ポリシリコンは、前記アモルファスＴ
ＦＴと高温ポリシリコンＴＦＴの長所をとって形成する
ことができ、優れた特性、つまりは低価格の通常ガラス
基板上に移動度の大きなＴＦＴを形成できるために、基
板上にドライバ回路を形成し、同時に液晶の画素のスイ
ッチングトランジスタを形成することもできる。

【０００８】しかしながら、低温ポリシリコンを作製す
る際に、ガラス基板上に形成するアモルファスシリコン
を結晶化する工程で、６００℃以下の低温の熱アニール
で形成する場合は、実験的にアモルファスシリコン膜が
薄い場合に結晶化できないことが知られている。特に、
３０ｎｍ以下の膜の場合にはほとんど結晶化することが
できない。低温ポリシリコンの場合も、シリコンの膜厚
を薄くしないとＴＦＴのオフ時のオフリーク電流を下げ
ることが難しくなるためにできるだけ薄くしたい。ドラ
イバ回路などは、ＬＤＤ構造をとることによって３０ｎ
ｍ以上でも使用することは可能だが、画素のスイッチン
グトランジスタとして用いるためには３０ｎｍ以下の厚
みによって用いるほうがよい。

【０００９】３０ｎｍ以下のアモルファスシリコンを結
晶化する場合は、エキシマレーザのように４００ｎｍ以
下の波長のレーザを用いるレーザ結晶化が効果的であ
る。レーザを用いた結晶化では３０ｎｍ以下の膜厚であ
っても結晶化する事が可能であり、低温ポリシリコンＴ
ＦＴの作製方法としてかなり用いられている。しかしな
がら、基板が小さい場合はレーザによる結晶化も工業的
に可能だが、基板が大きく成っていった場合に、基板全
面をレーザによって結晶化することは膨大な時間がかか
り非工業的であり、また、一括でアニールできるレーザ
装置がないために、部分的なレーザ結晶化を繰り返すこ
とで基板全面をレーザ結晶化している。そのため、レー
ザの照射バラツキがそのままＴＦＴの特性バラツキにな
っている。

【００１０】

【発明が解決しようとする課題】本発明は、駆動回路に
はレーザ結晶化等を用いる低温ポリシリコンを用いたＴ
ＦＴを用い、液晶画素のスイッチングトランジスタには
アモルファスシリコントランジスタを用いることで、画
素はオフ電流が小さくオンオフ比が５桁以上のスイッチ
ング特性を設け、ドライバには移動度の高い低温ポリシ
リコンを作製することで基板上に駆動回路を一体化する
ことで、アモルファスシリコンＴＦＴとポリシリコンＴ
ＦＴの長所のみを一体化させた薄膜半導体装置を得るこ
とを目的としたものである。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁表面を有する基板上に、ゲート電極
が形成されその該ゲート電極の上部にゲート絶縁膜が形
成され、該ゲート絶縁膜上にチャネル形成領域とソース
領域とドレイン領域を有する薄膜半導体が形成されてい
る薄膜半導体装置において、前記ゲート電極は、基板に
接する面と該ゲート絶縁膜に接する面の面積において基
板に接する面の面積の方が広く、且つ前記基板上には複
数の薄膜半導体装置が形成され、該複数の薄膜半導体装
置は、薄膜半導体が多結晶で形成され、該薄膜半導体の
中のチャネル領域の上部は絶縁膜で覆われ且つソース領
域およびドレイン領域は、３価あるいは５価の不純物が
ドーピングされた不純物半導体膜で覆われ、該不純物半
導体の上に導電膜が形成され、該不純物半導体と導電膜
はチャネル領域上部の絶縁膜上まで延びており且つ平面
形状が同一である薄膜半導体装置と、薄膜半導体が非晶
質で形成され、該薄膜半導体の中のチャネル領域の上部
は絶縁膜で覆われ且つソース領域およびドレイン領域
は、３価あるいは５価の不純物がドーピングされた不純
物半導体膜で覆われ、該不純物半導体の上に導電膜が形
成され、該不純物半導体と導電膜はチャネル領域上部の
絶縁膜上まで延びており且つ平面形状が同一である薄膜
半導体装置と、を含むことを特徴とする薄膜半導体装置
とした。

【００１２】また、絶縁表面を有する基板上に、ゲート
電極が形成されその該ゲート電極の上部にゲート絶縁膜
が形成され、該ゲート絶縁膜上にチャネル形成領域とソ
ース領域とドレイン領域を有する薄膜半導体が形成され
ている薄膜半導体装置において、前記ゲート電極は、基
板に接する面と該ゲート絶縁膜に接する面の面積におい
て基板に接する面の面積の方が広く、且つ前記基板上に
は複数の薄膜半導体装置が形成され、該複数の薄膜半導
体装置は、薄膜半導体が多結晶で形成され、該薄膜半導
体の中のチャネル領域の膜厚はソース領域およびドレイ
ン領域の膜厚よりも薄く且つソース領域とドレイン領域
は、３価あるいは５価の不純物がドーピングされた不純
物半導体膜で覆われ、該不純物半導体の上に導電膜が形
成され、該不純物半導体と導電膜の平面形状が同一であ
る薄膜半導体装置と、薄膜半導体が非晶質で形成され、
該薄膜半導体の中のチャネル領域の膜厚はソース領域お
よびドレイン領域の膜厚よりも薄く且つソース領域とド
レイン領域は、３価あるいは５価の不純物がドーピング
された不純物半導体膜で覆われ、該不純物半導体の上に
導電膜が形成され、該不純物半導体と導電膜の平面形状
が同一である薄膜半導体装置と、を含むことを特徴とす
る薄膜半導体装置とした。

【００１３】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体の中のチャネル領域の上部は絶縁膜で覆われ且つソ
ース領域およびドレイン領域は、３価あるいは５価の不
純物がドーピングされた領域を含み、該不純物がドーピ
ングされた領域の上に導電膜が形成され、該導電膜はチ
ャネル領域の上部の絶縁膜の上にまで延びている薄膜半
導体装置と、薄膜半導体が非晶質で形成され、該薄膜半
導体の中のチャネル領域の上部は絶縁膜で覆われ且つソ
ース領域およびドレイン領域は、３価あるいは５価の不
純物がドーピングされた領域を含み、該不純物がドーピ
ングされた領域の上に導電膜が形成され、該導電膜はチ
ャネル領域の上部の絶縁膜の上にまで延びている薄膜半
導体装置と、を含むことを特徴とする薄膜半導体装置と
した。

【００１４】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体はチャネル領域とドレイン領域とソース領域とライ
トドープソース領域とライトドープドレイン領域から成
り、該チャネル領域とライトドープソース領域とライト
ドープドレイン領域の上部は第１の絶縁膜で覆われ且つ
該第１の絶縁膜上であってチャネル領域の上部であると
ころは第２の絶縁膜が形成されており、ソース領域とド
レイン領域およびライトドープソース領域とライトドー
プドレイン領域は、３価あるいは５価の不純物がドーピ
ングされた領域を含み、ソース領域とドレイン領域の不
純物のドープ量は、ライトドープソース領域およびライ
トドープドレイン領域の不純物のドープ量よりも多い薄
膜半導体装置と、薄膜半導体が非晶質で形成され、該薄
膜半導体の中のチャネル領域の上部は前記第２の絶縁膜
と同じ材料の同じ膜厚の絶縁膜で覆われ且つソース領域
およびドレイン領域は、３価あるいは５価の不純物がド
ーピングされた領域を含み、該不純物がドーピングされ
た領域の上に導電膜が形成され、該導電膜はチャネル領
域の上部の絶縁膜の上にまで延びている薄膜半導体装置
と、を含むことを特徴とする薄膜半導体装置とした。

【００１５】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置において、前記ゲート電極は、
基板に接する面と該ゲート絶縁膜に接する面の面積にお
いて基板に接する面の面積の方が広く、且つ前記基板上
には複数の薄膜半導体装置が形成され、該複数の薄膜半
導体装置は、薄膜半導体が多結晶で形成され、該薄膜半
導体はチャネル領域とドレイン領域とソース領域とライ
トドープソース領域とライトドープドレイン領域から成
り、該チャネル領域の上部は第１の絶縁膜で覆われ且つ
ライトドープソース領域とライトドープドレイン領域と
該第１の絶縁膜の上部に第２の絶縁膜が形成されてお
り、ソース領域とドレイン領域およびライトドープソー
ス領域とライトドープドレイン領域は、３価あるいは５
価の不純物がドーピングされた領域を含み、ソース領域
とドレイン領域の不純物のドープ量は、ライトドープソ
ース領域およびライトドープドレイン領域の不純物のド
ープ量よりも多い薄膜半導体装置と、薄膜半導体が非晶
質で形成され、該薄膜半導体の中のチャネル領域の上部
は前記第２の絶縁膜と同じ材料で同じ膜厚の絶縁膜で覆
われ且つソース領域およびドレイン領域は、３価あるい
は５価の不純物がドーピングされた領域を含み、該不純
物がドーピングされた領域の上に導電膜が形成され、該
導電膜はチャネル領域の上部の絶縁膜の上にまで延びて
いる薄膜半導体装置と、を含むことを特徴とする薄膜半
導体装置とした。

【００１６】さらに作製方法として、絶縁表面を有する
基板上に、ゲート電極が形成されその該ゲート電極の上
部にゲート絶縁膜が形成され、該ゲート絶縁膜上にチャ
ネル形成領域とソース領域とドレイン領域を有する薄膜
半導体が形成されている薄膜半導体装置の作製方法にお
いて、該基板上に金属からなるゲート電極を成膜形成
し、該ゲート電極上にゲート絶縁膜を減圧状態にて成膜
した後に大気に触れさせることなく、非晶質半導体薄膜
を前記ゲート絶縁膜上に減圧状態にて成膜し、大気に触
れさせることなく該半導体薄膜の一部を結晶化し、さら
に大気に触れさせることなく前記半導体薄膜上にエッチ
ストッパー絶縁膜を成膜した後に大気中に出し、エッチ
ストッパー絶縁膜をチャネル形成領域上に形成し、前記
薄膜半導体およびゲート絶縁膜を所望の形状に形成し、
３価または５価の不純物を含む半導体膜を成膜し、その
上に導電膜を成膜し、該不純物を含む半導体膜および導
電膜を同一平面形状に形成し、前記基板上に、チャネル
形成領域が多結晶からなる薄膜半導体装置と、チャネル
形成領域が非晶質からなる薄膜半導体装置を、作製する
ことを特徴とする薄膜半導体装置の作製方法とした。

【００１７】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に３価または５価の不純物
を含む半導体膜を成膜し、さらに大気に触れさせること
なく前記不純物を含む半導体膜の上に導電膜を成膜した
後に大気中に出し、該導電膜と該不純物を含む半導体膜
と前記半導体薄膜の一部を所望の形に形成し、前記基板
上に、チャネル形成領域が多結晶からなる薄膜半導体装
置と、チャネル形成領域が非晶質からなる薄膜半導体装
置を、作製することを特徴とする薄膜半導体装置の作製
方法とした。

【００１８】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上にエッチストッパー絶縁膜
を成膜した後に大気中に出し、エッチストッパー絶縁膜
をチャネル形成領域上に形成し、前記薄膜半導体および
ゲート絶縁膜を所望の形状に形成し、３価または５価の
不純物をドーピングすることでソース領域およびドレイ
ン領域を形成し、その上方に少なくとも一部はソース領
域およびドレイン領域と接触するように導電膜を形成
し、前記基板上に、チャネル形成領域が多結晶からなる
薄膜半導体装置と、チャネル形成領域が非晶質からなる
薄膜半導体装置を、作製することを特徴とする薄膜半導
体装置の作製方法とした。

【００１９】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に第１の絶縁膜を成膜した
後に大気中に出し、前記第１の絶縁膜を結晶化された半
導体薄膜上にゲート電極より広い面積で残し且つ結晶化
されていない半導体薄膜上には残さないように形成し、
第２の絶縁膜を前記結晶化された半導体薄膜上の第１の
絶縁膜上と、結晶化されていない半導体薄膜上にゲート
電極より狭い面積になるように形成し、３価または５価
の不純物をドーピングすることで、前記結晶化された半
導体薄膜にはソース領域とドレイン領域およびライトド
ープソース領域とライトドープドレイン領域を形成し且
つ、結晶化されていない半導体薄膜にはソース領域とド
レイン領域を形成し、その後に結晶化された半導体薄膜
のみ再結晶化することで、前記基板上に、チャネル形成
領域が多結晶からなる薄膜半導体装置と、チャネル形成
領域が非晶質からなる薄膜半導体装置を、作製すること
を特徴とする薄膜半導体装置の作製方法とした。

【００２０】さらに、絶縁表面を有する基板上に、ゲー
ト電極が形成されその該ゲート電極の上部にゲート絶縁
膜が形成され、該ゲート絶縁膜上にチャネル形成領域と
ソース領域とドレイン領域を有する薄膜半導体が形成さ
れている薄膜半導体装置の作製方法において、該基板上
に金属からなるゲート電極を成膜形成し、該ゲート電極
上にゲート絶縁膜を減圧状態にて成膜した後に大気に触
れさせることなく、非晶質半導体薄膜を前記ゲート絶縁
膜上に減圧状態にて成膜し、大気に触れさせることなく
該半導体薄膜の一部を結晶化し、さらに大気に触れさせ
ることなく前記半導体薄膜上に第１の絶縁膜を成膜した
後に大気中に出し、前記第１の絶縁膜を結晶化された半
導体薄膜上にゲート電極より狭い面積で残し且つ結晶化
されていない半導体薄膜上はチャネル形成領域、ドレイ
ン領域、ソース領域の全てを覆うように形成し、３価ま
たは５価の不純物をライトドーピングすることで前記結
晶化された半導体薄膜のうちで、第１の絶縁膜で覆われ
ていない領域がライトドープされ且つ結晶化されていな
い半導体薄膜には殆どドープされないようにし、結晶化
された半導体薄膜のみ再結晶化し、第２の絶縁膜を前記
結晶化された半導体薄膜上の第１の絶縁膜上を覆うよう
に且つゲート電極より広い面積で形成し、結晶化されて
いない半導体薄膜上にゲート電極より狭い面積になるよ
うに形成し、３価または５価の不純物をドーピングする
ことで、前記結晶化された半導体薄膜にはソース領域と
ドレイン領域およびライトドープソース領域とライトド
ープドレイン領域を形成し且つ、結晶化されていない半
導体薄膜にはソース領域とドレイン領域を形成し、その
後に結晶化された半導体薄膜のみ再結晶化することで、
前記基板上に、チャネル形成領域が多結晶からなる薄膜
半導体装置と、チャネル形成領域が非晶質からなる薄膜
半導体装置を、作製することを特徴とする薄膜半導体装
置の作製方法とした。

【００２１】同一基板上に多結晶シリコン（ポリシリコ
ン）トランジスタと非晶質シリコン（アモルファスシリ
コン）トランジスタを同時に形成するために、本発明で
は、ボトムゲート型の逆スタガー型の構造をとってい
る。これは、とくにアモルファスシリコンＴＦＴの場合
に、ゲート絶縁膜と活性層であるアモルファスシリコン
の界面がチャネルとなるためにそこを連続形成し、且つ
ゲート絶縁膜を成膜する際に緻密な膜とするために出来
るだけ高温での成膜を行うために、ゲート絶縁膜よりも
先にアモルファスシリコンが形成されている場合は、ア
モルファスシリコン中の水素が抜けてしまい、半導体と
しての機能がなされなくなるためである。そのために先
に高温でゲート絶縁膜を形成して、その後に活性層とし
てのアモルファスシリコンを形成する。

【００２２】ゲート電極としては、金属膜であればどの
ようなものでも使用できるが、本発明者が用いたものと
してはＡｌ，Ｔａ，Ｃｒ，Ｍｏあるいはそれらを主成分
とした合金をもちいる。成膜方法としては、マグネトロ
ンスパッタや電子ビーム蒸着あるいは抵抗加熱蒸着を用
いる。後に、レーザで結晶化する際の耐熱性や、ソース
やドレインとゲートの短絡を防止する上では、ゲート電
極として上記のような金属を陽極酸化することで、緻密
な酸化膜によって覆うことは効果的である。また、ゲー
ト電極の形状は後々のプロセスにも大きく影響し、特に
シリコンの膜厚が薄いためにエッヂはテーパ状である必
要があり、基板に接するゲート電極の面積よりもゲート
絶縁膜に接するゲート電極の面積の方が狭くなるような
テーパ形状が必要となる。

【００２３】金属膜として、Ａｌを用いる場合は、その
後のゲート絶縁膜の成膜などの２００℃以上の熱が加え
られることで、ヒロックが発生することがある。これを
防ぐためには、Ａｌに不純物としてＳｉやＳｃなどを
０．１〜２％程度混合した膜を成膜するか、Ａｌの成膜
前の真空引きで１０^-7Ｔｏｒｒ以下の圧力にして成膜す
る高真空アルミ成膜を行うことで回避することが可能で
ある。膜厚としては、抵抗値によっても異なるが、シー
ト抵抗で１０Ω／□以下程度になる膜厚が必要である。

【００２４】ゲート電極を金属膜のみあるいは金属膜を
陽極酸化膜で覆ったものを形成した後に、ゲート絶縁膜
となる絶縁膜を成膜する。絶縁膜の種類としては、酸化
珪素や窒化珪素あるいは酸化窒化珪素などを単層あるい
は多層にして成膜する。成膜方法としては、反応性スパ
ッタやプラズマＣＶＤあるいは減圧ＣＶＤ法などを用い
る。この絶縁膜は、ゲート絶縁膜として用いるために出
来るだけ高温で成膜し膜を緻密にする必要がある。

【００２５】液晶の画素のスイッチング用のアモルファ
スＴＦＴとして用いるゲート絶縁膜としては、酸化膜よ
り窒化膜の方が整合性が高いことが実験的に分かってい
るので、ゲート絶縁膜としては、窒化膜単層かアモルフ
ァスシリコンに接触する膜のみ窒化膜にした多層構造
も、構成としてはよい。ゲート絶縁膜の膜厚としては誘
電率によって異なるが、１００〜３００ｎｍ程度が必要
となる。

【００２６】ゲート絶縁膜を成膜した後に、その表面を
大気に曝すことなく活性層となるアモルファスシリコン
を成膜する。アモルファスシリコンの成膜方法として
は、プラズマＣＶＤ法やスパッタ法あるいは減圧ＣＶＤ
法等を用いる。ゲート絶縁膜を成膜した反応室と同じ反
応室で成膜することも可能だが、チャネル形成領域とな
るゲート絶縁膜とアモルファスシリコン膜の界面のコン
タミネーションを考えるとべつの反応室でアモルファス
シリコンを成膜することが望ましい。膜厚はできるだけ
薄い方がよいが、後の結晶化の関係上１０ｎｍ以上は必
要であり、ＴＦＴのオフリーク電流を考慮すると３０ｎ
ｍ以下が望ましいために１０〜３０ｎｍの膜厚とする。

【００２７】アモルファスシリコンの成膜ができたのち
に、基板上で駆動回路などを構成するために後でポリシ
リコンを必要とする部分のみの結晶化を行う必要があ
る。アモルファスシリコンまで成膜された基板の中で、
液晶駆動用のドライバ回路となるのは基板の端部の内
の、縦方向と横方向の２か所が必要となる。その部分を
結晶化するためには、その部分のみのレーザの走査によ
るレーザ結晶化を行うか、あるいはその部分のみのラン
プアニールを行う。

【００２８】レーザによる結晶化の場合は、アモルファ
スシリコンが薄いためにその膜の下地であるゲート絶縁
膜やゲート電極に影響をできるだけ少なくするため３０
８ｎｍや２５４ｎｍの波長のエキシマレーザによってア
ニールするか、ラピッドサーマルアニールの原理を使っ
たランプ加熱がよい。

【００２９】部分的な結晶化を行うためには、レーザの
場合は光学系によってレーザの照射形状を線状にして、
基板の縦方向を一括あるい分割で照射して結晶化し、基
板を９０°回転させて基板の横方向を一括あるいは分割
で照射して結晶化する。基板を回転させないで、レーザ
の光学系をガルバノメータなどを用いて走査することも
可能であるが、波長が短いために収差を考えた光学系は
複雑になるために、レーザ光は一定にして基板を動かす
方がよい。

【００３０】ランプによるアニールで部分的に結晶化す
る場合は、基板上の結晶化しない部分を金属やセラミッ
クスのマスクによって覆い、ランプは基板全面を照射す
るようにすることで実施できる。発明者の実験による
と、金属マスクの場合は、多数繰り返し用いるとマスク
が反るなどの問題が発生したために、セラミックをマス
クとして用いたが、連続使用でない場合は、金属マスク
でも構わない。

【００３１】結晶化する場合は、大気中で行うよりも、
真空中あるいは不活性ガス中で行うことが望ましい。発
明者は、アモルファスシリコン成膜後に基板を大気に触
れさせることなく、結晶化用の減圧室に基板を移動し
て、真空状態で結晶化を行うようにした。

【００３２】アモルファスシリコンとポリシリコンが同
一基板上に形成できた後に、ソース及びドレイン領域を
形成するが、これには幾つかの方法がある。

【００３３】第１の方法としては、チャネル形成領域の
上部にエッチストッパー用の絶縁膜を設けるタイプであ
り、部分的な結晶化が終了した基板上にエッチストッパ
ー用の絶縁膜を全面に成膜する。この成膜も、基板を大
気に触れさせることなく、アモルファスシリコンならび
に結晶化されたポリシリコンの上に成膜する。膜の材料
としては、シリコンとのエッチングの選択比の高い絶縁
膜であればなんでもよく窒化珪素、酸化珪素、窒化酸化
珪素などをもちいることが可能である。

【００３４】エッチストッパー絶縁膜をゲート電極の上
部の面積より狭い面積になるように形成することで、こ
のエッチストッパーの面積がチャネルの面積に相当す
る。形成された後は、ソースおよびドレイン領域となる
アモルファスシリコンおよびポリシリコンの表面が露呈
され、チャネル形成部はエッチストッパーによって覆わ
れている。

【００３５】次に、燐あるいはホウ素などの３価あるい
は５価の不純物がドープされている非晶質の不純物半導
体層を全面に成膜し、続けて配線層となる導電膜を成膜
する。その後で、導電膜と不純物半導体層を同一のフォ
トマスクを用いて、エッチストッパーの上部まで延びか
つ、ソースおよびドレイン領域を覆うように形成するこ
とで、アモルファスシリコンＴＦＴとポリシリコンＴＦ
Ｔが完成する。

【００３６】アモルファスシリコンＴＦＴは、上記のよ
うなプロセスでほぼ完成するが、ポリシリコンＴＦＴの
場合は、ソース領域とドレイン領域に接触している不純
物半導体が、結晶半導体ではないために、先程の部分的
な結晶化と同様な結晶化を不純物半導体層を成膜後に行
う方がより完成されたＴＦＴとなる。また、アモルファ
スシリコンＴＦＴはＮチャネルのみだが、ポリシリコン
ＴＦＴの場合は、相補型のトランジスタを形成する必要
があるので、不要部をマスクしてホウ素をドープした不
純物半導体を成膜することで、Ｐチャネルを形成する。

【００３７】第２の方法としては、チャネル形成領域を
一部エッチングする方法である。部分的な結晶化が終了
後に、基板を大気に触れさせることなく、不純物がドー
プされた半導体層を成膜し、その後基板を大気に触れさ
せることなく、配線層である導電膜を形成する。

【００３８】その後に導電膜と不純物がドープされた半
導体層を同一平面形状にエッチング形成して配線領域を
形成する。その際に、活性層であるシリコン薄膜のうち
ゲート電極の上部の部分を一部エッチングすることで、
チャネル形成領域が形成される。したがって、ソースお
よびドレイン領域よりもチャネル形成領域の活性層の膜
厚は薄くなる。

【００３９】アモルファスシリコンＴＦＴは、上記のよ
うなプロセスでほぼ完成するが、ポリシリコンＴＦＴの
場合は、ソース領域とドレイン領域に接触している不純
物半導体が、結晶半導体ではないために、先程の部分的
な結晶化と同様な結晶化を不純物半導体層を成膜後に行
う方がより完成されたＴＦＴとなる。また、アモルファ
スシリコンＴＦＴはＮチャネルのみだが、ポリシリコン
ＴＦＴの場合は、相補型のトランジスタを形成する必要
があるので、不要部をマスクしてホウ素をドープした不
純物半導体を成膜することで、Ｐチャネルを形成する。

【００４０】第３の方法としては、不純物半導体層を成
膜する代わりに、ソース及びドレイン領域にプラズマド
ープあるいはイオン注入やイオンドープなどを行うこと
で、ソース領域とドレイン領域を形成することが可能で
ある。

【００４１】また、ポリシリコンＴＦＴをＬＤＤ構造に
することも可能であり、ソース領域およびドレイン領域
よりも不純物のドープ量の少ないライトドープドレイン
領域やライトドープソース領域を形成することことでＬ
ＤＤ構造を形成することができる。

【００４２】このようにして形成された、同一基板上の
ポリシリコンＴＦＴとアモルファスシリコンＴＦＴは、
駆動回路にポリシリコンＴＦＴを用いることで、周波数
応答特性の高い回路を形成することが可能で且つ同時
に、画素用にアモルファスシリコンＴＦＴを用いること
で、オンオフ比が高く、オフリーク電流の少ないスイッ
チング素子を形成できるために、高品質な液晶表示が可
能である。また、同一基板上に回路を安価な通常ガラス
の上に形成できるために、工業的な効果は計り知れな
い。

【００４３】

【発明の実施の形態】〔実施例１〕以下に、本発明を用
いて同一基板上にポリシリコンＴＦＴとアモルファスシ
リコンＴＦＴを形成する作製方法について説明する。図
１（Ａ）は、本発明の実施例を示している。基板１００
１は、ソーダガラスやホウケイ酸ガラスや石英などの絶
縁体あるいは、その上にＰＳＧや酸化珪素膜や窒化珪素
膜でコーティングしものなどの、絶縁表面を有するもの
を用いる。本実施例では、ホウケイ酸ガラスとしてコー
ニング社の７０５９ガラスの上にスパッタによる酸化珪
素膜をコーティングしたものを用いている。

【００４４】基板１００１上に、ゲート電極１００２用
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極１００２を得
る。この形成の際に、後に成膜する活性層が１０〜３０
ｎｍと薄いために、図に示すように断面がテーパ状にな
るように形成する必要がある。ゲート電極１００２用の
材料としては、タンタル、クロム、モリブデン、アルミ
などの金属膜を用いるが、できれば陽極酸化技術を使っ
て表面を陽極酸化できる金属を用いる方がよい。本実施
例では、アルミを成膜形成したのちに、陽極酸化によっ
てゲートＡＯ膜１００３を形成している。

【００４５】陽極酸化膜は、必ずしも必要という訳では
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンＴＦＴのゲート電極−ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。アルミの成膜に関しては、後に熱プロセスに
よって、ヒロックが発生しそのためにゲート電極−ドレ
イン間またはソース間のリークが発生しやすいために、
成膜に工夫がいる。

【００４６】純アルミは、成膜前に十分な真空引きによ
るバックグランドで成膜した場合に、ヒロックが発生し
にくいために、成膜前に、１０^-7Ｔｏｒｒ以下にした後
に成膜することで、ヒロックの発生を大幅に減少させる
ことができる。また、アルミにシリコンやスカンジウム
などを０．１〜２％程度混合することでもヒロックの発
生を大幅に減少することができる。

【００４７】本実施例では、超高真空スパッタリング装
置を用いてアルミを成膜することでヒロックの発生を防
止している。このスパッタ装置は、成膜室の内壁は全て
電界研磨され、バックグランドを１０^-7Ｔｏｒｒ以下に
するためにターボ分子ポンプとクライオポンプが取り付
けられており、バックグランドを約５×１０^-8Ｔｏｒｒ
程度まで真空引きすることができる。また、導入するア
ルゴンガスも装置のユースポイントで精製して用いてい
る。ゲート電極１００２の膜厚としては１００〜３００
ｎｍ程度だが、シート抵抗として１Ω／□以下に成るよ
うな膜厚が必要であるアルミの場合は５０ｎｍもあれば
十分だが、より抵抗を下げるために本実施例では１５０
ｎｍを成膜している。

【００４８】ゲート電極１００２とゲートＡＯ膜１００
３が形成された後に、ゲート絶縁膜１００４を成膜す
る。ゲート絶縁膜１００４としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマＣＶＤ膜を用いる。本
実施例では、平行平板プラズマＣＶＤ法による窒化珪素
膜を成膜している。膜厚はゲート電極１００２の膜厚と
同等あるいはそれ以上であり、本実施例では３００ｎｍ
の窒化珪素膜を成膜している。

【００４９】ゲート絶縁膜１００４を形成した後に、チ
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモルファスシリコンの成膜は、ゲート絶縁膜１０
０４の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜１００４と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。

【００５０】活性層の成膜は、プラズマＣＶＤ法、減圧
ＣＶＤ法、光ＣＶＤ法、スパッタ法などがあるが、本実
施例では、スパッタ法を用いている。スパッタは、アル
ゴンと水素の混合ガスによる反応性スパッタリングを行
い、活性層として、１０〜３０ｎｍを成膜する。これ
は、１０ｎｍ以下では、レーザ等による結晶化が難し
く、３０ｎｍ以上ではＴＦＴのオフリーク電流が大きく
なるためである。本実施例では、約２０ｎｍのアモルフ
ァスシリコンを反応性スパッタリングによって成膜して
いる。

【００５１】活性層の成膜後に、後に駆動回路等でポリ
シリコンＴＦＴが必要となる部分を結晶化する。結晶化
は、ＡｒＦやＸｅＣｌなどの４００ｎｍ以下の波長のエ
キシマレーザを照射して、部分的に結晶化することでポ
リシリコン活性層１０１０と結晶化していないアモルフ
ァス活性層１０１１が形成される。レーザ結晶化を行う
際には、真空中あるいは、水素ガス中で行うことが良好
な結晶を得ることが実験的に分かったため、本実施例で
は１０^-5Ｔｏｒｒの真空中でＫｒＦエキシマレーザ（波
長２４８ｎｍパルス幅２０ｎｓｅｃ）を照射して結晶化
する。レーザのエネルギー密度は３００ｍＪ／ｃｍ²で
１０ショットで行うようにした。

【００５２】レーザ結晶化の際に、基板１００１を加熱
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層１０１１内の水素が
離脱するために３００℃以下で行うことが望ましい。本
実施例では、基板１００１を１５０℃で加熱した状態で
結晶化を行っている。

【００５３】結晶化が終了すると、大気に触れさせるこ
となく、エッチストッパー１０２０用の絶縁膜を成膜す
る。この絶縁膜は後のエッチングの際にシリコンとの選
択比がとれるものであれば何でもよく、酸化珪素、窒化
珪素、窒化酸化珪素などを用いる。本実施例では、プラ
ズマＣＶＤ法による窒化珪素膜を１００ｎｍ成膜してい
る。

【００５４】エッチストッパー１０２０用の絶縁膜まで
成膜した後に、基板１００１を大気中に取り出す。大気
中に取り出した基板１００１は、エッチストッパー１０
２０用絶縁膜をフォトリソグラフィー技術によってエッ
チングしてエッチストッパー１０２０を形成する。この
エッチストッパー１０２０がＴＦＴのチャネル形成領域
を決定する。形成は、図に示すように、ゲート電極１０
０２の幅よりも狭く形成する。その次にやはり、フォト
リソグラフィー技術を用いて、活性層、ゲート絶縁膜１
００４を所望の形に形成する。本実施例では、活性層と
ゲート絶縁膜１００４は同一の形状に形成しているが、
別段同一である必要は全くない。

【００５５】次に、ソースとドレイン領域用の不純物半
導体層と配線層を成膜する。不純物半導体層は、プラズ
マＣＶＤ法や減圧ＣＶＤ法などで、シリコン用のソース
ガスにホウ素や燐などの３価あるいは５価の不純物ガス
を混合して成膜する。その後に、配線層ようの導電膜を
成膜する。導電膜としては、金属やＩＴＯなどの透明導
電酸化膜などを用いる。不純物半導体層と配線層が成膜
された後に、フォトリソグラフィー技術を用いて、形成
することで、ソース領域１０３０、ドレイン領域１０３
１、ソース電極１０４０、ドレイン電極１０４１が形成
されて図１（Ａ）になる。

【００５６】図１（Ａ）の左側が、ポリシリコンＴＦＴ
であり、右側がアモルファスシリコンＴＦＴになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンＴＦＴが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスＴＦＴが形成される。

【００５７】図１（Ｂ）は、図１（Ａ）と殆ど同じプロ
セス、同じ構造になっている実施例であり、図中の番号
は図１（Ａ）と対応している。唯一ことなるものが、ゲ
ート絶縁膜が２層になっており、第１ゲート絶縁膜１０
０４と第２ゲート絶縁膜１００５の２種類があることで
ある。

【００５８】ゲート絶縁膜としては、アモルファスシリ
コンＴＦＴではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約２倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。

【００５９】本実施例では、第１ゲート絶縁膜１００４
として、有機シランを用いたプラズマＣＶＤ法による酸
化珪素膜を１００ｎｍ、第２ゲート絶縁膜１００５とし
てシラン・アンモニア・窒素のガスを混合してプラズマ
ＣＶＤ法によって窒化珪素膜を５ｎｍ成膜している。

【００６０】〔実施例２〕以下に、本発明を用いて同一
基板上にポリシリコンＴＦＴとアモルファスシリコンＴ
ＦＴを形成する作製方法について説明する。図２（Ａ）
は、本発明の実施例を示している。基板２００１は、ソ
ーダガラスやホウケイ酸ガラスや石英などの絶縁体ある
いは、その上にＰＳＧや酸化珪素膜や窒化珪素膜でコー
ティングしものなどの、絶縁表面を有するものを用い
る。本実施例では、ホウケイ酸ガラスとしてコーニング
社の１７３７ガラスの上に減圧ＣＶＤよる窒化珪素膜を
コーティングしたものを用いている。

【００６１】基板２００１上に、ゲート電極２００２用
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極２００２を得
る。この形成の際に、後に成膜する活性層が１０〜３０
ｎｍと薄いために、図に示すように断面がテーパ状にな
るように形成する必要がある。ゲート電極２００２用の
材料としては、タンタル、クロム、モリブデン、アルミ
などの金属膜を用いるが、できれば陽極酸化技術を使っ
て表面を陽極酸化できる金属を用いる方がよい。本実施
例では、タンタルを成膜形成したのちに、陽極酸化によ
ってゲートＡＯ膜２００３を形成している。

【００６２】陽極酸化膜は、必ずしも必要という訳では
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンＴＦＴのゲート電極−ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。ゲート電極２００２の膜厚としては１００〜
３００ｎｍ程度だが、シート抵抗として１Ω／□以下に
成るような膜厚が必要であるタンタルの場合は１５０ｎ
ｍもあれば十分だが、より抵抗を下げるために本実施例
では２００ｎｍを成膜している。

【００６３】ゲート電極２００２とゲートＡＯ膜２００
３が形成された後に、ゲート絶縁膜２００４を成膜す
る。ゲート絶縁膜２００４としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマＣＶＤ膜を用いる。本
実施例では、平行平板プラズマＣＶＤ法による窒化珪素
膜を成膜している。膜厚はゲート電極２００２の膜厚と
同等あるいはそれ以上であり、本実施例では３００ｎｍ
の窒化珪素膜を成膜している。

【００６４】ゲート絶縁膜２００４を形成した後に、チ
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモルファスシリコンの成膜は、ゲート絶縁膜２０
０４の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜２００４と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。

【００６５】活性層の成膜は、プラズマＣＶＤ法、減圧
ＣＶＤ法、光ＣＶＤ法、スパッタ法などがあるが、本実
施例では、プラズマＣＶＤ法を用いている。成膜は、シ
ランガスのみプラズマＣＶＤを行い、活性層として、１
０〜３０ｎｍを成膜する。これは、１０ｎｍ以下では、
レーザ等による結晶化が難しく、３０ｎｍ以上ではＴＦ
Ｔのオフリーク電流が大きくなるためである。本実施例
では、約２０ｎｍのアモルファスシリコンをプラズマＣ
ＶＤによって成膜している。

【００６６】活性層の成膜後に、後に駆動回路等でポリ
シリコンＴＦＴが必要となる部分を結晶化する。結晶化
は、ＡｒＦやＫｒＦなどの４００ｎｍ以下の波長のエキ
シマレーザを照射して、部分的に結晶化することでポリ
シリコン活性層２０１０と結晶化していないアモルファ
ス活性層２０１１が形成される。レーザ結晶化を行う際
には、真空中あるいは、水素ガス中で行うことが良好な
結晶を得ることが実験的に分かったため、本実施例では
１０Ｔｏｒｒの水素ガス中でＸｅＣｌエキシマレーザ
（波長３０８ｎｍパルス幅３０ｎｓｅｃ）を照射して結
晶化する。レーザのエネルギー密度は２５０ｍＪ／ｃｍ
²で１５ショットで行うようにした。

【００６７】レーザ結晶化の際に、基板２００１を加熱
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層２０１１内の水素が
離脱するために３００℃以下で行うことが望ましい。本
実施例では、基板２００１を１５０℃で加熱した状態で
結晶化を行っている。

【００６８】結晶化が終了すると、大気に触れさせるこ
となく、ソースとドレイン領域用の不純物半導体層と配
線層を成膜する。不純物半導体層は、プラズマＣＶＤ法
や減圧ＣＶＤ法などで、シリコン用のソースガスにホウ
素や燐などの３価あるいは５価の不純物ガスを混合して
成膜する。その後に、配線層ようの導電膜を成膜する。
導電膜としては、金属やＩＴＯなどの透明導電酸化膜な
どを用いる。不純物半導体層と配線層が成膜された後
に、フォトリソグラフィー技術を用いて、形成すること
で、ソース領域２０３０、ドレイン領域２０３１、ソー
ス電極２０４０、ドレイン電極２０４１が形成される。

【００６９】チャネル形成領域はソースおよびドレイン
を形成する際に、活性層の一部をエッチングすることで
形成され、ポリシリコンチャネル領域２０５０とアモル
ファスチャネル領域２０５１が形成され、それぞれのチ
ャネル領域での活性層の厚みは、ソースおよびドレイン
を形成する際に少しエッチングされているために膜厚
が、ソース領域２０３０やドレイン領域２０４１より薄
い。こうして図２（Ａ）になる。

【００７０】図２（Ａ）の左側が、ポリシリコンＴＦＴ
であり、右側がアモルファスシリコンＴＦＴになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンＴＦＴが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスＴＦＴが形成される。

【００７１】図２（Ｂ）は、図１（Ａ）と殆ど同じプロ
セス、同じ構造になっている実施例であり、図中の番号
は図２（Ａ）と対応している。唯一ことなるものが、ゲ
ート絶縁膜が２層になっており、第１ゲート絶縁膜２０
０４と第２ゲート絶縁膜２００５の２種類があることで
ある。

【００７２】ゲート絶縁膜としては、アモルファスシリ
コンＴＦＴではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約２倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。

【００７３】本実施例では、第１ゲート絶縁膜２００４
として、酸素ガスのみを用いた反応性スパッタ法による
酸化珪素膜を１００ｎｍ、第２ゲート絶縁膜２００５と
してシラン・アンモニア・窒素のガスを混合して光ＣＶ
Ｄ法によって窒化珪素膜を５ｎｍ成膜している。

【００７４】〔実施例３〕以下に、本発明を用いて同一
基板上にポリシリコンＴＦＴとアモルファスシリコンＴ
ＦＴを形成する作製方法について説明する。図３（Ａ）
は、本発明の実施例を示している。基板３００１は、ソ
ーダガラスやホウケイ酸ガラスや石英などの絶縁体ある
いは、その上にＰＳＧや酸化珪素膜や窒化珪素膜でコー
ティングしものなどの、絶縁表面を有するものを用い
る。本実施例では、ホウケイ酸ガラスとしてコーニング
社の７０５９ガラスの上にスパッタによる酸化珪素膜を
コーティングしたものを用いている。

【００７５】基板３００１上に、ゲート電極３００２用
の導電膜を成膜した後に、フォトリソグラフィー技術を
用いて所望の形に形成して、ゲート電極３００２を得
る。この形成の際に、後に成膜する活性層が１０〜３０
ｎｍと薄いために、図に示すように断面がテーパ状にな
るように形成する必要がある。ゲート電極３００２用の
材料としては、タンタル、クロム、モリブデン、アルミ
などの金属膜を用いるが、できれば陽極酸化技術を使っ
て表面を陽極酸化できる金属を用いる方がよい。本実施
例では、アルミを成膜形成したのちに、陽極酸化によっ
てゲートＡＯ膜３００３を形成している。

【００７６】陽極酸化膜は、必ずしも必要という訳では
ないが、後のレーザ結晶化等での耐熱性と、アモルファ
スシリコンＴＦＴのゲート電極−ドレイン間またはソー
ス間のリークなどを防止するために、陽極酸化を行った
方がよい。アルミの成膜に関しては、後に熱プロセスに
よって、ヒロックが発生しそのためにゲート電極−ドレ
イン間またはソース間のリークが発生しやすいために、
成膜に工夫がいる。

【００７７】純アルミは、成膜前に十分な真空引きによ
るバックグランドで成膜した場合に、ヒロックが発生し
にくいために、成膜前に、１０^-7Ｔｏｒｒ以下にした後
に成膜することで、ヒロックの発生を大幅に減少させる
ことができる。また、アルミにシリコンやスカンジウム
などを０．１〜２％程度混合することでもヒロックの発
生を大幅に減少することができる。

【００７８】本実施例では、超高真空スパッタリング装
置を用いてアルミを成膜することでヒロックの発生を防
止している。このスパッタ装置は、成膜室の内壁は全て
電界研磨され、バックグランドを１０^-7Ｔｏｒｒ以下に
するためにターボ分子ポンプとクライオポンプが取り付
けられており、バックグランドを約５×１０^-8Ｔｏｒｒ
程度まで真空引きすることができる。また、導入するア
ルゴンガスも装置のユースポイントで精製して用いてい
る。ゲート電極３００２の膜厚としては１００〜３００
ｎｍ程度だが、シート抵抗として１Ω／□以下に成るよ
うな膜厚が必要であるアルミの場合は５０ｎｍもあれば
十分だが、より抵抗を下げるために本実施例では１５０
ｎｍを成膜している。

【００７９】ゲート電極３００２とゲートＡＯ膜３００
３が形成された後に、ゲート絶縁膜３００４を成膜す
る。ゲート絶縁膜３００４としては、窒化珪素膜、酸化
珪素膜、窒化酸化珪素膜などの単層または多層膜を用い
る。成膜方法としては、プラズマＣＶＤ膜を用いる。本
実施例では、平行平板プラズマＣＶＤ法による窒化珪素
膜を成膜している。膜厚はゲート電極３００２の膜厚と
同等あるいはそれ以上であり、本実施例では３００ｎｍ
の窒化珪素膜を成膜している。

【００８０】ゲート絶縁膜３００４を形成した後に、チ
ャネル形成領域およびソース領域とドレイン領域を形成
するための活性層であるアモルファスシリコンを成膜す
る。アモルファスシリコンの成膜は、ゲート絶縁膜３０
０４の成膜後に大気に触れさせることなく、成膜しなく
ては、ゲート絶縁膜３００４と活性層の界面に界面準位
が多く発生し、良好なトランジスタを形成することがで
きない。そのために真空を破らずに成膜を行う連続成膜
が重要である。

【００８１】活性層の成膜は、プラズマＣＶＤ法、減圧
ＣＶＤ法、光ＣＶＤ法、スパッタ法などがあるが、本実
施例では、スパッタ法を用いている。スパッタは、アル
ゴンと水素の混合ガスによる反応性スパッタリングを行
い、活性層として、１０〜３０ｎｍを成膜する。これ
は、１０ｎｍ以下では、レーザ等による結晶化が難し
く、３０ｎｍ以上ではＴＦＴのオフリーク電流が大きく
なるためである。本実施例では、約２０ｎｍのアモルフ
ァスシリコンを反応性スパッタリングによって成膜して
いる。

【００８２】活性層の成膜後に、後に駆動回路等でポリ
シリコンＴＦＴが必要となる部分を結晶化する。結晶化
は、ＡｒＦやＸｅＣｌなどの４００ｎｍ以下の波長のエ
キシマレーザを照射して、部分的に結晶化することでポ
リシリコン活性層３０１０と結晶化していないアモルフ
ァス活性層３０１１が形成される。レーザ結晶化を行う
際には、真空中あるいは、水素ガス中で行うことが良好
な結晶を得ることが実験的に分かったため、本実施例で
は１０^-5Ｔｏｒｒの真空中でＫｒＦエキシマレーザ（波
長２４８ｎｍパルス幅２０ｎｓｅｃ）を照射して結晶化
する。レーザのエネルギー密度は３００ｍＪ／ｃｍ²で
１０ショットで行うようにした。

【００８３】レーザ結晶化の際に、基板３００１を加熱
する事は、良好な結晶化を得る上で効果的であるが、余
り高温にするとアモルファス活性層３０１１内の水素が
離脱するために３００℃以下で行うことが望ましい。本
実施例では、基板３００１を１５０℃で加熱した状態で
結晶化を行っている。

【００８４】結晶化が終了すると、大気に触れさせるこ
となく、エッチストッパー３０２０用の絶縁膜を成膜す
る。この絶縁膜は後のエッチングの際にシリコンとの選
択比がとれるものであれば何でもよく、酸化珪素、窒化
珪素、窒化酸化珪素などを用いる。本実施例では、プラ
ズマＣＶＤ法による窒化珪素膜を１００ｎｍ成膜してい
る。

【００８５】エッチストッパー３０２０用の絶縁膜まで
成膜した後に、基板３００１を大気中に取り出す。大気
中に取り出した基板３００１は、エッチストッパー３０
２０用絶縁膜をフォトリソグラフィー技術によってエッ
チングしてエッチストッパー３０２０を形成する。この
エッチストッパー３０２０がＴＦＴのチャネル形成領域
を決定する。形成は、図に示すように、ゲート電極３０
０２の幅よりも狭く形成する。その次にやはり、フォト
リソグラフィー技術を用いて、活性層、ゲート絶縁膜３
００４を所望の形に形成する。本実施例では、活性層と
ゲート絶縁膜３００４は同一の形状に形成しているが、
別段同一である必要は全くない。

【００８６】次に、ソースとドレイン領域に不純物をイ
オンドープあるいはイオン注入によってドービングす
る。本実施例ではイオンドープによってドーピングを行
っている。イオンドープは、不純物を質量分離せずにド
ーピングする方法で、燐をドープする場合はＰＨ₃をプ
ラズマで分解してそのまま加速して活性層のソースおよ
びドレイン領域にドーピングする方法である。その際に
ＰイオンやＰＨイオンは問題がないが、Ｈイオンは膜を
突き抜けやすいためにエッチストッパー３０２０の下の
チャネル形成領域に到達しないように加速電圧をコント
ロールする必要がある。

【００８７】実験では、１０ｋｅＶ加速で水素イオン
は、窒化珪素膜の１８０ｎｍ程度の深さにドープ量のピ
ークを持つ程度まで侵入する。同じ１０ｋｅＶの加速で
燐イオンは３０ｎｍ程度の深さにドープ量のピークを持
つ程度である。したがって、本実施例では１０ｋｅＶの
加速によって、５×１０¹⁴〜５×１０¹⁵原子／ｃｍ²の
ドーズ量でドーピングしている。

【００８８】これによって、ソース領域３０３０および
ドレイン領域３０４１ができる。その後に、配線層よう
の導電膜を成膜する。導電膜としては、金属やＩＴＯな
どの透明導電酸化膜などを用いる。配線層が成膜された
後に、フォトリソグラフィー技術を用いて、形成するこ
とで、ソース電極３０４０、ドレイン電極３０４１が形
成されて図３（Ａ）になる。図中では、ソースおよびド
レイン電極の形状が、エッチストッパー３０２０の上部
にまで延びているが、この場合はかならずしもその必要
はなく、層間絶縁膜を形成してそこにコンタクトホール
を形成してそこでソース電極３０４０とソース領域３０
３０をコンタクトさせ、ドレイン電極３０４１とドレイ
ン領域３０３１をコンタクトさせてもよい。

【００８９】また、イオンドーピングを行うと、ドープ
されたところの結晶性が失われてアモルファス状態にな
るために、先程の部分結晶化を行ったときと同様にレー
ザ結晶化を再度行う。この場合はチャネル形成部がエッ
チストッパー３０２０で覆われているために、レーザの
パワーやショット数を簡単に増やし、結晶化を容易にし
ている。

【００９０】図３（Ａ）の左側が、ポリシリコンＴＦＴ
であり、右側がアモルファスシリコンＴＦＴになる。図
面上では、隣合って形成されているが、実際には基板上
で駆動回路が形成されるところにポリシリコンＴＦＴが
形成され、画素のスイッチング素子が形成されるところ
にアモルファスＴＦＴが形成される。

【００９１】図３（Ｂ）は、図３（Ａ）と殆ど同じプロ
セス、同じ構造になっている実施例であり、図中の番号
は図３（Ａ）と対応している。唯一ことなるものが、ゲ
ート絶縁膜が２層になっており、第１ゲート絶縁膜３０
０４と第２ゲート絶縁膜３００５の２種類があることで
ある。

【００９２】ゲート絶縁膜としては、アモルファスシリ
コンＴＦＴではアモルファスシリコンで形成されている
チャネル形成領域と接触するものは、窒化珪素膜が良好
であることが実験的に分かっているが、窒化珪素膜は酸
化珪素膜と比較し比誘電率が約２倍大きいために、膜厚
が厚く成ってしまう。そのためアモルファスシリコンに
接するところだけを窒化珪素膜にして、それ以外を酸化
珪素膜にすることで全体のゲート絶縁膜の膜厚を薄くす
ることが可能になる。

【００９３】本実施例では、第１ゲート絶縁膜３００４
として、有機シランを用いたプラズマＣＶＤ法による酸
化珪素膜を１００ｎｍ、第２ゲート絶縁膜３００５とし
てシラン・アンモニア・窒素のガスを混合してプラズマ
ＣＶＤ法によって窒化珪素膜を５ｎｍ成膜している。

【００９４】〔実施例４〕次に、本発明を実施するため
の作製装置の実施例を以下に示す。図４（Ａ）は、ゲー
ト電極形成後に、大気に触れさせることなくゲート絶縁
膜の成膜、活性層の成膜、活性層の結晶化、エッチスト
ッパー用絶縁膜の成膜を行うための装置を示している。
全ての工程が減圧下で行われるために、マルチチャンバ
ー型の真空装置を構成している。

【００９５】基板の搬送用のロボットを有して各工程用
の室と連結している共通室４０００は、常に減圧状態で
ある。共通室４０００にはゲートを介して各工程用の室
が接続されている。ロード室４０１１およびロード室ゲ
ート４０１０があり、基板は、ロード室４０１１を大気
開放して複数枚の基板をカセットごとセットできる。基
板をセットしたのちに、ロード室４０１１は減圧状態に
なる。所定の圧力になったところで、ロード室ゲート４
０１０が開き基板を共通室４０００にあるロボットが共
通室４０００へ枚葉処理にて搬送する。

【００９６】搬送された基板は、次にゲート絶縁膜成膜
室４０２１へ搬送される。ゲート絶縁膜成膜室ゲート４
０２０が開き、基板がゲート絶縁膜成膜室へ搬送された
後に閉まる。ここでの絶縁膜の成膜は、プラズマＣＶＤ
法やランプ加熱を用いたＬＰＣＶＤ法やスパッタ法や光
ＣＶＤ法など様々な方法がある。本実施例では、プラズ
マＣＶＤ法と光ＣＶＤ法の双方ができる成膜室となって
いる。

【００９７】ゲート絶縁膜成膜室４０２１で成膜の終了
した基板は、次に活性層成膜室４０３１へ搬送される活
性層成膜室４０３１は活性層成膜室ゲート４０３０で共
通室４０００へ接続されている。基板が室へ出入りする
際に活性層成膜室ゲート４０３０が開閉する。活性層成
膜４０３１での成膜はプラズマＣＶＤ法やランプ加熱を
用いたＬＰＣＶＤ法やスパッタ法や光ＣＶＤ法など様々
な方法がある。本実施例では、反応性スパッタによって
活性層を成膜することができるようになっている。スパ
ッタのターゲットとしては単結晶シリコンウェハを用い
ており、スパッタガスはアルゴンと水素の混合ガスを用
いた、枚葉処理のスパッタ室である。

【００９８】次に基板は、結晶化室４０４１へ搬送され
る。結晶化室４０４１は結晶化室ゲート４０４０で共通
室４０００へ接続されている。基板が室へ出入りする際
に結晶化室ゲート４０４０が開閉する。結晶化はレーザ
やランプを用いて、１０〜３０ｎｍのアモルファスシリ
コンの活性層を部分的に結晶化する。

【００９９】次に基板は、エッチストッパー室４０５１
へ搬送される。エッチストッパー室４０５１はエッチス
トッパー室ゲート４０５０で共通室４０００へ接続され
ている。基板が室へ出入りする際にエッチストッパー室
ゲート４０５０が開閉する。エッチストッパー室４０５
１ではエッチストッパー用絶縁膜が成膜される。成膜方
法は、プラズマＣＶＤ法やランプ加熱を用いたＬＰＣＶ
Ｄ法やスパッタ法や光ＣＶＤ法など様々な方法がある。
本実施例では、プラズマＣＶＤによってエッチストッパ
ーを成膜することができるようになっている。

【０１００】次に基板は、アンロード室４０６１へ搬送
される。アンロード室４０６１はアンロード室ゲート４
０６０で共通室４０００へ接続されている。基板が室へ
出入りする際にアンロード室ゲート４０６０が開閉す
る。アンロード室４０６１では、基板を格納するための
カセットがあり、ロード室４０１１から大気に触れるこ
となく行う各工程をすべて終了した基板をカセットにい
れる。カセットの基板の枚数が所定の数になったところ
で、アンロード室４０６１を大気開放して基板を取り出
す。

【０１０１】基板の結晶化を行うときに、部分的に結晶
化を行う方法は、図４（Ｂ）に示しているが、基板４１
００に対してレーザ発振器４２００、ホモジナイザー４
３００、光学系４４００がある。レーザ発振器４２００
としてはＫｒＦやＸｅＣｌなどのエキシマレーザの発振
器を用い、発振器からでたレーザ光をホモジナイザー４
３００で均一なエネルギー面を持つようにして、その後
光学系４４００を通して、線状レーザ４５００を形成す
る。

【０１０２】基板４１００上で結晶化したい部分は、駆
動回路等のポリシリコンＴＦＴが必要なところであり、
それは基板４１００の端部近傍である。よって基板４１
００を９０°回転動作４６００の様に基板４１００を９
０°回転させることによって必要箇所のみを結晶するこ
とができる。

【０１０３】もう少し詳しくみると、図５（Ａ）〜
（Ｃ）に示すとおりである。基板５０００には、活性層
であるアモルファスシリコンが表面全体に成膜されれて
おり、その中で画素領域５０１０と主にシフトレジスタ
やバッファ回路やアナログメモリ等を含むソースドライ
バ領域５０２０と主にシフトレジスタからなるゲートド
ライバ領域５０３０がある。

【０１０４】画素領域５０１０は、アモルファスＴＦＴ
を形成する領域であり、ソースドライバ領域５０２０と
ゲートドライバ領域５０３０はポリシリコンＴＦＴを形
成する領域でありここを基板５０００上で部分的に結晶
化する領域である。線状レーザにしたエキシマレーザを
まずゲートドライバ領域５０３０に照射してここをポリ
シリコンゲートドライバ領域５０３１にする。次に基板
を９０°回転させてエキシマレーザをソースドライバ領
域５０２０に照射してポリシリコンソースドライバ領域
５０２１を形成して部分的な結晶化が終了する。

【０１０５】ソースドライバ領域には、シフトレジス
タ、バッファ回路、アナログメモリなどの様々な種類の
回路が形成されるが、レーザで結晶化する際には、一度
に全てが結晶化できる場合は問題ないが、ソースドライ
バ領域ないでも分割照射を繰り返して結晶化する場合
は、基板上の場所によって分割するのではなく、上記回
路別に分割するようにしたほうが、トランジスタの特性
バラツキが少ないことが実験的に分かった。これは、エ
キシマレーザの発振器が本発明を発明した段階ではまだ
安定していないためであり、同じ回路の中では、結晶化
されたシリコンの特性が揃っている方がよいため、回路
別に照射できるように回路配置を工夫する必要がある。
エキシマレーザの発振器が安定してくればそのような問
題も少なくなると考えられる。

【０１０６】図６に本発明での部分的な結晶化を減圧状
態で行うための装置を示す。図６（Ａ）は、ランプ加熱
を用いた実施例であり、基板６０００は、基板ホルダー
６０１０の上に設置され、基板６０００の上にはマスク
６１００がある。ランプ室６２００はドーム状になって
おり、ハロゲンランプがセットされその光は基板６００
０上に照射されるように反射板で内壁は覆われている。
光は６２０１のように反射あるいは直接基板へ照射され
る。結晶化室６３００には、ゲート６３１０、真空ポン
プ６３２０が接続され、また結晶化室６３００内に水素
等のガスを導入するためのノズル６４００とノズルカバ
ー６４１０が配置されている。

【０１０７】ここでハロゲンランプは、１００００から
３００００Ｗの出力をもち瞬時のうちに基板６０００上
のアモルファスシリコンを結晶化することができる。結
晶化したくない部分はマスク６１００で覆われておりそ
の部分にはランプ光が照射されないために結晶化はされ
ない。マスク６１００の材質としては、反りなどを考慮
するとファインセラミックスなどを用いるほうがよく。
本実施例では、アルミナ板を用いている。

【０１０８】図６（Ｂ）には、レーザを用いた例であ
り、基板６５００は、基板ホルダー６５１０上に配設さ
れ、結晶化室６８００ないにある。結晶化室６８００に
は、ゲート６８１０および真空ポンプ６８２０が接続さ
れている。またレーザを透過させるための窓６６００が
取付けられており、窓６６００は石英または合成石英か
らなり、４００ｎｍ以下の波長をも透過するようにされ
ている。結晶化室６５００の外にはレーザ発振器６７０
０、ホモジナイザー６７１０、光学系６７２０があり、
レーザを線状６７３０に加工することができる。

【０１０９】これら図６（Ａ）（Ｂ）に示すような結晶
化室を図４（Ａ）に示すようなマルチチャンバーのプロ
セス室の一つとすることで、大気に触れさせることな
く、ゲート絶縁膜成膜、活性層成膜、活性層の部分的結
晶化、エッチストッパー膜の成膜までを連続して行うこ
とができる。また、エッチストッパー膜の成膜室の代わ
りに不純物半導体成膜室と導電膜成膜室を設けることで
チャネル形成領域を少しエッチングする図２にしめすよ
うな工程を行うことも可能である。

【０１１０】

【発明の効果】本発明によって、同一基板上にアモルフ
ァスシリコンＴＦＴとポリシリコンＴＦＴのボトムゲー
ト型の逆スタガー型を形成することができ、それによっ
て、駆動回路部分はポリシリコンで形成することで周波
数特性の大きな、また相補型も可能な回路を構成するこ
とができ、且つ画素部分はアモルファスシリコンＴＦＴ
によって、オフリーク電流の小さなスイッチング素子を
作製すること可能となる。また、マルチチャンバーに各
工程のプロセス室を設けることで、大気に触れさせるこ
となくトランジスタの大部分を形成することができるた
めに、トランジスタ特性を良好にすることが可能であ
る。結晶化は、レーザを用いて行う場合に基板を９０°
回転させることによって簡単に部分的結晶化を行うこと
が可能であり、ランプを用いて結晶化する場合はマスク
を用いることで簡単にこうせいすることができ工業的に
利用価値が高い。

【図面の簡単な説明】

【図１】本発明によるトランジスタを示す図。

【図２】本発明によるトランジスタを示す図。

【図３】本発明によるトランジスタを示す図。

【図４】本発明を実施するための装置を示す図。

【図５】本発明のレーザ結晶化工程を示す図。

【図６】本発明を実施するための装置を示す図。

【符号の説明】

１００１基板１００２ゲート電極１００３ゲートＡＯ膜１００４ゲート絶縁膜１０１０ポリシリコン活性層１０１１アモルファス活性層１０２０エッチストッパー１０３０ソース領域１０３１ドレイン領域１０４０ソース電極１０４１ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２Ａ (72)発明者深田武神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内Ｆターム(参考） 5F048 AC01 AC04 BA10 BA16 BB09 BB11 BC16 5F052 AA02 AA11 AA18 AA24 BA07 BB07 DA01 DA02 DB01 DB02 DB03 DB07 JA01 JA02 JA04 5F110 AA01 AA06 AA28 BB02 BB04 CC07 CC08 DD02 DD03 DD12 DD13 DD14 EE03 EE04 EE06 EE11 EE23 EE43 EE44 FF01 FF02 FF03 FF04 FF09 FF10 FF28 FF29 FF30 FF32 GG02 GG13 GG15 GG25 GG26 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HK02 HK07 HK09 HK21 HK25 HM05 HM15 NN15 NN16 NN22 NN23 NN24 NN34 NN35 NN78 PP02 PP03 PP04 PP06 PP10 PP13 QQ09 QQ11

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に、ゲート電極
と、該ゲート電極上のゲート絶縁膜と、該ゲート絶縁膜
上の薄膜半導体とを有する薄膜トランジスタを含む薄膜
半導体装置であって、前記ゲート電極の端部は、テーパー形状を有し、前記薄膜半導体は、多結晶で形成され、前記ゲート絶縁
膜を介して前記ゲート電極と重なるチャネル形成領域を
有し、且つ、膜厚が１０〜３０ｎｍであることを特徴と
する薄膜半導体装置。
【請求項２】絶縁表面を有する基板上に、ゲート電極
と、該ゲート電極上のゲート絶縁膜と、該ゲート絶縁膜
上の薄膜半導体とをそれぞれ有する第１の薄膜トランジ
スタ及び第２の薄膜トランジスタを含む薄膜半導体装置
であって、前記ゲート電極の端部は、テーパー形状を有し、前記薄膜半導体は、前記ゲート絶縁膜を介して前記ゲー
ト電極と重なるチャネル形成領域を有し、且つ、膜厚が
１０〜３０ｎｍであり、前記第１の薄膜トランジスタは、前記薄膜半導体が多結
晶で形成され、前記第２の薄膜トランジスタは、前記薄膜半導体が非晶
質で形成されていることを特徴とする薄膜半導体装置。
【請求項３】前記第２の薄膜トランジスタの前記ゲー
ト絶縁膜は、前記薄膜半導体に接する部分が窒化珪素膜
で形成されていることを特徴とする請求項２に記載の薄
膜半導体装置。
【請求項４】画素と、該画素を駆動する駆動回路とを
有し、前記画素は、前記第２の薄膜トランジスタを用いて構成
し、前記駆動回路は、前記第１の薄膜トランジスタを用いて
構成したことを特徴とする請求項２又は請求項３に記載
の薄膜半導体装置。
【請求項５】前記ゲート電極は、Ａｌ，Ｔａ，Ｃｒ，
Ｍｏあるいはそれらを主成分とした合金を用いて形成す
ることを特徴とする請求項１〜請求項４の何れか１項に
記載の薄膜半導体装置。