JPH07218929A - 薄膜トランジスターのアレイ構造 - Google Patents
薄膜トランジスターのアレイ構造Info
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- JPH07218929A JPH07218929A JP184594A JP184594A JPH07218929A JP H07218929 A JPH07218929 A JP H07218929A JP 184594 A JP184594 A JP 184594A JP 184594 A JP184594 A JP 184594A JP H07218929 A JPH07218929 A JP H07218929A
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- insulating layer
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Abstract
(57)【要約】 （修正有）
【目的】 ゲート電極とソースバス電極との交差部位の
段差を減らし、ソースバス電極の断線現象を防止して収
率を向上する。 【構成】 非単結晶半導体層１４、第２絶縁層１５及び
ｎ+ 非単結晶半導体層１６がソース電極と同じ方向に形
成され、前記第２絶縁層の幅がソース電極の幅よりも広
く形成され、前記非単結晶半導体層及びｎ+ 非単結晶半
導体層の幅が第２絶縁層の幅よりも広く形成された薄膜
トランジスターのアレイ構造である。
段差を減らし、ソースバス電極の断線現象を防止して収
率を向上する。 【構成】 非単結晶半導体層１４、第２絶縁層１５及び
ｎ+ 非単結晶半導体層１６がソース電極と同じ方向に形
成され、前記第２絶縁層の幅がソース電極の幅よりも広
く形成され、前記非単結晶半導体層及びｎ+ 非単結晶半
導体層の幅が第２絶縁層の幅よりも広く形成された薄膜
トランジスターのアレイ構造である。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスターに
係るもので、詳しくは、ゲート電極と、ソースバス電極
との交差部分の段差を減らし、ソースバス電極の断線現
象を防止して収率を向上し得るようにした薄膜トランジ
スターのアレイ構造に関するものである。
係るもので、詳しくは、ゲート電極と、ソースバス電極
との交差部分の段差を減らし、ソースバス電極の断線現
象を防止して収率を向上し得るようにした薄膜トランジ
スターのアレイ構造に関するものである。
【０００２】
【従来の技術】従来、薄膜トランジスターの製造過程に
おいては、図４（Ａ）に示すように、石英などの絶縁基
板１上にゲート電極２を蒸着した後、所定パターンにエ
ッチングされ、その後、図４（Ｂ）に示すように、絶縁
基板１及びゲート電極２の上面に第１絶縁層３、非単結
晶半導体４及び第２絶縁層５が順次蒸着される。次い
で、第２絶縁層５及び非単結晶半導体４がフォトレジス
ターにより所定パターンにエッチングされた後、第２絶
縁層５及び非単結晶半導体層４の上面に第５族不純物の
包含されたｎ+ 非単結晶半導体層６が蒸着される。
おいては、図４（Ａ）に示すように、石英などの絶縁基
板１上にゲート電極２を蒸着した後、所定パターンにエ
ッチングされ、その後、図４（Ｂ）に示すように、絶縁
基板１及びゲート電極２の上面に第１絶縁層３、非単結
晶半導体４及び第２絶縁層５が順次蒸着される。次い
で、第２絶縁層５及び非単結晶半導体４がフォトレジス
ターにより所定パターンにエッチングされた後、第２絶
縁層５及び非単結晶半導体層４の上面に第５族不純物の
包含されたｎ+ 非単結晶半導体層６が蒸着される。
【０００３】その後、図４（Ｃ）に示すように、ｎ+ 非
単結晶半導体層６及び非単結晶半導体層４がフォトレジ
スターにより所定パターンにエッチングされた後、図４
（Ｄ）に示すように、前記第１絶縁層３及びｎ+ 非単結
晶半導体層６の上面に画素電極の透明電極７が蒸着さ
れ、フォトレジスターにより所定パターンにエッチング
される。
単結晶半導体層６及び非単結晶半導体層４がフォトレジ
スターにより所定パターンにエッチングされた後、図４
（Ｄ）に示すように、前記第１絶縁層３及びｎ+ 非単結
晶半導体層６の上面に画素電極の透明電極７が蒸着さ
れ、フォトレジスターにより所定パターンにエッチング
される。
【０００４】次いで、図４（Ｅ）に示すように、第１絶
縁層３、ｎ+ 非単結晶半導体層６及び透明電極７の上面
にソースドレイン電極８が蒸着された後、フォトレジス
ターにより所定パターンにエッチングされ、該フォトレ
ジスターが除去された後、ソースドレイン電極８及びｎ
+ 非単結晶半導体層６がマスクによりエッチングされて
薄膜トランジスターが製造されるようになっている。
縁層３、ｎ+ 非単結晶半導体層６及び透明電極７の上面
にソースドレイン電極８が蒸着された後、フォトレジス
ターにより所定パターンにエッチングされ、該フォトレ
ジスターが除去された後、ソースドレイン電極８及びｎ
+ 非単結晶半導体層６がマスクによりエッチングされて
薄膜トランジスターが製造されるようになっている。
【０００５】そして、このように製造される薄膜トラン
ジスターのアレイにおいては、図５及び図６に示したよ
うに、ソースバス電極９及びゲートバス電極１０が交差
して長く形成され、ソースバス電極９及びゲートバス電
極１０の交差部位に、前記非単結晶半導体層４、ｎ+ 非
単結晶半導体層６及び第２絶縁層５が形成され、該第２
絶縁層５の幅がソースバス電極の幅よりも大きく、非単
結晶半導体層４及びｎ + 非単結晶半導体層６の幅よりは
狭く形成され、該第２絶縁層５は通常、ゲートバス電極
１０とソースバス電極９との交差部位にのみ形成される
ようになっている。
ジスターのアレイにおいては、図５及び図６に示したよ
うに、ソースバス電極９及びゲートバス電極１０が交差
して長く形成され、ソースバス電極９及びゲートバス電
極１０の交差部位に、前記非単結晶半導体層４、ｎ+ 非
単結晶半導体層６及び第２絶縁層５が形成され、該第２
絶縁層５の幅がソースバス電極の幅よりも大きく、非単
結晶半導体層４及びｎ + 非単結晶半導体層６の幅よりは
狭く形成され、該第２絶縁層５は通常、ゲートバス電極
１０とソースバス電極９との交差部位にのみ形成される
ようになっている。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の薄膜トランジスターのアレイ構造においては、第１
絶縁層３とソースドレイン電極８間に、非単結晶半導体
層４、第２絶縁層５及びｎ+ 非単結晶半導体層６が島の
ように囲まれて形成されるため、ゲートバス電極１０及
びソースバス電極９の交差部位の段差が大きくなり、該
段差によりソースドレイン電極８をエッチングする際、
該エッチング液が段差の隙間から流入し、ソースバス電
極９のエッチング動作が速くなり、該ソースバス電極９
が断線して収率が低下するという不都合な点があった。
来の薄膜トランジスターのアレイ構造においては、第１
絶縁層３とソースドレイン電極８間に、非単結晶半導体
層４、第２絶縁層５及びｎ+ 非単結晶半導体層６が島の
ように囲まれて形成されるため、ゲートバス電極１０及
びソースバス電極９の交差部位の段差が大きくなり、該
段差によりソースドレイン電極８をエッチングする際、
該エッチング液が段差の隙間から流入し、ソースバス電
極９のエッチング動作が速くなり、該ソースバス電極９
が断線して収率が低下するという不都合な点があった。
【０００７】本発明の目的は、ゲートバス電極とソース
バス電極との交差部位の段差を減らし、該ソースバス電
極の断線現象を防止して収率を向上し得る薄膜トランジ
スターのアレイ構造を提供しようとするものである。
バス電極との交差部位の段差を減らし、該ソースバス電
極の断線現象を防止して収率を向上し得る薄膜トランジ
スターのアレイ構造を提供しようとするものである。
【０００８】
【課題を解決するための手段】そして、このような本発
明の目的は、非単結晶半導体層、第２絶縁層及びｎ+非
単結晶半導体層がソース電極と同じ方向に形成され、前
記第２絶縁層の幅がソース電極の幅よりも広く形成さ
れ、前記非単結晶半導体層及びｎ+ 非単結晶半導体層の
幅が該第２絶縁層の幅よりも広く形成される薄膜トラン
ジスターのアレイ構造を提供することにより達成され
る。
明の目的は、非単結晶半導体層、第２絶縁層及びｎ+非
単結晶半導体層がソース電極と同じ方向に形成され、前
記第２絶縁層の幅がソース電極の幅よりも広く形成さ
れ、前記非単結晶半導体層及びｎ+ 非単結晶半導体層の
幅が該第２絶縁層の幅よりも広く形成される薄膜トラン
ジスターのアレイ構造を提供することにより達成され
る。
【０００９】
【実施例】本発明に係る薄膜トランジスターのアレイ構
造においては、図１（Ａ）に示すように、ガラス又は石
英等の絶縁基板１１の上面にゲート電極１２を蒸着した
後、所定パターンにエッチングする。次いで、図１
（Ｂ）に示すように、前記絶縁基板１１及びゲート電極
１２の上面に第１絶縁層１３、非単結晶半導体層１４及
び第２絶縁層１５を各々順次蒸着した後、第２絶縁層１
５及び非単結晶半導体層１４をフォトレジスターにより
所定パターンにエッチングする。次いで、それら非単結
晶半導体層１４及び第２絶縁層１５の上面に第５族不純
物の包含されたｎ + 非単結晶半導体層１６を蒸着し、図
１（Ｃ）に示すように、ｎ+ 非単結晶半導体層１６及び
非単結晶半導体層１４をフォトレジスターにより所定パ
ターンにエッチングする。
造においては、図１（Ａ）に示すように、ガラス又は石
英等の絶縁基板１１の上面にゲート電極１２を蒸着した
後、所定パターンにエッチングする。次いで、図１
（Ｂ）に示すように、前記絶縁基板１１及びゲート電極
１２の上面に第１絶縁層１３、非単結晶半導体層１４及
び第２絶縁層１５を各々順次蒸着した後、第２絶縁層１
５及び非単結晶半導体層１４をフォトレジスターにより
所定パターンにエッチングする。次いで、それら非単結
晶半導体層１４及び第２絶縁層１５の上面に第５族不純
物の包含されたｎ + 非単結晶半導体層１６を蒸着し、図
１（Ｃ）に示すように、ｎ+ 非単結晶半導体層１６及び
非単結晶半導体層１４をフォトレジスターにより所定パ
ターンにエッチングする。
【００１０】その後、図１（Ｄ）に示すように、前記第
１絶縁層１３及び非単結晶半導体層１６の上面に画素電
極の透明電極１７を蒸着し、フォトレジスターにより所
定パターンにエッチングする。次いで、図１（Ｅ）に示
すように、前記第１絶縁層１３、ｎ+ 非単結晶半導体層
１６及び透明電極１７の上面にソースドレイン電極１８
を蒸着した後、フォトレジスターにより所定パターンに
エッチングし、該レジスターを除去した後、ドレイン電
極１８をマスクによりチャネル部位のｎ+ 非単結晶半導
体層１６までエッチングして薄膜トランジスター及びそ
のアレイが製造される。
１絶縁層１３及び非単結晶半導体層１６の上面に画素電
極の透明電極１７を蒸着し、フォトレジスターにより所
定パターンにエッチングする。次いで、図１（Ｅ）に示
すように、前記第１絶縁層１３、ｎ+ 非単結晶半導体層
１６及び透明電極１７の上面にソースドレイン電極１８
を蒸着した後、フォトレジスターにより所定パターンに
エッチングし、該レジスターを除去した後、ドレイン電
極１８をマスクによりチャネル部位のｎ+ 非単結晶半導
体層１６までエッチングして薄膜トランジスター及びそ
のアレイが製造される。
【００１１】このように製造された本発明に係る薄膜ト
ランジスターのアレイ構造は、図２及び図３に示したよ
うに、ソースバス電極１９の下方側に、ｎ+ 非単結晶半
導体層１６、第２絶縁層１５及び非単結晶半導体層１４
が順次蒸着され、該ソースバス電極１９とゲートバス電
極２０とが交差し、該ソースバス電極１９とｎ+ 非単結
晶半導体層１６、第２絶縁層１５及び非単結晶半導体層
１４とが同じ方向に形成されている。且つ、前記第２絶
縁層１５の幅は前記ソースバス電極１９の幅より広く形
成され、前記ｎ+ 非単結晶半導体層１６及び非単結晶半
導体層１４の幅は該第２絶縁層１５の幅よりも各々広く
形成されている。即ち、ｎ+ 非単結晶半導体層１６、第
２絶縁層１５及び非単結晶半導体層１４がソースバス電
極１９と同じ方向に長く形成され、該第２絶縁層１５の
幅はソースバス電極１９の幅よりも広く形成されるの
で、ソースバス電極１９とゲートバス電極２０との交差
部位の段差が減少され、該ソースバス電極の断線現象が
防止される。
ランジスターのアレイ構造は、図２及び図３に示したよ
うに、ソースバス電極１９の下方側に、ｎ+ 非単結晶半
導体層１６、第２絶縁層１５及び非単結晶半導体層１４
が順次蒸着され、該ソースバス電極１９とゲートバス電
極２０とが交差し、該ソースバス電極１９とｎ+ 非単結
晶半導体層１６、第２絶縁層１５及び非単結晶半導体層
１４とが同じ方向に形成されている。且つ、前記第２絶
縁層１５の幅は前記ソースバス電極１９の幅より広く形
成され、前記ｎ+ 非単結晶半導体層１６及び非単結晶半
導体層１４の幅は該第２絶縁層１５の幅よりも各々広く
形成されている。即ち、ｎ+ 非単結晶半導体層１６、第
２絶縁層１５及び非単結晶半導体層１４がソースバス電
極１９と同じ方向に長く形成され、該第２絶縁層１５の
幅はソースバス電極１９の幅よりも広く形成されるの
で、ソースバス電極１９とゲートバス電極２０との交差
部位の段差が減少され、該ソースバス電極の断線現象が
防止される。
【００１２】
【発明の効果】以上説明したように、本発明に係る薄膜
トランジスターのアレイ構造においては、ｎ+ 非単結晶
半導体層、第２絶縁層及び非単結晶半導体層が各々ソー
スバス電極と同じ方向に長く形成され、前記第２絶縁層
の幅がソース電極の幅よりも広く形成され、前記非単結
晶半導体層及びｎ+ 非単結晶半導体層の幅が前記第２絶
縁層の幅よりも広く形成されているので、前記ソースバ
ス電極とゲートバス電極との交差部位の段差を最小限に
減らし、これにより、ソースバス電極の断線現象を防止
し、収率を向上し得る効果がある。
トランジスターのアレイ構造においては、ｎ+ 非単結晶
半導体層、第２絶縁層及び非単結晶半導体層が各々ソー
スバス電極と同じ方向に長く形成され、前記第２絶縁層
の幅がソース電極の幅よりも広く形成され、前記非単結
晶半導体層及びｎ+ 非単結晶半導体層の幅が前記第２絶
縁層の幅よりも広く形成されているので、前記ソースバ
ス電極とゲートバス電極との交差部位の段差を最小限に
減らし、これにより、ソースバス電極の断線現象を防止
し、収率を向上し得る効果がある。
【図１】本発明に係る薄膜トランジスターの製造過程表
示図（Ａ〜Ｅ）である。
示図（Ａ〜Ｅ）である。
【図２】本発明に係る薄膜トランジスターのアレイ構造
を示した平面図である。
を示した平面図である。
【図３】本発明に係るアレイを示した図２のＢ−Ｂ′線
断面図である。
断面図である。
【図４】従来の薄膜トランジスターの製造過程表示図
（Ａ〜Ｅ）である。
（Ａ〜Ｅ）である。
【図５】従来の薄膜トランジスターのアレイ構造を示し
た平面図である。
た平面図である。
【図６】従来のアレイを示した図５のＡ−Ａ′線断面図
である。
である。
１，１１…絶縁基板 ２，１２…ゲート電極 ３，１３…第１絶縁層 ４，１４…非単結晶半導体層 ５，１５…第２絶縁層 ６，１６…ｎ+ 非単結晶半導体層 ７，１７…透明電極 ８，１８…ソースドレイン電極 ９，１９…ソースバス電極 １０，２０…ゲートバス電極
Claims (1)
- 【請求項１】 薄膜トランジスターのアレイ構造であっ
て、 非単結晶半導体層、第２絶縁層及びｎ+ 非単結晶半導体
層がソース電極と同じ方向に形成され、前記第２絶縁層
の幅がソース電極の幅よりも広く形成され、前記非単結
晶半導体層及びｎ+ 非単結晶半導体層の幅が第２絶縁層
の幅よりも広く形成された薄膜トランジスターのアレイ
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184594A JPH07218929A (ja) | 1994-01-13 | 1994-01-13 | 薄膜トランジスターのアレイ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP184594A JPH07218929A (ja) | 1994-01-13 | 1994-01-13 | 薄膜トランジスターのアレイ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07218929A true JPH07218929A (ja) | 1995-08-18 |
Family
ID=11512894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP184594A Pending JPH07218929A (ja) | 1994-01-13 | 1994-01-13 | 薄膜トランジスターのアレイ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07218929A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1311279C (zh) * | 1998-02-04 | 2007-04-18 | 精工爱普生株式会社 | 液晶装置及电子设备 |
| WO2012004925A1 (ja) * | 2010-07-08 | 2012-01-12 | シャープ株式会社 | 半導体装置及びその製造方法並びに液晶表示装置 |
| WO2014065235A1 (ja) * | 2012-10-26 | 2014-05-01 | シャープ株式会社 | アクティブ素子基板の製造方法、アクティブ素子基板、及び表示装置 |
| JP2014194579A (ja) * | 2010-02-26 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
-
1994
- 1994-01-13 JP JP184594A patent/JPH07218929A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1311279C (zh) * | 1998-02-04 | 2007-04-18 | 精工爱普生株式会社 | 液晶装置及电子设备 |
| JP2014194579A (ja) * | 2010-02-26 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US9048325B2 (en) | 2010-02-26 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US9658506B2 (en) | 2010-02-26 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10539845B2 (en) | 2010-02-26 | 2020-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10983407B2 (en) | 2010-02-26 | 2021-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US11927862B2 (en) | 2010-02-26 | 2024-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| WO2012004925A1 (ja) * | 2010-07-08 | 2012-01-12 | シャープ株式会社 | 半導体装置及びその製造方法並びに液晶表示装置 |
| WO2014065235A1 (ja) * | 2012-10-26 | 2014-05-01 | シャープ株式会社 | アクティブ素子基板の製造方法、アクティブ素子基板、及び表示装置 |
| US9318320B2 (en) | 2012-10-26 | 2016-04-19 | Sharp Kabushiki Kaisha | Production method for active element substrate, active element substrate, and display device |
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