JPH0693464B2 - 絶縁ゲート型薄膜トランジスタの製造方法 - Google Patents
絶縁ゲート型薄膜トランジスタの製造方法Info
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- JPH0693464B2 JPH0693464B2 JP58195571A JP19557183A JPH0693464B2 JP H0693464 B2 JPH0693464 B2 JP H0693464B2 JP 58195571 A JP58195571 A JP 58195571A JP 19557183 A JP19557183 A JP 19557183A JP H0693464 B2 JPH0693464 B2 JP H0693464B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Description
【発明の詳細な説明】 （イ）発明の技術分野 本発明は絶縁ゲート型薄膜トランジスタに係り、特に他
の素子との接続における段切れを防止し、駆動電圧の低
下を推進し得るように改善した絶縁ゲート型薄膜トラン
ジスタの製造方法に関する。
の素子との接続における段切れを防止し、駆動電圧の低
下を推進し得るように改善した絶縁ゲート型薄膜トラン
ジスタの製造方法に関する。
（ロ）技術の背景 液晶等の駆動用トランジスタとして、絶縁ゲート型薄膜
トランジスタが用いられるが、その場合に、トランジス
タのソース電極と液晶の表示電極とを導電膜で確実に接
続されることが望まれ、又、その駆動電圧が高くならな
いことが望まれている。
トランジスタが用いられるが、その場合に、トランジス
タのソース電極と液晶の表示電極とを導電膜で確実に接
続されることが望まれ、又、その駆動電圧が高くならな
いことが望まれている。
しかし、従来の絶縁ゲート型トランジスタに形成される
ゲート絶縁膜に上述要求を阻害する因子があるので、こ
れを首尾よく解決するに足りる技術手段の開発への要望
が強い。
ゲート絶縁膜に上述要求を阻害する因子があるので、こ
れを首尾よく解決するに足りる技術手段の開発への要望
が強い。
（ハ）従来技術と問題点 即ち、上述トランジスタのゲート絶縁膜にはプラズマCV
D法による窒化シリコン膜が単独で用いられている。そ
の窒化シリコン膜の場合、動作半導体層としての水素化
アモルファスシリコンだけを選択的にエッチングするこ
とが困難である。そのため、水素化アモルファスシリコ
ンを窒化シリコン膜と共にエッチングした後表示電極
（ITO（インジウム ティン オキサイド）などの透明
電極）を形成しなければならないことになるから、表示
電極とソース電極とを接続する導電膜の段差が大きく段
切れが発生し易くなり、信頼性を低下させる要因になっ
ている。
D法による窒化シリコン膜が単独で用いられている。そ
の窒化シリコン膜の場合、動作半導体層としての水素化
アモルファスシリコンだけを選択的にエッチングするこ
とが困難である。そのため、水素化アモルファスシリコ
ンを窒化シリコン膜と共にエッチングした後表示電極
（ITO（インジウム ティン オキサイド）などの透明
電極）を形成しなければならないことになるから、表示
電極とソース電極とを接続する導電膜の段差が大きく段
切れが発生し易くなり、信頼性を低下させる要因になっ
ている。
又、上述のような段切れの発生防止手段として水素化ア
モルファスシリコンだけの選択エッチングを容易ならし
めるため、窒化シリコン膜の代りに酸化シリコン膜を用
いることも考えられる。この代替手段を採用すると、酸
化シリコン膜は窒化シリコン膜に比べ比誘電率が小さい
上、第１図に示すように界面特性が悪いので、トランジ
スタの駆動に高い電圧を必要とすることになる。なお、
第１図の縦軸のδｓ（シートコンダクタンス）は で表わされ（但し、ｌはチャネル長、Ｗはチャネル幅、
ＩＤはドレイン電流、ＶＧはゲート電圧である。）、横
軸のＦＳ（表面電界強度）は で表わされる（但し、εｉはゲート絶縁膜誘電率、εａ
は水素化アモルファスシリコン誘電率、ＶＧはゲート電
圧、ｄｉはゲート絶縁膜膜厚である）。
モルファスシリコンだけの選択エッチングを容易ならし
めるため、窒化シリコン膜の代りに酸化シリコン膜を用
いることも考えられる。この代替手段を採用すると、酸
化シリコン膜は窒化シリコン膜に比べ比誘電率が小さい
上、第１図に示すように界面特性が悪いので、トランジ
スタの駆動に高い電圧を必要とすることになる。なお、
第１図の縦軸のδｓ（シートコンダクタンス）は で表わされ（但し、ｌはチャネル長、Ｗはチャネル幅、
ＩＤはドレイン電流、ＶＧはゲート電圧である。）、横
軸のＦＳ（表面電界強度）は で表わされる（但し、εｉはゲート絶縁膜誘電率、εａ
は水素化アモルファスシリコン誘電率、ＶＧはゲート電
圧、ｄｉはゲート絶縁膜膜厚である）。
そして、駆動電圧を低くしようとして、比誘電率が窒化
シリコン膜より更に大きい絶縁膜としてTa2O5をゲート
絶縁膜に用いることも考えられるが、そのような単なる
代替では界面特性を良好にすることは出来ず、期待通り
のドレイン電流がとれない。
シリコン膜より更に大きい絶縁膜としてTa2O5をゲート
絶縁膜に用いることも考えられるが、そのような単なる
代替では界面特性を良好にすることは出来ず、期待通り
のドレイン電流がとれない。
（ニ）発明の目的 本発明は上述したような従来絶縁ゲート型トランジスタ
の有する欠点に鑑みて創案されたもので、その目的は界
面特性を良好に保ちつつ段切れの発生を防止し、又低電
圧駆動を可能にする絶縁ゲート型薄膜トランジスタの製
造方法を提供することにある。
の有する欠点に鑑みて創案されたもので、その目的は界
面特性を良好に保ちつつ段切れの発生を防止し、又低電
圧駆動を可能にする絶縁ゲート型薄膜トランジスタの製
造方法を提供することにある。
（ホ）発明の構成 そして、この目的達成のため、本発明は、基板２の所定
位置の上にゲート電極３を形成する工程と、前記基板２
及び前記ゲート電極３上に、不連続的に、又は連続的に
成分変化する酸化シリコン膜５及び窒化シリコン膜６
と、アモルファスシリコン、又は多結晶シリコンからな
る動作半導体層８とをグロー放電装置内で連続成膜する
工程と、前記動作半導体膜８上に互いに離隔してソース
電極及びドレイン電極10を形成する工程と、前記酸化シ
リコン膜５をエチッングストッパとして前記ソース電極
及びドレイン電極10下方の前記窒化シリコン膜６及び前
記動作半導体層８を残すように前記窒化シリコン膜６及
び前記動作半導体層８を選択的に除去する工程と、表出
した前記酸化シリコン膜５上に前記ソース電極との接続
を為して表示電極11を形成する工程とを有して構成した
ものである。
位置の上にゲート電極３を形成する工程と、前記基板２
及び前記ゲート電極３上に、不連続的に、又は連続的に
成分変化する酸化シリコン膜５及び窒化シリコン膜６
と、アモルファスシリコン、又は多結晶シリコンからな
る動作半導体層８とをグロー放電装置内で連続成膜する
工程と、前記動作半導体膜８上に互いに離隔してソース
電極及びドレイン電極10を形成する工程と、前記酸化シ
リコン膜５をエチッングストッパとして前記ソース電極
及びドレイン電極10下方の前記窒化シリコン膜６及び前
記動作半導体層８を残すように前記窒化シリコン膜６及
び前記動作半導体層８を選択的に除去する工程と、表出
した前記酸化シリコン膜５上に前記ソース電極との接続
を為して表示電極11を形成する工程とを有して構成した
ものである。
（ヘ）発明の実施例 以下、添付図面を参照しながら本発明の実施例を説明す
る。
る。
第２図、本発明の一実施例を示す。この図は一画素分の
透過型液晶駆動用ａ−Si:H絶縁ゲート型薄膜トランジス
タの断面構造を示す。このトランジスタ１はガラス基板
２上にゲート電極３を形成し、その上に窒化シリコン層
４、酸化シリコン層５、窒化シリコン層６の３層から成
るゲート絶縁膜７を成膜し、このゲート絶縁膜７上に水
素化アモルファスシリコン膜８を成膜し、その膜８上に
n+アモルファスシリコン膜９、NiCr膜10から成るソース
・ドレイン電極を形成して構成されている。なお、11は
液晶の表示電極である。
透過型液晶駆動用ａ−Si:H絶縁ゲート型薄膜トランジス
タの断面構造を示す。このトランジスタ１はガラス基板
２上にゲート電極３を形成し、その上に窒化シリコン層
４、酸化シリコン層５、窒化シリコン層６の３層から成
るゲート絶縁膜７を成膜し、このゲート絶縁膜７上に水
素化アモルファスシリコン膜８を成膜し、その膜８上に
n+アモルファスシリコン膜９、NiCr膜10から成るソース
・ドレイン電極を形成して構成されている。なお、11は
液晶の表示電極である。
このような薄膜トランジスタを製造するのには、先ず、
ガラス基板２上にNiCrより成るゲート電極を形成する。
次いで、その上に同一グロー放電装置内で、窒化シリコ
ン層４（そのときの反応ガスとして、シラン及びアンモ
ニア（又はN2）を用いる。）、酸化シリコン層５（その
ときの反応ガスとして、シラン及びN2Oを用いる。）、
窒化シリコン層６（そのときの反応ガスとして、シラン
及びアンモニア（又はN2）を用いる。）の３層から成る
ゲート絶縁膜７の各層を次々に連続成膜し、これに続い
て水素化アモルファスシリコン膜８を連続成膜する。こ
のゲート絶縁膜と動作半導体膜のグロー放電装置内での
連続成膜は、界面の汚染、或いは自然酸化膜形成による
界面準位の増大等を防止し得る。絶縁ゲート型薄膜トラ
ンジスタ特性の安定性劣化防止に役立つ。次いで、通常
の手段により、n+アモルファスシリコン膜９、NiCr膜10
から成るソース・ドレイン電極を形成する。然る後に、
通常のフォトリソグラフィにより形成されたレジストパ
ターンをマスクとして、水素化アモルファスシリコン膜
８、窒化シリコン層６をCF4プラズマによりエッチング
する。その際の酸化シリコン層５のCF4ガスプラズマエ
ッチング速度は非常に遅い故、酸化シリコン層５をオー
バエッチングする虞れは殆どない。
ガラス基板２上にNiCrより成るゲート電極を形成する。
次いで、その上に同一グロー放電装置内で、窒化シリコ
ン層４（そのときの反応ガスとして、シラン及びアンモ
ニア（又はN2）を用いる。）、酸化シリコン層５（その
ときの反応ガスとして、シラン及びN2Oを用いる。）、
窒化シリコン層６（そのときの反応ガスとして、シラン
及びアンモニア（又はN2）を用いる。）の３層から成る
ゲート絶縁膜７の各層を次々に連続成膜し、これに続い
て水素化アモルファスシリコン膜８を連続成膜する。こ
のゲート絶縁膜と動作半導体膜のグロー放電装置内での
連続成膜は、界面の汚染、或いは自然酸化膜形成による
界面準位の増大等を防止し得る。絶縁ゲート型薄膜トラ
ンジスタ特性の安定性劣化防止に役立つ。次いで、通常
の手段により、n+アモルファスシリコン膜９、NiCr膜10
から成るソース・ドレイン電極を形成する。然る後に、
通常のフォトリソグラフィにより形成されたレジストパ
ターンをマスクとして、水素化アモルファスシリコン膜
８、窒化シリコン層６をCF4プラズマによりエッチング
する。その際の酸化シリコン層５のCF4ガスプラズマエ
ッチング速度は非常に遅い故、酸化シリコン層５をオー
バエッチングする虞れは殆どない。
このようにして、エッチング処理された薄膜トランジス
タのソース電極及び液晶表示電極部位に、ITO（インジ
ウム ティン オキサイド）より成る表示電極11を形成
してソース電極と表示電極11との接続をなす。
タのソース電極及び液晶表示電極部位に、ITO（インジ
ウム ティン オキサイド）より成る表示電極11を形成
してソース電極と表示電極11との接続をなす。
上述のように、水素化アモルファスシリコン膜８及び窒
化シリコン層６だけをエッチングしているから、その後
に形成される表示電極11とソース電極との間の段差は格
段に小さくなる。従って、段切れの虞れは従来に比して
明らかに減少し、素子の信頼性は向上する。そして、こ
の効果はトランジスタの界面特性の劣化なしに達成し得
るものである。
化シリコン層６だけをエッチングしているから、その後
に形成される表示電極11とソース電極との間の段差は格
段に小さくなる。従って、段切れの虞れは従来に比して
明らかに減少し、素子の信頼性は向上する。そして、こ
の効果はトランジスタの界面特性の劣化なしに達成し得
るものである。
第３図は、参考例を示す。この図に示す絶縁ゲート型薄
膜トランジスタ20はガラス基板21上にTaより成るゲート
電極22を蒸着にて形成し、そのTaの一部を陽極酸化して
Ta2O5の絶縁膜23を形成し、次いで前記実施例と同様に
してグロー放電装置内で窒化シリコン24、水素化アモル
ファスシリコン25を連続成膜した後、n+アモルファスシ
リコン26、NiCr27より成るソース・ドレイン電極を通常
の手段により形成して成るものである。
膜トランジスタ20はガラス基板21上にTaより成るゲート
電極22を蒸着にて形成し、そのTaの一部を陽極酸化して
Ta2O5の絶縁膜23を形成し、次いで前記実施例と同様に
してグロー放電装置内で窒化シリコン24、水素化アモル
ファスシリコン25を連続成膜した後、n+アモルファスシ
リコン26、NiCr27より成るソース・ドレイン電極を通常
の手段により形成して成るものである。
このように形成されるTa2O5は比誘電率が大きい上に、
これに接合している窒化シリコンは水素化アモルファス
シリコンと良好な界面特性を有する。そして、これらが
ゲート絶縁膜を形成しているから、トランジスタの駆動
電圧を下げることが出来る。
これに接合している窒化シリコンは水素化アモルファス
シリコンと良好な界面特性を有する。そして、これらが
ゲート絶縁膜を形成しているから、トランジスタの駆動
電圧を下げることが出来る。
上記いづれの実施例においても、動作半導体層を水素化
アモルファスシリコンとする例について説明したが、ア
モルファスシリコン又は、多結晶シリコンであってもよ
い。又、動作半導体層に接合するゲート絶縁膜部は反応
ガス中に含有する酸素又は意識的に導入される酸素によ
り酸窒素シリコンとされてもよい。
アモルファスシリコンとする例について説明したが、ア
モルファスシリコン又は、多結晶シリコンであってもよ
い。又、動作半導体層に接合するゲート絶縁膜部は反応
ガス中に含有する酸素又は意識的に導入される酸素によ
り酸窒素シリコンとされてもよい。
又、上記実施例はいづれもゲート電極を下に形成した逆
スタガー構造のトランジスタについての例であるが、ソ
ース・ドレイン電極を下に形成したスタガー構造または
コプレイナー型構造のものであってもよい。
スタガー構造のトランジスタについての例であるが、ソ
ース・ドレイン電極を下に形成したスタガー構造または
コプレイナー型構造のものであってもよい。
（ト）発明の効果 以上述べたように、本発明によれば、 界面特性の劣化を防止しつつ、段切れの少なく信類性
の高い絶縁ゲート型薄膜トランジスタを提供し得るほ
か、 薄膜トランジスタの低電圧駆動を推進し得る、等の効
果が得られる。
の高い絶縁ゲート型薄膜トランジスタを提供し得るほ
か、 薄膜トランジスタの低電圧駆動を推進し得る、等の効
果が得られる。
第１図は窒化シリコン／水素化アモルファスシリコン界
面特性が酸化シリコン／水素化アモルファスシリコン界
面特性よりすぐれていることを示す図、第２図は本発明
の第１の実施例を示す図、第３図は参考例を示す図であ
る。 図中、1,20は絶縁ゲート型薄膜トランジスタ、2,21はガ
ラス基板、３はNiCrより成るゲート電極、4,6,24は窒化
シリコン層、５は酸化シリコン層、8,25は水素化アモル
ファスシリコン膜、9,26はn+アモルファスシリコン膜、
10,27はNiCr膜、22はTaより成るゲート電極、23はTa2O5
の絶縁膜である。
面特性が酸化シリコン／水素化アモルファスシリコン界
面特性よりすぐれていることを示す図、第２図は本発明
の第１の実施例を示す図、第３図は参考例を示す図であ
る。 図中、1,20は絶縁ゲート型薄膜トランジスタ、2,21はガ
ラス基板、３はNiCrより成るゲート電極、4,6,24は窒化
シリコン層、５は酸化シリコン層、8,25は水素化アモル
ファスシリコン膜、9,26はn+アモルファスシリコン膜、
10,27はNiCr膜、22はTaより成るゲート電極、23はTa2O5
の絶縁膜である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 安宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−147069（ＪＰ，Ａ) 特開 昭58−182270（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板（２）の所定位置の上にゲート電極
（３）を形成する工程と、 前記基板（２）及び前記ゲート電極（３）上に、不連続
的に、又は連続的に成分変化する酸化シリコン膜（５）
及び窒化シリコン膜（６）と、アモルファスシリコン、
又は多結晶シリコンからなる動作半導体層（８）とをグ
ロー放電装置内で連続成膜する工程と、 前記動作半導体膜（８）上に互いに離隔してソース電極
及びドレイン電極（10）を形成する工程と、 前記酸化シリコン膜（５）をエチッングストッパとして
前記ソース電極及びドレイン電極（10）下方の前記窒化
シリコン膜（６）及び前記動作半導体層（８）を残すよ
うに前記窒化シリコン膜（６）及び前記動作半導体層
（８）を選択的に除去する工程と、 表出した前記酸化シリコン膜（５）上に前記ソース電極
との接続を為して表示電極（11）を形成する工程とを有
することを特徴とする絶縁ゲート型薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195571A JPH0693464B2 (ja) | 1983-10-19 | 1983-10-19 | 絶縁ゲート型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195571A JPH0693464B2 (ja) | 1983-10-19 | 1983-10-19 | 絶縁ゲート型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086863A JPS6086863A (ja) | 1985-05-16 |
| JPH0693464B2 true JPH0693464B2 (ja) | 1994-11-16 |
Family
ID=16343335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195571A Expired - Lifetime JPH0693464B2 (ja) | 1983-10-19 | 1983-10-19 | 絶縁ゲート型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693464B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240773A (ja) * | 1985-08-17 | 1987-02-21 | Sanyo Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
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-
1983
- 1983-10-19 JP JP58195571A patent/JPH0693464B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6086863A (ja) | 1985-05-16 |
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