JPS58147069A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS58147069A JPS58147069A JP57030219A JP3021982A JPS58147069A JP S58147069 A JPS58147069 A JP S58147069A JP 57030219 A JP57030219 A JP 57030219A JP 3021982 A JP3021982 A JP 3021982A JP S58147069 A JPS58147069 A JP S58147069A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート形薄膜トランジスタ(以下TPTと
称す)に関するものであり、特に半導体層にアモルファ
スシリコンを用いた場合に於いて、特性が良好で高い信
頼性を得ることができるTPT構造に関するものである
。
称す)に関するものであり、特に半導体層にアモルファ
スシリコンを用いた場合に於いて、特性が良好で高い信
頼性を得ることができるTPT構造に関するものである
。
従来の一般的なTPTの構造及びその形成法について第
1図とともに説明する。絶縁基板1上にゲート電極2.
ゲート絶縁膜8.半導体層4を順次堆積し、半導体層4
にソース電極5及びドレイン電極6を形成することによ
りT’FTが作製される。絶縁基板lとしては一般的に
ガラス板、セラミック板9石英板等が用いられる。また
、ゲート電極2はCr、A4.Ni、Au等の金属材料
、ゲート絶縁膜3はSiO,5i02.Al1203.
Ta205゜Y203Y2O35S13N4s等の酸化
物、窒化物又は弗化物、半導体層4はCdS、CdSe
、TePbS、アモルファスシリコン等で形成される。
1図とともに説明する。絶縁基板1上にゲート電極2.
ゲート絶縁膜8.半導体層4を順次堆積し、半導体層4
にソース電極5及びドレイン電極6を形成することによ
りT’FTが作製される。絶縁基板lとしては一般的に
ガラス板、セラミック板9石英板等が用いられる。また
、ゲート電極2はCr、A4.Ni、Au等の金属材料
、ゲート絶縁膜3はSiO,5i02.Al1203.
Ta205゜Y203Y2O35S13N4s等の酸化
物、窒化物又は弗化物、半導体層4はCdS、CdSe
、TePbS、アモルファスシリコン等で形成される。
ソース電極5及びドレイン電極6としてはAn、Au、
Ni 、Cr、In等の半導体層4とオーミックコンタ
クトが可能な金属が用いられる。
Ni 、Cr、In等の半導体層4とオーミックコンタ
クトが可能な金属が用いられる。
上記構造を有するTPTを例えば液晶表示装置のマルチ
プレックス駆′動に使用する場合、TPTのオフ抵抗(
ROFF)が充分に高く遮断性が良好であること、オン
抵抗(ROM)が充分に低くオン/R t7比(OFF/ )が高いこと及びスイッチOM ング速度が大きいことを必要とし、更に長時間の動作に
対して安定であることが要求される。このような特性を
満足するTPTを実現するためにはTPTのゲート絶縁
膜3が、fl)絶縁性が良好(ピンホールが無い)でか
つ信頼性及び耐圧が高いこと、(2)可能イオン密度が
低いこと、(3)半導体との界面準位密度が小さいこと
、(4)半導体に対する電界効果が大きいこと、等の条
件を満たしていることが必要であるが、上記+11と(
4)は相反する要求でありこれを同時に満足させること
は困難である。
プレックス駆′動に使用する場合、TPTのオフ抵抗(
ROFF)が充分に高く遮断性が良好であること、オン
抵抗(ROM)が充分に低くオン/R t7比(OFF/ )が高いこと及びスイッチOM ング速度が大きいことを必要とし、更に長時間の動作に
対して安定であることが要求される。このような特性を
満足するTPTを実現するためにはTPTのゲート絶縁
膜3が、fl)絶縁性が良好(ピンホールが無い)でか
つ信頼性及び耐圧が高いこと、(2)可能イオン密度が
低いこと、(3)半導体との界面準位密度が小さいこと
、(4)半導体に対する電界効果が大きいこと、等の条
件を満たしていることが必要であるが、上記+11と(
4)は相反する要求でありこれを同時に満足させること
は困難である。
例えば、スパッタリング法、CVD法等で5i02゜S
i3N4等の薄膜を形成する場合、2000−3000
^以下の厚さではピンホールの無い薄膜を形成すること
は極めて困難となる。しかしながら、陽極酸化法によれ
ば、数百^の厚さでピンホールの無い絶縁膜を得ること
ができ、耐圧も高い。半導体表面に対する電界効果はゲ
ートに印加する電圧を一定とすれば絶縁膜の誘電率に比
例し厚さに反比例するので陽極酸化膜を用いることによ
り絶縁性を良好に保持しながら厚さを薄くすることがで
き、極めて大きな電界効果が期待される。
i3N4等の薄膜を形成する場合、2000−3000
^以下の厚さではピンホールの無い薄膜を形成すること
は極めて困難となる。しかしながら、陽極酸化法によれ
ば、数百^の厚さでピンホールの無い絶縁膜を得ること
ができ、耐圧も高い。半導体表面に対する電界効果はゲ
ートに印加する電圧を一定とすれば絶縁膜の誘電率に比
例し厚さに反比例するので陽極酸化膜を用いることによ
り絶縁性を良好に保持しながら厚さを薄くすることがで
き、極めて大きな電界効果が期待される。
一方、半導体層4としては、アモルファスシリコンを単
体として使用すると、CdSe等の化合物半導体に於い
て問題となる化学量論的組成からのずれに起固する悪影
響がなく、またエネルギーギャップも大きく真性キャリ
アの数が少ないこと1等のTFT用半導体層として優れ
た利点が得られる。従って、アモルファスシリコンを半
導体層4として使用し、陽極酸化膜をゲート絶縁膜8と
して組合せることにより、極めて特性の良いTPTが作
製されると考えられる。
体として使用すると、CdSe等の化合物半導体に於い
て問題となる化学量論的組成からのずれに起固する悪影
響がなく、またエネルギーギャップも大きく真性キャリ
アの数が少ないこと1等のTFT用半導体層として優れ
た利点が得られる。従って、アモルファスシリコンを半
導体層4として使用し、陽極酸化膜をゲート絶縁膜8と
して組合せることにより、極めて特性の良いTPTが作
製されると考えられる。
しかしながら、陽極酸化膜にグロー放電によるアモルフ
ァスシリコン層を堆積すると陽極酸化膜が損傷を受けて
劣化し、絶縁性が著しく低下するためTPTのゲート絶
縁膜3としての機能を果すことができなくなる。陽極酸
化膜をゲート絶縁膜3として用いる場合には必然的に半
導体層4の形成工程はゲート絶縁膜3の形成工程の後で
なければならず、このため上記絶縁性の低下を回避する
ことが良好なTPTを作製する上で非常に重要な要件と
なる。
ァスシリコン層を堆積すると陽極酸化膜が損傷を受けて
劣化し、絶縁性が著しく低下するためTPTのゲート絶
縁膜3としての機能を果すことができなくなる。陽極酸
化膜をゲート絶縁膜3として用いる場合には必然的に半
導体層4の形成工程はゲート絶縁膜3の形成工程の後で
なければならず、このため上記絶縁性の低下を回避する
ことが良好なTPTを作製する上で非常に重要な要件と
なる。
本発明は上記問題点に鑑み、技術的手段を駆使すること
により、陽極酸化膜の絶縁低下−を招くことなく7’モ
ルファスシリコン層を半導体層として形成した新規有用
なTPTを提供することを目的とするものである。 。
により、陽極酸化膜の絶縁低下−を招くことなく7’モ
ルファスシリコン層を半導体層として形成した新規有用
なTPTを提供することを目的とするものである。 。
以、下、本発明を実施例に従って図面を参照しながら詳
説する。
説する。
第2図は本発明の1実施例を示すTPTの構成断面図で
ある。
ある。
ガラス基板lO上にTa膜を堆積した後、これを酒石酸
アンモニウム水溶液に浸漬し、化成処理する。65゛l
の定電圧化成で約+000^のTa2Q5膜が作製され
、この結果Taから成るゲート電極20とTa表面の薄
い酸化膜から成る第1の絶縁膜30が形成される。第1
の絶縁膜3o上にはCVD法又はスパッタリング法等で
厚さ10(FO^のSi3N4膜が第2の絶縁膜31と
して積層される。第2の絶縁膜31は5iaN4以外に
Sin。
アンモニウム水溶液に浸漬し、化成処理する。65゛l
の定電圧化成で約+000^のTa2Q5膜が作製され
、この結果Taから成るゲート電極20とTa表面の薄
い酸化膜から成る第1の絶縁膜30が形成される。第1
の絶縁膜3o上にはCVD法又はスパッタリング法等で
厚さ10(FO^のSi3N4膜が第2の絶縁膜31と
して積層される。第2の絶縁膜31は5iaN4以外に
Sin。
5i02.Y2O3,AJ2203.MgF2等が実施
に供され、陽極酸化されたTa205膜即ち第1の絶縁
膜を保護する機能を有する。この第1の絶縁膜30と第
2の絶縁膜31でゲート絶縁膜が構成される。
に供され、陽極酸化されたTa205膜即ち第1の絶縁
膜を保護する機能を有する。この第1の絶縁膜30と第
2の絶縁膜31でゲート絶縁膜が構成される。
次に半導体層40としてグロー放電によりアモルファス
シリコン層を8000A積層し、次にソース電極50及
びドレイン電極60として3000AのA℃を蒸着する
と本実施例のTPTが作製される。
シリコン層を8000A積層し、次にソース電極50及
びドレイン電極60として3000AのA℃を蒸着する
と本実施例のTPTが作製される。
このTF−Tは保護膜70としてCVD法によりSi3
N4が3000久積層され、半導体層40がコートされ
る。この保護膜70はアモルファスシリコン層の保護の
みならず半導体層40表面を空乏化し、オフ状態のリー
ク電流を減少させ、TFTの特性を大きく向上させる。
N4が3000久積層され、半導体層40がコートされ
る。この保護膜70はアモルファスシリコン層の保護の
みならず半導体層40表面を空乏化し、オフ状態のリー
ク電流を減少させ、TFTの特性を大きく向上させる。
上記実施例に於いて、Si3N4の比誘電率を6.4゜
Ta2O5の比誘電率を26.0とすれば、ゲート絶縁
膜をSi3N4のみで形成して本実施例と同等の電界効
果を得るには1250^程度の厚さに層設することが必
要であるが、これではピンホールのために絶縁特性が劣
化する。しかるに上記実施例の如くゲート絶縁膜をTa
205膜とSi3N4膜の複合膜で構成した場合、Ta
205膜にはピンホール等の発生がなく高い絶縁特性が
得られる0またTa205膜上にSi3N4膜を堆積す
ることにより、アモルファスシリコン層をグロー放電す
る際にSi3N4膜がTa 205膜を保護することと
なりTa205膜を損傷することがなく、従って半導体
層4形成後も絶縁性の良好なTa205膜を維持するこ
とができる。
Ta2O5の比誘電率を26.0とすれば、ゲート絶縁
膜をSi3N4のみで形成して本実施例と同等の電界効
果を得るには1250^程度の厚さに層設することが必
要であるが、これではピンホールのために絶縁特性が劣
化する。しかるに上記実施例の如くゲート絶縁膜をTa
205膜とSi3N4膜の複合膜で構成した場合、Ta
205膜にはピンホール等の発生がなく高い絶縁特性が
得られる0またTa205膜上にSi3N4膜を堆積す
ることにより、アモルファスシリコン層をグロー放電す
る際にSi3N4膜がTa 205膜を保護することと
なりTa205膜を損傷することがなく、従って半導体
層4形成後も絶縁性の良好なTa205膜を維持するこ
とができる。
ゲート電極20はTaで構成されているが1nチャンネ
ル動作のTPTに於いては、Aぷ等の場合と比較してT
aの仕事関数が大きいのでピンチオフ電圧が正となり、
ノーマル・オフのTPTが得られ、ゲート電圧がQVで
の抵抗(オフ抵抗)が高くなり、液晶マトリックス駆動
用TPTとして適する特性が得られる。また保護膜70
は、TPTが直接大気と接触することを防止し、アモル
ファスシリコン層のゲートと逆の面(裏面)に於けるバ
ンドの曲がりを少なくシ、特性の安定化を向上せしめる
と同時にオフ抵抗を高く保持する作用を有する。更に液
晶表示素子を駆動するための一方のセル基板に適用した
場合にも液晶層とTPTが直接接触するのを防止し、T
FTの寿命特性の向上に寄与する。その他上記保護膜7
0は、光の遮蔽のため金属層をTPTの活性領域上に形
成する場合にも重要で、保護膜70上に金属層を設け、
TPTの活性領域を蔽った場合にもリークによりオフ抵
抗が低下するといった問題がない。
ル動作のTPTに於いては、Aぷ等の場合と比較してT
aの仕事関数が大きいのでピンチオフ電圧が正となり、
ノーマル・オフのTPTが得られ、ゲート電圧がQVで
の抵抗(オフ抵抗)が高くなり、液晶マトリックス駆動
用TPTとして適する特性が得られる。また保護膜70
は、TPTが直接大気と接触することを防止し、アモル
ファスシリコン層のゲートと逆の面(裏面)に於けるバ
ンドの曲がりを少なくシ、特性の安定化を向上せしめる
と同時にオフ抵抗を高く保持する作用を有する。更に液
晶表示素子を駆動するための一方のセル基板に適用した
場合にも液晶層とTPTが直接接触するのを防止し、T
FTの寿命特性の向上に寄与する。その他上記保護膜7
0は、光の遮蔽のため金属層をTPTの活性領域上に形
成する場合にも重要で、保護膜70上に金属層を設け、
TPTの活性領域を蔽った場合にもリークによりオフ抵
抗が低下するといった問題がない。
第3図は上述のTPTに於けるドレイン電流−ゲート電
圧特性(■sD=+10v)を示すものである。測定し
たTPTはソース電極50とドレイン電極60間の間隔
に対応するチャネル長しが40μへチャネル幅Wが20
00μmのものである。またソース−ドレイン間の電圧
vsDはIOVである。ゲート電圧がOv〜+5■の範
囲において4桁、O■→IOVの範囲において5桁以上
のオン・オフ比(ドレイン電流比)が得られていること
がわかる。
圧特性(■sD=+10v)を示すものである。測定し
たTPTはソース電極50とドレイン電極60間の間隔
に対応するチャネル長しが40μへチャネル幅Wが20
00μmのものである。またソース−ドレイン間の電圧
vsDはIOVである。ゲート電圧がOv〜+5■の範
囲において4桁、O■→IOVの範囲において5桁以上
のオン・オフ比(ドレイン電流比)が得られていること
がわかる。
以上詳説した如く、本発明はゲート絶縁膜を陽極酸イヒ
膜とこの陽極酸化膜をアモルファスシリコンのグロー放
電形成時に保護する保護膜との複合絶縁膜で形成するこ
とにより信頼性の高いかつ特性の良好なアモルファスシ
リコンのTPTを構成したものであり、その技術的意義
は多大である。
膜とこの陽極酸化膜をアモルファスシリコンのグロー放
電形成時に保護する保護膜との複合絶縁膜で形成するこ
とにより信頼性の高いかつ特性の良好なアモルファスシ
リコンのTPTを構成したものであり、その技術的意義
は多大である。
第1図は従来のTPTの基本的構成を示す断面図である
〇 第2図は本発明の1実施例を示すTPTの基本的構成図
である。 第3図は第2図に示すTPTのドレイン電流対ゲーを電
圧特性を示す説明図である。 10・・ガラス基板、 20・・・ゲート電極、30・
・・第1の絶縁膜、 31・・・第2の絶縁膜、 40
・・・半導体層、 50・・・ソース電極、 60・
・・ドレイン電極、 70・・・保護膜。
〇 第2図は本発明の1実施例を示すTPTの基本的構成図
である。 第3図は第2図に示すTPTのドレイン電流対ゲーを電
圧特性を示す説明図である。 10・・ガラス基板、 20・・・ゲート電極、30・
・・第1の絶縁膜、 31・・・第2の絶縁膜、 40
・・・半導体層、 50・・・ソース電極、 60・
・・ドレイン電極、 70・・・保護膜。
Claims (1)
- 【特許請求の範囲】 1、@極酸化膜と該陽極酸化膜に積層された保護絶縁膜
とを有するゲート絶縁膜と、前記保護絶縁膜上に形成さ
れたアモルフ・アス半導体層と、を具備して成る薄膜ト
ランジスタ。 2、アモルファス半導体層がグロー放電により形成され
たアモルファスシリコンで構成された特許請求の範囲第
1項記載の薄膜トランジスタ。 8、陽極酸化膜がTa205から成る特許請求の範1f
fl第1項記載の線膜トランジスタ。 4、保護絶縁膜が5f3N4又は金属酸化物の薄膜より
成る特許請求の範囲第1項記載の薄膜トランジスタ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57030219A JPS58147069A (ja) | 1982-02-25 | 1982-02-25 | 薄膜トランジスタ |
DE19833306535 DE3306535C2 (de) | 1982-02-25 | 1983-02-24 | Dünnfilmtransistor mit isoliertem Gate |
GB08305371A GB2118774B (en) | 1982-02-25 | 1983-02-25 | Insulated gate thin film transistor |
US07/968,453 US5340999A (en) | 1982-02-25 | 1992-10-29 | Insulated gate thin film transistor with amorphous or microcrystalline semiconductor film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57030219A JPS58147069A (ja) | 1982-02-25 | 1982-02-25 | 薄膜トランジスタ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
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