JPH0348671B2 - - Google Patents
Info
- Publication number
- JPH0348671B2 JPH0348671B2 JP57064478A JP6447882A JPH0348671B2 JP H0348671 B2 JPH0348671 B2 JP H0348671B2 JP 57064478 A JP57064478 A JP 57064478A JP 6447882 A JP6447882 A JP 6447882A JP H0348671 B2 JPH0348671 B2 JP H0348671B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- amorphous silicon
- transistor
- substrate
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 28
- 238000000034 method Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明はアモルフアスシリコンを用いた電界効
果型トランジスタの製造方法に関する。
果型トランジスタの製造方法に関する。
液晶マトリツクス表示素子の画素ごとに設ける
スイツチング素子としてアモルフアスシリコンを
用いた薄膜トランジスタを使用する研究がなされ
ている。スイツチング素子としてアモルフアスシ
リコントランジスタを用いるのは透明な大型基板
に均質に形成できること、オン／オフ電流比が大
であること等の理由によるのであるが、液晶マト
リツクス表示素子を実用化する上では未だ種々の
未解決の問題を有している。この問題の１つとし
てゲート絶縁膜が挙げられる。即ちゲート絶縁膜
として酸化シリコンであるSio2を用いる場合は特
性が安定しないという難点がある。また窒化シリ
コンであるSi3N4を用いる場合はITO（Indiun
Tin Oxide）よりなるゲート電極に荒れを生じ、
これに伴い絶縁膜上にも荒れを生じて結果的に特
性の劣つたトランジスタとなる。本発明は斯る事
情に鑑みてなされたものであつて、基板，ゲート
電極等に荒れを生ぜしめることなく特性の優れた
トランジスタを形成することを可能とするトラン
ジスタの製造方法を提供することを目的とする。
スイツチング素子としてアモルフアスシリコンを
用いた薄膜トランジスタを使用する研究がなされ
ている。スイツチング素子としてアモルフアスシ
リコントランジスタを用いるのは透明な大型基板
に均質に形成できること、オン／オフ電流比が大
であること等の理由によるのであるが、液晶マト
リツクス表示素子を実用化する上では未だ種々の
未解決の問題を有している。この問題の１つとし
てゲート絶縁膜が挙げられる。即ちゲート絶縁膜
として酸化シリコンであるSio2を用いる場合は特
性が安定しないという難点がある。また窒化シリ
コンであるSi3N4を用いる場合はITO（Indiun
Tin Oxide）よりなるゲート電極に荒れを生じ、
これに伴い絶縁膜上にも荒れを生じて結果的に特
性の劣つたトランジスタとなる。本発明は斯る事
情に鑑みてなされたものであつて、基板，ゲート
電極等に荒れを生ぜしめることなく特性の優れた
トランジスタを形成することを可能とするトラン
ジスタの製造方法を提供することを目的とする。
本発明に係るトランジスタの製造方法は、アモ
ルフアスシリコンを用いた電界効果型トランジス
タの製造方法において、透明基板上にゲート電極
を形成したあと、実質的に基板全面にSiO2から
なる酸化シリコン膜を被着形成し、次いでSi3N4
からなる窒化シリコン膜を披着形成し、その後ア
モルフアスシリコン層を形成することを特徴とす
る。
ルフアスシリコンを用いた電界効果型トランジス
タの製造方法において、透明基板上にゲート電極
を形成したあと、実質的に基板全面にSiO2から
なる酸化シリコン膜を被着形成し、次いでSi3N4
からなる窒化シリコン膜を披着形成し、その後ア
モルフアスシリコン層を形成することを特徴とす
る。
以下図面に基き具体的に説明する。図面におい
て１は透明なガラス基板であつて、該ガラス基板
１には蒸着又はスパツタの方法によりITO等より
なる透明なゲート電極２をトランジスタ形成領域
に選択的に形成する。次にCVD法によりSio2膜
３を実質的に基板１の全面を覆うように披着形成
する。このSio2膜３の厚さは1000〜2000Å程度と
するのがよい。これは次のような理由による。即
ちゲート絶縁膜を薄くしてコンデンサ容量を高め
んとする場合、例えば500Å程度にするとこのト
ランジスタの特性が不安定となり、またオフ時の
暗電流が10-9〜10-8A（但しゲート電圧30V，ドレ
イン電圧0Vの場合）と大きく、得られる電流の
パラツキも10-8〜10-5Aと大きく不安定である。
特性を安定させる上からは1000Å程度の膜厚とす
るのが望ましい。
て１は透明なガラス基板であつて、該ガラス基板
１には蒸着又はスパツタの方法によりITO等より
なる透明なゲート電極２をトランジスタ形成領域
に選択的に形成する。次にCVD法によりSio2膜
３を実質的に基板１の全面を覆うように披着形成
する。このSio2膜３の厚さは1000〜2000Å程度と
するのがよい。これは次のような理由による。即
ちゲート絶縁膜を薄くしてコンデンサ容量を高め
んとする場合、例えば500Å程度にするとこのト
ランジスタの特性が不安定となり、またオフ時の
暗電流が10-9〜10-8A（但しゲート電圧30V，ドレ
イン電圧0Vの場合）と大きく、得られる電流の
パラツキも10-8〜10-5Aと大きく不安定である。
特性を安定させる上からは1000Å程度の膜厚とす
るのが望ましい。
一方、膜厚が厚い程リーク電流は小となるが、
厚くなる程駆動電圧、閾値電圧は高くなり、電流
も流れにくくなるので膜厚の上限としては2000Å
程度が望ましい。場合によつては特性の安定性、
リーク電流の低減を目的として2000Åよりも厚く
してもよいが、過度に厚くする場合は次のSi3N4
膜の形成後においてコンタクトホール形成等のた
めのエツチング工程でクラツクが入り易くなる。
厚くなる程駆動電圧、閾値電圧は高くなり、電流
も流れにくくなるので膜厚の上限としては2000Å
程度が望ましい。場合によつては特性の安定性、
リーク電流の低減を目的として2000Åよりも厚く
してもよいが、過度に厚くする場合は次のSi3N4
膜の形成後においてコンタクトホール形成等のた
めのエツチング工程でクラツクが入り易くなる。
さて上述のようにSio2膜３を形成したあとプラ
ズマCVD法によりSi3N4膜４を形成する。そして
その後プラズマCVD法及びエツチングの方法に
よつてアモルフアスシリコン層５をトランジスタ
形成領域に選択的に形成する。然る後、スパツタ
等の方法によりソース，ドレイン電流とすべき
Al層６，７を選択的に形成し、また表示部の電
極となるITO層８をSi3N4膜４上に選択的に形成
する。
ズマCVD法によりSi3N4膜４を形成する。そして
その後プラズマCVD法及びエツチングの方法に
よつてアモルフアスシリコン層５をトランジスタ
形成領域に選択的に形成する。然る後、スパツタ
等の方法によりソース，ドレイン電流とすべき
Al層６，７を選択的に形成し、また表示部の電
極となるITO層８をSi3N4膜４上に選択的に形成
する。
以上のような本発明方法により製造された電界
効果型トランジスタは基板１，ゲート電極２又は
Si3N4膜４上に荒れを生じず、Si3N4膜４，アモ
ルフアスシリコン層５の生成状態が良好となつて
安定した優れた特性のトランジスタが高歩留りで
製造される。
効果型トランジスタは基板１，ゲート電極２又は
Si3N4膜４上に荒れを生じず、Si3N4膜４，アモ
ルフアスシリコン層５の生成状態が良好となつて
安定した優れた特性のトランジスタが高歩留りで
製造される。
なおゲート絶縁膜としてSi3N4膜を用い、コン
タクトホール形成の際のSi3N4膜エツチングの際
のゲート電極２の保護を目的として要所にのみ
Si3N4膜の下層に選択的にSio2膜を披着形成する
ことも考えられるが、このような方法による場合
は、Sio2膜のエツチングのためにやはり基板に微
妙な荒れを生じ、Si3N4膜，アモルフアスシリコ
ン層の生成状態が好ましくない。つまりSio2膜を
実質的に基板全面に披着しておくことが重要であ
る。
タクトホール形成の際のSi3N4膜エツチングの際
のゲート電極２の保護を目的として要所にのみ
Si3N4膜の下層に選択的にSio2膜を披着形成する
ことも考えられるが、このような方法による場合
は、Sio2膜のエツチングのためにやはり基板に微
妙な荒れを生じ、Si3N4膜，アモルフアスシリコ
ン層の生成状態が好ましくない。つまりSio2膜を
実質的に基板全面に披着しておくことが重要であ
る。
以上詳述したように本発明による場合は個々の
特性の安定した電界効果型トランジスタを形成す
ることができ、従つて液晶マトリツクス表示素子
のスイツチング素子多数を同時に形成する場合は
均質なトランジスタを形成することが可能とな
る。
特性の安定した電界効果型トランジスタを形成す
ることができ、従つて液晶マトリツクス表示素子
のスイツチング素子多数を同時に形成する場合は
均質なトランジスタを形成することが可能とな
る。
図面は本発明方法に係る電界効果型トランジス
タの断面構造図である。 １……ガラス基板、２……ゲート電極、３……
Sio2膜、４……Si3N4膜、５……アモルフアスシ
リコン層、６，７……Al層、８……ITO層。
タの断面構造図である。 １……ガラス基板、２……ゲート電極、３……
Sio2膜、４……Si3N4膜、５……アモルフアスシ
リコン層、６，７……Al層、８……ITO層。
Claims (1)
- １ アモルフアスシリコンを用いた電界効果型ト
ランジスタの製造方法において、透明基板上にゲ
ート電極を形成したあと、実質的に基板全面にシ
リコン酸化膜を披着形成し、次いでシリコン窒化
膜を披着形成し、その後アモルフアスシリコン層
を形成することを特徴とするトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6447882A JPS58182270A (ja) | 1982-04-16 | 1982-04-16 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6447882A JPS58182270A (ja) | 1982-04-16 | 1982-04-16 | トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182270A JPS58182270A (ja) | 1983-10-25 |
| JPH0348671B2 true JPH0348671B2 (ja) | 1991-07-25 |
Family
ID=13259367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6447882A Granted JPS58182270A (ja) | 1982-04-16 | 1982-04-16 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182270A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4312302A1 (en) | 2022-07-25 | 2024-01-31 | Prime Planet Energy & Solutions, Inc. | Battery |
| EP4312303A1 (en) | 2022-07-25 | 2024-01-31 | Prime Planet Energy & Solutions, Inc. | Battery |
| EP4329053A1 (en) | 2022-07-11 | 2024-02-28 | Prime Planet Energy & Solutions, Inc. | Sealed battery and method for manufacturing the same |
| EP4329061A1 (en) | 2022-07-11 | 2024-02-28 | Prime Planet Energy & Solutions, Inc. | Sealed battery |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693464B2 (ja) * | 1983-10-19 | 1994-11-16 | 富士通株式会社 | 絶縁ゲート型薄膜トランジスタの製造方法 |
| JPS60109285A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPH084143B2 (ja) * | 1985-09-27 | 1996-01-17 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JPS62252973A (ja) * | 1986-04-25 | 1987-11-04 | Nec Corp | 順スタガ−ド型薄膜トランジスタ |
| JPS63126277A (ja) * | 1986-07-16 | 1988-05-30 | Seikosha Co Ltd | 電界効果型薄膜トランジスタ |
| JPH079388Y2 (ja) * | 1987-07-25 | 1995-03-06 | カシオ計算機株式会社 | 薄膜トランジスタ |
| JPH0828512B2 (ja) * | 1987-09-02 | 1996-03-21 | 松下電器産業株式会社 | 薄膜トランジスタ |
| JPH03184379A (ja) * | 1989-12-13 | 1991-08-12 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH06177388A (ja) * | 1992-12-04 | 1994-06-24 | Toshiba Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
-
1982
- 1982-04-16 JP JP6447882A patent/JPS58182270A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4329053A1 (en) | 2022-07-11 | 2024-02-28 | Prime Planet Energy & Solutions, Inc. | Sealed battery and method for manufacturing the same |
| EP4329061A1 (en) | 2022-07-11 | 2024-02-28 | Prime Planet Energy & Solutions, Inc. | Sealed battery |
| EP4312302A1 (en) | 2022-07-25 | 2024-01-31 | Prime Planet Energy & Solutions, Inc. | Battery |
| EP4312303A1 (en) | 2022-07-25 | 2024-01-31 | Prime Planet Energy & Solutions, Inc. | Battery |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182270A (ja) | 1983-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2637079B2 (ja) | 能動マトリクス液晶表示装置内の薄膜電界効果トランジスタを製造する方法 | |
| JPH0644625B2 (ja) | アクティブマトリックス液晶表示素子用薄膜トランジスタ | |
| JPS60103676A (ja) | 薄膜トランジスタアレイの製造方法 | |
| GB2197985A (en) | Liquid crystal display | |
| JPH0348671B2 (ja) | ||
| US5985700A (en) | TFT fabrication on leached glass surface | |
| JPH1195256A (ja) | アクティブマトリクス基板 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| KR100302999B1 (ko) | 이중게이트를이용한박막트랜지스터 | |
| JPS598376A (ja) | トランジスタの製造方法 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| JP3192813B2 (ja) | 液晶表示装置 | |
| JPH084143B2 (ja) | 半導体装置およびその製造方法 | |
| JP2505662B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2523536B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2818013B2 (ja) | 薄膜トランジスタ装置およびその装置を製造する方法 | |
| JPS62124530A (ja) | 液晶表示素子 | |
| JPH05129331A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH09107106A (ja) | 薄膜トランジスタ | |
| JPH02137826A (ja) | 透過型アクティブマトリクス液晶表示装置 | |
| KR940000911A (ko) | 액정표시소자 및 제조방법 | |
| JPS6178165A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6212671B2 (ja) | ||
| KR0151273B1 (ko) | 박막트랜지스터 제조방법 | |
| JPH0336313B2 (ja) |