JPS6178165A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6178165A JPS6178165A JP59199960A JP19996084A JPS6178165A JP S6178165 A JPS6178165 A JP S6178165A JP 59199960 A JP59199960 A JP 59199960A JP 19996084 A JP19996084 A JP 19996084A JP S6178165 A JPS6178165 A JP S6178165A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
げ）産業上の利用分野
本発明は薄膜トランジスタ、特に液晶パネルに用いられ
る薄膜トランジスタの製造方法に関する。
る薄膜トランジスタの製造方法に関する。
（ロ） 従来の技術
近年、薄膜トランジスタをパネル内にマトリクス状に内
設したＴＶ画像表示用の液晶表示パネルが出現しており
、例えば、“日経エレクトロニクス”１９８２年１２月
７日号の記事、「液晶ディスプレイ用Ｓｉ薄膜トランジ
スタの研究が活発化」に詳しい。
設したＴＶ画像表示用の液晶表示パネルが出現しており
、例えば、“日経エレクトロニクス”１９８２年１２月
７日号の記事、「液晶ディスプレイ用Ｓｉ薄膜トランジ
スタの研究が活発化」に詳しい。
斯様な液晶表示パネルの要部の平面図を第２図ｆｉｌに
示し、同図（ｂ）にそのＸ−Ｘ線断面図を示す。
示し、同図（ｂ）にそのＸ−Ｘ線断面図を示す。
これ等の図に於いて、叫は第１のガラス基板、（１１１
は第１のガラス基板（１０１上に窒化シリコンからなる
絶縁膜■を介して行列配置され、マド’Ｊクスセグメン
トを構成するＩＴＯからなる透明電極、αＪ・・・は上
記透明電極（社）（社）・・・間隙を縦方向に複数本並
列配置されたアモルファスシリコン膜であり、絶縁Ｍ器
上に設けられているっ圓・・・は各アモルファスシリコ
ン膜ａｍ・・・の左側辺上に絶縁膜■を介して一部重畳
した状態で縦方向に複数本並列配置されたアルミニウム
膜からなるドレインラインである。
は第１のガラス基板（１０１上に窒化シリコンからなる
絶縁膜■を介して行列配置され、マド’Ｊクスセグメン
トを構成するＩＴＯからなる透明電極、αＪ・・・は上
記透明電極（社）（社）・・・間隙を縦方向に複数本並
列配置されたアモルファスシリコン膜であり、絶縁Ｍ器
上に設けられているっ圓・・・は各アモルファスシリコ
ン膜ａｍ・・・の左側辺上に絶縁膜■を介して一部重畳
した状態で縦方向に複数本並列配置されたアルミニウム
膜からなるドレインラインである。
ｔＢａＳ・・・は各アモルファスシリコンＭＩＪ３・・
・の右側辺上に絶縁膜凹を介して一部重畳した状態で各
透明電極（ＩｌｌαＤ・・・に対応配置されたアルミニ
ウム膜からなるソース電極膜であり、その右側辺は各透
明電極（Ｉｌｌ（１１１・・・の左下端部と接続されて
いる。Ｏｅ・・・は上記透明電極（Ｉｌｌ ｆｉｌｌ・
・・間隙位置を横方向に複数本並列配置されて上記第１
のガラス基板叫と絶縁膜■との間に形成された金とクロ
ムの２１！ｌ膜からなるゲートラインであり、該ライン
（ｔ６）・・・には上記各ソース電極（１４１・・・と
ドレインライン０９・・・との間隙位置のアモルファス
シリコン膜（１３・・・下のゲート電極膜ａで・・・が
一体に形成されている。即ち、図中りで示すドレインラ
イン＋１１・・・箇所のドレイン電極膜と、Ｓで示すソ
ース電極膜０！１９・・・と、Ｇで示すゲート電極膜（
閉・・・と、これ等電極膜り、Ｓ、Ｇに結合しているア
モルファスシリコン膜（至）・・・箇所とに依って薄膜
ＦＥＴからなるスイッチングトランジスタが構成されて
おり、各透明電極α１）（１１１・・・は夫々に対応し
たこのスイッチングトランジスタを介してドレインライ
ン圓・・・に接続されるのである。０シは上記各透明電
極Ｑｌ）＋１１１・・・及びドレインライン０勾・・・
を−面に被覆した配向膜である。
・の右側辺上に絶縁膜凹を介して一部重畳した状態で各
透明電極（ＩｌｌαＤ・・・に対応配置されたアルミニ
ウム膜からなるソース電極膜であり、その右側辺は各透
明電極（Ｉｌｌ（１１１・・・の左下端部と接続されて
いる。Ｏｅ・・・は上記透明電極（Ｉｌｌ ｆｉｌｌ・
・・間隙位置を横方向に複数本並列配置されて上記第１
のガラス基板叫と絶縁膜■との間に形成された金とクロ
ムの２１！ｌ膜からなるゲートラインであり、該ライン
（ｔ６）・・・には上記各ソース電極（１４１・・・と
ドレインライン０９・・・との間隙位置のアモルファス
シリコン膜（１３・・・下のゲート電極膜ａで・・・が
一体に形成されている。即ち、図中りで示すドレインラ
イン＋１１・・・箇所のドレイン電極膜と、Ｓで示すソ
ース電極膜０！１９・・・と、Ｇで示すゲート電極膜（
閉・・・と、これ等電極膜り、Ｓ、Ｇに結合しているア
モルファスシリコン膜（至）・・・箇所とに依って薄膜
ＦＥＴからなるスイッチングトランジスタが構成されて
おり、各透明電極α１）（１１１・・・は夫々に対応し
たこのスイッチングトランジスタを介してドレインライ
ン圓・・・に接続されるのである。０シは上記各透明電
極Ｑｌ）＋１１１・・・及びドレインライン０勾・・・
を−面に被覆した配向膜である。
一方、■は第２のガラス基板であり、その下面、即ち第
１のガラス基板（１０と対向する面には一面に共通電極
（２１）、配向膜■が順次形成されている、（３）は上
記両店板＋１０１．■間に封入された液晶物質であり、
各マトリクスセグメント毎に上記スイッチングトランジ
スタがＯＮする事に依って電圧が印加される第１のガラ
ス基板ＧＯの透明電極０１）箇所の液晶物質＋５１が電
気光学効果を引き起こす事となり、パネル全体でＴＶ両
画像表示できるのである。
１のガラス基板（１０と対向する面には一面に共通電極
（２１）、配向膜■が順次形成されている、（３）は上
記両店板＋１０１．■間に封入された液晶物質であり、
各マトリクスセグメント毎に上記スイッチングトランジ
スタがＯＮする事に依って電圧が印加される第１のガラ
ス基板ＧＯの透明電極０１）箇所の液晶物質＋５１が電
気光学効果を引き起こす事となり、パネル全体でＴＶ両
画像表示できるのである。
斯様な従来の液晶表示パネルの製造方法に於いては、そ
の薄膜トランジスタは上述の如く第１のガラス基板００
上にゲート電極膜（１７１・・・と、絶縁！１Ａａ２と
、アモルファスシリコン膜０３と、ドレイン電極膜０旬
及びソース電極膜（至）とを順次積層形成していたが、
窒化シリコンからなる絶縁膜＠をゲート電極膜０で・・
・が形成されたガラス基板００上に直接プラズマＣＶＤ
法を用いて被層形成すると、ガラス基板００からＮｚ
イオン等が析出してこの窒化シリコン絶縁膜（口自体
が荒れてしまい、この上に形成さネれるアモルファスシ
リコン膜０３に欠陥を発生せしめ、斯る薄膜トランジス
タの特性劣化や動作不良等の事故を招く慣れがあった。
の薄膜トランジスタは上述の如く第１のガラス基板００
上にゲート電極膜（１７１・・・と、絶縁！１Ａａ２と
、アモルファスシリコン膜０３と、ドレイン電極膜０旬
及びソース電極膜（至）とを順次積層形成していたが、
窒化シリコンからなる絶縁膜＠をゲート電極膜０で・・
・が形成されたガラス基板００上に直接プラズマＣＶＤ
法を用いて被層形成すると、ガラス基板００からＮｚ
イオン等が析出してこの窒化シリコン絶縁膜（口自体
が荒れてしまい、この上に形成さネれるアモルファスシ
リコン膜０３に欠陥を発生せしめ、斯る薄膜トランジス
タの特性劣化や動作不良等の事故を招く慣れがあった。
従って、この様な事故を防止しようとして特開昭５８−
１８２２７０号公報に示されている如く、窒化シリコン
膜の下地に酸化シリコン膜を形成しておき、この窒化シ
リコン膜の荒れを解消しようとする試みがなされている
。
１８２２７０号公報に示されている如く、窒化シリコン
膜の下地に酸化シリコン膜を形成しておき、この窒化シ
リコン膜の荒れを解消しようとする試みがなされている
。
然しなから、絶縁膜（２）を酸化シリコン膜と窒化シリ
コン膜との二層構造とすると、ゲート電極膜（１７１と
アモルファスシリコン膜ＯＪとの間の絶縁膜Ｕの厚みが
増し、斯るトランジスタの閾値電圧の上昇を招いたり、
この絶縁膜（２）の形成が２度のＣＶＤ工程を必要とす
るので膜厚の制御困難となり、かえって斯る薄膜トラン
ジスタの特性不良や、不整いが発生する不都合があった
。
コン膜との二層構造とすると、ゲート電極膜（１７１と
アモルファスシリコン膜ＯＪとの間の絶縁膜Ｕの厚みが
増し、斯るトランジスタの閾値電圧の上昇を招いたり、
この絶縁膜（２）の形成が２度のＣＶＤ工程を必要とす
るので膜厚の制御困難となり、かえって斯る薄膜トラン
ジスタの特性不良や、不整いが発生する不都合があった
。
ｉ／ｊ 発明が解決しようとする問題点本発明は上述
の点に鑑みてなされたものであり、トランジスタ特性の
安定化を図り、その閾値電圧を下げる事を可能とした薄
膜トランジスタの製造方法を提供するものである。
の点に鑑みてなされたものであり、トランジスタ特性の
安定化を図り、その閾値電圧を下げる事を可能とした薄
膜トランジスタの製造方法を提供するものである。
に）問題点を解決するための手段
本発明の薄膜トランジスタの製造方法は、酸化シリコン
膜をＤＩＰ法にて被膜処理した基板を用い、該基板の酸
化シリコン膜上にゲート電極膜、窒化シリコン膜、アモ
ルファスシリコン系の半導体膜、該半導体膜に夫々独立
してコンタクトされるドレイン電極膜及びソース電極膜
を順次積層形成するものである。
膜をＤＩＰ法にて被膜処理した基板を用い、該基板の酸
化シリコン膜上にゲート電極膜、窒化シリコン膜、アモ
ルファスシリコン系の半導体膜、該半導体膜に夫々独立
してコンタクトされるドレイン電極膜及びソース電極膜
を順次積層形成するものである。
（ホ））作用
本発明の製造方法に依れば、基板に対して予めこの基板
の保護用の酸化シリコン膜を被層形成しているので、以
後の成膜工程にて窒化シリコン膜の表面が荒れるのを防
止でき、寸法精度の高い薄膜トランジスタを得る事が可
能となり、しかもこの酸化シリコン膜を成膜工程が簡単
なりＩＰ法にて形成しているので、製造コストの低減化
が望める。
の保護用の酸化シリコン膜を被層形成しているので、以
後の成膜工程にて窒化シリコン膜の表面が荒れるのを防
止でき、寸法精度の高い薄膜トランジスタを得る事が可
能となり、しかもこの酸化シリコン膜を成膜工程が簡単
なりＩＰ法にて形成しているので、製造コストの低減化
が望める。
（へ）実施例
第１図に本発明の薄膜トランジスタを用いた液晶表示パ
ネルの要部断面図を示し、同図に基づいて本発明の製造
方法を詳述する。同図に於いて、第２ｒＮｉ１バｂ）と
同一部分は同一図番で示しており、斯る本発明実施例が
第１図の従来例と異なる所は、絶縁膜１２）として下地
の酸化シリコン（Ｓ １０２）膜（１２１）をガラス基
板α■に対して予め被膜処理した点にあり、該酸化シリ
コン膜（１２１）と窒化シリコン（Ｓｉ３Ｎ４）膜（１
２２）との積層体からなる絶縁膜Ｕの中間層にゲート電
極膜面を形成した点にある。
ネルの要部断面図を示し、同図に基づいて本発明の製造
方法を詳述する。同図に於いて、第２ｒＮｉ１バｂ）と
同一部分は同一図番で示しており、斯る本発明実施例が
第１図の従来例と異なる所は、絶縁膜１２）として下地
の酸化シリコン（Ｓ １０２）膜（１２１）をガラス基
板α■に対して予め被膜処理した点にあり、該酸化シリ
コン膜（１２１）と窒化シリコン（Ｓｉ３Ｎ４）膜（１
２２）との積層体からなる絶縁膜Ｕの中間層にゲート電
極膜面を形成した点にある。
即ち、斯る本発明製造方法に係る薄膜トランジスタは、
例えばコーニング７０５９なるガラス基板αＧを５ｉＯ
ｚ形成用のディップ液（東京応化製の商品名ＯＣＤ Ｓ
ｉ−ＦｉＩｍ） に浸漬して引き上げ、これを酸素雰
囲気中で４００℃〜５００℃で熱処理する事に依って膜
厚２０００〜３０００Ａ’程度の被膜を形成しておくの
である。斯して被膜形成されたＳｉＯ２膜（１２１）上
に、金とクロムの２層膜からなるゲート電極α刀をゲー
トラインα口に連ねて蒸着エツチングして形成し、次い
で、Ｓ ｉ ｓＮ＜膜（１２２）を７’ラズマＣＶＤ法
ＩＣてｌｌ！厚１０００〜５０００Ａ’Ｎ度に被着形成
する。そして更には、このゲート電極膜０４・・・上に
Ｓ ｉ ３Ｎ４膜のみを介してアモルファスシリコン膜
日をプラズマＣＶＤ法にて被着形成した後、アルミニウ
ムを蒸着エツチングしてドレインライン（１り、及びソ
ース磁極膜ｌを形成する。
例えばコーニング７０５９なるガラス基板αＧを５ｉＯ
ｚ形成用のディップ液（東京応化製の商品名ＯＣＤ Ｓ
ｉ−ＦｉＩｍ） に浸漬して引き上げ、これを酸素雰
囲気中で４００℃〜５００℃で熱処理する事に依って膜
厚２０００〜３０００Ａ’程度の被膜を形成しておくの
である。斯して被膜形成されたＳｉＯ２膜（１２１）上
に、金とクロムの２層膜からなるゲート電極α刀をゲー
トラインα口に連ねて蒸着エツチングして形成し、次い
で、Ｓ ｉ ｓＮ＜膜（１２２）を７’ラズマＣＶＤ法
ＩＣてｌｌ！厚１０００〜５０００Ａ’Ｎ度に被着形成
する。そして更には、このゲート電極膜０４・・・上に
Ｓ ｉ ３Ｎ４膜のみを介してアモルファスシリコン膜
日をプラズマＣＶＤ法にて被着形成した後、アルミニウ
ムを蒸着エツチングしてドレインライン（１り、及びソ
ース磁極膜ｌを形成する。
斯して第１のガラス基板０１上に構成された薄膜トラン
ジスタに続いて、第２図の従来例と同様にＩＴＯからな
る透明電極ＯＤ・・・、及び配向膜ＯｇＪを形成し、一
方第２のガラス基板■に共通電極（社）、配向膜■を形
成して、これ等両基板αｌｌＩ■間に液晶物質（３）を
封入する事に依って、液晶表示パネルとなるのである。
ジスタに続いて、第２図の従来例と同様にＩＴＯからな
る透明電極ＯＤ・・・、及び配向膜ＯｇＪを形成し、一
方第２のガラス基板■に共通電極（社）、配向膜■を形
成して、これ等両基板αｌｌＩ■間に液晶物質（３）を
封入する事に依って、液晶表示パネルとなるのである。
上述の如き、本発明の薄膜トランジスタの製造膜
方法に於いては、ゲート絶縁膜が５ｉｓＮｉ、、（１２
２）のみからなり、しかもこのＳ ｉ ３Ｎ４膜（１２
２）はガラス（１２１）の保護作用にて、５ｉｓＮａ膜
（１２２）の形成時にこの膜自体の荒れは解消される事
となる。
２）のみからなり、しかもこのＳ ｉ ３Ｎ４膜（１２
２）はガラス（１２１）の保護作用にて、５ｉｓＮａ膜
（１２２）の形成時にこの膜自体の荒れは解消される事
となる。
又、第３図にゲートのチャンネル長７μ、チャンネル巾
１６０μ、本発明に係るトランジスタのＶ−Ｉ曲線を実
線で示し、同条件での特開昭５８−１８２２７０号公報
記載の従来トランジスタのＶ−Ｉ曲線を破線で示してい
る。同図に依れば、ゲート絶縁膜として３０００Ａ 厚
の５ｉｓＮ４膜のみを°用いた本発明トランジスタに於
ける応答特性はゲート絶縁膜として２０００＾厚の５
ｉ０ｚ膜と３００ＯＡ厚のＳ ｉ ３Ｎ４膜との積層構
造を用いた従来トランジスタより秀れており、閾値電圧
の低下を図って大きなＯＮ電流が得られる事がわかる。
１６０μ、本発明に係るトランジスタのＶ−Ｉ曲線を実
線で示し、同条件での特開昭５８−１８２２７０号公報
記載の従来トランジスタのＶ−Ｉ曲線を破線で示してい
る。同図に依れば、ゲート絶縁膜として３０００Ａ 厚
の５ｉｓＮ４膜のみを°用いた本発明トランジスタに於
ける応答特性はゲート絶縁膜として２０００＾厚の５
ｉ０ｚ膜と３００ＯＡ厚のＳ ｉ ３Ｎ４膜との積層構
造を用いた従来トランジスタより秀れており、閾値電圧
の低下を図って大きなＯＮ電流が得られる事がわかる。
（ト１ 発明の効果
本発明の薄膜トランジスタの製造方法は以上の説明から
明らかな如く、絶縁基板上に酸化シリコン膜を被着して
おいてからゲート電極膜を設けた上で、窒化シリコン膜
を形成してゲート絶縁膜としたものであるので、下地の
酸化シリコン膜にて窒化シリコン膜の荒れを解消でき、
これに依って、この窒化シリコン膜上に配置されるアモ
ルファスシリコン系の半導体膜に欠陥が生じるのを防止
できる。しかも、この酸化シリコン膜をＤＩＰ法にて簡
単に形成できるので、製造工程の簡略化及び製造コスト
の低減が図れる。さらに、ゲート絶縁膜を窒化シリコン
膜のみにて構成できるので、この膜厚を薄くする事が可
能となる上に、膜厚自体の制御が正確に行なえ、トラン
ジスタの特性の均−性並びに安定性が向上し、さらには
大きなＯＮ電流を得る事もできるのである。
明らかな如く、絶縁基板上に酸化シリコン膜を被着して
おいてからゲート電極膜を設けた上で、窒化シリコン膜
を形成してゲート絶縁膜としたものであるので、下地の
酸化シリコン膜にて窒化シリコン膜の荒れを解消でき、
これに依って、この窒化シリコン膜上に配置されるアモ
ルファスシリコン系の半導体膜に欠陥が生じるのを防止
できる。しかも、この酸化シリコン膜をＤＩＰ法にて簡
単に形成できるので、製造工程の簡略化及び製造コスト
の低減が図れる。さらに、ゲート絶縁膜を窒化シリコン
膜のみにて構成できるので、この膜厚を薄くする事が可
能となる上に、膜厚自体の制御が正確に行なえ、トラン
ジスタの特性の均−性並びに安定性が向上し、さらには
大きなＯＮ電流を得る事もできるのである。
第１図は本発明の製造方法に係る薄膜トランジスタを用
いた液晶パネルの要部断面図、第２図は従来の薄膜トラ
ンジスタを用いた液晶パネルの要部平面図、及びそのＸ
−Ｘ線断面図、第３図はＶ−■曲線図である。 ＱＯＩ■・・・ガラス基板、（１２１）・・・Ｓ ｉｏ
ｚ膜、（１２２）・・・Ｓｒ３Ｎ４ｇ、（１３・・・ア
モルファスシリコン膜、圓・・・ドレインライン、叩・
・・ソース電極膜、αの・・・ゲート電極膜。
いた液晶パネルの要部断面図、第２図は従来の薄膜トラ
ンジスタを用いた液晶パネルの要部平面図、及びそのＸ
−Ｘ線断面図、第３図はＶ−■曲線図である。 ＱＯＩ■・・・ガラス基板、（１２１）・・・Ｓ ｉｏ
ｚ膜、（１２２）・・・Ｓｒ３Ｎ４ｇ、（１３・・・ア
モルファスシリコン膜、圓・・・ドレインライン、叩・
・・ソース電極膜、αの・・・ゲート電極膜。
Claims (1)
- １）酸化シリコン膜をＤＩＰ法にて被膜処理した基板を
用い、該基板の酸化シリコン膜上に配置されるゲート電
極膜、該ゲート電極膜上に配置された窒化シリコン膜、
上記ゲート電極上に窒化シリコン膜を介して配置される
アモルファスシリコン系の半導体膜、該半導体膜に夫々
独立してコンタクトされるドレイン電極膜及びソース電
極膜を順次積層形成する事を特徴とした薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199960A JPS6178165A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199960A JPS6178165A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178165A true JPS6178165A (ja) | 1986-04-21 |
Family
ID=16416464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199960A Pending JPS6178165A (ja) | 1984-09-25 | 1984-09-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178165A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043689A1 (en) * | 1996-05-15 | 1997-11-20 | Seiko Epson Corporation | Thin film device having coating film, liquid crystal panel, electronic apparatus and method of manufacturing the thin film device |
| US6821553B2 (en) | 1996-11-25 | 2004-11-23 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element, and organic EL display device |
-
1984
- 1984-09-25 JP JP59199960A patent/JPS6178165A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997043689A1 (en) * | 1996-05-15 | 1997-11-20 | Seiko Epson Corporation | Thin film device having coating film, liquid crystal panel, electronic apparatus and method of manufacturing the thin film device |
| US5989945A (en) * | 1996-05-15 | 1999-11-23 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method for making the thin film device |
| US6593591B2 (en) | 1996-05-15 | 2003-07-15 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method the thin film device |
| KR100479000B1 (ko) * | 1996-05-15 | 2005-08-01 | 세이코 엡슨 가부시키가이샤 | 박막디바이스,액정패널및전자기기및박막디바이스의제조방법 |
| US7067337B2 (en) | 1996-05-15 | 2006-06-27 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method for making the thin film device |
| US7229859B2 (en) | 1996-05-15 | 2007-06-12 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method for making the thin film device |
| US6821553B2 (en) | 1996-11-25 | 2004-11-23 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element, and organic EL display device |
| US6838192B2 (en) | 1996-11-25 | 2005-01-04 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element, and organic EL display device |
| US6863961B2 (en) | 1996-11-25 | 2005-03-08 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element, and organic EL display device |
| US7662425B2 (en) | 1996-11-25 | 2010-02-16 | Seiko Epson Corporation | Method of manufacturing organic EL element, organic EL element and organic EL display device |
| US8614545B2 (en) | 1996-11-25 | 2013-12-24 | Seiko Epson Corporation | Organic EL display device having a bank formed to fill spaces between pixel electrodes |
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