JPS60224277A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS60224277A JPS60224277A JP8053284A JP8053284A JPS60224277A JP S60224277 A JPS60224277 A JP S60224277A JP 8053284 A JP8053284 A JP 8053284A JP 8053284 A JP8053284 A JP 8053284A JP S60224277 A JPS60224277 A JP S60224277A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ピ）産業上の利用分野
本発明は薄膜トランジスタ、特に液晶パネルに用いられ
る薄膜トランジスタに関する。
る薄膜トランジスタに関する。
（ロ）従来技術
近年、薄膜トランジスタをパネル内にマトリクス状に内
股したＴＶ画像表示用の液晶表示パネルが出現しており
、例えば、“日経エレクトロニクス”１９８２年１２月
７日号の記事、「液晶ディスプレイ用Ｓｉ薄膜トランジ
スタの研究が活発化」に詳しい。
股したＴＶ画像表示用の液晶表示パネルが出現しており
、例えば、“日経エレクトロニクス”１９８２年１２月
７日号の記事、「液晶ディスプレイ用Ｓｉ薄膜トランジ
スタの研究が活発化」に詳しい。
斯様な液晶表示パネルの要部の平面図を第１図（ａ）に
示し、同図（ｂ）にそのＸ −Ｘ線断面図を示す。
示し、同図（ｂ）にそのＸ −Ｘ線断面図を示す。
これ等の図に於いて、頭は第１のガラス基板、（９）は
第１のガラス基板αＱ上に窒化シリコンからなる絶縁膜
＠を介して行列配置され、マトリクスセグメントを構成
するＩＴＯからなる透明電極、（至）・・・は上記透明
電極α１）（１１）・・・間隙を縦方向に複数本並列配
置されたアモルファスシリコン膜であり、絶縁膜＠上に
設けられている。ａΦ・・・は各アモルファスシリコン
膜αＪ・・・の左側辺上に絶縁膜（２）を介して一部重
畳した状態で縦方向に複数本並列配置されたアルミニウ
ム膜からなるドレインラインである。
第１のガラス基板αＱ上に窒化シリコンからなる絶縁膜
＠を介して行列配置され、マトリクスセグメントを構成
するＩＴＯからなる透明電極、（至）・・・は上記透明
電極α１）（１１）・・・間隙を縦方向に複数本並列配
置されたアモルファスシリコン膜であり、絶縁膜＠上に
設けられている。ａΦ・・・は各アモルファスシリコン
膜αＪ・・・の左側辺上に絶縁膜（２）を介して一部重
畳した状態で縦方向に複数本並列配置されたアルミニウ
ム膜からなるドレインラインである。
αつ（５）・・・は各アモルファスシリコン層側・・・
の右側辺上に絶縁膜■を介して一部重畳した状態で各透
明電極αυαυ・・・に対応配置されたアルミニウム膜
からなるソース電極膜であり、その右側辺は各透明電極
（１１）Ｑｌ）・・・の左下端部と接続されている。Ｑ
ｌｆ）・・・は上記透明電極Ｑｌ）Ｑυ・・・間隙位置
を横方向に複数本並列配置されて上記第１のガラス基板
部と絶縁膜（２）との図に形成された金とクロムの２層
膜からなるゲートラインであり、該ラインαｅ・・・に
は上記各ソース電極α勾・・・とドレインライン（２）
・・・との間隙位置のアモルファスシリコン膜（２）・
・・下のゲート電極膜αη・・・が一体に形成されてい
る。即ち、図中りで示すドレインラインａ４・・・箇所
のドレイン電極膜と、Ｓで示すソース電極膜（５）・・
と、Ｇで示すゲート電極膜αη・・・と、これ等電極膜
り、Ｓ、Ｇに結合しているアモルファスシリコン膜（１
３）・・・箇所とに依って薄膜ＦＥＴからなるスイ噌チ
ングトランジスタが構成されており、各透明電極（１１
）（１１）−・・は夫々に対応したこのスイ噌チングト
ランジスタを介してドレインライン（１４）・・・に接
続されるのである。叫は上記各透明電極（１１１（１１
）・・・及びドレインライン（１４）・・・を−面に被
覆した配向膜である。
の右側辺上に絶縁膜■を介して一部重畳した状態で各透
明電極αυαυ・・・に対応配置されたアルミニウム膜
からなるソース電極膜であり、その右側辺は各透明電極
（１１）Ｑｌ）・・・の左下端部と接続されている。Ｑ
ｌｆ）・・・は上記透明電極Ｑｌ）Ｑυ・・・間隙位置
を横方向に複数本並列配置されて上記第１のガラス基板
部と絶縁膜（２）との図に形成された金とクロムの２層
膜からなるゲートラインであり、該ラインαｅ・・・に
は上記各ソース電極α勾・・・とドレインライン（２）
・・・との間隙位置のアモルファスシリコン膜（２）・
・・下のゲート電極膜αη・・・が一体に形成されてい
る。即ち、図中りで示すドレインラインａ４・・・箇所
のドレイン電極膜と、Ｓで示すソース電極膜（５）・・
と、Ｇで示すゲート電極膜αη・・・と、これ等電極膜
り、Ｓ、Ｇに結合しているアモルファスシリコン膜（１
３）・・・箇所とに依って薄膜ＦＥＴからなるスイ噌チ
ングトランジスタが構成されており、各透明電極（１１
）（１１）−・・は夫々に対応したこのスイ噌チングト
ランジスタを介してドレインライン（１４）・・・に接
続されるのである。叫は上記各透明電極（１１１（１１
）・・・及びドレインライン（１４）・・・を−面に被
覆した配向膜である。
一方、■は第２のガラス基板であり、その下面、即ち第
１のガラス基板αｅと対向する面には一面に共通電極（
社）、配向膜（至）が順次形成されている。
１のガラス基板αｅと対向する面には一面に共通電極（
社）、配向膜（至）が順次形成されている。
（３）は上記両基板叫、■間に封入された液晶物質であ
り、各マトリクスセグメント毎に上記スイ噌チングトラ
ンジスタがＯＮする事に依って電圧が印加される第１の
ガラス基板ａωの透明電極ａυ箇所の液晶物質（５）が
電気光学効果を引き起こす事となり、パネル全体でＴＶ
両画像表示できるのである。
り、各マトリクスセグメント毎に上記スイ噌チングトラ
ンジスタがＯＮする事に依って電圧が印加される第１の
ガラス基板ａωの透明電極ａυ箇所の液晶物質（５）が
電気光学効果を引き起こす事となり、パネル全体でＴＶ
両画像表示できるのである。
斯様な従来の液晶表示パネルに於いては、その薄膜トラ
ンジスタは上述の如く第１のガラス基板（１Ｇ上にゲー
ト電極膜ａり・・・と、絶縁膜（２）と、アモルファス
シリコン膜α湧と、ドレイン電極膜αａ及びソース電極
膜（至）とを順次積層形成する事に依って得られるので
あるが、窒化シリコンからなる絶縁膜（２）をゲート電
極膜αη・・・が形成され丈ガラス基板頭上に直接プラ
ズマＣＶＤ法を用いて被着形成すると、ガラス基板部か
らＮｉＬ イオン等が析出してこの窒化シリコン絶縁膜
（２）自体が荒れてしまい、この上に形成さられるアモ
ルファスシリコン膜（２）に欠陥を発生せしめ、斯る薄
膜トランジスタの特性劣化や動作不良等の事故を招く惧
れがあった。
ンジスタは上述の如く第１のガラス基板（１Ｇ上にゲー
ト電極膜ａり・・・と、絶縁膜（２）と、アモルファス
シリコン膜α湧と、ドレイン電極膜αａ及びソース電極
膜（至）とを順次積層形成する事に依って得られるので
あるが、窒化シリコンからなる絶縁膜（２）をゲート電
極膜αη・・・が形成され丈ガラス基板頭上に直接プラ
ズマＣＶＤ法を用いて被着形成すると、ガラス基板部か
らＮｉＬ イオン等が析出してこの窒化シリコン絶縁膜
（２）自体が荒れてしまい、この上に形成さられるアモ
ルファスシリコン膜（２）に欠陥を発生せしめ、斯る薄
膜トランジスタの特性劣化や動作不良等の事故を招く惧
れがあった。
従って、この様な事故を防止しようとして特開昭５８−
１８２２７０号公報に示されている如（、窒化シリコン
膜の下地に酸化シリコン膜を形成しておき、この窒化シ
リコン膜の荒れを解消しようとする試みがなされている
。
１８２２７０号公報に示されている如（、窒化シリコン
膜の下地に酸化シリコン膜を形成しておき、この窒化シ
リコン膜の荒れを解消しようとする試みがなされている
。
然しながら、絶縁、膜（２）を酸化シリコン膜と窒化シ
リコン膜との二層構造とすると、ゲート電極膜（１でと
アモルファスシリコン膜（至）との間の絶縁膜＠の厚み
が増し、斯るトランジスタの閾値電圧の上昇を招いたり
、この絶縁膜（２）の形成が２度のＣｖＤ工程を必要と
するので膜厚の制御困難となり、かえって斯る薄膜トラ
ンジスタの特性不良や、不整いが発生する不都合があっ
た。
リコン膜との二層構造とすると、ゲート電極膜（１でと
アモルファスシリコン膜（至）との間の絶縁膜＠の厚み
が増し、斯るトランジスタの閾値電圧の上昇を招いたり
、この絶縁膜（２）の形成が２度のＣｖＤ工程を必要と
するので膜厚の制御困難となり、かえって斯る薄膜トラ
ンジスタの特性不良や、不整いが発生する不都合があっ
た。
（ハ）発明の目的
本発明は上述の点に鑑みてなされたものであり、トラン
ジスタ特性の安定化を図り、その閾値電圧を下げる事を
可能とした薄膜トランジスタを提供するものである。
ジスタ特性の安定化を図り、その閾値電圧を下げる事を
可能とした薄膜トランジスタを提供するものである。
に）発明の構成
本発明の薄膜トランジスタは、絶縁基板、該基板上に被
着形成された酸化シリコン膜、該酸化シリコン膜上に形
成されたゲート電極膜、該ゲート電極膜上に形成された
窒化シリコン膜、上記ゲート電極上に窒化シリコン膜を
介して形成されたアモルファスシリコン系の半導体膜、
該半導体膜に夫々独立してコンタクトされたドレイン電
極膜及びソース電極膜からなるものである。
着形成された酸化シリコン膜、該酸化シリコン膜上に形
成されたゲート電極膜、該ゲート電極膜上に形成された
窒化シリコン膜、上記ゲート電極上に窒化シリコン膜を
介して形成されたアモルファスシリコン系の半導体膜、
該半導体膜に夫々独立してコンタクトされたドレイン電
極膜及びソース電極膜からなるものである。
件）実施例
第２図に本発明の薄膜トランジスタを用いた液晶表示パ
ネルの要部の断面を示す。同図に於いて、第１図（１１
（ｂｌと同一部分は同一図番で示して奢り、斯る本発明
実施例が第１図の従来例と異なる所は、絶縁膜α２とし
て下地の酸化シリコン（ＳｉＯｚ）膜（１２１）と窒化
シリコン（ＳｉｓＮ４）膜（１２２）との積層体を用い
、ゲート電極膜節を５ｉ０２膜（１２１）と８１ｇＮ４
膜（１２２）との間隙位置に形成した点にある。
ネルの要部の断面を示す。同図に於いて、第１図（１１
（ｂｌと同一部分は同一図番で示して奢り、斯る本発明
実施例が第１図の従来例と異なる所は、絶縁膜α２とし
て下地の酸化シリコン（ＳｉＯｚ）膜（１２１）と窒化
シリコン（ＳｉｓＮ４）膜（１２２）との積層体を用い
、ゲート電極膜節を５ｉ０２膜（１２１）と８１ｇＮ４
膜（１２２）との間隙位置に形成した点にある。
即ち、本発明実施例の薄膜トランジスタは、例えばガラ
ス基板α〔上に、熱ＣＶＤ法（４００℃）で膜厚２００
０〜３０００Ａ程度憂こ被着形成されたＳ ｉ０２膜（
１２１）上に、金とクロムの２層膜からなるゲート電極
ａηをゲートラインＱｅに連ねて蒸着工嗜チングして形
成し、次いで、Ｓｉ３Ｎ４膜（１２２）をプラダマＣＶ
Ｄ法にて膜厚１０００〜５０００Ａ程度に被着形成した
ものである。そして更には、このゲート電極膜ａａ・・
・上にｓ ＋ ３Ｎ４膜のみを介してアモルファスシリ
コン膜（２）をプラズマＣＶＤ法にて被着形成した後、
アルミニウムを蒸着エリチングしてドレインライン（１
敷及びソース電極腹側を形成する。
ス基板α〔上に、熱ＣＶＤ法（４００℃）で膜厚２００
０〜３０００Ａ程度憂こ被着形成されたＳ ｉ０２膜（
１２１）上に、金とクロムの２層膜からなるゲート電極
ａηをゲートラインＱｅに連ねて蒸着工嗜チングして形
成し、次いで、Ｓｉ３Ｎ４膜（１２２）をプラダマＣＶ
Ｄ法にて膜厚１０００〜５０００Ａ程度に被着形成した
ものである。そして更には、このゲート電極膜ａａ・・
・上にｓ ＋ ３Ｎ４膜のみを介してアモルファスシリ
コン膜（２）をプラズマＣＶＤ法にて被着形成した後、
アルミニウムを蒸着エリチングしてドレインライン（１
敷及びソース電極腹側を形成する。
斯して９Ｊ１のガラス、力板αω上に構成された薄膜ト
ランジスタに続いて、第１図の従来例と同様にＩＴＯか
らなる透明電極（１１）・・・、及び配向膜（１８）を
形成し、一方第２のガラス基板（４）に共通電極（２１
）、配向膜（（２）を形成して、これ等割基板（ｔＣ■
間に液晶物質（３）を封入する事に依って、液晶表示パ
ネルとなるのである。
ランジスタに続いて、第１図の従来例と同様にＩＴＯか
らなる透明電極（１１）・・・、及び配向膜（１８）を
形成し、一方第２のガラス基板（４）に共通電極（２１
）、配向膜（（２）を形成して、これ等割基板（ｔＣ■
間に液晶物質（３）を封入する事に依って、液晶表示パ
ネルとなるのである。
上述の如き、本発明の薄膜トランジスタに於いては、ゲ
ート絶縁膜が５１ｇＮ４膜（１２２）のみからなり、し
かもこのＳｉ８Ｎ４膜（１２２）はガラス基板α〔上に
直接形成せずに、その下地に保護膜としての５ｉ０２膜
（１２１）を設けているので、この５ｉ０２膜（１２１
）の保護作用にて、５ｉａＮ斗膜（１２２）の形成時に
この膜自体の荒れは解消される事となる。
ート絶縁膜が５１ｇＮ４膜（１２２）のみからなり、し
かもこのＳｉ８Ｎ４膜（１２２）はガラス基板α〔上に
直接形成せずに、その下地に保護膜としての５ｉ０２膜
（１２１）を設けているので、この５ｉ０２膜（１２１
）の保護作用にて、５ｉａＮ斗膜（１２２）の形成時に
この膜自体の荒れは解消される事となる。
又、第３図にゲートのチャンネル長７μ、チャンネル巾
１６０μ、本発明トランジスタのＶ−Ｉ曲線を実線で示
し、同条件での特開昭５８−１８２２７０号公報記載の
従来トランジスタのｖ−１曲線を破線で示している。同
図に依れば、ゲート絶縁膜として３０００Ａ厚の５１ｇ
Ｎ４ 膜のみを用いた本発明トランジスタに於ける応答
特性はゲート絶縁膜として２０００＾厚の５ｉＯｚ膜と
３００ＯＡ厚の５ｉｓＮ４膜との積層構造を用いた従来
トランジスタより秀れてあり、閾値電圧の低下を図って
大きなＯＮ電流が得られる事がわかる。
１６０μ、本発明トランジスタのＶ−Ｉ曲線を実線で示
し、同条件での特開昭５８−１８２２７０号公報記載の
従来トランジスタのｖ−１曲線を破線で示している。同
図に依れば、ゲート絶縁膜として３０００Ａ厚の５１ｇ
Ｎ４ 膜のみを用いた本発明トランジスタに於ける応答
特性はゲート絶縁膜として２０００＾厚の５ｉＯｚ膜と
３００ＯＡ厚の５ｉｓＮ４膜との積層構造を用いた従来
トランジスタより秀れてあり、閾値電圧の低下を図って
大きなＯＮ電流が得られる事がわかる。
（へ）発明の効果
本発明の薄膜トランジスタは以上の説明から明らかな如
（、絶縁基板上に酸化シリコン膜を被着しておいてから
ゲート電極膜を設けた上で、窒化シリコン膜を形成して
ゲート絶縁膜としたものであるので、下地の酸化シリコ
ン膜にて窒化シリコン膜の荒れを解消でき、これに依っ
て、この窒化シリコン膜上に配置されるアモルファスシ
リコン系の半導体膜に欠陥が生じるのを防止できる。し
かもゲート絶縁膜を窒化シリコン膜のみにて構成してい
るので、この膜厚が薄（構成できる上に、膜厚自体の制
御が正確に行なえ、トランジスタの特性の均−性並びに
安定性が向上し、さらには大きなＯＮ電流を得る事もで
きるのである。
（、絶縁基板上に酸化シリコン膜を被着しておいてから
ゲート電極膜を設けた上で、窒化シリコン膜を形成して
ゲート絶縁膜としたものであるので、下地の酸化シリコ
ン膜にて窒化シリコン膜の荒れを解消でき、これに依っ
て、この窒化シリコン膜上に配置されるアモルファスシ
リコン系の半導体膜に欠陥が生じるのを防止できる。し
かもゲート絶縁膜を窒化シリコン膜のみにて構成してい
るので、この膜厚が薄（構成できる上に、膜厚自体の制
御が正確に行なえ、トランジスタの特性の均−性並びに
安定性が向上し、さらには大きなＯＮ電流を得る事もで
きるのである。
第１図（ａｌ 、 （ｂｌは従来の薄膜トランジスタを
用いた液晶パネルの要部平面図、及びそのＸ−Ｘ線断面
図、第２図は本発明の薄膜トランジスタを用いた液晶パ
ネルの要部断面図、第３図はＶ−１曲線図である。 顛■・・・ガラス基板、（１２１）・・・５ｉ０２膜、
（１２２）・・・５１ｇＮ４膜、Ｑ３）・・・アモルフ
ァスシリコン膜、（１４）・・・ドレインライン、（１
５１・・・ソース電極膜、αη・・・ゲート電極膜、 出願人三洋電機株式会社 代理人 弁理士 佐野静夫 （ｂ）
用いた液晶パネルの要部平面図、及びそのＸ−Ｘ線断面
図、第２図は本発明の薄膜トランジスタを用いた液晶パ
ネルの要部断面図、第３図はＶ−１曲線図である。 顛■・・・ガラス基板、（１２１）・・・５ｉ０２膜、
（１２２）・・・５１ｇＮ４膜、Ｑ３）・・・アモルフ
ァスシリコン膜、（１４）・・・ドレインライン、（１
５１・・・ソース電極膜、αη・・・ゲート電極膜、 出願人三洋電機株式会社 代理人 弁理士 佐野静夫 （ｂ）
Claims (1)
- １）絶縁基板、該基板上に被着形成された酸化シリコン
膜、該酸化シリコン膜上に形成されたゲート電極膜、該
ゲート電極膜上に形成された窒化シリコン膜、上記ゲー
ト電極上書ζ窒化シリコン膜を介して形成されたアモル
ファスシリコン系の半導体膜、該半導体膜に夫々独立し
てコンタクトされたドレイン電極膜及びソース電極膜か
らなる薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053284A JPS60224277A (ja) | 1984-04-20 | 1984-04-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053284A JPS60224277A (ja) | 1984-04-20 | 1984-04-20 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224277A true JPS60224277A (ja) | 1985-11-08 |
Family
ID=13720947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8053284A Pending JPS60224277A (ja) | 1984-04-20 | 1984-04-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224277A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271471A (ja) * | 1986-05-20 | 1987-11-25 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| FR2631743A1 (fr) * | 1988-05-23 | 1989-11-24 | Gen Electric | Structure a electrodes non coplanaires pour affichage matriciel a cristaux liquides a transistors en couches minces de silicium amorphe et procede de fabrication |
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| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
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Citations (4)
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-
1984
- 1984-04-20 JP JP8053284A patent/JPS60224277A/ja active Pending
Patent Citations (4)
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