JPH027564A - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents
薄膜トランジスタアレイ基板及びその製造方法Info
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- JPH027564A JPH027564A JP63158537A JP15853788A JPH027564A JP H027564 A JPH027564 A JP H027564A JP 63158537 A JP63158537 A JP 63158537A JP 15853788 A JP15853788 A JP 15853788A JP H027564 A JPH027564 A JP H027564A
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Classifications
-
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- C03—GLASS; MINERAL OR SLAG WOOL
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- C03C17/00—Surface treatment of glass, not in the form of fibres or filaments, by coating
- C03C17/34—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
- C03C17/36—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
-
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- C03C17/3668—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer the multilayer coating having electrical properties
- C03C17/3671—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer the multilayer coating having electrical properties specially adapted for use as electrodes
-
- C—CHEMISTRY; METALLURGY
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-
- C—CHEMISTRY; METALLURGY
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- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
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- C03C2218/32—After-treatment
- C03C2218/328—Partly or completely removing a coating
- C03C2218/33—Partly or completely removing a coating by etching
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- Chemical & Material Sciences (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜トランジスタ（ＴＰＴ）を用いたアクティ
ブマトリクス表示基板及びその製造方法に関するもので
ある。
ブマトリクス表示基板及びその製造方法に関するもので
ある。
従来の技術
ＴＰＴを用いたアクティブマトリクス表示基板を用いた
デイスプレィでは、単純マトリクス表示装置に比べて高
い画質が得られるために盛んに研究されている。ＴＰＴ
を用いたアクティブマトリクス表示基板の構成を第２図
ａＮ ｂに示す。第２図ａは絵素電極であるＩＴＯ（
インジウム−ティン−オキサイド）上に絶縁膜を残した
タイプ、ｂはＩＴＯ上に絶縁膜を残さないタイプである
。
デイスプレィでは、単純マトリクス表示装置に比べて高
い画質が得られるために盛んに研究されている。ＴＰＴ
を用いたアクティブマトリクス表示基板の構成を第２図
ａＮ ｂに示す。第２図ａは絵素電極であるＩＴＯ（
インジウム−ティン−オキサイド）上に絶縁膜を残した
タイプ、ｂはＩＴＯ上に絶縁膜を残さないタイプである
。
次にこのＴＦＴアレイ基板の作成プロセスについて説明
する。ＴＰＴアレーはガラス基板２０上に堆積された透
明電極２２、Ｃｒゲート２１、ＳｉＮｘ絶縁［２３、非
晶質シリコン層２４、オーミック層ｎ・非晶質シリコン
層２５、ＡＩソース電極２６、Ａｌドレイン電極２７と
で形成されている。透明電極２２は絶縁層２３に形成さ
れたコンタクトホール２８に続くドレイン電極２７に結
合されている。この構造を形成するには次のパターン形
成工程が必要である。
する。ＴＰＴアレーはガラス基板２０上に堆積された透
明電極２２、Ｃｒゲート２１、ＳｉＮｘ絶縁［２３、非
晶質シリコン層２４、オーミック層ｎ・非晶質シリコン
層２５、ＡＩソース電極２６、Ａｌドレイン電極２７と
で形成されている。透明電極２２は絶縁層２３に形成さ
れたコンタクトホール２８に続くドレイン電極２７に結
合されている。この構造を形成するには次のパターン形
成工程が必要である。
（１）透明電極２２を選択エツチングして絵素電極の形
状とする。
状とする。
（２）第一の金属をエツチングすることによりゲート電
極母線２１を形成する。
極母線２１を形成する。
（３）非晶質シリコン、ｎ４非晶質シリコンエツチング
を行い半導体層を高化する。
を行い半導体層を高化する。
（４）絶縁層にコンタクトホールを２８設ける（周辺部
ゲート電極母線取り出し部も形成する）。第２図すの様
に、絵素電極上に絶縁膜を残さない場合は、このときに
絵素電極上の絶縁膜も除去する。
ゲート電極母線取り出し部も形成する）。第２図すの様
に、絵素電極上に絶縁膜を残さない場合は、このときに
絵素電極上の絶縁膜も除去する。
（５）ソース、ドレインとなる金属を蒸着して選択エツ
チングを行い、ソース電極母線、及びコンタクトホール
を介して透明電極と接続されたドレイン電極を形成する
。
チングを行い、ソース電極母線、及びコンタクトホール
を介して透明電極と接続されたドレイン電極を形成する
。
その後チャネル上のｎ◆非晶質シリコン層を除去する。
発明が解決しようとする課題
上述の工程によりＴＰＴアレーを作成する場合、ゲート
絶縁膜の材料としては半導体層と良好な界面を形成する
という理由から酸化シリコン（誘電率、約４）あるいは
窒化シリコン（誘電率、約６〜７）が用いられる。第２
図ａの場合では透明電極上にＴＰＴのゲート絶縁膜とな
る物質が堆積するが、ゲート絶縁膜の膜厚はＴＦＴ部で
のクロスジｗ−）を防ぐため、約４０００Ａ程度の膜厚
が必要である。これを絵素電極上に残すと電圧降下が生
じ液晶の駆動に必要な電圧が高くなるという欠点がある
。第２図すの場合は絶縁膜による電圧降下はなくなるが
、反面絵素電極がむき出しになるために液晶を介した対
向電極とのシ式−トが発生し易くなる。従って絵素電極
上に誘電率の高い絶縁膜を残すことが出来れば電圧降下
を少なくしてかつシ１−トの確率を減らすことが出来る
。
絶縁膜の材料としては半導体層と良好な界面を形成する
という理由から酸化シリコン（誘電率、約４）あるいは
窒化シリコン（誘電率、約６〜７）が用いられる。第２
図ａの場合では透明電極上にＴＰＴのゲート絶縁膜とな
る物質が堆積するが、ゲート絶縁膜の膜厚はＴＦＴ部で
のクロスジｗ−）を防ぐため、約４０００Ａ程度の膜厚
が必要である。これを絵素電極上に残すと電圧降下が生
じ液晶の駆動に必要な電圧が高くなるという欠点がある
。第２図すの場合は絶縁膜による電圧降下はなくなるが
、反面絵素電極がむき出しになるために液晶を介した対
向電極とのシ式−トが発生し易くなる。従って絵素電極
上に誘電率の高い絶縁膜を残すことが出来れば電圧降下
を少なくしてかつシ１−トの確率を減らすことが出来る
。
課題を解決するための手段
ゲート絶縁膜が２層で構成されている薄膜トランジスタ
アレイ基板において、半導体層である非晶質半導体と界
面を接する部分の第一のゲート絶縁膜を酸化シリコンあ
るいは窒化シリコンで形成し、ゲート電極と界面を接す
る第二のゲート絶縁膜が酸化シリコンあるいは窒化シリ
コンと選択エツチング性を持つ誘電率の高い膜で形成す
る。
アレイ基板において、半導体層である非晶質半導体と界
面を接する部分の第一のゲート絶縁膜を酸化シリコンあ
るいは窒化シリコンで形成し、ゲート電極と界面を接す
る第二のゲート絶縁膜が酸化シリコンあるいは窒化シリ
コンと選択エツチング性を持つ誘電率の高い膜で形成す
る。
作用
ゲート絶縁膜が上記の構成によるＴＰＴの作成後に、透
明電極上のＳｉＮｘあるいはＳｉＯ２を他の絶縁膜とは
選択エツチング性を持ったエツチング溶液で除去するこ
とにより酸化シリコンあるいは窒化シリコン膜での電圧
降下をなりシ、効率よく液晶に電圧が印加されることを
可能となる。
明電極上のＳｉＮｘあるいはＳｉＯ２を他の絶縁膜とは
選択エツチング性を持ったエツチング溶液で除去するこ
とにより酸化シリコンあるいは窒化シリコン膜での電圧
降下をなりシ、効率よく液晶に電圧が印加されることを
可能となる。
実施例
以下実施例に関して断面図、断面図を用いて説明する。
第１図ａは工程を説明する平面図、ｂは工程を説明する
断面図である。
断面図である。
（１）ガラス基板１０上にＤＣスパッタ方で透明電極で
あるＩＴＯを１００ＯＡ堆積する。
あるＩＴＯを１００ＯＡ堆積する。
（２）ＩＴＯをｌｌａ、ｆｌｂよりなる絵素電極の形状
になるようにエツチングを施す。
になるようにエツチングを施す。
（３）ガラス基板１０上にＤＣスパッタ法でＣｒ１００
０Ａを堆積する。
０Ａを堆積する。
（４）Ｃｒを１２ａ、１２ｂよりなるゲート電極の形状
にエツチングを施す。
にエツチングを施す。
（５）ＤＣスパッタ法で第二のゲート絶縁膜であるＴａ
Ｏｘ （比誘電率、約２３）１３を２００ＯＡ堆積する
。
Ｏｘ （比誘電率、約２３）１３を２００ＯＡ堆積する
。
（６）プラズマＣＶＤ法により第一のゲート絶縁膜であ
る５ｉＮｘ１４を２０００ Ａ１ 半導体層として非
晶質シリコン層１５を１００ＯＡ堆積する。
る５ｉＮｘ１４を２０００ Ａ１ 半導体層として非
晶質シリコン層１５を１００ＯＡ堆積する。
（７）ソース、ドレイン電極とのオーミックなコンタク
トを取るためにｎ、非晶質シリコン層１６を５００Ａプ
ラズマＣＶＤ法で堆積する。
トを取るためにｎ、非晶質シリコン層１６を５００Ａプ
ラズマＣＶＤ法で堆積する。
（８）１５．１Ｂを第１図す示すパターン形状になるよ
うにエツチングを施し、チャネル領域を形成する。
うにエツチングを施し、チャネル領域を形成する。
（９）ＴＰＴのドレイン電極と透明電極のコンタクトを
取るための穴１７ａ１ ｂを開ける。
取るための穴１７ａ１ ｂを開ける。
（１０）ＤＣスパッタ法でＡＩを７０００Ａ堆積する。
（１１）ＡＩを第１図ａ１ ｂに示すようにソース電
極１８ａｚｂ１ ドレイン電極１９ａｚｂの形状に残す
ようにエツチングする。
極１８ａｚｂ１ ドレイン電極１９ａｚｂの形状に残す
ようにエツチングする。
（１２）ソース、ドレイン電極間にあるｎ・非晶質シリ
コン層を除去する。
コン層を除去する。
（１３）ＢＨＦ溶液によりＴＰＴアレー基板の透明電極
上に残ったＳｉＮｘ膜を取り去る。
上に残ったＳｉＮｘ膜を取り去る。
これにより透明電極上はＴａＯｘのみとなりＳｉＮｘ膜
での電圧降下をなくし液晶表示パネルの駆動電圧を下げ
ることが出来る。
での電圧降下をなくし液晶表示パネルの駆動電圧を下げ
ることが出来る。
以上の発明のポイントは、第二のゲート絶縁膜と半導体
層と界面を接する第一のゲート絶縁膜の間で選択エツチ
ングが出来、かつ第一のゲート絶縁膜のエツチング溶液
が半導体層に対して悪影響を及ぼさないことである。従
って実施例におけるＴａＯｘの成膜方法はＤＣスパッタ
に限定されるものではなく、Ｔａゲートの陽極酸化やＣ
ＶＤ法によりＴａＯｘを形成してもよい。またその材料
においても第二のゲート絶縁膜はＴａＯｘに限定される
ものではなく、第一のゲート絶縁膜であるＳｉＮｘのエ
ツチング溶液であるＢＨＦ’溶液に対して耐性を持ちか
つ比誘電率の比較的高い酸化アルミニウムＡｌ０ｘ（比
誘電率、約１１）でもよい。第一のゲート絶縁膜の材料
ではＳｉＮｘと同様にＢＨＦ溶液によりエツチングされ
るＳ ｉ ０２でもよい。
層と界面を接する第一のゲート絶縁膜の間で選択エツチ
ングが出来、かつ第一のゲート絶縁膜のエツチング溶液
が半導体層に対して悪影響を及ぼさないことである。従
って実施例におけるＴａＯｘの成膜方法はＤＣスパッタ
に限定されるものではなく、Ｔａゲートの陽極酸化やＣ
ＶＤ法によりＴａＯｘを形成してもよい。またその材料
においても第二のゲート絶縁膜はＴａＯｘに限定される
ものではなく、第一のゲート絶縁膜であるＳｉＮｘのエ
ツチング溶液であるＢＨＦ’溶液に対して耐性を持ちか
つ比誘電率の比較的高い酸化アルミニウムＡｌ０ｘ（比
誘電率、約１１）でもよい。第一のゲート絶縁膜の材料
ではＳｉＮｘと同様にＢＨＦ溶液によりエツチングされ
るＳ ｉ ０２でもよい。
本発明の方法により作成したＴＰＴでは、ゲート絶縁膜
をＳ １Ｎｘ２０００Ａ／ＴａＯｘ２００ＯＡとした場
合に、透明電極上の窒化シリコン膜を除去した液晶表示
パネルと、透明電極上にゲート絶縁層の窒化シリコンを
４００ＯＡ残した液晶表示パネルとでは液晶の光透過率
が９０％となるときの駆動電圧を比較した場合、前者は
約３．６ｖ１ 後者は約４．ＯＶと１開栓度駆動電圧が
下がった。
をＳ １Ｎｘ２０００Ａ／ＴａＯｘ２００ＯＡとした場
合に、透明電極上の窒化シリコン膜を除去した液晶表示
パネルと、透明電極上にゲート絶縁層の窒化シリコンを
４００ＯＡ残した液晶表示パネルとでは液晶の光透過率
が９０％となるときの駆動電圧を比較した場合、前者は
約３．６ｖ１ 後者は約４．ＯＶと１開栓度駆動電圧が
下がった。
発明の効果
本発明によれば、従来液晶パネル駆動に必要であった電
圧を１割程度下げることが出来る。これにより液晶パネ
ルの消費電力の低減を図ることが出来その技術的意義は
大きい。
圧を１割程度下げることが出来る。これにより液晶パネ
ルの消費電力の低減を図ることが出来その技術的意義は
大きい。
第１図（ａ）および（ｂ）は各々本発明の一実施例にお
ける薄膜トランジスタアレイ基板の製造方法の工程を説
明する薄膜トランジスタアレイ基板の断面図及び平面図
、第２図（ａ）および（ｂ）は従来の薄膜トランジスタ
アレイ基板の製造方法を説明する薄膜トランジスタアレ
イ基板の断面図である。 １０・・・・ガラス基板、１１ａ１１１ｂ・・・・絵素
電極、 １２ａ１１２ｂ・・・・ゲート電極、 １３・
・・・ＴａＯｘ （比誘電率、約２３）、１４−８ ｉ
ＮＸ１１５・・・・非晶質シリコン層、１６・・・・
ｎ４非晶質シリコン層、 １７ａｚｂ・・・・穴、 １
８ａ１ ｂ・・・・ソース電極、 １９ａ１ ｂ・・・
・ドレイン電極。
ける薄膜トランジスタアレイ基板の製造方法の工程を説
明する薄膜トランジスタアレイ基板の断面図及び平面図
、第２図（ａ）および（ｂ）は従来の薄膜トランジスタ
アレイ基板の製造方法を説明する薄膜トランジスタアレ
イ基板の断面図である。 １０・・・・ガラス基板、１１ａ１１１ｂ・・・・絵素
電極、 １２ａ１１２ｂ・・・・ゲート電極、 １３・
・・・ＴａＯｘ （比誘電率、約２３）、１４−８ ｉ
ＮＸ１１５・・・・非晶質シリコン層、１６・・・・
ｎ４非晶質シリコン層、 １７ａｚｂ・・・・穴、 １
８ａ１ ｂ・・・・ソース電極、 １９ａ１ ｂ・・・
・ドレイン電極。
Claims (3)
- （１）信号を伝達するソース（またはドレイン）電極母
線と信号を伝達するゲート電極母線と、前記ソース（ま
たはドレイン）電極母線および前記ゲート電極母線の交
差部に形成された薄膜トランジスタと、前記薄膜トラン
ジスタのドレイン（またはソース）と接続された電極と
を構成要素として含み、ゲート絶縁膜が二層から構成さ
れ、半導体層である非晶質半導体と界面を接する部分の
第一のゲート絶縁膜が酸化シリコンあるいは窒化シリコ
ンから形成され、第二のゲート絶縁膜が酸化シリコンあ
るいは窒化シリコンと選択エッチング性を持つ膜からな
り、前記ドレイン電極（またはソース）と接続された透
明電極上を第二のゲート絶縁膜が被覆していることを特
徴とする薄膜トランジスタアレイ基板。 - （２）第一および第二のゲート絶縁膜の構成がＴａＯ＿
ｘ／ＳｉＮ＿ｘ、ＡｌＯ＿ｘ／ＳｉＮ＿ｘ）ＴａＯ＿ｘ
／ＳｉＯ＿２またはＡｌＯ＿ｘ／ＳｉＯ＿２からなるこ
とを特徴とする請求項１に記載の薄膜トランジスタアレ
イ基板。 - （３）信号を伝達するソース（またはドレイン）電極母
線と信号を伝達するゲート電極母線と、前記ソース（ま
たはドレイン）電極母線および前記ゲート電極母線の交
差部に形成された薄膜トランジスタと、前記薄膜トラン
ジスタのドレイン（またはソース）と接続された電極と
を構成要素として含み、ゲート絶縁膜が二層から構成さ
れ、半導体層である非晶質半導体と界面を接する部分の
第一のゲート絶縁膜が酸化シリコンあるいは窒化シリコ
ンから形成され、第二のゲート絶縁膜が酸化シリコンあ
るいは窒化シリコンと選択エッチング性を持つ膜からな
る薄膜トランジスタアレイを形成し、絵素電極となる透
明電極上を被覆している前記酸化シリコンあるいは窒化
シリコン膜を除去し、前記ドレイン電極（またはソース
）と接続された透明電極上を第二のゲート絶縁膜で被覆
することを特徴とする薄膜トランジスタアレイ基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158537A JPH027564A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタアレイ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158537A JPH027564A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタアレイ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027564A true JPH027564A (ja) | 1990-01-11 |
Family
ID=15673882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158537A Pending JPH027564A (ja) | 1988-06-27 | 1988-06-27 | 薄膜トランジスタアレイ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04147225A (ja) * | 1990-10-11 | 1992-05-20 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ及びその製造方法 |
| US5728734A (en) * | 1995-02-23 | 1998-03-17 | Dainippon Ink And Chemicals, Inc. | Pesticide preparation of aqueous suspension type |
-
1988
- 1988-06-27 JP JP63158537A patent/JPH027564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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