JPH04147225A - 薄膜トランジスタアレイ及びその製造方法 - Google Patents
薄膜トランジスタアレイ及びその製造方法Info
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- JPH04147225A JPH04147225A JP2273945A JP27394590A JPH04147225A JP H04147225 A JPH04147225 A JP H04147225A JP 2273945 A JP2273945 A JP 2273945A JP 27394590 A JP27394590 A JP 27394590A JP H04147225 A JPH04147225 A JP H04147225A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表示装置等に用いられる薄膜トランジスタ（
以下ＴＰＴと称す）アレイ及びその製造方法に関するも
のである。
以下ＴＰＴと称す）アレイ及びその製造方法に関するも
のである。
従来の技術
ＴＦＴアレイを用いたアクティブマトリクス表示装置は
、通常２枚の基板間に液晶等の表示材料を挟み、それぞ
れの基板に電極を設けることで、この表示材料に電圧を
印加できるような構成になっている。このような構成に
おいて、第１の基板上に画素電極をマトリクス状に配列
し、各画素電極毎に電解効果トランジスタ等の非線形素
子を設け、これらの電極を選択的に動作させる。また、
対向する第２の基板上には透明導電膜およびカラーフィ
ルタ等を設ける構成となっている。
、通常２枚の基板間に液晶等の表示材料を挟み、それぞ
れの基板に電極を設けることで、この表示材料に電圧を
印加できるような構成になっている。このような構成に
おいて、第１の基板上に画素電極をマトリクス状に配列
し、各画素電極毎に電解効果トランジスタ等の非線形素
子を設け、これらの電極を選択的に動作させる。また、
対向する第２の基板上には透明導電膜およびカラーフィ
ルタ等を設ける構成となっている。
従来、この種の装置としては第３図及び第４図に示すも
のがあった。以下、その構成について、第３図及び第４
図を参照しながら説明する。ここで、第３図は従来のＴ
ＦＴアレイの部分平面図で、第４図は第３図のＢ−Ｂ’
線部の断面図である。
のがあった。以下、その構成について、第３図及び第４
図を参照しながら説明する。ここで、第３図は従来のＴ
ＦＴアレイの部分平面図で、第４図は第３図のＢ−Ｂ’
線部の断面図である。
これらの図において、１は透明絶縁基板、２は画素電極
、３はゲート電極及び配線、４はゲート絶縁膜、５は真
性半導体膜、６はパッシベーション膜、７はオーミック
コンタクト半導体膜、８はドレイン・画素電極コンタク
ト部、９はソース電極及び配線、１０はドレイン電極で
ある。
、３はゲート電極及び配線、４はゲート絶縁膜、５は真
性半導体膜、６はパッシベーション膜、７はオーミック
コンタクト半導体膜、８はドレイン・画素電極コンタク
ト部、９はソース電極及び配線、１０はドレイン電極で
ある。
本従来装置は、透明絶縁基板１上の所要箇所に画素電極
２を形成した後、ゲート電極及び配線３を形成する０次
にゲート電極３上にゲート絶縁膜４、真性半導体膜５、
バッジベージジン膜６をこの順に形成し、パッシベーシ
ョン膜６を前記ゲート電極３よりも小さくなるように形
成する。次に、前記バッジベージジン膜６及び真性半導
体膜５を覆うようにオーミックコンタクト半導体膜７を
形成した後、画素電極２とドレイン電極１０とのコンタ
クト部８を形成する。最後に、画素電極及びオーミック
コンタクト半導体１！Ｉ７を覆うようにソース電極及び
配線９、ドレイン電極１０を形成し、バッシベーシッン
１１６に達するようにソース電極及び配線９、ドレイン
電極１０を開口する。
２を形成した後、ゲート電極及び配線３を形成する０次
にゲート電極３上にゲート絶縁膜４、真性半導体膜５、
バッジベージジン膜６をこの順に形成し、パッシベーシ
ョン膜６を前記ゲート電極３よりも小さくなるように形
成する。次に、前記バッジベージジン膜６及び真性半導
体膜５を覆うようにオーミックコンタクト半導体膜７を
形成した後、画素電極２とドレイン電極１０とのコンタ
クト部８を形成する。最後に、画素電極及びオーミック
コンタクト半導体１！Ｉ７を覆うようにソース電極及び
配線９、ドレイン電極１０を形成し、バッシベーシッン
１１６に達するようにソース電極及び配線９、ドレイン
電極１０を開口する。
発明が解決しようとする課題
アクティブマトリクス型液晶表示装置に用いられるＴＦ
Ｔアレイは、以上のように構成されている。このような
構成において、ゲート絶縁膜として窒化珪素、酸化タン
タル等を、透明導電膜上に直接形成した場合、この透明
導電膜の抵抗が増大することによって、この透明導電膜
とソース配線、あるいはＴＦＴアレイを駆動するための
集積回路等とのコンタクト抵抗が増大し、歩留まりが低
下する要因の一つとなる。
Ｔアレイは、以上のように構成されている。このような
構成において、ゲート絶縁膜として窒化珪素、酸化タン
タル等を、透明導電膜上に直接形成した場合、この透明
導電膜の抵抗が増大することによって、この透明導電膜
とソース配線、あるいはＴＦＴアレイを駆動するための
集積回路等とのコンタクト抵抗が増大し、歩留まりが低
下する要因の一つとなる。
本発明は、上記のような従来のＴＦＴアレイの課題を解
決するためになされたもので、透明導電膜の高抵抗化を
抑制できるＴＦＴアレイ及びその製造方法を得ることを
目的とする。
決するためになされたもので、透明導電膜の高抵抗化を
抑制できるＴＦＴアレイ及びその製造方法を得ることを
目的とする。
課題を解決するための手段
この発明に係るＴＦＴアレイは、透明絶縁基板上及び前
記基板上に形成された透明電極上の一部に酸化硅素膜を
形成し、前記酸化硅素膜上にゲート電極を形成し、前記
酸化硅素膜上及び前記ゲート電極上に酸化タンタル膜を
形成したものである。
記基板上に形成された透明電極上の一部に酸化硅素膜を
形成し、前記酸化硅素膜上にゲート電極を形成し、前記
酸化硅素膜上及び前記ゲート電極上に酸化タンタル膜を
形成したものである。
作用
本発明においては、上述のような構成を採用することに
より、透明導ｔＨの高抵抗化が抑制されたＴＰＴアレイ
を実現することが可能となる。
より、透明導ｔＨの高抵抗化が抑制されたＴＰＴアレイ
を実現することが可能となる。
実施例
以下、本発明の実施例を図について説明する。
第１図、第２図は本発明の一実施例を示す。第１図は本
発明の一実施例による表示装置のＴＦＴアレイ部の部分
平面図、第２図は第１図のＡ−Ａ’線部分の断面図を示
している。以下、本実施例の構成の具体的なプロセスに
ついて述べる。
発明の一実施例による表示装置のＴＦＴアレイ部の部分
平面図、第２図は第１図のＡ−Ａ’線部分の断面図を示
している。以下、本実施例の構成の具体的なプロセスに
ついて述べる。
まず、ガラス等の透明絶縁基板１上に酸化錫を含む酸化
インジウム等の透明導電膜をスパッタリング法等で１０
００人堆積する。この後、ホトリングラフィ等の方法で
画素電極２を形成する。次に、少なくともこの画素電極
２を覆うように酸化珪素膜１３を常圧化学気相成長法等
で堆積する。この酸化珪素Ｍ１３の膜厚は２００人ない
し２０００人であるが、酸化珪素膜１３のエツチングの
容易さおよび透明導電膜の高抵抗化の度合から５００人
が適当である。
インジウム等の透明導電膜をスパッタリング法等で１０
００人堆積する。この後、ホトリングラフィ等の方法で
画素電極２を形成する。次に、少なくともこの画素電極
２を覆うように酸化珪素膜１３を常圧化学気相成長法等
で堆積する。この酸化珪素Ｍ１３の膜厚は２００人ない
し２０００人であるが、酸化珪素膜１３のエツチングの
容易さおよび透明導電膜の高抵抗化の度合から５００人
が適当である。
この後、スパッタリング法等でクロム等の金属を堆積し
、ゲート電極及び配線３を形成する０次に、ゲート絶縁
膜４である酸化タンタル及び窒化珪素を、それぞれスパ
ッタリング法及びプラズマＣＶＤ法等により堆積し、さ
らに非ドープ水素化アモルファスシリコン等の真性半導
体膜５、及びそれに対して充分なエンチング選択比を有
するバッジベージジン膜６である窒化珪素等をプラズマ
ＣＶＤ法等により連続して堆積する。
、ゲート電極及び配線３を形成する０次に、ゲート絶縁
膜４である酸化タンタル及び窒化珪素を、それぞれスパ
ッタリング法及びプラズマＣＶＤ法等により堆積し、さ
らに非ドープ水素化アモルファスシリコン等の真性半導
体膜５、及びそれに対して充分なエンチング選択比を有
するバッジベージジン膜６である窒化珪素等をプラズマ
ＣＶＤ法等により連続して堆積する。
次に、パッシベーション膜６を少なくともＴＰＴのチャ
ネル部に島状に形成した後、りん等をドープした水素化
アモルファスシリコン等のオーミックコンタクト半導体
Ｍ７をプラズマＣＶＤ法等で堆積する。次に、画素電極
２とドレイン電極１０とを接続するためのコンタクトホ
ール８を形成した後、Ａ１等の金属をスパッタリング法
等により堆積し、ソース電極及び配線９とドレイン電極
１０を形成する。最後に、ソース電極及び配線９とドレ
イン電極１０を形成するためのマスク及び、上記パッシ
ベーション膜６をエツチングストッパとして用い、オー
ミックコンタクト半導体膜７および真性半導体膜５を除
去する。
ネル部に島状に形成した後、りん等をドープした水素化
アモルファスシリコン等のオーミックコンタクト半導体
Ｍ７をプラズマＣＶＤ法等で堆積する。次に、画素電極
２とドレイン電極１０とを接続するためのコンタクトホ
ール８を形成した後、Ａ１等の金属をスパッタリング法
等により堆積し、ソース電極及び配線９とドレイン電極
１０を形成する。最後に、ソース電極及び配線９とドレ
イン電極１０を形成するためのマスク及び、上記パッシ
ベーション膜６をエツチングストッパとして用い、オー
ミックコンタクト半導体膜７および真性半導体膜５を除
去する。
このプロセスに示すように、透明画素電極とゲート絶縁
膜である酸化タンタルとの間に、眉間絶縁膜として酸化
珪素を挿入した構成を採用することにより、画素電極で
ある酸化錫を含む酸化インジウム等の透明導電膜が、そ
の上に酸化タンタルを堆積することによって高抵抗化す
るのを抑制でき、歩留まりの向上を図ることができる。
膜である酸化タンタルとの間に、眉間絶縁膜として酸化
珪素を挿入した構成を採用することにより、画素電極で
ある酸化錫を含む酸化インジウム等の透明導電膜が、そ
の上に酸化タンタルを堆積することによって高抵抗化す
るのを抑制でき、歩留まりの向上を図ることができる。
なお、上記実施例では、酸化インジウム等の透明導電膜
を透明画素電極の形成のみに用いたが、これ以外にチッ
プオングラス実装などの用途に用いた場合にも適用でき
ることはいうまでもない。
を透明画素電極の形成のみに用いたが、これ以外にチッ
プオングラス実装などの用途に用いた場合にも適用でき
ることはいうまでもない。
また、上記実施例では、薄膜トランジスタからなるアレ
イについてのみ説明したが、非線形な特性を示す能動素
子であれば、これ以外のものでも通用できることはいう
までもない。
イについてのみ説明したが、非線形な特性を示す能動素
子であれば、これ以外のものでも通用できることはいう
までもない。
また、上記実施例では、半導体膜としてアモルファスシ
リコンを用いたものを示したが、多結晶シリコン等シリ
コン系の半導体であればよいことはいうまでもない。
リコンを用いたものを示したが、多結晶シリコン等シリ
コン系の半導体であればよいことはいうまでもない。
発明の効果
以上のように、この発明に係る薄膜トランジスタアレイ
によれば、透明導電膜と酸化タンタルとの間に、眉間絶
縁膜として酸化珪素を挿入した構造を採用することによ
り、透明導電膜の高抵抗化が抑制され、コンタクト抵抗
の増大を抑制できる。
によれば、透明導電膜と酸化タンタルとの間に、眉間絶
縁膜として酸化珪素を挿入した構造を採用することによ
り、透明導電膜の高抵抗化が抑制され、コンタクト抵抗
の増大を抑制できる。
第１図は本発明の一実施例によるＴＦＴアレイの部分平
面図、第２図は第１図のＡ−Ａ’線部の断面図、第３図
は従来のＴＦＴアレイの部分平面図、第４図は第３図の
Ｂ−Ｂ’線部の断面図である。 １・・・・・・透明絶縁基板、２・・・・・・画素電極
、３・・・・・・ゲート電極及び配線、４・・・・・・
ゲート絶縁膜、５・・・・・・真性半導体膜、６・・・
・・・パッシベーション膜、７・・・・・・オーミック
コンタクト半導体膜、８・・・・・・ドレイン・画素電
極のコンタクト部、９・・・・・・ソース電極及び配線
、１０・・・・・・ドレイン電極、１１・旧・・ソース
・ドレイン電極のマスクでエツチングされる真性半導体
膜、１２・・・・・・ソース・ドレイン電極のマスクで
エツチングされるオーミックコンタクト半導体膜、１３
・・・・・・層間絶縁層。 代理人の氏名 弁理士 小鍜治 明 はが２名１０−−
ドレインｔＭＬ 第１図
面図、第２図は第１図のＡ−Ａ’線部の断面図、第３図
は従来のＴＦＴアレイの部分平面図、第４図は第３図の
Ｂ−Ｂ’線部の断面図である。 １・・・・・・透明絶縁基板、２・・・・・・画素電極
、３・・・・・・ゲート電極及び配線、４・・・・・・
ゲート絶縁膜、５・・・・・・真性半導体膜、６・・・
・・・パッシベーション膜、７・・・・・・オーミック
コンタクト半導体膜、８・・・・・・ドレイン・画素電
極のコンタクト部、９・・・・・・ソース電極及び配線
、１０・・・・・・ドレイン電極、１１・旧・・ソース
・ドレイン電極のマスクでエツチングされる真性半導体
膜、１２・・・・・・ソース・ドレイン電極のマスクで
エツチングされるオーミックコンタクト半導体膜、１３
・・・・・・層間絶縁層。 代理人の氏名 弁理士 小鍜治 明 はが２名１０−−
ドレインｔＭＬ 第１図
Claims (2)
- （１）透明絶縁基板と、前記基板上に所定のパターンに
形成された透明電極と、前記基板上及び前記透明電極上
の一部に形成された酸化硅素膜と、前記酸化硅素膜上に
形成されたゲート電極と、前記酸化硅素膜上及び前記ゲ
ート電極上に形成された酸化タンタル膜とを備えたこと
を特徴とする薄膜トランジスタアレイ。 - （２）透明絶縁基板上に所定のパターンに形成し、前記
基板上及び前記透明電極上の一部に酸化硅素膜を形成し
、前記酸化硅素膜上にゲート電極を形成し、前記酸化硅
素膜上及び前記ゲート電極上に酸化タンタル膜を形成し
たことを特徴とする薄膜トランジスタアレイの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27394590A JP2608985B2 (ja) | 1990-10-11 | 1990-10-11 | 薄膜トランジスタアレイ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27394590A JP2608985B2 (ja) | 1990-10-11 | 1990-10-11 | 薄膜トランジスタアレイ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147225A true JPH04147225A (ja) | 1992-05-20 |
| JP2608985B2 JP2608985B2 (ja) | 1997-05-14 |
Family
ID=17534762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27394590A Expired - Fee Related JP2608985B2 (ja) | 1990-10-11 | 1990-10-11 | 薄膜トランジスタアレイ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608985B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599962A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH027564A (ja) * | 1988-06-27 | 1990-01-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH02153325A (ja) * | 1988-12-05 | 1990-06-13 | Sharp Corp | 表示電極基板の製造方法 |
-
1990
- 1990-10-11 JP JP27394590A patent/JP2608985B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599962A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH027564A (ja) * | 1988-06-27 | 1990-01-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH02153325A (ja) * | 1988-12-05 | 1990-06-13 | Sharp Corp | 表示電極基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608985B2 (ja) | 1997-05-14 |
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