KR100403931B1 - 박막트랜지스터 - Google Patents

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KR100403931B1
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츠바타토시히데
히라키주니치
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샤프 가부시키가이샤
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Abstract

소스전극 및 드레인전극 형성용의 Ta막과, 불순물을 포함하는 비정질 실리콘반도체층이 되는 비정질 실리콘막을, 선택비를 설정하지 않은 조건으로 연속으로 에칭한다. 이에 의해, 1회의 에칭으로 소스전극 및 드레인전극과 비정질 실리콘반도체층를 형성할 수 있음과 동시에, 백(back)채널영역에, 소스전극 및 드레인전극을 형성하고 있는 금속막의 결정입경을 반영한 수백 Å 오더(order)의 표면요철이 형성된다. 이 요철은 박막트랜지스터의 OFF전류치의 증가를 억제한다. 또한, 이 박막트랜지스터의 제조방법에 의하면, 공정수를 감소시켜 비용을 절감할 수 있다.

Description

박막트랜지스터{THIN FILM TRANSISTOR}
본 발명은 박막트랜지스터, 특히 비정질 실리콘으로 이루어지는 반도체막이 사용된 박막트랜지스터에 관한 것이다.
최근, 액정표시장치는, 소형, 박형, 저소비전력, 및 경량등의 특징 때문에 각종 전자기기에 널리 사용되고 있다. 특히, 능동소자로서 스위칭소자를 갖는 액티브매트릭스형 액정표시장치는 CRT (Cathode Ray Tube)와 동등한 표시특성이 얻어지기 때문에, 퍼스널 컴퓨터등의 OA기기나 휴대 텔레비전 등의 AV기기에 널리 응용되어 있다. 이러한 액티브매트릭스형 액정표시장치의 구조의 구체예를, 도6을 사용하여 설명한다.
도6은 일반적인 액티브매트릭스형 액정표시장치의 구조를 도식적으로 나타낸 단면도이다. 상기 액티브매트릭스형 액정표시장치는, TFT(Thin Film Transistor)기판(101)과 대향기판(102)이 대향배치되어, 이들 양 기판(101,102) 사이에 액정(103)이 봉입됨으로써 구성되어 있다.
TFT 기판(101)은, 투명절연성기판(104)에 있어서의 액정(103)배치측 표면에, 게이트전극(105), 소스버스라인(도시 안함), TFT(도시 안함) 및 상기 TFT에 접속된 화소전극(106)을 포함하고, 이들 표면을 덮도록 배향막(107)을 더 포함하는 구성이다. 또한, 상기 배향막(107)의 표면에는, 러빙처리가 행해지고 있다.
한편, 대향기판(102)은, 투명절연성기판(108)에 있어서의 액정(103)배치측표면에 배치된 칼라필터(도시 안함)상에, 투명전극(109) 및 배향막(110)이 순차로 제공된 구성이다. 또한, 상기 배향막(110)의 표면에는, 러빙처리가 행해지고 있다. 한편, 도6에서 111 및 112는 편광판이다.
다음, 상기 액티브매트릭스형 액정표시장치에 사용되고 있는 종래의 TFT의 구체적인 구조에 관해서, 도7 및 도8에 따라 설명한다. 도7은 상기 TFT 기판(101)에 있어서의 1화소당의 구성을 나타낸 평면도이고, 도8은 도7의 B-B 선단면도이다.
도7에 나타낸 바와 같이, 상기 TFT 기판(101)에는, 게이트버스라인(113) 및 소스버스라인(114)이 매트릭스 형태로 배치되어 있다. 게이트버스라인(113)으로부터는 게이트전극(105)이, 소스버스라인(114)으로부터는 소스전극(115)이, 각각 1화소마다 분기하고 있다.
다음, 도8의 단면도를 사용하여, 상기 TFT의 구체적인 구조를 제조공정과 동시에 설명한다.
우선, 투명절연성기판(104)상에 게이트전극(105)이 형성되고, 게이트전극
(105)을 덮도록 그 위에 게이트절연막(116)이 성막된다. 그 후, 상기 게이트절연막(116)상에, 불순물을 포함하지 않은 비정질 실리콘반도체층(117) 및 불순물을 포함하는 비정질 실리콘반도체층(118)이 섬 형태로 패터닝된다. 또한, 소스전극(115) 및 드레인전극(119)을, 불순물을 포함하는 비정질 실리콘반도체층(118)에 에칭선택비를 설정하여 에칭함으로써 형성한다(비정질 실리콘반도체층(118)은 완전히 에칭되지 않는다). 그 후, 소스/드레인 분리부분의 형성을 위해 불순물을 포함하는 비정질 실리콘반도체층(118)을 에칭하고, 또한 화소전극(106)을 투명전극에 의해 형성한다. 그 후, 보호막(120)으로 TFT 기판(101)의 표면전체가 피복된다.
한편, 소스전극(115)과 드레인전극(119) 사이(소스/드레인 분리부분)의, 불순물을 포함하지 않은 비정질 실리콘반도체층(117)의 표면 또는 계면에 형성된, 후술하는 OFF전류가 흐르는 경로를, 이하 백채널(back channel)이라 한다.
그러나, 상기 종래의 제조방법에 의해 제조되는 박막트랜지스터에는, 보호막상의 오염에 의한 정전하가 만드는 전계나 보호막 자체의 대전에 의한 전계가 백채널의 임계치 이하가 되면, 백채널효과에 의해 TFT의 OFF전류치(OFF일 때의 리크전류치)가 증가하는 문제점이 발생한다. TFT의 ON/OFF 전류비는 액정표시장치의 콘트라스트를 결정하는 것이고, 액정표시장치에 있어서 콘트라스트는 표시품위상 중요한 요인이라 할 수 있다. 백채널효과에 의한 TFT의 OFF전류치의 증가현상은, 박막트랜지스터의 장기간에 걸친 동작에 의해 야기되기 때문에, 상기한 바와 같은 문제점은 제품의 신뢰성에 관계되는 중요한 문제라고 할 수 있다.
여기서, 백채널효과는, 외부에서의 양이온 등에 의한 오염이나 보호막 자체가 양으로 대전함으로써, 이것들의 정전하에 의해서 백채널에 전자가 유도되는 현상이다.
여기서, 상기와 같은 문제점을 해결하기 위한 기술로서, 예컨대 일본국 공개특허공보 제 8-8440호 (1996년 1월12일 공개)에는, 백채널부의 비정질 실리콘반도체층과 보호막 사이에 p형 비정질 실리콘층을 형성하여, 백채널에 전자가 유도되는 것에 의해 생기는 OFF전류치의 증가를 방지하는 효과가 개시되어 있다.
그러나, 상기 공보(일본국공개특허공보 8-8440호 공보)에 개시되어 있는 박막트랜지스터의 구성에 의하면, p형 비정질 실리콘층을 형성하는 공정이 증가하기 때문에, 공정수 증가에 의한 비용증가 등의 문제가 있다.
이상과 같이, 종래 기술에 있어서는, 공정수를 저감하여 비용을 저감하고, 또한 TFT의 OFF전류치의 증가도 억제할 수 있는 박막트랜지스터를 제공할 수가 없었다.
본 발명의 목적은, 공정수를 저감하여 비용을 삭감하고, 또한 TFT의 OFF전류치의 증가를 억제할 수 있는 박막트랜지스터를 제공하는 것에 있다.
본 발명에 따른 박막트랜지스터는, 상기의 목적을 달성하기 위해서, 투명절연성 기판상에 배치된 게이트전극, 상기 게이트전극상에 게이트절연막을 통해 배치된 제 1 반도체층, 및 상기 제 1 반도체층상에 콘택트층으로서 기능하는 제 2 반도체층을 통해 배치된 소스전극 및 드레인전극을 포함하고, 상기 소스전극과 드레인전극과의 사이의 소스/드레인 분리부분에 있어서의 상기 제 1 반도체층의 표면은 요철을 갖는 형상이다.
한편, 소스전극과 드레인전극 사이의 제 1 반도체층의 표면을, 여기서는 백채널영역(백채널이 형성되는 영역)이라 한다.
상기의 구성에 의하면, 소스/드레인 분리부분에 있어서의 제 1 반도체층의 표면(백채널영역)에 형성된 요철에 의해, 상기 백채널영역에서 원자끼리의 결합이 끊어진 비결합상태의 면적을 증가시켜, 비결합의 수가 증가한다. 이에 따라, 백채널영역에서 캐리어가 포획되는 결함이 증가하여, 밴드가 구부러지는 영향을 억제할 수 있고, 그 결과로서 백채널의 임계치를 증가시킨다. 외부에서의 양이온 등에 의한 오염으로써 형성되는 전계나, 또는 예컨대 백채널상에 형성되는 보호막 자체가 양으로 대전함으로써 형성되는 전계가, 백채널의 임계치 이상으로 되면, OFF전류치가 증가한다. 따라서, 본 발명의 구성과 같이 백채널의 임계치를 증가시킴으로써, 결과적으로 OFF전류치를 감소시킬 수 있다.
이에 의해, OFF전류치의 증가를 억제시켜, 제품의 신뢰성의 저하 즉 패널의 장시간구동에 의한 콘트라스트의 저하를 억제할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타낸 기재에 의해서 충분히 알 것이다. 또한, 본 발명의 이점은 첨부도면을 참조한 후의 설명으로 명백하게 될 것이다.
도1은 본 발명의 1 실시예에 따른 박막트랜지스터가 제공된 액티브매트릭스형 액정표시장치의 구조를 도식적으로 나타낸 단면도이다.
도2는 상기 액티브매트릭스형 액정표시장치의 1화소당의 구성을 나타낸 평면도이다.
도3은 도2의 A-A 선단면도이다.
도4a∼도4d는 상기 박막트랜지스터의 제조공정을 나타낸 공정도이다.
도5a는 상기 박막트랜지스터의 백채널효과에 의한 OFF전류를 설명하기 위한 설명도이다.
도5b는 상기 박막트랜지스터의 백채널영역에 소스전극 및 드레인전극용의 금속막의 결정입경을 반영한 요철을 발생시키는 메카니즘을 설명하기 위한 설명도이다.
도6은 박막트랜지스터가 제공된 일반적인 액티브매트릭스형 액정표시장치의 구조를 도식적으로 나타낸 단면도이다.
도7은 종래의 TFT를 포함하는 액티브매트릭스형 액정표시장치의 1화소당의 구성을 나타낸 평면도이다.
도8은 도7의 B-B 선단면도이다.
본 발명의 1 실시예에 관해서 도1 내지 도6에 따라서 설명하면, 이하와 같다.
도1은 본 실시예에 따른 박막트랜지스터(이후, TFT(Thin Film Transistor)라 함)를 사용한 액티브매트릭스형 액정표시장치의 구조를 도식적으로 나타낸 단면도이다. 상기 액티브매트릭스형 액정표시장치는, TFT 기판(1)과 대향기판(2)이 대향배치되어, 이들의 양 기판(1,2) 사이에 액정(3)이 봉입됨으로써 구성되어 있다.
TFT 기판(1)은, 투명절연성기판(4)의 액정(3)배치측 표면에, 게이트전극(5), 소스버스라인(도시 안함), TFT (도시 안함), 및 TFT에 접속된 화소전극(6)을 포함하고, 또한 이들의 표면을 덮도록 배향막(7)을 포함한다. 또한, 상기 배향막(7)의 표면에는 러빙처리가 행해지고 있다.
대향기판(2)은, 투명절연성기판(8)의 액정(3)배치측 표면에 배치된 칼라필터(도시 안함)상에, 투명전극(9), 배향막(10)이 이 순서로 제공됨으로써 구성되어 있다. 또한, 상기 배향막(10)의 표면에는 러빙처리가 행해지고 있다. 또한, 도중의 11 및 12는 편광판이다.
다음에, 상기 액티브매트릭스형 액정표시장치에 사용되고 있다, 본 실시예에 따른 TFT의 구체적인 구조에 관해서, 도2 및 도3에 근거하여 설명한다. 도2는 상기 TFT 기판(1)에 있어서의 1화소당의 구성을 나타낸 평면도이고, 도3은 도2의 A-A 선단면도이다.
도2에 나타낸 바와 같이, 상기 TFT 기판(1)에는, 게이트버스라인(13) 및 소스버스라인(14)이 매트릭스 형태로 배치되어 있다. 이들 게이트버스라인(13) 및 소스버스라인(14)으로부터는, 1화소마다 게이트전극(5) 및 소스전극(15)이 각각 분기하고 있다.
다음, 도3의 단면도를 참조하여, 상기 TFT 기판(1)에 제공되고 있는 TFT의 구조에 관해서, 상세히 설명한다.
투명절연성기판(4)상에 게이트전극(5)이 배치되고, 또한 그 표면전체를 게이트절연막(16)이 피복하고 있다. 게이트전극(5)의 상부에는, 게이트절연막(16)을 통해 불순물을 포함하지 않은 비정질 실리콘반도체층(제 1 반도체층)(17)이 배치되어 있다. 또한, 상기 비정질 실리콘반도체층(17)상에는, 불순물을 포함하는 비정질 실리콘반도체층(제 2 반도체층)(18)을 통해, 소스전극(15)/드레인전극(19)이 제공되고 있다. 소스전극(15)과 드레인전극(19) 사이(이후, 소스/드레인 분리부분이라 한다)에 있어서의 불순물을 포함하지 않은 비정질 실리콘반도체층(17)의 표면(17a)에는, 수백Å RMS 오더의 표면요철이 형성되어 있다.
소스전극(15)과 드레인전극(19) 사이의 비정질 실리콘반도체층(17)의 표면을, 이후, 백채널영역(백채널이 형성되는 영역)이라 한다. 후술하는 제조공정의 설명으로 자세히 기재하지만, 백채널영역에 형성되는 표면요철은, 소스전극(15) 및 드레인전극(19)에 사용되는 금속막의 결정입경을 반영하여 형성되는 것이다. 또한, 상기 표면요철의 작용효과에 관해서도, 후에 자세히 설명한다.
또한, 투명전극으로 이루어지는 화소전극(6)이 드레인전극(19)과 접속하도록 배치되어 있고, TFT 기판(1)의 표면전체는 보호막(20)으로 피복되어 있다.
다음, 도4를 참조하여, 상기 TFT 기판(1)의 제조방법, 및 각 부재에 사용되는 재료에 관해서 설명한다.
우선, 유리 등으로 이루어지는 투명절연성기판(4)상에 탄탈(Ta)막을 성막하여, 포토리소그라피 공정 및 드라이에칭 등의 에칭공정에 의해 게이트전극(5)을 형성한다(도4a 참조). 본 실시예에 있어서는, 게이트전극(5)의 재료로서 Ta를 사용하고 있지만, 소망의 버스라인저항이 얻어지는 금속이면잘, 예컨대 알루미늄 (Al),티탄(Ti), 크롬(Cr)등의 금속이나 이것들의 합금 등을 사용하는 것도 가능하다. 또한, TiN/Ta/TaN, Ti/A1/Ti 등의 적층구조로 이루어지는 막을 사용하는 것도 가능하다.
다음, 상기 게이트전극(5)을 포함하는 투명절연성기판(4)의 표면전체에, 질화실리콘(SiN) 등으로 이루어지는 게이트절연막(16), 불순물을 포함하지 않은 비정질 실리콘 및 불순물을 포함하는 비정질 실리콘을, 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 연속하여 성막한다. 그 후, 포토리소그라피 공정 및 에칭공정에 의해, 불순물을 포함하지 않은 비정질 실리콘막(17') 및 불순물을 포함하는 비정질 실리콘막(18')을, 섬 형태로 패터닝한다(도4b 참조).
다음, 상기 비정질 실리콘막(17') 및 비정질 실리콘막(18')상에 Ta 막을 성막한 후, 상기 Ta막을 포토그소그라피 공정을 사용하여 소스전극(15) 및 드레인전극(19)이 되도록 패터닝한다. 또한, 소스전극(15) 및 드레인전극(19)형성용의 Ta막과, 그 기초의 불순물을 포함하는 비정질 실리콘막(18')을, 에칭선택비를 설정하지 않은 조건으로 연속하여 드라이에칭함으로써, 소스/드레인 분리부분(21)을 형성한다. 이에 의해, 불순물을 포함하지 않은 비정질 실리콘반도체층(17), 불순물을 포함하는 비정질 실리콘반도체층(18), 소스전극(15), 및 드레인전극(19)이 완성된다(도4c 참조).
이상과 같이, 소스전극(15) 및 드레인전극(19)형성용의 Ta막과, 불순물을 포함하는 비정질 실리콘반도체층(18)이 되는 비정질 실리콘막(18')을, 선택비를 설정하지 않은 조건으로 연속으로 에칭함으로써, 백채널영역에, 소스전극(15) 및 드레인전극(19)을 형성하고 있는 금속막(여기서는 Ta막)의 결정입경을 반영한 수백Å RMS 오더의 표면요철이 형성된다(도중, 17a에 나타냄).
본 실시예에 있어서는, 소스전극(15) 및 드레인전극(19)에 Ta막을 사용하고있지만, 이에 한정되지 않고, 소망의 버스라인저항이 얻어지는 금속이면 사용가능하고, 예컨대 알루미늄(Al), 티탄(Ti), 크롬(Cr) 등의 금속이나 합금을 사용할 수 있다. 또한, TiN/Ta/TaN, Ti/A1/Ti 등의 적층구조로 이루어지는 막을 사용하는 것도 가능하다. 또한, 소스전극(15) 및 드레인전극(19)에는, 일반적인 금속막 뿐만 아니라, 예컨대 IT0(Indium Tin Oxide)등의 투명도전성막을 사용할 수 있다.
그 후, 화소전극(6)을 드레인전극(19)과 접속시켜 형성하여, 플라즈마 CVD법에 의해, 보호막(20)으로서 SiN 등을 TFT 기판(1) 전면에 피복한다(도4d 참조).
다음, 상기한 바와 같이, 백채널영역(17a)에 형성된 표면요철의 작용효과에 관해, 도5a를 사용하여 설명한다.
백채널영역(17a)에 형성된 표면요철은, 상기한 바와 같이 소스전극(15) 및 드레인전극(19)을 형성하고 있는 금속막의 결정입경을 반영하여 수백Å RMS 오더의 요철로 되어있다. 이 표면요철은, 결정의 소친밀에 해당하여 에칭속도에 차가 발생하기 때문에 형성된다. 이러한 표면요철에 의해, 백채널영역(17a)에서 원자끼리의 결합이 끊어진 비결합상태의 면적을 증가시키는 것으로 되어, 비결합의 수가 증가한다. 이에 따라, 백채널영역(17a)의 결함이 증가하여, 결과적으로 백채널의 임계치를 증가시키게 된다.
한편, 외부에서의 양이온 등에 의한 오염에 의해 형성되는 전계나, 보호막(20) 자체가 양으로 대전하는 것에 의해 형성되는 전계가, 백채널의 임계치 이상이 되면, 백채널효과에 의해 형성되는 전류경로 BC(도5a 참조)를 흐르는 OFF전류치가 증가한다. 따라서, 본 발명과 같이 백채널의 임계치를 크게 하는 것은 결과적으로 OFF전류치를 감소시키게 된다. 한편, 도5a중의 CH는 TFT ON일 때의 ON전류경로를 나타내고 있다.
한편, 백채널효과는, 외부에서의 양이온 등에 의한 오염이나 보호막자체의 정대전에 의해, 이들의 정전하에 의해서 백채널에 전자가 유도되는 현상이다.
또한, 종래의 제조방법과 같이(도8 참조), 불순물을 포함하는 비정질 실리콘반도체층(118)과 선택비를 갖게 한 에칭조건으로 소스전극(115) 및 드레인전극(119)을 에칭하고, 그 후, 불순물을 포함하는 비정질 실리콘반도체층(118)의 소스/드레인 분리부분을 분리에칭하는 방법으로서는, 수백Å RMS 오더의 표면요철밖에 형성할 수 없다. 따라서, 백채널효과를 억제하기 위해서 충분한 레벨까지 백채널영역(17a)의 결함의 증가를 얻을 수 없다. 따라서, 종래 방법으로 OFF전류치를 저감시키는 것은 곤란하다.
이와 반대로, 본 실시예에 따른 TFT의 제조방법을 사용함으로써, OFF전류치의 저감을 가능하게 하는 백채널영역(17a)의 표면요철형상을, 용이하게, 또한 TFT 기판(1)의 가공의 수율을 감소시키지 않고 제조할 수 있다. 또한, 제조비용을 증가시키지 않고 백채널영역(17a)의 요철형상을 형성할 수 있다.
본 실시예의 에칭방법을 사용함으로써, 소스전극(15)과 드레인전극(19) 사이의 제 1 반도체층의 표면(백채널영역)에, 소스전극(15) 및 드레인전극(19)형성용의 금속막의 결정입경을 반영한 요철이 형성된다. 이 표면요철이 형성되는 메카니즘으로서 다음 이유가 고려된다.
금속막에는, 결정립과 결정립의 계면이 에칭되기 쉬운 성질이 있는 것으로,"결정립계" 와 "결정립내부" 사이에서 에칭속도의 차가 생긴다. 즉, 결정의 소친밀에 따라 금속막의 에칭속도에 차가 생긴다. 도5b에 나타낸 바와 같이, 비정질 실리콘반도체층(17)의 요부가 결정립계에 대응하고, 비정질 실리콘반도체층(17)의 철부는 결정립내부에 대응하도록 에칭된다. 도5b에서, "K"가 금속막의 결정입경에 대응하고 있다. 구체적으로, 도5b에 나타낸 바와 같이, 소스전극(15) 및 드레인전극(19)을 분리형성하기 위해서, 금속막을 포토레지스트패턴 Re를 사용하여 에칭할 때, K의 주위에서 에칭이 우선적으로 일어나고 있다. 이 결과, 비정질 실리콘반도체층(17) 표면에 요철이 형성되어 있다.
비정질 실리콘반도체층(17)표면에서의 요철의 RMS치로서는, 100Å∼900Å의 범위내인 것이 바람직하다. 더욱 바람직하게는 200Å∼800Å의 범위내인 것이 좋다.
RMS의 정의는 이하와 같다.
RMS = {Σ(Zi - Zave)2/N}1/2
N ···데이터 포인트수
Zi ···각 데이터 포인트의 Z값
Zave···모든 Z값의 평균
Z···표면거칠기 측정기(AFM: Atomic Force Microscope)에 의해 측정한 각 포인트의 요철의 높이.
상기 RMS치는, 일반적으로 주기함수의 자승의 1주기분의 평균치의 평방근이고, 표준편차와는 다르지만, 본 발명에 있어서는, RMS치는 표준편차로서 정의된다. 즉, 에칭정밀도의 변동이 없이, 이상적인 결정막의 결정립계를 반영하는 요철을 형성하는 경우는, 반도체층 표면의 요철이 주기함수로서 파악되지만, 실제로는 완전한 주기함수가 되지 않기 때문에, 수 주기에 걸친 제곱평균의 평방근 표준편차와 동일하게 된다.
요철의 RMS치가 100Å∼900Å인 경우는, 100Å 이상의 범위로, 백채널영역에서의 원자끼리의 결합이 끊어진 비결합상태를 가지는 면적을 요철에 의해 증가시킬 수 있다. 또한, 900Å 이하의 범위에서는, 표면상태로서 별도의 막을 더욱 그 위에 적층하는 경우에 있어서 밀착성의 저하등의 악영향이 발생하지 않는다. 따라서, 최종 반도체소자에 있어서의 백채널영역에서 비결합의 수를 증가시킬 수 있다. 이에 의해, 백채널영역의 결함이 증가하게 되면, 백채널의 임계치도 증가하게 된다.
요철의 RMS치가 200∼800Å인 경우는, 200Å 이상의 범위에서는, 백채널영역에서의 원자끼리의 결합이 끊어진 비결합상태를 가지는 면적을 요철에 의해 증가시키는 것을 충분히 할 수 있다. 또한, RMS치가 800Å 이하인 범위에서는, 표면상태로서 별도의 막을 더욱 그 위에 적층하는 경우에 있어서 밀착성의 저하등의 악영향을 보다 발생시키기 어려울 수 있다. 그 때문에, 완성한 반도체소자에 있어서의 백채널영역에서 비결합의 수를 증가시킬 수 있다. 이에 의해, 백채널영역의 결함이 증가하게 되어, 백채널의 임계치를 증가시키게 된다. 따라서, RMS치가 100∼900Å인 경우보다 백채널영역의 결함을 보다 넓은 면적으로 양호한 상태로 얻을 수 있다.
이에 의해, OFF전류치의 증가를 효과적으로 억제시켜, 제품의 신뢰성의 저하, 즉 패널의 장시간구동에 의한 콘트라스트의 저하를 보다 확실히 억제할 수 있다.
다음에, 본 실시예에 따른 박막트랜지스터의 제조방법의 구체예에 관해서, 특히 도4b 및 도4c의 공정도를 사용하여 설명한다.
이하에, 도4b로 나타낸 공정의 구체예에 관해서 설명한다.
우선, 불순물을 포함하지 않은 비정질 실리콘을, 플라즈마 CVD 장치에 의해 다음 조건하에서 형성한다.
파워 ···500W,
압력 ···150 Pa,
막두께 ···200∼2000Å .
상기 불순물을 포함하지 않은 비정질 실리콘막의 하한막두께(200Å)는, 트랜지스터의 소망의 OFF전류치를 확보하기 위한 하한막두께이다. 한편, 상한막두께(2000Å)는, 트랜지스터의 소망의 OFF전류치를 확보하기 위한 상한막두께이다.
다음에, 불순물을 포함하는 비정질 실리콘을, 다음 조건하에서 형성한다.
파워 ···800 W ,
압력 ···180 Pa ,
막두께 ···200∼1000Å .
상기 불순물을 포함하는 비정질 실리콘막의 하한막두께(200Å)는 트랜지스터의 소망의 OFF전류치를 확보하기 위한 하한막두께이다. 한편, 상한막두께(1000Å)는, 제조비용을 낮추기 위한 상한막두께이다.
이상과 같이 성막된 불순물을 포함하지 않은 비정질 실리콘막과 불순물을 포함하는 비정질 실리콘막은, 포토리소그라피 공정 및 에칭공정에 의해 섬 형태로 패터닝되어, 불순물을 포함하지 않은 비정질 실리콘막(17'), 불순물을 포함하는 비정질 실리콘막(18')이 된다.
다음, 도4c에 나타낸 공정에 관해서 설명한다.
섬 형태로 패터닝된 불순물을 포함하지 않은 비정질 실리콘막(17'),불순물을 포함하는 비정질 실리콘막(18')상에, 소스전극(15) 및 드레인전극(19)형성용으로서, 스퍼터링장치에 의해 다음 조건하에서 Ta 막을 성막한다:
파워: 10 kw,
압력: 0.7 Pa,
막두께: 100Å 이상.
그 후, 드라이에칭장치를 사용하여, 다음 조건하에서, 상기 Ta막과 상기 불순물을 포함하는 비정질 실리콘반도체막(18')을, 소스/드레인 분리부분(21)을 형성하기 위해, 에칭선택비를 설정하지 않고 연속으로 에칭한다.
상기 Ta막과 상기 불순물을 포함하는 비정질 실리콘반도체막(18')의 상기 에칭공정에 의해, 백채널영역(17a)에 수백Å RMS 오더의 표면요철이 형성된다.
상기와 같은 방법으로, 불순물을 포함하지 않은 비정질 실리콘반도체층(17), 불순물을 포함하는 비정질 실리콘반도체층(18), 소스전극(15) 및 드레인전극(19)이형성된다.
한편, 본 실시예에서 사용한 성막조건 및 에칭조건은, 본 출원인 등이 사용한 성막장치 및 에칭장치에 알맞는 수치이고, 또한, 그러한 챔버(chamber)의 용적등의 장치조건을 사용하는 수치이다. 따라서, 본 발명은 이들의 수치에 한정되는 것이 아니라, 사용되는 장치에 따라서 적절히 변경가능하다.
또한, 본 실시예에 있어서는, 소스전극(15) 및 드레인전극(19)을 Ta막으로써 형성하고 있지만, 상기한 바와 같이, 소망의 버스저항이 얻어지는 금속이면 사용가능하다. 또한, 본 실시예에서는 반도체층에 비정질 실리콘을 사용했지만, 폴리실리콘이라도 동등하게 실시가능하다.
본 실시예의 박막트랜지스터는, 도6에 나타낸 액티브매트릭스형 액정표시장치에 형성가능하다. 상기의 액티브매트릭스형 액정표시장치는, 본 박막트랜지스터가 형성되는 TFT 기판(101)과 대향기판(102)이 대향배치되어, 이들 양기판(101,102)의 사이에 액정(103)이 봉입됨으로써 구성되어 있다.
TFT 기판(101)은, 투명절연성기판(104)에 있어서의 액정(103)배치측 표면에, 게이트전극(105), 소스버스라인(도시 안함), TFT(도시 안함) 및 상기 TFT에 접속된 화소전극(106)이 매트릭스 형태로 배치되고, 그 위에 이들의 표면을 덮도록 배향막(107)이 배치되도록 구성되어 있다. 또한, 상기 배향막(107)의 표면에는, 러빙처리가 행해지고 있다.
대향기판(102)은, 투명절연성기판(108)에 있어서의 액정(103)배치측 표면에 배치된 칼라필터(도시 안함)상에, 투명전극(109)(대향전극), 배향막(110)이 순차로제공되어 구성된다. 또한, 상기 배향막(110)의 표면에는, 러빙처리가 행해지고 있다.
이상과 같이, 본 발명에 따른 박막트랜지스터는, 투명절연성기판상에 배치된 게이트전극, 상기 게이트전극상에 게이트절연막을 통해 배치된 제 1 반도체층, 상기 제 1 반도체층상에 콘택트층으로서 기능하는 제 2 반도체층을 통해 배치된 소스전극 및 드레인전극을 포함하고, 상기 소스전극과 드레인전극과의 사이의 소스/드레인 분리부분에 있어서의 상기 제 1 반도체층의 표면은, 요철을 갖는 형상이다.
또한, 상기 박막트랜지스터는, 상기 제 1 반도체층표면의 요철이, 100∼900Å RMS인 것이 바람직하다.
상기의 구성과 같이, 제 1 반도체층 표면에 형성되는 요철의 RMS치가, 100Å 이상의 범위에서는, 백채널영역에서의 원자끼리의 결합이 끊어진 비결합상태를 가진 면적을 요철에 의해 증가시킬 수 있다. 또한, RMS치가, 900Å 이하의 범위에서는, 표면상태로서 별도의 막을 더욱 그 위에 적층하는 경우에 있어서 악영향이 발생하지 않는다. 이에 의해, 최종 반도체소자에 있어서의 백채널영역에서 비결합의 수를 증가시킬 수 있다. 그 결과, 백채널 영역의 결함이 증가하게 되어, 백채널의 임계치를 증가시킨다.
이에 의해, OFF전류치의 증가를 효과적으로 억제하여, 제품의 신뢰성의 저하, 즉 패널의 장시간구동에 의한 콘트라스트의 저하를 보다 확실히 억제할 수 있다.
또한, 상기 박막트랜지스터는, 상기 제 1 반도체층 표면의 요철이, 200∼800Å RMS인 것이 바람직하다.
상기의 구성과 같이, 제 1 반도체층 표면에 제공되는 요철의 RMS치가, 200Å 이상의 범위에서는, 백채널영역에서의 원자끼리의 결합이 끊어진 비결합상태를 갖는 면적을 요철에 의해 증가시킬 수 있다. 또한, RMS치가 800Å 이하의 범위에서는, 표면상태로서 별도의 막을 더욱 그 위에 적층하는 경우에 있어서 보다 악영향이 생기기 어려울 수 있다. 그 때문에, 완성한 반도체소자에 있어서의 백채널영역에서 비결합의 수를 증가시킬 수 있다. 이에 의해, 백채널영역의 결함이 증가하게 되어, 백채널의 임계치를 증가시킨다. 따라서, RMS치가 100∼900Å인 경우보다 백채널영역의 결함을 보다 넓은 면적으로 양호한 상태로 얻을 수 있다.
이에 의해, OFF전류치의 증가를 효과적으로 억제하여, 제품의 신뢰성의 저하, 즉 패널의 장시간구동에 의한 콘트라스트의 저하를 보다 확실히 억제할 수 있다.
또한, 상기 박막트랜지스터는, 소스/드레인 분리부분에 있어서의 제 1 반도체층의 상기 요철이 상기 제 2 반도체층과 상기 소스전극 및 드레인전극 형성용의 금속막과의 에칭선택비를 설정하지 않은 연속에칭에 의해 형성되는 것이 바람직하다.
소스전극 및 드레인전극 형성용의 금속막과 제 2 반도체층의 소스/드레인 분리부분을 선택비를 설정하지 않은 조건으로 연속으로 에칭함으로써, 소스전극과 드레인전극 사이의 제 1 반도체층의 표면에, 소스전극 및 드레인전극 형성용의 금속막의 결정입경을 반영한 요철이 형성된다. 이 요철은, 결정의 소친밀에 따라 에칭속도에 차가 생기는 것으로 형성된다.
이상과 같이 백채널영역을 요철형상으로 형성함으로써, 상기 백채널영역에서 원자끼리의 결합이 끊어진 비결합상태의 면적을 증가시켜, 비결합의 수가 증가한다. 이에 따라, 백채널영역의 결함이 증가하고, 결과로서 백채널의 임계치를 증가시킨다. 외부에서의 양이온 등에 의한 오염으로써 형성되는 전계나, 또는 백채널상에 형성되는 보호막 자체가 양으로 대전하는 것 등에 의해 형성되는 전계가 백채널의 임계치 이하가 되면, OFF전류치가 증가한다. 따라서, 본 발명과 같이 백채널의 임계치를 증가시키면, 결과적으로 OFF전류치를 저감시키게 된다.
이에 의해, OFF전류치의 증가를 억제시켜 최종 생산품의 신뢰성의 저하를 억제하는 것도 가능해진다.
또한, 제 1 반도체층의 표면에 상기와 같은 요철을 형성할 때, 상기 연속에칭을 적용하면, 용이하게 요철형상을 형성할 수 있다. 따라서, 제 1 반도체층 표면의 요철형성에 의해 제조공정이 곤란하게 되지 않고 즉, 비용이 증가하지 않는다.
발명의 상세한 설명의 항에 있어서의 구체적인 실시태양 또는 실시예는, 어디까지나 본 발명의 기술내용을 밝히는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구사항과의 범위내에서, 여러가지로 변경하여 실시할 수 있는 것이다.

Claims (10)

  1. 투명절연성기판상에 배치된 게이트전극;
    상기 게이트전극상에 게이트절연막을 매개로 배치된 제 1 반도체층; 및
    상기 제 1 반도체층상에 콘택트층으로서 기능하는 제 2 반도체층을 매개로 배치된 소스전극 및 드레인전극을 포함하고,
    상기 소스전극과 드레인전극 사이의 소스/드레인 분리부분에 있어서의 상기 제 1 반도체층의 표면은 요철을 가지며,
    상기 제 1 반도체층의 요철은, 100Å∼900Å RMS의 범위내의 크기로 형성되어 있는 것을 특징으로 하는 박막트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 제 1 반도체층의 요철은, 200Å∼800Å RMS의 범위내의 크기로 형성되어 있는 박막트랜지스터.
  4. 제1항에 있어서, 상기 소스전극과 드레인전극 사이의 분리부분에 있어서의 제 1 반도체층의 상기 요철은, 상기 제 2 반도체층과 상기 소스전극 및 드레인전극 형성용의 금속막과의 에칭선택비를 설정하지 않은 연속에칭에 의해 형성되어 있는 박막트랜지스터.
  5. 제1항에 있어서, 상기 제 1 반도체층의 요철은, 소스전극 및 드레인전극 형성용의 금속막의 결정입경을 반영하여 형성되어 있는 박막트랜지스터.
  6. 매트릭스 형태로 배치되는 화소전극;
    상기 화소전극에 접속되는 박막트랜지스터로서, 투명절연성 기판상에 배치된 게이트전극과, 상기 게이트전극상에 게이트절연막을 매개로 배치된 제 1 반도체층과, 상기 제 1 반도체층상에 콘택트층으로서 기능하는 제 2 반도체층을 매개로 배치된 소스전극 및 드레인전극을 포함하며, 상기 소스전극과 드레인전극 사이의 소스/드레인 분리부분에 있어서의 상기 제 1 반도체층의 표면은 요철을 갖는 형상인 박막트랜지스터; 및
    상기 화소전극과 대향하고 그 사이에 액정이 봉입되는 대향전극을 포함하고 있는 액티브매트릭스형 액정표시장치.
  7. 제6항에 있어서, 상기 제 1 반도체층의 요철은, 100Å∼900Å RMS의 범위내의 크기로 형성되어 있는 액티브매트릭스형 액정표시장치.
  8. 제6항에 있어서, 상기 제 1 반도체층의 요철은, 200Å∼800Å RMS의 범위내의 크기로 형성되어 있는 액티브매트릭스형 액정표시장치.
  9. 제6항에 있어서, 소스전극과 드레인전극 사이의 분리부분에 있어서의 제 1 반도체층의 상기 요철은, 상기 제 2 반도체층과 상기 소스전극 및 드레인전극 형성용의 금속막과의 에칭선택비를 설정하지 않은 연속에칭에 의해 형성되어 있는 액티브매트릭스형 액정표시장치.
  10. 제6항에 있어서, 상기 제 1 반도체층의 요철은, 소스전극 및 드레인전극 형성용의 금속막의 결정입경을 반영하여 형성되어 있는 액티브매트릭스형 액정표시장치.
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